JP2806026B2 - メモリテスト回路 - Google Patents
メモリテスト回路Info
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- 230000015654 memory Effects 0.000 title claims description 39
- 238000001514 detection method Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 238000010998 test method Methods 0.000 description 3
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、LSIに内蔵された複数のメモリをテスト
するためのメモリテスト回路に関する。
するためのメモリテスト回路に関する。
［従来の技術］ 従来、LSIに内蔵されたROM等のメモリをテストする場
合、ROMに記憶されているデータをLSIの外部に順次読み
出すと共に、この読出データと予め用意されている出力
期待値とを順次比較して、両者の一致／不一致を検出し
て、その検出結果に基づいて、メモリが良品であるか不
良品であるかを判定するようにしている。
合、ROMに記憶されているデータをLSIの外部に順次読み
出すと共に、この読出データと予め用意されている出力
期待値とを順次比較して、両者の一致／不一致を検出し
て、その検出結果に基づいて、メモリが良品であるか不
良品であるかを判定するようにしている。
一方、近年、LSIの集積化及び多機能化が進み、１つ
のLSIに５〜６個のROMを内蔵する例も増えてきた。この
場合、従来のメモリテスト方法であると、全てのROMか
らの読出データを一度にLSIの外部に読み出すことは、
外部端子数、つまりチップサイズの制限から不可能であ
るため、内蔵されたROMは１つずつ順番にテストされる
ことになる。
のLSIに５〜６個のROMを内蔵する例も増えてきた。この
場合、従来のメモリテスト方法であると、全てのROMか
らの読出データを一度にLSIの外部に読み出すことは、
外部端子数、つまりチップサイズの制限から不可能であ
るため、内蔵されたROMは１つずつ順番にテストされる
ことになる。
［発明が解決しようとする課題］ しかしながら、このような従来のメモリテスト方法で
は、LSIに内蔵された複数のROMを１つずつ順番にテスト
するため、内蔵ROMの数が増えると、それに比例してテ
スト時間が増大するという問題点がある。
は、LSIに内蔵された複数のROMを１つずつ順番にテスト
するため、内蔵ROMの数が増えると、それに比例してテ
スト時間が増大するという問題点がある。
また、通常動作では、内蔵ROMのデータが外部に読み
出されることがないLSIについても、上述したテスト方
法では、データ読出のための外部端子を最低４ビットか
ら16ビット程度必要とするため、チップサイズ及びパッ
ケージサイズが大型化して、コストアップを招くという
問題点もある。
出されることがないLSIについても、上述したテスト方
法では、データ読出のための外部端子を最低４ビットか
ら16ビット程度必要とするため、チップサイズ及びパッ
ケージサイズが大型化して、コストアップを招くという
問題点もある。
この発明は、このような従来の問題点を解決するため
になされたもので、LSIに内蔵されたメモリの数に拘ら
ず、短時間でメモリテストを終了することができ、しか
もメモリテストのために必要な外部端子数を大幅に削減
することができるメモリテスト回路を提供することを目
的とする。
になされたもので、LSIに内蔵されたメモリの数に拘ら
ず、短時間でメモリテストを終了することができ、しか
もメモリテストのために必要な外部端子数を大幅に削減
することができるメモリテスト回路を提供することを目
的とする。
［課題を解決するための手段］ この発明によるメモリテスト回路は、複数のメモリを
内蔵した半導体集積回路に前記メモリと共に内蔵された
メモリテスト回路であって、外部から同時にシリアルに
供給される前記各メモリの出力期待値を夫々保持しパラ
レルデータとして出力するシフトレジスタからなる複数
の期待値保持手段と、これら期待値保持手段に保持され
た前記各メモリの出力期待値と前記各メモリからの読出
データとを同時並列的に比較して両者の一致／不一致を
検出する複数の比較手段と、これら比較手段の出力に不
一致の検出結果が含まれていることを検出してテスト結
果信号を外部に出力するテスト結果出力手段とを備えた
ことを特徴とする。
内蔵した半導体集積回路に前記メモリと共に内蔵された
メモリテスト回路であって、外部から同時にシリアルに
供給される前記各メモリの出力期待値を夫々保持しパラ
レルデータとして出力するシフトレジスタからなる複数
の期待値保持手段と、これら期待値保持手段に保持され
た前記各メモリの出力期待値と前記各メモリからの読出
データとを同時並列的に比較して両者の一致／不一致を
検出する複数の比較手段と、これら比較手段の出力に不
一致の検出結果が含まれていることを検出してテスト結
果信号を外部に出力するテスト結果出力手段とを備えた
ことを特徴とする。
［作用］ この発明によれば、外部から各メモリの出力期待値を
複数の期待値保持手段に同時に与えると、期待値保持手
段がこれを保持し、更に複数の比較手段が上記保持され
た複数の出力期待値と、複数のメモリからの読出データ
とを同時並列的に比較して、両者の一致／不一致を検出
するので、複数の内蔵メモリに対するメモリテストを同
時に行うことができ、テスト時間の短縮を図ることがで
きる。
複数の期待値保持手段に同時に与えると、期待値保持手
段がこれを保持し、更に複数の比較手段が上記保持され
た複数の出力期待値と、複数のメモリからの読出データ
とを同時並列的に比較して、両者の一致／不一致を検出
するので、複数の内蔵メモリに対するメモリテストを同
時に行うことができ、テスト時間の短縮を図ることがで
きる。
また、この発明によれば、前記複数の比較手段からの
比較結果に不一致の検出結果が含まれているかどうかを
示すテスト結果信号のみが外部に取り出されて判定され
ることになるので、メモリの読出データを直接外部に取
り出す必要がない。このため、データ読み出しのための
外部端子が不要になり、外部端子数を大幅に削減するこ
とができる。
比較結果に不一致の検出結果が含まれているかどうかを
示すテスト結果信号のみが外部に取り出されて判定され
ることになるので、メモリの読出データを直接外部に取
り出す必要がない。このため、データ読み出しのための
外部端子が不要になり、外部端子数を大幅に削減するこ
とができる。
［実施例］ 以下、添付の図面を参照してこの発明の実施例につい
て説明する。
て説明する。
第１図は、この発明の実施例のLSIを示すブロック図
である。
である。
このLSI1には、２つのROM11,12が内蔵されている。RO
M11は、アドレスバスABからの４ビットのアドレスA0〜A
3の指定によって４ビットのデータD10〜D13を出力する
もので、24＝16ワードの容量を備えている。また、ROM1
2は、アドレスバスABからの５ビットのアドレスA0〜A4
の指定によって５ビットのデータD20〜D24を出力するも
ので、25＝32ワードの容量を備えている。
M11は、アドレスバスABからの４ビットのアドレスA0〜A
3の指定によって４ビットのデータD10〜D13を出力する
もので、24＝16ワードの容量を備えている。また、ROM1
2は、アドレスバスABからの５ビットのアドレスA0〜A4
の指定によって５ビットのデータD20〜D24を出力するも
ので、25＝32ワードの容量を備えている。
また、このLSI1は、これらのROM11,12のテスト時の出
力期待値E1,E2を夫々シリアルに入力するための外部入
力端子13,14を備えている。外部入力端子13から入力さ
れる出力期待値E1は、期待値保持手段であるシリアルイ
ン／パラレルアウトのシフトレジスタ（以下、S/Pと略
記する。）15のシリアル入力端子SINに入力されてい
る。S/P15は、出力期待値E1をマスタクロックφＭに従
って順次シフトインし、４ビットのパラレルデータE10,
E11,E12,E13を出力する。また、外部入力端子14から入
力される出力期待値E2は、期待値保持手段であるS/P16
のシリアル入力端子SINに入力されている。S/P16は、出
力期待値E2をマスタクロックφＭに従って順次シフトイ
ンし、５ビットのパラレルデータE20,E21,E22,E23,E24
を出力する。これらのS/P15,16は、テスト信号TESTによ
って上記パラレルデータを保持するものとなっている。
力期待値E1,E2を夫々シリアルに入力するための外部入
力端子13,14を備えている。外部入力端子13から入力さ
れる出力期待値E1は、期待値保持手段であるシリアルイ
ン／パラレルアウトのシフトレジスタ（以下、S/Pと略
記する。）15のシリアル入力端子SINに入力されてい
る。S/P15は、出力期待値E1をマスタクロックφＭに従
って順次シフトインし、４ビットのパラレルデータE10,
E11,E12,E13を出力する。また、外部入力端子14から入
力される出力期待値E2は、期待値保持手段であるS/P16
のシリアル入力端子SINに入力されている。S/P16は、出
力期待値E2をマスタクロックφＭに従って順次シフトイ
ンし、５ビットのパラレルデータE20,E21,E22,E23,E24
を出力する。これらのS/P15,16は、テスト信号TESTによ
って上記パラレルデータを保持するものとなっている。
第２図は、S/P15の更に詳細な構成例を示した図であ
る。即ち、S/P15は、縦続接続された同一構成の４つの
１ビットラッチ回路41,42,43,44からなり、各ラッチ回
路41〜44は、テスト信号TESTによって前段からの出力デ
ータと自段の出力データとのいずれか一方を選択するAN
Dゲート51,52及びORゲート53と、ORゲート53から出力さ
れる選択されたデータをマスタクロックφＭに応じて保
持するＤ型フリップフロップ54とにより構成されてい
る。このような構成により、テスト信号TESTが、“1"の
ときのデータのシフトインを禁止して、出力期待値を保
持することができる。
る。即ち、S/P15は、縦続接続された同一構成の４つの
１ビットラッチ回路41,42,43,44からなり、各ラッチ回
路41〜44は、テスト信号TESTによって前段からの出力デ
ータと自段の出力データとのいずれか一方を選択するAN
Dゲート51,52及びORゲート53と、ORゲート53から出力さ
れる選択されたデータをマスタクロックφＭに応じて保
持するＤ型フリップフロップ54とにより構成されてい
る。このような構成により、テスト信号TESTが、“1"の
ときのデータのシフトインを禁止して、出力期待値を保
持することができる。
一方、ROM11,12の出力は、夫々データバスDB1,DB2に
供給されると共に、クロックφＡに同期して夫々ラッチ
回路17,18にラッチされるようになっている。
供給されると共に、クロックφＡに同期して夫々ラッチ
回路17,18にラッチされるようになっている。
ラッチ回路17にラッチされた読出データD10〜D13と、
S/P15から与えられる出力期待値データE10〜E13とは、
比較手段である排他的論理和ゲート（以下、EX−ORと略
記する。）21,22,23,24で比較されるようになってい
る。これらのEX−ORゲート21〜24の出力は、ORゲート25
に入力されている。ORゲート25の出力は、ANDゲート26
の一方の入力端に供給されている。ADNゲート26の他方
の入力端には、アドレス信号A4をインバータ27で反転さ
せた信号が与えられている。
S/P15から与えられる出力期待値データE10〜E13とは、
比較手段である排他的論理和ゲート（以下、EX−ORと略
記する。）21,22,23,24で比較されるようになってい
る。これらのEX−ORゲート21〜24の出力は、ORゲート25
に入力されている。ORゲート25の出力は、ANDゲート26
の一方の入力端に供給されている。ADNゲート26の他方
の入力端には、アドレス信号A4をインバータ27で反転さ
せた信号が与えられている。
また、ラッチ回路18にラッチされた読出データD20〜D
24と、S/P16から与えられる出力期待値データE20〜E24
とは、比較手段であるEX−ORゲート31,32,33,34,35で比
較されるようになっている。これらのEX−OR31〜35の出
力は、ORゲート36に入力されている。
24と、S/P16から与えられる出力期待値データE20〜E24
とは、比較手段であるEX−ORゲート31,32,33,34,35で比
較されるようになっている。これらのEX−OR31〜35の出
力は、ORゲート36に入力されている。
ANDゲート26の出力とORゲート36の出力とは、夫々ROM
11,12の読出データとその出力期待値との一致／不一致
を示す信号であり、これらの信号は、テスト結果出力手
段であるORゲート37に入力されている。そして、ORゲー
ト37の出力である、テスト結果を示すP/F（PASS/FAIL）
信号は、外部出力端子38を介してLSI1の外部に出力され
るようになっている。
11,12の読出データとその出力期待値との一致／不一致
を示す信号であり、これらの信号は、テスト結果出力手
段であるORゲート37に入力されている。そして、ORゲー
ト37の出力である、テスト結果を示すP/F（PASS/FAIL）
信号は、外部出力端子38を介してLSI1の外部に出力され
るようになっている。
次に、上記のように構成されたこの実施例のLSI1の動
作について説明する。
作について説明する。
第３図は、このLSI1の動作を示すタイミング図であ
る。
る。
マスタクロックφＭに同期して出力期待値E1,E2が第
３図に示すようにシリアルに入力されると、この出力期
待値E1,E2は、夫々S/P15,16に順次シフトインされてい
く。ここで、出力期待値E1は４ビット、出力期待値E2は
５ビットのデータであるから、両者の入力タイミングを
合わせるために、出力期待値E2は、出力期待値E1よりも
１ビット分先行して入力されることになる。
３図に示すようにシリアルに入力されると、この出力期
待値E1,E2は、夫々S/P15,16に順次シフトインされてい
く。ここで、出力期待値E1は４ビット、出力期待値E2は
５ビットのデータであるから、両者の入力タイミングを
合わせるために、出力期待値E2は、出力期待値E1よりも
１ビット分先行して入力されることになる。
一方、ROM11,12には、クロックφＡに示す周期でアド
レスA0〜A4が与えられ、ROM11,12からの読出データD10
〜D13,D20〜D24がラッチ回路17,18にラッチされる。
レスA0〜A4が与えられ、ROM11,12からの読出データD10
〜D13,D20〜D24がラッチ回路17,18にラッチされる。
S/P15,16に出力期待値E1,E2が全てセットされたら、
テスト信号TESTが“1"になったタイミングで、上記出力
期待値E1,E2がS/P15,16に保持され、ROM11,12からの読
出データD10〜D13,D20〜D24と比較される。この結果、
良品の場合には、出力期待値と読出データとが一致する
ので、P/F信号は、ローレベルとなる。もし、両者の間
に１ビットでも不一致が生じた場合には、P/F信号は、
ハイレベルになるので、これによって良品、不良品を判
別することができる。
テスト信号TESTが“1"になったタイミングで、上記出力
期待値E1,E2がS/P15,16に保持され、ROM11,12からの読
出データD10〜D13,D20〜D24と比較される。この結果、
良品の場合には、出力期待値と読出データとが一致する
ので、P/F信号は、ローレベルとなる。もし、両者の間
に１ビットでも不一致が生じた場合には、P/F信号は、
ハイレベルになるので、これによって良品、不良品を判
別することができる。
なお、この実施例では、ROM11,12の容量が異なってお
り、アドレス０番地から順にテストを行った場合、アド
レス信号A4が“1"になった時点でROM11のテストが先に
終了する。従って、このアドレス信号A4をインバータ27
で反転させ、ANDゲート26の一方の入力として与えるこ
とにより、ROM11のテストが終了した後のEX−ORゲート2
1〜24の不定出力をANDゲート26でマスクするようにして
いる。これにより、ROM11のテスト終了後の比較手段の
出力がROM12のテスト結果に影響を及ぼすのを防止する
ことができる。
り、アドレス０番地から順にテストを行った場合、アド
レス信号A4が“1"になった時点でROM11のテストが先に
終了する。従って、このアドレス信号A4をインバータ27
で反転させ、ANDゲート26の一方の入力として与えるこ
とにより、ROM11のテストが終了した後のEX−ORゲート2
1〜24の不定出力をANDゲート26でマスクするようにして
いる。これにより、ROM11のテスト終了後の比較手段の
出力がROM12のテスト結果に影響を及ぼすのを防止する
ことができる。
［発明の効果］ 以上述べたように、この発明によれば、LSIにメモリ
と共に内蔵された比較手段が複数のメモリからの読出デ
ータと出力期待値とを同時並列的に比較するので、複数
の内蔵メモリに対するメモリテストを同時に行うことが
できる。このため、メモリテストに要する時間を従来に
比べて大幅に短縮することができる。
と共に内蔵された比較手段が複数のメモリからの読出デ
ータと出力期待値とを同時並列的に比較するので、複数
の内蔵メモリに対するメモリテストを同時に行うことが
できる。このため、メモリテストに要する時間を従来に
比べて大幅に短縮することができる。
また、この発明によれば、テスト結果信号のみが外部
に取り出されるため、メモリの読出データを直接外部に
取り出す必要がない。このため、データ読み出しのため
の外部端子が不要になり、外部端子数を従来に比べて大
幅に削減することができるという効果を奏する。
に取り出されるため、メモリの読出データを直接外部に
取り出す必要がない。このため、データ読み出しのため
の外部端子が不要になり、外部端子数を従来に比べて大
幅に削減することができるという効果を奏する。
第１図はこの発明の実施例によるメモリテスト回路を内
蔵したLSIのブロック図、第２図は同メモリテスト回路
におけるシリアルイン／パラレルアウトのシフトレジス
タの詳細ブロック図、第３図は同メモリテスト回路の動
作を示すタイミング図である。 1;LSI、11,12;ROM、13,14;外部入力端子、15,16;リアル
イン／パラレルアウトのシフトレジスタ、17,18;ラッチ
回路、21〜24,31〜35;EX−ORゲート、25,36,37,53;ORゲ
ート、26,51,52;ANDゲート、38;外部出力端子、41〜44;
1ビットラッチ回路、54;D型フリップフロップ
蔵したLSIのブロック図、第２図は同メモリテスト回路
におけるシリアルイン／パラレルアウトのシフトレジス
タの詳細ブロック図、第３図は同メモリテスト回路の動
作を示すタイミング図である。 1;LSI、11,12;ROM、13,14;外部入力端子、15,16;リアル
イン／パラレルアウトのシフトレジスタ、17,18;ラッチ
回路、21〜24,31〜35;EX−ORゲート、25,36,37,53;ORゲ
ート、26,51,52;ANDゲート、38;外部出力端子、41〜44;
1ビットラッチ回路、54;D型フリップフロップ
Claims (1)
- 【請求項１】複数のメモリを内蔵した半導体集積回路に
前記メモリと共に内蔵されたメモリテスト回路であっ
て、 外部から同時にシリアルに供給される前記各メモリの出
力期待値を夫々保持しパラレルデータとして出力するシ
フトレジスタからなる複数の期待値保持手段と、 これら期待値保持手段に保持された前記各メモリの出力
期待値と前記各メモリからの読出データとを同時並列的
に比較して両者の一致／不一致を検出する複数の比較手
段と、 これら比較手段の出力に不一致の検出結果が含まれてい
ることを検出してテスト結果信号を外部に出力するテス
ト結果出力手段と を備えたことを特徴とするメモリテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255768A JP2806026B2 (ja) | 1990-09-26 | 1990-09-26 | メモリテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255768A JP2806026B2 (ja) | 1990-09-26 | 1990-09-26 | メモリテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04134800A JPH04134800A (ja) | 1992-05-08 |
| JP2806026B2 true JP2806026B2 (ja) | 1998-09-30 |
Family
ID=17283352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2255768A Expired - Fee Related JP2806026B2 (ja) | 1990-09-26 | 1990-09-26 | メモリテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806026B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322525B1 (ko) | 1998-03-23 | 2002-06-22 | 윤종용 | 출력드라이버를공유하는병렬비트테스트회로및이를이용한병렬비트테스트방법 |
| JPWO2009150819A1 (ja) | 2008-06-10 | 2011-11-10 | 株式会社アドバンテスト | 試験モジュール、試験装置および試験方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352251A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 半導体集積回路 |
| JPS63108600A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | 半導体装置 |
| JPH01118933A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | シングルチップマイクロコンピュータ |
| DE3820728A1 (de) * | 1988-06-18 | 1989-12-21 | Philips Patentverwaltung | Verfahren zum pruefen eines festwertspeichers und anordnung zur durchfuehrung des verfahrens |
-
1990
- 1990-09-26 JP JP2255768A patent/JP2806026B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04134800A (ja) | 1992-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
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