JPH0560844A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0560844A JPH0560844A JP3225531A JP22553191A JPH0560844A JP H0560844 A JPH0560844 A JP H0560844A JP 3225531 A JP3225531 A JP 3225531A JP 22553191 A JP22553191 A JP 22553191A JP H0560844 A JPH0560844 A JP H0560844A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000012360 testing method Methods 0.000 claims abstract description 39
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 239000008186 active pharmaceutical agent Substances 0.000 abstract description 4
- 230000000717 retained effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000010998 test method Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】ｑビットＲＯＭ３はＦＦ１に設定するデータ値
とＦＦ１から出力される期待値とを保持している。ＤＥ
Ｔ４はｑビットＲＯＭ３のｑ本の出力信号２３とＦＦ１
の出力信号２１の値の一致／不一致を検出する。ＭＤ１
１をＦＦ１に入力したときＬＳＩの試験モードとなる。 【効果】ＬＳＩ外部に一致／不一致検出結果を検出する
機能を付加する程度でＬＳＩの検査を容易にすることが
できる。
とＦＦ１から出力される期待値とを保持している。ＤＥ
Ｔ４はｑビットＲＯＭ３のｑ本の出力信号２３とＦＦ１
の出力信号２１の値の一致／不一致を検出する。ＭＤ１
１をＦＦ１に入力したときＬＳＩの試験モードとなる。 【効果】ＬＳＩ外部に一致／不一致検出結果を検出する
機能を付加する程度でＬＳＩの検査を容易にすることが
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に試験回路を有する半導体集積回路に関する。
特に試験回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】現在、ＬＳＩ技術の進歩により、回路の
大規模化・複雑化が進んでいる。これらのＬＳＩにおい
て、すべての回路を試験しようとすると、試験方法が複
雑になったり、試験時間が長くなったりという問題が生
ずる。そのため、ＬＳＩの評価・検査等を少しでも簡易
化するために．ＬＳＩ設計時にＬＳＩ内部に試験回路又
は試験機能を持たせることが多い。
大規模化・複雑化が進んでいる。これらのＬＳＩにおい
て、すべての回路を試験しようとすると、試験方法が複
雑になったり、試験時間が長くなったりという問題が生
ずる。そのため、ＬＳＩの評価・検査等を少しでも簡易
化するために．ＬＳＩ設計時にＬＳＩ内部に試験回路又
は試験機能を持たせることが多い。
【０００３】この種の試験回路のひとつに、スキャンパ
ス法と呼ばれるものがある。図３は従来の半導体集積回
路の試験方法の一例を示す図である。図３に示す半導体
集積回路はｎ個のフリップ・フロップからなるフリップ
・フロップ群（以下ＦＦ）１と、ＦＦ１からのｎ本の出
力信号２１と外部からのｍ本の入力信号１５とを入力と
しＦＦ１へのｎ本の出力信号２２と外部へのｐ本の出力
信号１６とを出力とする組み合わせ回路２とを備える。
１１は試験モード切り換え信号（以下ＭＤ）、１２はＦ
Ｆ１を動作させるためのクロック（以下ＣＫ）、１３は
試験時のシリアル・データ用入力端子（以下ＤＩ）、１
４は試験時のシリアル・データ用出力端子（以下ＤＯ）
である。
ス法と呼ばれるものがある。図３は従来の半導体集積回
路の試験方法の一例を示す図である。図３に示す半導体
集積回路はｎ個のフリップ・フロップからなるフリップ
・フロップ群（以下ＦＦ）１と、ＦＦ１からのｎ本の出
力信号２１と外部からのｍ本の入力信号１５とを入力と
しＦＦ１へのｎ本の出力信号２２と外部へのｐ本の出力
信号１６とを出力とする組み合わせ回路２とを備える。
１１は試験モード切り換え信号（以下ＭＤ）、１２はＦ
Ｆ１を動作させるためのクロック（以下ＣＫ）、１３は
試験時のシリアル・データ用入力端子（以下ＤＩ）、１
４は試験時のシリアル・データ用出力端子（以下ＤＯ）
である。
【０００４】通常、ＬＳＩの中をみると、フリップ・フ
ロップのような順序回路とＡＮＤゲート等の組み合わせ
回路に分けることができる。ＭＤ１１を切り換えて試験
モード時には、この中のｎ個のＦＦ１をすべてシリアル
に接続し、あたかもｎビットのシフト・レジスタと見え
るように接続する。そして、ＣＫ１２を入力しｎ個のＦ
Ｆ１にＤＩ１３から試験に必要な任意のデータを入力
し、入力信号１５にもそれぞれ試験に必要な任意のデー
タを入力する。ｎ個のフリップ・フロップがデータを保
持したことで組み合わせ回路２の入力信号２１と入力信
号１５が固定された値となり、組み合わせ回路２の出力
信号１６と２２の値も入力信号２１と入力信号１５の値
に応じて固定される。
ロップのような順序回路とＡＮＤゲート等の組み合わせ
回路に分けることができる。ＭＤ１１を切り換えて試験
モード時には、この中のｎ個のＦＦ１をすべてシリアル
に接続し、あたかもｎビットのシフト・レジスタと見え
るように接続する。そして、ＣＫ１２を入力しｎ個のＦ
Ｆ１にＤＩ１３から試験に必要な任意のデータを入力
し、入力信号１５にもそれぞれ試験に必要な任意のデー
タを入力する。ｎ個のフリップ・フロップがデータを保
持したことで組み合わせ回路２の入力信号２１と入力信
号１５が固定された値となり、組み合わせ回路２の出力
信号１６と２２の値も入力信号２１と入力信号１５の値
に応じて固定される。
【０００５】そして、ＭＤ１１によりＬＳＩを試験モー
ドから通常モードに戻し、ＣＫ１２を１個入力し、ｎ本
の出力信号２２の値をｎ個のＦＦ１に入力する。また、
ＭＤ１１によりＬＳＩを試験モードに戻して、ＦＦ１を
すべてシリアルに接続し、ＣＫ１２からｎ個入力してｎ
個のＤＯ１４を出力する。
ドから通常モードに戻し、ＣＫ１２を１個入力し、ｎ本
の出力信号２２の値をｎ個のＦＦ１に入力する。また、
ＭＤ１１によりＬＳＩを試験モードに戻して、ＦＦ１を
すべてシリアルに接続し、ＣＫ１２からｎ個入力してｎ
個のＤＯ１４を出力する。
【０００６】以上の動作を繰り返すことで、入力信号１
３と１５の値が決まれば、一義的に出力信号１４と１６
の値が決まるため、ＬＳＩ試験時に、出力信号１４と１
６の値があらかじめ考えていた期待値と異なればＬＳＩ
内部に不良があることが分かる。また、この試験方法を
用いれば、回路的に入出力が中の方にあって外部から設
定し難いか、あるいは外部から見ずらい内部状態でも容
易に設定・検出することができる。
３と１５の値が決まれば、一義的に出力信号１４と１６
の値が決まるため、ＬＳＩ試験時に、出力信号１４と１
６の値があらかじめ考えていた期待値と異なればＬＳＩ
内部に不良があることが分かる。また、この試験方法を
用いれば、回路的に入出力が中の方にあって外部から設
定し難いか、あるいは外部から見ずらい内部状態でも容
易に設定・検出することができる。
【０００７】
【発明が解決しようとする課題】図２（Ｂ）は従来のス
キャンパス法による試験時間を示す図である。上述した
従来のスキャンパス法による試験方法では、図２（Ｂ）
に示すように、ｎ個のＦＦ１にデータを入力する時間ａ
と通常モード時の１クロック分の時間ｂとｎ個のＦＦ１
のデータを出力する時間ｃとがあり、トータルの時間と
して（２×ｎ＋１）クロック分の時間がかかる。
キャンパス法による試験時間を示す図である。上述した
従来のスキャンパス法による試験方法では、図２（Ｂ）
に示すように、ｎ個のＦＦ１にデータを入力する時間ａ
と通常モード時の１クロック分の時間ｂとｎ個のＦＦ１
のデータを出力する時間ｃとがあり、トータルの時間と
して（２×ｎ＋１）クロック分の時間がかかる。
【０００８】この方式では、ｎの値が大きくなればなる
ほど試験時間が長くなり、かつ、内部を１クロック分動
作させるだけのための準備・検出という無駄な時間（２
ｎ）の比率が増大してくるという問題が生じてくる。
ほど試験時間が長くなり、かつ、内部を１クロック分動
作させるだけのための準備・検出という無駄な時間（２
ｎ）の比率が増大してくるという問題が生じてくる。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の組み合わせ回路と複数の順序回路とを有する
半導体集積回路において、前記組み合わせ回路と前記順
序回路の試験時に必要な複数のデータを保持するメモリ
と、前記順序回路に通常使用時には前記組み合わせ回路
の出力データを入力し試験時には前記メモリのデータを
入力するモード切換え手段と、前記順序回路の出力デー
タと前記メモリの出力データとを比較して一致／不一致
結果を出力する一致／不一致検出回路とを備えている。
は、複数の組み合わせ回路と複数の順序回路とを有する
半導体集積回路において、前記組み合わせ回路と前記順
序回路の試験時に必要な複数のデータを保持するメモリ
と、前記順序回路に通常使用時には前記組み合わせ回路
の出力データを入力し試験時には前記メモリのデータを
入力するモード切換え手段と、前記順序回路の出力デー
タと前記メモリの出力データとを比較して一致／不一致
結果を出力する一致／不一致検出回路とを備えている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の半導体集積回路の一実施例を示すブ
ロック図、図２（Ａ）は図１における試験時間を示す図
である。
る。図１は本発明の半導体集積回路の一実施例を示すブ
ロック図、図２（Ａ）は図１における試験時間を示す図
である。
【００１１】本実施例の半導体集積回路はＦＦ１と、Ｆ
Ｆ１からのｎ本の出力信号２１と外部からのｍ本の入力
信号１５とを入力としＦＦ１へのｎ本の出力信号２２と
外部へのｐ本の出力信号１６とを出力とする組み合わせ
回路２と、ＦＦ１に設定するデータ値とＦＦ１から出力
される期待値とを保持しているｎビット以下のｑビット
ＲＯＭ３と、ｑビットＲＯＭ３のｑ本の出力信号２３と
ＦＦ１の出力信号２１の値の一致／不一致を検出する検
出回路（以下ＤＥＴ）４とを備える。１１は試験モード
切り換え信号（以下ＭＤ）、１２はＦＦ１を動作させる
ためのクロック（以下ＣＫ）、１７は一致／不一致結果
通知信号（以下ＤＳ）である。
Ｆ１からのｎ本の出力信号２１と外部からのｍ本の入力
信号１５とを入力としＦＦ１へのｎ本の出力信号２２と
外部へのｐ本の出力信号１６とを出力とする組み合わせ
回路２と、ＦＦ１に設定するデータ値とＦＦ１から出力
される期待値とを保持しているｎビット以下のｑビット
ＲＯＭ３と、ｑビットＲＯＭ３のｑ本の出力信号２３と
ＦＦ１の出力信号２１の値の一致／不一致を検出する検
出回路（以下ＤＥＴ）４とを備える。１１は試験モード
切り換え信号（以下ＭＤ）、１２はＦＦ１を動作させる
ためのクロック（以下ＣＫ）、１７は一致／不一致結果
通知信号（以下ＤＳ）である。
【００１２】続いて本実施例の動作について説明する。
説明を簡略化するためにｎ＝ｑの時の動作をまず説明す
る。ＬＳＩ通常動作時は、ＦＦ１には入力信号２２の値
が入力され、ＬＳＩ試験時には、ＭＤ１１によりＦＦ１
にはｑビットＲＯＭ３の出力信号２３の値が入力される
という機能をＦＦ１に持たせる。試験時には、まずＦＦ
１にｑビットＲＯＭ３から試験に必要なデータをＣＫ１
２を用いて入力し、入力信号１５にもそれぞれ試験に必
要な任意のデータを入力する。ＦＦ１がデータを保持し
たことで、組み合わせ回路２への入力信号２１と外部か
らの入力信号１５が固定された値となり、組み合わせ回
路２の出力信号１６とＦＦ１への入力信号２２の値もＦ
Ｆ１の出力信号２１と外部からの１５の値に応じて固定
される。
説明を簡略化するためにｎ＝ｑの時の動作をまず説明す
る。ＬＳＩ通常動作時は、ＦＦ１には入力信号２２の値
が入力され、ＬＳＩ試験時には、ＭＤ１１によりＦＦ１
にはｑビットＲＯＭ３の出力信号２３の値が入力される
という機能をＦＦ１に持たせる。試験時には、まずＦＦ
１にｑビットＲＯＭ３から試験に必要なデータをＣＫ１
２を用いて入力し、入力信号１５にもそれぞれ試験に必
要な任意のデータを入力する。ＦＦ１がデータを保持し
たことで、組み合わせ回路２への入力信号２１と外部か
らの入力信号１５が固定された値となり、組み合わせ回
路２の出力信号１６とＦＦ１への入力信号２２の値もＦ
Ｆ１の出力信号２１と外部からの１５の値に応じて固定
される。
【００１３】そして、ＭＤ１１によりＬＳＩを試験モー
ドから通常モードに戻し、ＣＫ１２を１個入力し、ＦＦ
１へのｎ本の入力信号２２の値をＦＦ１に入力する。そ
して、ｑビットＲＯＭ３に保持してあるＦＦ１の期待値
をｑビットＲＯＭ３からＤＥＴ４に出力する。ＤＥＴ４
はＦＦ１の出力信号２１の値とｑビットＲＯＭ３の出力
信号２３とを比較し、ＤＳ１７を出力する。
ドから通常モードに戻し、ＣＫ１２を１個入力し、ＦＦ
１へのｎ本の入力信号２２の値をＦＦ１に入力する。そ
して、ｑビットＲＯＭ３に保持してあるＦＦ１の期待値
をｑビットＲＯＭ３からＤＥＴ４に出力する。ＤＥＴ４
はＦＦ１の出力信号２１の値とｑビットＲＯＭ３の出力
信号２３とを比較し、ＤＳ１７を出力する。
【００１４】ｎの値が例えば“１６”を越えた場合、ｑ
ビットＲＯＭ３のビート数をそのままｎとすると、ｑビ
ットＲＯＭ３のビットが増大し、ＬＳＩとしては得策で
はない。したがって、ｑの値を最大“１６”とし、試験
モードでのｑビットＲＯＭ３からＦＦ１へのデータ入力
と一致／不一致検出をｎ／ｑ（＝ｒ：小数点以下は切り
上げ）回に分けて行うと良い。
ビットＲＯＭ３のビート数をそのままｎとすると、ｑビ
ットＲＯＭ３のビットが増大し、ＬＳＩとしては得策で
はない。したがって、ｑの値を最大“１６”とし、試験
モードでのｑビットＲＯＭ３からＦＦ１へのデータ入力
と一致／不一致検出をｎ／ｑ（＝ｒ：小数点以下は切り
上げ）回に分けて行うと良い。
【００１５】ＬＳＩの試験では、設計した回路が期待通
り動作することが確認できれば、合格とみなす。したが
って、ＤＳ１７が実施例によるＬＳＩ試験時にすべて一
致結果を出せば、本試験方式を用いて確認できる箇所・
項目については合格とみなすことができる。
り動作することが確認できれば、合格とみなす。したが
って、ＤＳ１７が実施例によるＬＳＩ試験時にすべて一
致結果を出せば、本試験方式を用いて確認できる箇所・
項目については合格とみなすことができる。
【００１６】本実施例では、ｎ＝ｑのとき、図２（Ａ）
に示すようにＦＦ１にデータを入力する時間ａとＦＦ１
のデータを出力する時間ｃとが図２（Ｂ）の従来例に比
較して非常に短くなり、トータルの時間として（２×ｎ
−２）クロック分の時間が短縮されたことになる。ま
た、ｎの値が大きいときにＦＦ１にデータを入力するの
をｒ回に分割した場合でも、（２×ｎ−２×ｒ）クロッ
ク分の時間が短縮されたことになる。
に示すようにＦＦ１にデータを入力する時間ａとＦＦ１
のデータを出力する時間ｃとが図２（Ｂ）の従来例に比
較して非常に短くなり、トータルの時間として（２×ｎ
−２）クロック分の時間が短縮されたことになる。ま
た、ｎの値が大きいときにＦＦ１にデータを入力するの
をｒ回に分割した場合でも、（２×ｎ−２×ｒ）クロッ
ク分の時間が短縮されたことになる。
【００１７】
【発明の効果】以上説明したように本発明は、スキャン
パス法の試験方式を用いる従来の半導体集積回路に対
し、僅かなハードウェア量の追加で試験時間の短縮を図
ることができるという効果を有する。また、従来の試験
方式では、被試験ＬＳＩの外部でＬＳＩからの出力デー
タを期待値と比較していたため、ＬＳＩ外部に比較のた
めの回路・プログラム等が必要であったが、本発明を用
いれば、ＬＳＩ外部に一致／不一致検出結果を検出する
機能を付加する程度でＬＳＩの検査を容易にすることが
できるという効果が得られる。
パス法の試験方式を用いる従来の半導体集積回路に対
し、僅かなハードウェア量の追加で試験時間の短縮を図
ることができるという効果を有する。また、従来の試験
方式では、被試験ＬＳＩの外部でＬＳＩからの出力デー
タを期待値と比較していたため、ＬＳＩ外部に比較のた
めの回路・プログラム等が必要であったが、本発明を用
いれば、ＬＳＩ外部に一致／不一致検出結果を検出する
機能を付加する程度でＬＳＩの検査を容易にすることが
できるという効果が得られる。
【図１】本発明の半導体集積回路の一実施例を示すブロ
ック図である。
ック図である。
【図２】本発明を用いたときと従来のスキャンパス法を
用いたときとの試験時間を示す図である。
用いたときとの試験時間を示す図である。
【図３】従来の半導体集積回路の試験方法の一例を示す
図である。
図である。
１ フリップ・フロップ群（ＦＦ） ２ 組み合わせ回路 ３ ｑビットＲＯＭ ４ ｎビット一致／不一致検出回路（ＤＥＴ） １１ 試験モード切り換え信号（ＭＤ） １２ クロック（ＣＫ） １３ 試験時のシリアル・データ用入力端子（ＤＩ） １４ 試験時のシリアル・データ用出力端子（ＤＯ） １５ 入力信号 １６ 出力信号 １７ 一致／不一致結果通知信号（ＤＳ） ２１ ＦＦ１の出力信号 ２２ ＦＦ１への入力信号 ２３ ｑビットＲＯＭ３の出力信号
Claims (1)
- 【請求項１】 複数の組み合わせ回路と複数の順序回路
とを有する半導体集積回路において、前記組み合わせ回
路と前記順序回路の試験時に必要な複数のデータを保持
するメモリと、前記順序回路に通常使用時には前記組み
合わせ回路の出力データを入力し試験時には前記メモリ
のデータを入力するモード切換え手段と、前記順序回路
の出力データと前記メモリの出力データとを比較して一
致／不一致結果を出力する一致／不一致検出回路とを備
えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225531A JPH0560844A (ja) | 1991-09-05 | 1991-09-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225531A JPH0560844A (ja) | 1991-09-05 | 1991-09-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0560844A true JPH0560844A (ja) | 1993-03-12 |
Family
ID=16830763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3225531A Pending JPH0560844A (ja) | 1991-09-05 | 1991-09-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0560844A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6808250B2 (en) | 1997-01-10 | 2004-10-26 | Konica Corporation | Production method of ink-jet head |
| US9033465B2 (en) | 2013-02-22 | 2015-05-19 | Seiko Epson Corporation | Flow path unit, liquid ejecting head, liquid ejecting apparatus, and flow path unit manufacturing method |
-
1991
- 1991-09-05 JP JP3225531A patent/JPH0560844A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6808250B2 (en) | 1997-01-10 | 2004-10-26 | Konica Corporation | Production method of ink-jet head |
| US9033465B2 (en) | 2013-02-22 | 2015-05-19 | Seiko Epson Corporation | Flow path unit, liquid ejecting head, liquid ejecting apparatus, and flow path unit manufacturing method |
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