JP2811658B2 - 論理回路 - Google Patents
論理回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理回路に関し、特にアクティブ・プル
・ダウン回路を備えたNTL（ノン・スレッショルド・ロ
ジック）又はECL（エミッタ・カップルド・ロジック）
回路に利用して有効な技術に関するものである。
・ダウン回路を備えたNTL（ノン・スレッショルド・ロ
ジック）又はECL（エミッタ・カップルド・ロジック）
回路に利用して有効な技術に関するものである。
従来の高速バイポーラ型論理LSIは、専らECL（エミッ
タ・カップルド・ロジック）を用いて構成されている。
ECL回路等のようにエミッタフォロワ出力トランジスタ
を有する論理回路では、エミッタフォロワ出力トランジ
スタの低出力インピーダンスにより良好な信号の立ち上
がり特性を得ることができる。しかし、信号の立ち下が
り特性は、負荷容量とエミッタフォロワ抵抗の時定数で
決まるため、高速・高集積を目指すゲートアレイ等のLS
Iでの消費電力が必然的に増大してしまう。このため、
エミッタフォロワ出力回路の出力信号の立ち下がり特性
を改善しつつ、定常状態での消費電力を抑えたアクティ
ブ・プル・ダウン回路が、例えば特開昭50−134356号公
報により提案れている。
タ・カップルド・ロジック）を用いて構成されている。
ECL回路等のようにエミッタフォロワ出力トランジスタ
を有する論理回路では、エミッタフォロワ出力トランジ
スタの低出力インピーダンスにより良好な信号の立ち上
がり特性を得ることができる。しかし、信号の立ち下が
り特性は、負荷容量とエミッタフォロワ抵抗の時定数で
決まるため、高速・高集積を目指すゲートアレイ等のLS
Iでの消費電力が必然的に増大してしまう。このため、
エミッタフォロワ出力回路の出力信号の立ち下がり特性
を改善しつつ、定常状態での消費電力を抑えたアクティ
ブ・プル・ダウン回路が、例えば特開昭50−134356号公
報により提案れている。
また、上記ECL回路のようにスレッショルド電圧を参
照して、そのハイレベル／ロウレベルの識別を行うもの
と異なり、特定のロジックスレッショルドを持たないNT
L回路がある。NTL回路にあっては、信号が複数のゲート
回路を通して増幅されるものであり、複数のゲート回路
の入力出力伝達特性がほゞ中心電圧で交叉すれば、この
交叉点より高い入力レベルは、順次増幅されることによ
って、最終的にはハイレベル側のに収束する。論理ゲー
ト回路にあっては、複数の論理ゲートが多段構成にされ
るので、上記NTL回路の伝達特性にバラツキがあって
も、同様なバラツキを持つ他の論理ゲート回路を通すこ
とにより、そのレベル補正が行われるので、伝達特性の
バラツキは実際上はあまり問題にならない。このような
NTL回路については、例えば昭和51年３月20日ラジオ技
術社発行、馬場玄式著『最新・電子デバイス事典』頁72
がある。
照して、そのハイレベル／ロウレベルの識別を行うもの
と異なり、特定のロジックスレッショルドを持たないNT
L回路がある。NTL回路にあっては、信号が複数のゲート
回路を通して増幅されるものであり、複数のゲート回路
の入力出力伝達特性がほゞ中心電圧で交叉すれば、この
交叉点より高い入力レベルは、順次増幅されることによ
って、最終的にはハイレベル側のに収束する。論理ゲー
ト回路にあっては、複数の論理ゲートが多段構成にされ
るので、上記NTL回路の伝達特性にバラツキがあって
も、同様なバラツキを持つ他の論理ゲート回路を通すこ
とにより、そのレベル補正が行われるので、伝達特性の
バラツキは実際上はあまり問題にならない。このような
NTL回路については、例えば昭和51年３月20日ラジオ技
術社発行、馬場玄式著『最新・電子デバイス事典』頁72
がある。
第６図に、アクティブ・プル・ダウン回路を備えたEC
L回路の一例の回路図が示されている。エミッタフォロ
ワ出力トランジスタQ3のエミッタに設けられるトランジ
スタQ4は、定常状態では抵抗R4とトランジスタQ5からな
るバイアス回路によりそのベース，エミッタ電圧VBEに
バイアスされておりほとんど電流を流さない。そして、
トランジスタQ3がオン状態からオフ状態に切り替わると
いう信号の変化時にエミッタフォロワトランジスタQ9を
通して伝えられる逆位相の信号によりオン状態になり、
出力端子OUTを高速にディスチャージさせる。
L回路の一例の回路図が示されている。エミッタフォロ
ワ出力トランジスタQ3のエミッタに設けられるトランジ
スタQ4は、定常状態では抵抗R4とトランジスタQ5からな
るバイアス回路によりそのベース，エミッタ電圧VBEに
バイアスされておりほとんど電流を流さない。そして、
トランジスタQ3がオン状態からオフ状態に切り替わると
いう信号の変化時にエミッタフォロワトランジスタQ9を
通して伝えられる逆位相の信号によりオン状態になり、
出力端子OUTを高速にディスチャージさせる。
しかしながら、上記キャパシタC1による放電時間内に
信号の切り換えが発生すると、十分な出力信号の立ち下
がり特性が得らない。また、十分な出力信号の立ち下が
り特性を得るためには、キャパシタC1の容量値を増加又
はアクティブ・プル・ダウントランジスタQ4の定常電流
を増加させる必要がある。しかし、このようにすると出
力信号の立ち下がり特性のバラツキ及び出力信号のアン
ダーシュートによる立ち上がり特性の劣化や消費電力の
増加といった問題が生じる。
信号の切り換えが発生すると、十分な出力信号の立ち下
がり特性が得らない。また、十分な出力信号の立ち下が
り特性を得るためには、キャパシタC1の容量値を増加又
はアクティブ・プル・ダウントランジスタQ4の定常電流
を増加させる必要がある。しかし、このようにすると出
力信号の立ち下がり特性のバラツキ及び出力信号のアン
ダーシュートによる立ち上がり特性の劣化や消費電力の
増加といった問題が生じる。
この発明の目的は、低消費電力化を維持つつ、出力信
号の高速化を実現した論理回路を提供することにるあ
る。
号の高速化を実現した論理回路を提供することにるあ
る。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
論理部により形成された出力信号を受けるエミッタフォ
ロワ出力トランジスタに対して上記出力トランジスタの
ベースに供給される入力信号に対して位相反転された信
号が容量素子を介してベースに供給されるアクティブ・
プル・ダウントランジスタを直列接続するとともに、そ
のベースとエミッタ間に所定のバイアス電圧を受けるト
ランジスタとエミッタ抵抗からなるバイアス回路を用
い、出力信号を上記バイアス回路を構成するトランジス
タのエミッタに帰還させる容量素子を接続する。
要を簡単に説明すれば、下記の通りである。すなわち、
論理部により形成された出力信号を受けるエミッタフォ
ロワ出力トランジスタに対して上記出力トランジスタの
ベースに供給される入力信号に対して位相反転された信
号が容量素子を介してベースに供給されるアクティブ・
プル・ダウントランジスタを直列接続するとともに、そ
のベースとエミッタ間に所定のバイアス電圧を受けるト
ランジスタとエミッタ抵抗からなるバイアス回路を用
い、出力信号を上記バイアス回路を構成するトランジス
タのエミッタに帰還させる容量素子を接続する。
上記した手段よれば、帰還用の容量素子により出力信
号の立ち下がりときにバイアストランジスタの介してア
クティブ・プル・ダウントランジスタのベース電位を下
げ、その過剰動作を抑えることができるから出力アンダ
ーシュートの発生を防ぐことができる。
号の立ち下がりときにバイアストランジスタの介してア
クティブ・プル・ダウントランジスタのベース電位を下
げ、その過剰動作を抑えることができるから出力アンダ
ーシュートの発生を防ぐことができる。
第１図には、この発明に係るアクティブ・プル・ダウ
ン回路をNTL回路に用いた場合の一実施例の回路図が示
されている。同図の各回路素子は、公知のバイポーラ型
集積回路の製造技術によって、単結晶シリコンのような
１個の半導体基板上において形成される。
ン回路をNTL回路に用いた場合の一実施例の回路図が示
されている。同図の各回路素子は、公知のバイポーラ型
集積回路の製造技術によって、単結晶シリコンのような
１個の半導体基板上において形成される。
入力端子IN1とIN2の信号を受けるトランジスタQ1,Q2
と、これらのトランジスタQ1とQ2の共通化されたコレク
タに設けられた抵抗R1及び共通化されたエミッタに設け
られた抵抗R2かならる回路はNTL回路を構成する。すな
わち、入力担子IN1又はIN2の信号がハイレベルのとき、
これらのトランジスタQ1又はQ2がオン状態になり、抵抗
R1とR2の抵抗比により決まる約−0.5Vのようなロウレベ
ルの出力信号を形成し、上記入力端子IN1とIN2の信号が
共にロウレベルのとき、トランジスタQ1とQ2が共にオフ
状態になり、そのコレクタから0Vのようなハイレベルの
出力信号ｂを形成する。それ故、このNTL回路は、２入
力のノアゲート論理回路を構成する。
と、これらのトランジスタQ1とQ2の共通化されたコレク
タに設けられた抵抗R1及び共通化されたエミッタに設け
られた抵抗R2かならる回路はNTL回路を構成する。すな
わち、入力担子IN1又はIN2の信号がハイレベルのとき、
これらのトランジスタQ1又はQ2がオン状態になり、抵抗
R1とR2の抵抗比により決まる約−0.5Vのようなロウレベ
ルの出力信号を形成し、上記入力端子IN1とIN2の信号が
共にロウレベルのとき、トランジスタQ1とQ2が共にオフ
状態になり、そのコレクタから0Vのようなハイレベルの
出力信号ｂを形成する。それ故、このNTL回路は、２入
力のノアゲート論理回路を構成する。
上記トランジスタQ1,Q2のコレクタ出力信号ｂは、エ
ミッタフォロワ出力トランジスタQ3のベースに供給され
る。このトランジスタQ3のエミッタには、上記アクティ
ブ・プル・ダウントランジスタQ4が直列形態に接続され
る。このトランジスタQ4のベースには、上記トランジス
タQ1,Q2のエミッタから得られる位相反転の出力信号ｃ
がキャパシタC1を介して供給される。このトランジスタ
Q4を定常状態のとき比較的小さなアイドリング電流を流
すようにするため、次のバイアス回路が設けられる。
ミッタフォロワ出力トランジスタQ3のベースに供給され
る。このトランジスタQ3のエミッタには、上記アクティ
ブ・プル・ダウントランジスタQ4が直列形態に接続され
る。このトランジスタQ4のベースには、上記トランジス
タQ1,Q2のエミッタから得られる位相反転の出力信号ｃ
がキャパシタC1を介して供給される。このトランジスタ
Q4を定常状態のとき比較的小さなアイドリング電流を流
すようにするため、次のバイアス回路が設けられる。
トランジスタQ4のベースとエミッタとの間には、所定
のバイアス電圧VB2を受けるトランジスタQ6と、そのエ
ミッタ抵抗R4が設けられる。また、トランジスタQ4のベ
ースには、所定のバイアス電圧VB1を受けるトランジス
タQ5のエミッタが接続される。このトランジスタQ5のコ
レクタは接地電位点に接続される。
のバイアス電圧VB2を受けるトランジスタQ6と、そのエ
ミッタ抵抗R4が設けられる。また、トランジスタQ4のベ
ースには、所定のバイアス電圧VB1を受けるトランジス
タQ5のエミッタが接続される。このトランジスタQ5のコ
レクタは接地電位点に接続される。
そして、出力信号のアンダーシュートの発生を防止す
るために、この実施例では出力信号を上記バイアストラ
ンジスタQ6のエミッタに帰還させるキャパシタC2が設け
られる。
るために、この実施例では出力信号を上記バイアストラ
ンジスタQ6のエミッタに帰還させるキャパシタC2が設け
られる。
例えば、入力端子IN1,IN2の信号が共にロウレベルで
トランジスタQ1とQ2がオフ状態のとき、そのコレクタ出
力が接地電位0Vのようなハイレベルになる。したがっ
て、出力端子OUTの電位は、上記のハイレベルがエミッ
タフォロワ出力トランジスタQ3のベース，エミッタを介
してレベルシフトされるため、約−0.8Vのようなハイレ
ベルになっいる。
トランジスタQ1とQ2がオフ状態のとき、そのコレクタ出
力が接地電位0Vのようなハイレベルになる。したがっ
て、出力端子OUTの電位は、上記のハイレベルがエミッ
タフォロワ出力トランジスタQ3のベース，エミッタを介
してレベルシフトされるため、約−0.8Vのようなハイレ
ベルになっいる。
この状態から、入力端子IN1の信号ａがロウレベルか
らハイレベルに変化すると、出力信号ｂがハイレベルか
らロウレベルに変化する。これに応じて出力トランジス
タQ3が実質的にオフ状態になり、トランジスタQ1のエミ
ッタから得られる反転の出力信号ｃは、ロウレベルから
ハイレベルに変化し、このハイレベルへの変化に応じて
キャパシタC1を介してトランジスタQ4のベース電位を一
時的にハイレベルにする。これにより、トランジスタQ4
がオン状態になって、出力端子OUTの出力信号ｄを高速
にハイレベルからロウレベルに変化する。このとき、キ
ャパシタC2を介してトランジスタQ6のエミッタ電位をロ
ウレベル側を交流的に低下させる。これにより、トラン
ジスタQ6のコレクタ電流が流れ、トランジスタQ4のベー
ス電位を低下させるように作用する。言い換えるなら
ば、信号ｃのハイレベルに変化に対応してキャパシタC1
からトランジスタQ4のベースに伝えられる電位が、上記
キャパシタC2を介して帰還されるロウレベルの信号によ
り抑制される。これにより、出力信号ｄにアンダーシュ
ートが発生することを防止できる。
らハイレベルに変化すると、出力信号ｂがハイレベルか
らロウレベルに変化する。これに応じて出力トランジス
タQ3が実質的にオフ状態になり、トランジスタQ1のエミ
ッタから得られる反転の出力信号ｃは、ロウレベルから
ハイレベルに変化し、このハイレベルへの変化に応じて
キャパシタC1を介してトランジスタQ4のベース電位を一
時的にハイレベルにする。これにより、トランジスタQ4
がオン状態になって、出力端子OUTの出力信号ｄを高速
にハイレベルからロウレベルに変化する。このとき、キ
ャパシタC2を介してトランジスタQ6のエミッタ電位をロ
ウレベル側を交流的に低下させる。これにより、トラン
ジスタQ6のコレクタ電流が流れ、トランジスタQ4のベー
ス電位を低下させるように作用する。言い換えるなら
ば、信号ｃのハイレベルに変化に対応してキャパシタC1
からトランジスタQ4のベースに伝えられる電位が、上記
キャパシタC2を介して帰還されるロウレベルの信号によ
り抑制される。これにより、出力信号ｄにアンダーシュ
ートが発生することを防止できる。
このように、出力信号ｄのアンダーシュートの発生が
防止できることから、出力信号ｄのロウレベルへの立ち
下がり特性の改善のためにキャパシタC1の容量値は比較
的大きく設定して、その立ち下がり特性を改善しつつ、
キャパシタC2による上記のようなフィードバックにより
出力信号ｄにアンダーシュートが生じるのを防ぐことが
できる。このことは、実質的にトランジスタQ4のベース
電位の立ち上がり特性が劣化してしまうことを防ぐこと
ができることを意味する。
防止できることから、出力信号ｄのロウレベルへの立ち
下がり特性の改善のためにキャパシタC1の容量値は比較
的大きく設定して、その立ち下がり特性を改善しつつ、
キャパシタC2による上記のようなフィードバックにより
出力信号ｄにアンダーシュートが生じるのを防ぐことが
できる。このことは、実質的にトランジスタQ4のベース
電位の立ち上がり特性が劣化してしまうことを防ぐこと
ができることを意味する。
キャパシタC1は、トランジスタQ2のベース取り出し電
極を利用することで実質的なレイアウト面積を増加させ
ることなく、比較的大きな容量値に設定することができ
る。なお、上記帰還用のキャパシタC2も、同様にトラン
ジスタQ6等のエミッタ取り出し電極を利用して構成する
ことにより、レイアウト面積の縮小が可能になるもので
ある。
極を利用することで実質的なレイアウト面積を増加させ
ることなく、比較的大きな容量値に設定することができ
る。なお、上記帰還用のキャパシタC2も、同様にトラン
ジスタQ6等のエミッタ取り出し電極を利用して構成する
ことにより、レイアウト面積の縮小が可能になるもので
ある。
なお、比較的大きな電流を流す出力回路の動作電圧
は、比較的動作電流が小さな入力論理部と分けて構成さ
れる。すなわち、入力論理部の電源線はVccと−VEEとさ
れ、出力部はVcc′と−VEE′のように分けられる。これ
により、出力回路の動作により電源線Vcc′や−VEE′に
生じるノイズが入力論理部に伝えられることによって信
号のレベルマージンが悪化してしまうことを防止してい
る。
は、比較的動作電流が小さな入力論理部と分けて構成さ
れる。すなわち、入力論理部の電源線はVccと−VEEとさ
れ、出力部はVcc′と−VEE′のように分けられる。これ
により、出力回路の動作により電源線Vcc′や−VEE′に
生じるノイズが入力論理部に伝えられることによって信
号のレベルマージンが悪化してしまうことを防止してい
る。
第２図には、この発明に係るアクティブ・プル・ダウ
ン回路をNTL回路に用いた場合の他の一実施例の回路図
が示されている。
ン回路をNTL回路に用いた場合の他の一実施例の回路図
が示されている。
この実施例では、出力信号ｄがキャパシタC3を介して
トランジスタQ5のベースに帰還される。特に制限されな
いが、トランジスタQ6やQ5のベースに供給されるバイア
ス電圧は、ダイオードD1,D2と、抵抗R5からなる直列回
路により形成される。すなわち、トランジスタQ6のベー
スには、ダイオードD1による順方向電圧VFが供給され
る。そして、上記トランジスタQ5のベースには、ダイオ
ードD1とD2による順方向電圧2VFが供給される。抵抗R5
は、上記ダイオードD1,D2に流すバイアス定電流を形成
する。抵抗R5には、−（VEE−2VF）/R5の定電流が流
れ、この定電流に従った定電流がトランジスタQ5とQ6に
流れるものとなる。
トランジスタQ5のベースに帰還される。特に制限されな
いが、トランジスタQ6やQ5のベースに供給されるバイア
ス電圧は、ダイオードD1,D2と、抵抗R5からなる直列回
路により形成される。すなわち、トランジスタQ6のベー
スには、ダイオードD1による順方向電圧VFが供給され
る。そして、上記トランジスタQ5のベースには、ダイオ
ードD1とD2による順方向電圧2VFが供給される。抵抗R5
は、上記ダイオードD1,D2に流すバイアス定電流を形成
する。抵抗R5には、−（VEE−2VF）/R5の定電流が流
れ、この定電流に従った定電流がトランジスタQ5とQ6に
流れるものとなる。
この構成では、バイアス電圧VB1やVB2を形成する回路
が抵抗R5とダイオードD1,D2のような簡単な回路から形
成できる。
が抵抗R5とダイオードD1,D2のような簡単な回路から形
成できる。
上記帰還用のキャパシタC3は、出力信号ｄの立ち上が
り特性の改善する。すなわち、出力信号ｄがロウレベル
からハイレベルに変化するとき、キャパシタC3を介して
トランジスタQ5のベース電位を高くする。これにより、
反転入力信号ｃがハイレベルからロウレベルに変化する
ときキャパシタC1によるトランジスタQ4の電位低下を抑
える。すなわち、トランジスタQ4の電位が定常状態以下
に低下すると、それが回復してからトランジスタQ4がオ
ン状態になるため、入力信号に応じて信号ｃがロウレベ
ルからハイレベルに高速に切り換えられたときの応答特
性を悪くする。この実施例では、上記出力信号ｄがハイ
レベルに変化するときに、キャパシタC3からの帰還信号
によってキャパシタC1から伝えられるトランジスタQ4の
ベース電位をバイアス点以下にしてしまうのを防ぐもの
である。
り特性の改善する。すなわち、出力信号ｄがロウレベル
からハイレベルに変化するとき、キャパシタC3を介して
トランジスタQ5のベース電位を高くする。これにより、
反転入力信号ｃがハイレベルからロウレベルに変化する
ときキャパシタC1によるトランジスタQ4の電位低下を抑
える。すなわち、トランジスタQ4の電位が定常状態以下
に低下すると、それが回復してからトランジスタQ4がオ
ン状態になるため、入力信号に応じて信号ｃがロウレベ
ルからハイレベルに高速に切り換えられたときの応答特
性を悪くする。この実施例では、上記出力信号ｄがハイ
レベルに変化するときに、キャパシタC3からの帰還信号
によってキャパシタC1から伝えられるトランジスタQ4の
ベース電位をバイアス点以下にしてしまうのを防ぐもの
である。
これにより、この実施例では、帰還用のキャパシタC2
とC3とによって、入力切り換え応答特性を大幅に向上さ
せることができる。
とC3とによって、入力切り換え応答特性を大幅に向上さ
せることができる。
第３図には、この発明に係るアクティブ・プル・ダウ
ン回路をNTL会に用いた場合の更に他の一実施例の回路
図が示されている。
ン回路をNTL会に用いた場合の更に他の一実施例の回路
図が示されている。
アクティブ・プル・ダウン回路を用いる場合には、上
記のようにプル・ダウントランジスタQ4にアイドリング
電流が流れるようにするためのバイアス電圧VB1を発生
させる回路が必要になるものである。この実施例のバイ
アス回路は、前記実施例に用いたバイアス回路と同様に
直列ダイオードD1,D2と抵抗R5から構成される。
記のようにプル・ダウントランジスタQ4にアイドリング
電流が流れるようにするためのバイアス電圧VB1を発生
させる回路が必要になるものである。この実施例のバイ
アス回路は、前記実施例に用いたバイアス回路と同様に
直列ダイオードD1,D2と抵抗R5から構成される。
すなわち、ダイオードD1とD2により形成した順方向電
圧2VFがトランジスタQ5のベースに供給される。これに
より、トランジスタQ5とダイオードD1,D2が電流ミラー
形態にされ、トランジスタQ5とQ4には抵抗R5により形成
した定電流に従った定電流を流すようにすることができ
る。このような構成を採ることによって、アクティブ・
プル・ダウン回路を用いた場合のバイアス回路の簡素化
が可能になるものである。
圧2VFがトランジスタQ5のベースに供給される。これに
より、トランジスタQ5とダイオードD1,D2が電流ミラー
形態にされ、トランジスタQ5とQ4には抵抗R5により形成
した定電流に従った定電流を流すようにすることができ
る。このような構成を採ることによって、アクティブ・
プル・ダウン回路を用いた場合のバイアス回路の簡素化
が可能になるものである。
第４図には、この発明に係るアクティブ・プル・ダウ
ン回路をECL回路に用いた場合の一実施例の回路図が示
されている。
ン回路をECL回路に用いた場合の一実施例の回路図が示
されている。
ECL回路においては、差動トランジスタ回路から出力
信号と反転信号が得られる。それ故、アクティブ・プル
・ダウントランジスタQ4のベースに伝えられる反転信号
は、基準電圧VBBを受ける反転の出力トランジスタQ7の
コレクタ出力を受けるエミッタフォロワ出力トランジス
タQ9のエミッタから得る。
信号と反転信号が得られる。それ故、アクティブ・プル
・ダウントランジスタQ4のベースに伝えられる反転信号
は、基準電圧VBBを受ける反転の出力トランジスタQ7の
コレクタ出力を受けるエミッタフォロワ出力トランジス
タQ9のエミッタから得る。
この場合、差動トランジスタ回路における負荷抵抗を
RC2とRC3ように分割し、キャパシタC1を介してアクティ
ブ・プル・ダウントランジスタQ4のベースに伝えれる信
号量を設定するものである。これにより、アクティブ・
プル・ダウントランジスタQ4のベースの応答特性を最適
設定することができる。すなわち、キャパシタC1を通し
て過剰な信号がトランジスタQ4のベースに伝えられるこ
とによって生じるアンダーシュートや、出力信号の立ち
上がりときにトランジスタQ4が過剰に逆バイアスされて
しまうのを防ぐことができる。
RC2とRC3ように分割し、キャパシタC1を介してアクティ
ブ・プル・ダウントランジスタQ4のベースに伝えれる信
号量を設定するものである。これにより、アクティブ・
プル・ダウントランジスタQ4のベースの応答特性を最適
設定することができる。すなわち、キャパシタC1を通し
て過剰な信号がトランジスタQ4のベースに伝えられるこ
とによって生じるアンダーシュートや、出力信号の立ち
上がりときにトランジスタQ4が過剰に逆バイアスされて
しまうのを防ぐことができる。
なお、この実施例のバイアス回路は、前記実施例に用
いたバイアス回路と同様に直列ダイオードD1,D2と抵抗R
5から構成される。すなわち、ダイオードD1とD2とによ
り形成した順方向電圧2VFがトランジスタQ5のベースに
供給される。これにより、トランジスタQ5とダイオード
D1,D2が電流ミラー形態にされ、トランジスタQ5とQ4に
は抵抗R5により形成した定電流に従った定電流を流すよ
うにすることができる。このような構成を採ることによ
って、アクティブ・プル・ダウン回路を用いた場合のバ
イアス回路の簡素化が容易になるものである。この構成
に代え、バイアス回路は、トランジスタQ5のベースに所
定のバイアス電流VB1を供給するものであってもよい。
いたバイアス回路と同様に直列ダイオードD1,D2と抵抗R
5から構成される。すなわち、ダイオードD1とD2とによ
り形成した順方向電圧2VFがトランジスタQ5のベースに
供給される。これにより、トランジスタQ5とダイオード
D1,D2が電流ミラー形態にされ、トランジスタQ5とQ4に
は抵抗R5により形成した定電流に従った定電流を流すよ
うにすることができる。このような構成を採ることによ
って、アクティブ・プル・ダウン回路を用いた場合のバ
イアス回路の簡素化が容易になるものである。この構成
に代え、バイアス回路は、トランジスタQ5のベースに所
定のバイアス電流VB1を供給するものであってもよい。
第５図には、この発明に係るアクティブ・プル・ダウ
ン回路をNTL回路に用いた場合の更に他の一実施例の回
路図が示されている。
ン回路をNTL回路に用いた場合の更に他の一実施例の回
路図が示されている。
この実施例では、ダイオードD3を可変容量素子として
用い、出力信号をアクティブ・プル・ダウントランジス
タQ4のベースに帰還させるために用いる。この構成で
は、入力信号IN1がハイレベルに立ち上がるとき、ダイ
オードD1は逆バイアスされてその容量値が小さくなって
いる。このため、ダイオードD3を通して逃げてしまうパ
ルス電流は小さくできる。これに対して、入力IN1の立
ち下がりのとき、キャパシタC1を通してトランジスタQ4
のベース電位が下がるを、上記ダイオードD1を介して帰
還される出力端子OUTにおける出力信号の立ち上がりで
補償することができる。このときには、上記逆バイアス
電圧が小さくなっているから、それに比例して容量値が
大きくなり、上記出力信号の帰還量を大きくできる。す
なわち、このダイオードD3は、前記第２図のキャパシタ
C3と同じ作用を持つものである。第２図の回路では、キ
ャパシタC3とキャパシタC1とはトランジスタQ5により分
離されいるから問題ないが、この実施例のようにキャパ
シタC1と帰還用の容量素子が出力端子OUTに対して直列
形態にされると、上記のようにキャパシタC1を通してト
ランジスタQ4のベースに伝えられる信号が帰還用の容量
素子を介して出力端子側に抜けてしまうのが、上記のよ
うな可変容量素子としてのダイオードD1を用いることに
より防止できるものとなる。
用い、出力信号をアクティブ・プル・ダウントランジス
タQ4のベースに帰還させるために用いる。この構成で
は、入力信号IN1がハイレベルに立ち上がるとき、ダイ
オードD1は逆バイアスされてその容量値が小さくなって
いる。このため、ダイオードD3を通して逃げてしまうパ
ルス電流は小さくできる。これに対して、入力IN1の立
ち下がりのとき、キャパシタC1を通してトランジスタQ4
のベース電位が下がるを、上記ダイオードD1を介して帰
還される出力端子OUTにおける出力信号の立ち上がりで
補償することができる。このときには、上記逆バイアス
電圧が小さくなっているから、それに比例して容量値が
大きくなり、上記出力信号の帰還量を大きくできる。す
なわち、このダイオードD3は、前記第２図のキャパシタ
C3と同じ作用を持つものである。第２図の回路では、キ
ャパシタC3とキャパシタC1とはトランジスタQ5により分
離されいるから問題ないが、この実施例のようにキャパ
シタC1と帰還用の容量素子が出力端子OUTに対して直列
形態にされると、上記のようにキャパシタC1を通してト
ランジスタQ4のベースに伝えられる信号が帰還用の容量
素子を介して出力端子側に抜けてしまうのが、上記のよ
うな可変容量素子としてのダイオードD1を用いることに
より防止できるものとなる。
バイアス電圧VB1を受けるトランジスタQ5は、トラン
ジスタQ4にバイアス電流を流すものであり、トランジス
タQ5′とそのエミッタに設けられた抵抗R4′は、ダイオ
ードD1と逆バイアスさせて容量素子として作用させるた
めのバイアス電圧を形成する。
ジスタQ4にバイアス電流を流すものであり、トランジス
タQ5′とそのエミッタに設けられた抵抗R4′は、ダイオ
ードD1と逆バイアスさせて容量素子として作用させるた
めのバイアス電圧を形成する。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）論理部により形成された出力信号を受けるエミッ
タフォロワ出力トランジスタに対して上記出力トランジ
スタのベースに供給される入力信号に対して位相反転さ
れた信号が容量素子を介してベースに供給されるアクテ
ィブ・プル・ダウントランジスタを直列接続するととも
に、そのベースとエミッタ間に所定のバイアス電圧を受
けるトランジスタとエミッタ抵抗からなるバイアス回路
を用い、出力信号を上記バイアス回路を構成するトラン
ジスタのエミッタに帰還させる容量素子を接続する。こ
の構成においては、帰還用の容量素子により出力信号の
立ち下がりときにバイアストランジスタの介してアクテ
ィブ・プル・ダウントランジスタのベース電位を下げ、
その過剰動作を抑えることができるから出力信号の立ち
下がり特性を改善しつつ、出力アンダーシュートの発生
を防ぐことができるという効果が得られる。
ある。すなわち、 （１）論理部により形成された出力信号を受けるエミッ
タフォロワ出力トランジスタに対して上記出力トランジ
スタのベースに供給される入力信号に対して位相反転さ
れた信号が容量素子を介してベースに供給されるアクテ
ィブ・プル・ダウントランジスタを直列接続するととも
に、そのベースとエミッタ間に所定のバイアス電圧を受
けるトランジスタとエミッタ抵抗からなるバイアス回路
を用い、出力信号を上記バイアス回路を構成するトラン
ジスタのエミッタに帰還させる容量素子を接続する。こ
の構成においては、帰還用の容量素子により出力信号の
立ち下がりときにバイアストランジスタの介してアクテ
ィブ・プル・ダウントランジスタのベース電位を下げ、
その過剰動作を抑えることができるから出力信号の立ち
下がり特性を改善しつつ、出力アンダーシュートの発生
を防ぐことができるという効果が得られる。
（２）論理部により形成された出力信号を受けるエミッ
タフォロワ出力トランジスタに対して上記出力トランジ
スタのベースに供給される入力信号に対して位相反転さ
れた信号が容量素子を介してベースに供給されるアクテ
ィブ・プル・ダウントランジスタを直列接続するととも
に、このアクティブ・プル・ダウントランジスタのベー
スに設けられるバイアス回路として、アクティブ・プル
・ダウントランジスタのベースにエミッタが結合された
バイアス電流供給トランジスタと、このトランジスタの
ベースとアクティブ・プル・ダウントランジスタのエミ
ッタとの間に設けられた２個からなるバイアス電流を流
す抵抗素子を用いることにより回路の簡素化を図ること
ができるという効果が得られる。
タフォロワ出力トランジスタに対して上記出力トランジ
スタのベースに供給される入力信号に対して位相反転さ
れた信号が容量素子を介してベースに供給されるアクテ
ィブ・プル・ダウントランジスタを直列接続するととも
に、このアクティブ・プル・ダウントランジスタのベー
スに設けられるバイアス回路として、アクティブ・プル
・ダウントランジスタのベースにエミッタが結合された
バイアス電流供給トランジスタと、このトランジスタの
ベースとアクティブ・プル・ダウントランジスタのエミ
ッタとの間に設けられた２個からなるバイアス電流を流
す抵抗素子を用いることにより回路の簡素化を図ること
ができるという効果が得られる。
（３）論理部をELC回路により構成したとき、差動トラ
ンジスタ回路の反転出力信号を形成する負荷抵抗を分割
して、アクティブ・プル・ダウントランジスタのベース
に供給する信号量を調整することより、簡単な構成によ
りアクティブ・プル・ダウントランジスタの動作を最適
設定することができるという効果が得られる。
ンジスタ回路の反転出力信号を形成する負荷抵抗を分割
して、アクティブ・プル・ダウントランジスタのベース
に供給する信号量を調整することより、簡単な構成によ
りアクティブ・プル・ダウントランジスタの動作を最適
設定することができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図及び
第２図の実施例回路において、入力論理部ECL回路に置
き換えるものであってもよい。各実施例回路における出
力端子OUTに設けられる負荷抵抗RLは、負荷を一般的に
表したものであり、そのような抵抗素子が接続されると
いう意味ではない。論理部と出力部の電源線及び動作電
圧は必要に応じて分割すればよい。入力端子数は、必要
に応じて増加あるいは減少させてもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図及び
第２図の実施例回路において、入力論理部ECL回路に置
き換えるものであってもよい。各実施例回路における出
力端子OUTに設けられる負荷抵抗RLは、負荷を一般的に
表したものであり、そのような抵抗素子が接続されると
いう意味ではない。論理部と出力部の電源線及び動作電
圧は必要に応じて分割すればよい。入力端子数は、必要
に応じて増加あるいは減少させてもよい。
この発明は、NTLやECLのような高速論理部と、アクテ
ィブ・プル・ダウン回路とからなる論理回路に広く利用
することができる。
ィブ・プル・ダウン回路とからなる論理回路に広く利用
することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。すなわち、論理部により形成された出力信号を受け
るエミッタフォロワ出力トランジスタに対して上記出力
トランジスタのベースに供給される入力信号に対して位
相反転された信号が容量素子を介してベースに供給され
るアクティブ・プル・ダウントランジスタを直列接続す
るとともに、そのベースとエミッタ間に所定のバイアス
電圧を受けるトランジスタとエミッタ抵抗からなるバイ
アス回路を用い、出力信号を上記バイアス回路を構成す
るトランジスタのエミッタに帰還させる容量素子を接続
する。この構成においては、帰還用の容量素子により出
力信号の立ち下がりときにバイアストランジスタの介し
てアクティブ・プル・ダウントランジスタのベース電位
を下げ、その過剰動作を抑えることができるから出力信
号の立ち下がり特性を改善しつつ、出力アンダーシュー
トの発生を防ぐことができる。
って得られる効果を簡単に説明すれば下記の通りであ
る。すなわち、論理部により形成された出力信号を受け
るエミッタフォロワ出力トランジスタに対して上記出力
トランジスタのベースに供給される入力信号に対して位
相反転された信号が容量素子を介してベースに供給され
るアクティブ・プル・ダウントランジスタを直列接続す
るとともに、そのベースとエミッタ間に所定のバイアス
電圧を受けるトランジスタとエミッタ抵抗からなるバイ
アス回路を用い、出力信号を上記バイアス回路を構成す
るトランジスタのエミッタに帰還させる容量素子を接続
する。この構成においては、帰還用の容量素子により出
力信号の立ち下がりときにバイアストランジスタの介し
てアクティブ・プル・ダウントランジスタのベース電位
を下げ、その過剰動作を抑えることができるから出力信
号の立ち下がり特性を改善しつつ、出力アンダーシュー
トの発生を防ぐことができる。
第１図は、この発明に係るアクティブ・プル・ダウン回
路をNTL回路に用いた場合の一実施例を示す回路図、 第２図は、この発明に係るアクティブ・プル・ダウン回
路をNTL回路に用いた場合の他の一実施例を示す回路
図、 第３図は、この発明に係るアクティブ・プル・ダウン回
路をNTL回路に用いた場合の更に他の一実施例を示す回
路図、 第４図は、この発明に係るアクティブ・プル・ダウン回
路をECL回路に用いた場合の一実施例を示す回路図、 第５図は、この発明に係るアクティブ・プル・ダウン回
路をNTL回路に用いた場合の更に他の一実施例を示す回
路図、 第６図は、従来のアクティブ・プル・ダウン回路の一例
を示す回路図である。 Q1〜Q9……トランジスタ、R1〜R9,RC1〜RC3……抵抗、D
1〜D1……ダイオード、D3……ダイオード（可変容量素
子）、C1〜C3……キャパシタ、IN1,IN2……入力端子、O
UT……出力端子
路をNTL回路に用いた場合の一実施例を示す回路図、 第２図は、この発明に係るアクティブ・プル・ダウン回
路をNTL回路に用いた場合の他の一実施例を示す回路
図、 第３図は、この発明に係るアクティブ・プル・ダウン回
路をNTL回路に用いた場合の更に他の一実施例を示す回
路図、 第４図は、この発明に係るアクティブ・プル・ダウン回
路をECL回路に用いた場合の一実施例を示す回路図、 第５図は、この発明に係るアクティブ・プル・ダウン回
路をNTL回路に用いた場合の更に他の一実施例を示す回
路図、 第６図は、従来のアクティブ・プル・ダウン回路の一例
を示す回路図である。 Q1〜Q9……トランジスタ、R1〜R9,RC1〜RC3……抵抗、D
1〜D1……ダイオード、D3……ダイオード（可変容量素
子）、C1〜C3……キャパシタ、IN1,IN2……入力端子、O
UT……出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 和善 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/086,19/088
Claims (5)
- 【請求項１】論理部と、 上記論理部により形成された出力信号を受けるエミッタ
フォロワ出力トランジスタと、 上記エミッタフォロワ出力トランジスタのエミッタにコ
レクタが接続され、上記エミッタフォロワ出力トランジ
スタのベースに上記論理部から供給される上記出力信号
に対して位相反転された信号が上記論理部から第１の容
量素子を介してベースに供給され、ベースとエミッタと
の間に所定のバイアス電圧を受けるトランジスタとエミ
ッタ抵抗からなるバイアス回路が設けられてなるアクテ
ィブ・プル・ダウントランジスタと、 上記エミッタフォロワ出力トランジスタのエミッタと上
記アクティブ・プル・ダウントランジスタのコレクタと
の接続点の出力信号を上記バイアス回路の上記トランジ
スタのエミッタに帰還させる第２の容量素子とを含むこ
とを特徴とする論理回路。 - 【請求項２】論理部と、 上記論理部により形成された出力信号を受けるエミッタ
フォロワ出力トランジスタと、 上記エミッタフォロワ出力トランジスタのエミッタにコ
レクタが接続され、上記エミッタフォロワ出力トランジ
スタのベースに上記論理部から供給される上記出力信号
に対して位相反転された信号が上記論理部から第１の容
量素子を介してベースに供給され、ベースとエミッタと
の間に抵抗が設けられてなるアクティブ・プル・ダウン
トランジスタと、 上記アクティブ・プル・ダウントランジスタのベースに
エミッタが結合されたバイアス電流供給トランジスタ
と、 上記バイアス電流供給トランジスタのベースと上記アク
ティブ・プル・ダウントランジスタのエミッタとの間に
設けられた２個からなる順方向ダイオードと、 上記順方向ダイオードにバイアス電流を流す抵抗とを含
むことを特徴とする論理回路。 - 【請求項３】上記論理部は、NTL回路又はECL回路により
構成されたものであることを特徴とする特許請求の範囲
第１項又は第２項に記載の論理回路。 - 【請求項４】論理部と、 上記論理部により形成された出力信号を受けるエミッタ
フォロワ出力トランジスタと、 上記エミッタフォロワ出力トランジスタのエミッタにコ
レクタが接続され、上記エミッタフォロワ出力トランジ
スタのベースに上記論理部から供給される上記出力信号
に対して位相反転された信号が上記論理部から第１の容
量素子を介してベースに供給され、ベースとエミッタと
の間に抵抗が設けられてなるアクティブ・プル・ダウン
トランジスタと、 上記アクティブ・プル・ダウントランジスタのベースに
エミッタが結合されたバイアス電流供給トランジスタ
と、 上記バイアス電流供給トランジスタのベースと上記アク
ティブ・プル・ダウントランジスタのエミッタとの間に
設けられた抵抗と、 上記エミッタフォロワ出力トランジスタのエミッタと上
記アクティブ・プル・ダウントランジスタのコレクタと
の接続点の出力信号を上記アクティブ・プル・ダウント
ランジスタのベースに帰還させる第２の容量素子として
の可変容量素子とを含むことを特徴とする論理回路。 - 【請求項５】上記論理部は、ECL回路により構成された
ものであることを特徴とする特許請求の範囲第４項に記
載の論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19200589A JP2811658B2 (ja) | 1989-07-25 | 1989-07-25 | 論理回路 |
| US07/557,109 US5283480A (en) | 1988-04-02 | 1990-07-25 | Semiconductor integrated circuit device with a plurality of logic circuits having active pull-down functions |
| US08/056,798 US5298802A (en) | 1988-04-02 | 1993-05-03 | Semiconductor integrated circuit device with a plurality of logic circuits having active pull-down functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19200589A JP2811658B2 (ja) | 1989-07-25 | 1989-07-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0355915A JPH0355915A (ja) | 1991-03-11 |
| JP2811658B2 true JP2811658B2 (ja) | 1998-10-15 |
Family
ID=16284020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19200589A Expired - Lifetime JP2811658B2 (ja) | 1988-04-02 | 1989-07-25 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811658B2 (ja) |
-
1989
- 1989-07-25 JP JP19200589A patent/JP2811658B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0355915A (ja) | 1991-03-11 |
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