JP2829100B2 - バス競合回路 - Google Patents
バス競合回路Info
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- JP2829100B2 JP2829100B2 JP18529190A JP18529190A JP2829100B2 JP 2829100 B2 JP2829100 B2 JP 2829100B2 JP 18529190 A JP18529190 A JP 18529190A JP 18529190 A JP18529190 A JP 18529190A JP 2829100 B2 JP2829100 B2 JP 2829100B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、情報処理システム、より具体的には、複数
の装置がバスを介して共通装置にアクセスする際の競合
を制御するバス競合回路に関する。
の装置がバスを介して共通装置にアクセスする際の競合
を制御するバス競合回路に関する。
（従来の技術） 従来技術によるバス競合方式では、たとえば共通メモ
リなどの共通装置に接続されたバスに複数の競合参加装
置が収容され、それらの競合参加装置の間の共通装置に
対するアクセスの競合を制御するためにバス競合回路が
設けられている。バス競合回路は、複数の競合参加装置
から共通メモリに対するアクセスが生起すると、それら
のアクセスのうち先発のアクセスを優先させる。また、
複数の競合参加装置から同時にアクセスが発生すると、
バス競合回路は、それに含まれているプライオリティ・
エンコーダに設定されている所定の優先順序で一つの競
合参加装置を選択して、それに対して共通メモリへのア
クセスを許可する。
リなどの共通装置に接続されたバスに複数の競合参加装
置が収容され、それらの競合参加装置の間の共通装置に
対するアクセスの競合を制御するためにバス競合回路が
設けられている。バス競合回路は、複数の競合参加装置
から共通メモリに対するアクセスが生起すると、それら
のアクセスのうち先発のアクセスを優先させる。また、
複数の競合参加装置から同時にアクセスが発生すると、
バス競合回路は、それに含まれているプライオリティ・
エンコーダに設定されている所定の優先順序で一つの競
合参加装置を選択して、それに対して共通メモリへのア
クセスを許可する。
（発明が解決しようとする課題） したがつて、このような従来のバス競合回路では、複
数の競合参加装置のうちの特定のものに常に優先的に共
通メモリへアクセス権を与えるような競合制御を行なう
ことは、できなかつた。
数の競合参加装置のうちの特定のものに常に優先的に共
通メモリへアクセス権を与えるような競合制御を行なう
ことは、できなかつた。
本発明はこのような従来技術の欠点を解消し、特定の
競合参加装置に優先的に所定時間後のアクセス優先権を
与えることのできるバス競合回路を提供することを目的
とする。
競合参加装置に優先的に所定時間後のアクセス優先権を
与えることのできるバス競合回路を提供することを目的
とする。
（課題を解決するための手段） 本発明は上述の課題を解決するために、バスを介して
共通の装置に接続された第１の装置と少なくとも１つの
第２の装置とに接続され、第１および第２の装置が共通
の装置にアクセスする際の競合を制御するバス競合回路
において、第１の装置は、共通の装置へのアクセスを要
求するアクセス要求信号を出力し、アクセス要求信号に
対する応答信号に応動して前記バスを介して共通の装置
にアクセスし、第２の装置は、第１の装置の共通の装置
に対するアクセスを保証する長さのガード時間およびこ
のガード時間に続き第２の装置が共通の装置にアクセス
するのに必要な長さのアクセス時間を画成するガード信
号を出力し、アクセス時間において共通の装置にアクセ
スし、バス競合回路は、第１および第２の装置に接続さ
れ第１および第２の装置の間の競合を制御する競合制御
手段を有し、競合制御手段は、ガード信号のガード時間
の開始より少なくとも前にアクセス要求信号を受ける
と、アクセス要求信号に対応する第１の装置を所定の順
序で選択し、この選択した第１の装置へ応答信号を出力
し、第２の装置は、ガード信号のアクセス時間において
共通の装置にアクセスする。
共通の装置に接続された第１の装置と少なくとも１つの
第２の装置とに接続され、第１および第２の装置が共通
の装置にアクセスする際の競合を制御するバス競合回路
において、第１の装置は、共通の装置へのアクセスを要
求するアクセス要求信号を出力し、アクセス要求信号に
対する応答信号に応動して前記バスを介して共通の装置
にアクセスし、第２の装置は、第１の装置の共通の装置
に対するアクセスを保証する長さのガード時間およびこ
のガード時間に続き第２の装置が共通の装置にアクセス
するのに必要な長さのアクセス時間を画成するガード信
号を出力し、アクセス時間において共通の装置にアクセ
スし、バス競合回路は、第１および第２の装置に接続さ
れ第１および第２の装置の間の競合を制御する競合制御
手段を有し、競合制御手段は、ガード信号のガード時間
の開始より少なくとも前にアクセス要求信号を受ける
と、アクセス要求信号に対応する第１の装置を所定の順
序で選択し、この選択した第１の装置へ応答信号を出力
し、第２の装置は、ガード信号のアクセス時間において
共通の装置にアクセスする。
（作 用） 本発明によれば、第１の装置は、アクセス要求信号を
競合制御手段へ出力し、競合制御手段から応答信号が入
力されるとバスを介して共通の装置にアクセスする。第
２の装置はガード時間とアクセス時間を含むガード信号
を出力し、アクセス時間内に共通の装置にアクセスす
る。競合制御手段は、第２の装置からガード信号を受
け、第１の普通装置からアクセス要求信号を受けると、
所定の順序で選択した１つの第１の装置に応答信号を出
力する。アクセス要求信号のみの入力、およびアクセス
要求信号とガード信号の同時入力では応答信号を直ちに
出力する。この同時入力では、第１の装置がガード時間
にアクセスを終了し、第２の装置がアクセス時間がアク
セスを終了する。競合制御手段はまた、ガード信号がア
クセス要求信号より先に入力したときは、ガード信号終
了後に応答信号を出力する。
競合制御手段へ出力し、競合制御手段から応答信号が入
力されるとバスを介して共通の装置にアクセスする。第
２の装置はガード時間とアクセス時間を含むガード信号
を出力し、アクセス時間内に共通の装置にアクセスす
る。競合制御手段は、第２の装置からガード信号を受
け、第１の普通装置からアクセス要求信号を受けると、
所定の順序で選択した１つの第１の装置に応答信号を出
力する。アクセス要求信号のみの入力、およびアクセス
要求信号とガード信号の同時入力では応答信号を直ちに
出力する。この同時入力では、第１の装置がガード時間
にアクセスを終了し、第２の装置がアクセス時間がアク
セスを終了する。競合制御手段はまた、ガード信号がア
クセス要求信号より先に入力したときは、ガード信号終
了後に応答信号を出力する。
（実施例） 次に添付図面を参照して本発明によるバス競合回路の
実施例を詳細に説明する。本発明によるバス競合回路で
の実施例は、共通メモリなどの共通装置に接続されたバ
スに複数の競合参加装置が収容され、それらの競合参加
装置の間で共通装置に対するアクセスの競合が制御され
る。その際、特定の競合参加装置が常時、他の競合参加
装置に対して優先的に扱われる。本明細書では、前者を
優先装置、後者を普通装置と称する。本実施例では、普
通装置と優先装置はともに、メモリへのアクセスを競合
する。優先装置はガード信号を出力し、所定時間後のア
クセス優先権を獲得する。
実施例を詳細に説明する。本発明によるバス競合回路で
の実施例は、共通メモリなどの共通装置に接続されたバ
スに複数の競合参加装置が収容され、それらの競合参加
装置の間で共通装置に対するアクセスの競合が制御され
る。その際、特定の競合参加装置が常時、他の競合参加
装置に対して優先的に扱われる。本明細書では、前者を
優先装置、後者を普通装置と称する。本実施例では、普
通装置と優先装置はともに、メモリへのアクセスを競合
する。優先装置はガード信号を出力し、所定時間後のア
クセス優先権を獲得する。
本発明のより良き理解のために、本発明の実施例の説
明に先立って第４図を参照して従来のバス競合方式のシ
ステムの例を説明する。複数（ｎ＋１）台の競合参加装
置32（＃０〜＃ｎ）は、バスｄよりメモリ33へのアクセ
スに先立ち、バス競合制御回路31からのビジー信号BSY
を監視し、それがイナクティブのとき、バス競合制御回
路31に対してそれぞれ対応するアクセス要求信号REQ0〜
REQnをアクティブ（負論理）にする。
明に先立って第４図を参照して従来のバス競合方式のシ
ステムの例を説明する。複数（ｎ＋１）台の競合参加装
置32（＃０〜＃ｎ）は、バスｄよりメモリ33へのアクセ
スに先立ち、バス競合制御回路31からのビジー信号BSY
を監視し、それがイナクティブのとき、バス競合制御回
路31に対してそれぞれ対応するアクセス要求信号REQ0〜
REQnをアクティブ（負論理）にする。
バス競合制御回路31は、第５図に示すように、プライ
オリティ・エンコーダ35、フリップフロップ（FF）36お
よびデコーダ37で構成されている。プリオリティ・エン
コーダ35は、アクセス要求信号▲▼〜▲
▼のいずれかがアクティブになると、イネーブル信号
Ｃをフリップフロップ36へ出力する。複数のアクセス要
求信号REQ−が生起したときは、それらのうちの一つを
所定の優先順序で選択し、その選択されたアクセス要求
信号REQ−に対応するフリップフロップ36の入力Ｄへの
出力をアクティブにする。フリップフロップ36は、これ
に応動して出力Ｑをアクティブにする。デコーダ37は、
これを復号して応動信号▲▼〜▲▼の
うちの対応するものをアクティブ（負論理）にする。複
数の競合参加装置32（第４図）のうち応答信号▲
▼が入力された装置がメモリ33がアクセスする。
オリティ・エンコーダ35、フリップフロップ（FF）36お
よびデコーダ37で構成されている。プリオリティ・エン
コーダ35は、アクセス要求信号▲▼〜▲
▼のいずれかがアクティブになると、イネーブル信号
Ｃをフリップフロップ36へ出力する。複数のアクセス要
求信号REQ−が生起したときは、それらのうちの一つを
所定の優先順序で選択し、その選択されたアクセス要求
信号REQ−に対応するフリップフロップ36の入力Ｄへの
出力をアクティブにする。フリップフロップ36は、これ
に応動して出力Ｑをアクティブにする。デコーダ37は、
これを復号して応動信号▲▼〜▲▼の
うちの対応するものをアクティブ（負論理）にする。複
数の競合参加装置32（第４図）のうち応答信号▲
▼が入力された装置がメモリ33がアクセスする。
この従来例では、複数の競合参加装置から同時にアク
セスする要求信号REQ−が発生すると、バス競合制御回
路31は、プリオリティ・エンコーダに設定されている所
定の優先順序で一つの競合参加装置32を選択して、それ
に対応してメモリ33へのアクセスを許可する。
セスする要求信号REQ−が発生すると、バス競合制御回
路31は、プリオリティ・エンコーダに設定されている所
定の優先順序で一つの競合参加装置32を選択して、それ
に対応してメモリ33へのアクセスを許可する。
第１図は本発明のバス競合回路の実施例を示す。この
実施例では、競合参加装置として２台の装置51および52
がバス３に収容され、これらは、互いに競合してバス３
を介して共通メモリ６にアクセスすることができる。競
合参加装置のうち一方の装置、本実施例では51を優先装
置とし、他方の装置52を前者より優先順位の低い普通装
置としている。優先装置51は、常に普通装置52より高い
優先順位を有し、普通装置52とのメモリ６へのアクセス
における競合に負けることはない。優先装置51は、メモ
リ６にアクセスするときは、後述のガード信号GADをそ
の出力10からバス競合制御回路４に出力するように構成
されている。普通装置52は、メモリ６にアクセスするに
先立ってバス競合制御回路４へアクセス要求信号REQを
出力してその応答信号ACKを確認することにより、バス
３よりメモリ６にアクセスを開始するように構成されて
いる。
実施例では、競合参加装置として２台の装置51および52
がバス３に収容され、これらは、互いに競合してバス３
を介して共通メモリ６にアクセスすることができる。競
合参加装置のうち一方の装置、本実施例では51を優先装
置とし、他方の装置52を前者より優先順位の低い普通装
置としている。優先装置51は、常に普通装置52より高い
優先順位を有し、普通装置52とのメモリ６へのアクセス
における競合に負けることはない。優先装置51は、メモ
リ６にアクセスするときは、後述のガード信号GADをそ
の出力10からバス競合制御回路４に出力するように構成
されている。普通装置52は、メモリ６にアクセスするに
先立ってバス競合制御回路４へアクセス要求信号REQを
出力してその応答信号ACKを確認することにより、バス
３よりメモリ６にアクセスを開始するように構成されて
いる。
第２図はバス競合制御回路４の具体的な回路構成を示
し、同回路４は、NANDゲート14、フリップフロップ18お
よびNORゲート16が図示のように接続されて構成されて
いる。フリップフロップ18は、入力に優先装置51より
ガード信号GADを受ける。これがイナクティブであり、
かつ入力にNANDゲート14からアクティブな▲▼
に対応する入力が入力されたときに、フリップフロップ
18は、その出力Ｑをアクティブにし、これに応動してOR
ゲート16は有意な応答信号▲▼を出力する。
し、同回路４は、NANDゲート14、フリップフロップ18お
よびNORゲート16が図示のように接続されて構成されて
いる。フリップフロップ18は、入力に優先装置51より
ガード信号GADを受ける。これがイナクティブであり、
かつ入力にNANDゲート14からアクティブな▲▼
に対応する入力が入力されたときに、フリップフロップ
18は、その出力Ｑをアクティブにし、これに応動してOR
ゲート16は有意な応答信号▲▼を出力する。
第３図はバス競合制御回路４による応答信号ACKの返
送制御におけるタイミング波形を示す。優先装置51のガ
ード信号GADの有意な期間は、図示のように所定の長さ
のガード期間TGに相当する部分とアクセス期間T0に相当
する部分とからなる。ガード期間TGの長さは、普通装置
52のメモリ６へのアクセスを保証する長さの時間に設定
されている。勿論、アクセス期間T0の長さは、優先装置
51がメモリ６へアクセスするのに必要な長さに設定され
ている。
送制御におけるタイミング波形を示す。優先装置51のガ
ード信号GADの有意な期間は、図示のように所定の長さ
のガード期間TGに相当する部分とアクセス期間T0に相当
する部分とからなる。ガード期間TGの長さは、普通装置
52のメモリ６へのアクセスを保証する長さの時間に設定
されている。勿論、アクセス期間T0の長さは、優先装置
51がメモリ６へアクセスするのに必要な長さに設定され
ている。
このような優先装置51の出力するガード信号GADに対
して普通装置52に入出力されるアクセス要求信号REQお
よび応答信号ACKは、同図において丸印に囲まれた数字
１、２および３で示すような３通りのタイミング関係の
いずれかで生起される。第１番目のタイミング関係で
は、ガード信号GADの立上りの時刻t1以前にアクセス要
求信号▲▼がアクティブとなり、第２番目のタイ
ミング関係では、ガード信号GADの立上り時刻t1と同時
にアクセス要求信号▲▼がアクティブとなってい
る。両者の場合はいずれも、優先装置51より普通装置52
の方が優先的にメモリ６へのアクセスを認められ、バス
競合制御回路４は、普通装置52よりのアクセス要求信号
REQに応答して応答信号ACKを普通装置52へ与える。この
例では示していないが、普通装置52が複数台設けられて
いる実施例では、アクセス要求信号REQが図示の第１番
目または第２番目のタイミングで生起すると、バス競合
制御回路４は、これら複数のアクセス要求信号REQから
所定の優先順位で一つ選択してそれに対応する一つの普
通装置52へ応答信号ACKを出力する。こうして選択され
た普通装置52は、ガード期間TG内にメモリ６へアクセス
することが保証され、また、優先装置51はガード期間TG
に続くアクセス期間TQ内にメモリ６へアクセスすること
ができる。
して普通装置52に入出力されるアクセス要求信号REQお
よび応答信号ACKは、同図において丸印に囲まれた数字
１、２および３で示すような３通りのタイミング関係の
いずれかで生起される。第１番目のタイミング関係で
は、ガード信号GADの立上りの時刻t1以前にアクセス要
求信号▲▼がアクティブとなり、第２番目のタイ
ミング関係では、ガード信号GADの立上り時刻t1と同時
にアクセス要求信号▲▼がアクティブとなってい
る。両者の場合はいずれも、優先装置51より普通装置52
の方が優先的にメモリ６へのアクセスを認められ、バス
競合制御回路４は、普通装置52よりのアクセス要求信号
REQに応答して応答信号ACKを普通装置52へ与える。この
例では示していないが、普通装置52が複数台設けられて
いる実施例では、アクセス要求信号REQが図示の第１番
目または第２番目のタイミングで生起すると、バス競合
制御回路４は、これら複数のアクセス要求信号REQから
所定の優先順位で一つ選択してそれに対応する一つの普
通装置52へ応答信号ACKを出力する。こうして選択され
た普通装置52は、ガード期間TG内にメモリ６へアクセス
することが保証され、また、優先装置51はガード期間TG
に続くアクセス期間TQ内にメモリ６へアクセスすること
ができる。
ところで、第３図の第３番目に示すように、優先装置
51の出力したガード信号GADの有意な期間内に普通装置5
2からアクセス要求信号REQが発生した場合は常に、バス
競合制御回路４は優先装置51よりのアクセスを優先的に
処理し、ガード信号GADの立下りを待って普通装置52へ
応答信号ACKを出力する。したがってメモリ６へのアク
セスについては、優先装置51が先にアクセス期間T0でア
クセスし、普通装置52はガード信号GADの終了後、すな
わち時刻t2ののちにアクセスする。
51の出力したガード信号GADの有意な期間内に普通装置5
2からアクセス要求信号REQが発生した場合は常に、バス
競合制御回路４は優先装置51よりのアクセスを優先的に
処理し、ガード信号GADの立下りを待って普通装置52へ
応答信号ACKを出力する。したがってメモリ６へのアク
セスについては、優先装置51が先にアクセス期間T0でア
クセスし、普通装置52はガード信号GADの終了後、すな
わち時刻t2ののちにアクセスする。
（発明の効果） 本発明によれば、共通装置へのアクセスを要求するア
クセス要求信号とそれに対するバス競合制御結果を示す
応答信号を用いてアクセスの競合を制御する場合、複数
の競合参加装置のなかで優先的に扱われる特定の装置が
ガード信号を出力するように構成されている。これによ
り、他の競合参加装置義が競合に負けた場合でも、所定
のガード時間後にそれらが必ずアクセスすることができ
るように保証する。本発明は、例えば電子交換機のパケ
ット組立て回路が入力信号をパケット化してメモリに格
納する場合、パケット組立て回路を他に優先して競合制
御する適用例などに有効である。
クセス要求信号とそれに対するバス競合制御結果を示す
応答信号を用いてアクセスの競合を制御する場合、複数
の競合参加装置のなかで優先的に扱われる特定の装置が
ガード信号を出力するように構成されている。これによ
り、他の競合参加装置義が競合に負けた場合でも、所定
のガード時間後にそれらが必ずアクセスすることができ
るように保証する。本発明は、例えば電子交換機のパケ
ット組立て回路が入力信号をパケット化してメモリに格
納する場合、パケット組立て回路を他に優先して競合制
御する適用例などに有効である。
第１図は本発明によるバス競合回路の実施例を示す機能
ブロック図、 第２図は、第１図に示す実施例におけるバス競合制御回
路の構成例を示す機能回路図、 第３図は、第２図に示す回路のタイムチャート、 第４図は従来例のバス競合回路のシステムを示す、第１
図と同様の機能ブロック図、 第５図は、第４図に示す従来例におけるバス競合制御回
路の回路図である。 主要部分の符号の説明 ３……バス ４……バス競合制御回路 51……優先装置 52……普通装置
ブロック図、 第２図は、第１図に示す実施例におけるバス競合制御回
路の構成例を示す機能回路図、 第３図は、第２図に示す回路のタイムチャート、 第４図は従来例のバス競合回路のシステムを示す、第１
図と同様の機能ブロック図、 第５図は、第４図に示す従来例におけるバス競合制御回
路の回路図である。 主要部分の符号の説明 ３……バス ４……バス競合制御回路 51……優先装置 52……普通装置
フロントページの続き (72)発明者 斎藤 久太 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (72)発明者 藤谷 宏 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭60−238962（ＪＰ，Ａ) 特開 昭61−264463（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/362 G06F 15/16 360
Claims (2)
- 【請求項１】バスを介して共通の装置に接続された第１
の装置と少なくとも１つの第２の装置とに接続され、第
１および第２の装置が前記共通の装置にアクセスする際
の競合を制御するバス競合回路において、 第１の装置は、前記共通の装置へのアクセスを要求する
アクセス要求信号を出力し、該アクセス要求信号に対す
る応答信号に応動して前記バスを介して前記共通の装置
にアクセスし、 第２の装置は、第１の装置の前記共通の装置に対するア
クセスを保証する長さのガード時間および該ガード時間
に続き第２の装置が該共通の装置にアクセスするのに必
要な長さのアクセス時間を画成するガード信号を出力
し、該アクセス時間において該共通の装置にアクセス
し、 該バス競合回路は、第１および第２の装置に接続され、
第１および第２の装置の間の競合を制御する競合制御手
段を有し、 該競合制御手段は、前記ガード信号のガード時間の開始
より少なくとも前に前記アクセス要求信号を受けると、
該アクセス要求信号に対応する第１の装置を所定の順序
で選択し、該選択した第１の装置へ前記応答信号を出力
し、 第２の装置は、前記ガード信号のアクセス時間において
前記共通の装置にアクセスすることを特徴とするバス競
合回路。 - 【請求項２】請求項１に記載の回路において、前記競合
制御手段は、前記アクセス要求信号が前記ガード信号の
ガード時間の開始後に入力したときは、該ガード信号の
アクセス時間の終了後に前記応答信号を出力することを
特徴とするバス競合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18529190A JP2829100B2 (ja) | 1990-07-16 | 1990-07-16 | バス競合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18529190A JP2829100B2 (ja) | 1990-07-16 | 1990-07-16 | バス競合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0477849A JPH0477849A (ja) | 1992-03-11 |
| JP2829100B2 true JP2829100B2 (ja) | 1998-11-25 |
Family
ID=16168288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18529190A Expired - Fee Related JP2829100B2 (ja) | 1990-07-16 | 1990-07-16 | バス競合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829100B2 (ja) |
-
1990
- 1990-07-16 JP JP18529190A patent/JP2829100B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0477849A (ja) | 1992-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20070918 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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