JPH0477849A - バス競合回路 - Google Patents
バス競合回路Info
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- JPH0477849A JPH0477849A JP18529190A JP18529190A JPH0477849A JP H0477849 A JPH0477849 A JP H0477849A JP 18529190 A JP18529190 A JP 18529190A JP 18529190 A JP18529190 A JP 18529190A JP H0477849 A JPH0477849 A JP H0477849A
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- JP
- Japan
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- access
- bus
- signal
- guard
- contention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、情報処理システム、より具体的には、複数の
装置かバスを介してノ（通装置にアクセスする際の競合
を制御するバス競合回路に関する。
装置かバスを介してノ（通装置にアクセスする際の競合
を制御するバス競合回路に関する。
（従来の技術）
従来技術によるバス競合方式では、たとえば共通メモリ
などの共通装置に接続されたバスに複数の競合参加装置
が収容され、それらの競合参加装置の間の共通装置に対
するアクセスの競合を制御するためにバス競合回路か設
けられている。バス競合回路は、複数の競合参加装置か
ら共通メモリに対するアクセスが生起すると、それらの
アクセスのうち先発のアクセスを優先させる。また、複
数の競合参加装置から同時にアクセスが発ノ１．すると
、バス競合回路は、それに含まれているプライオリティ
中エンコータに設定されている所定の優先順序で・つの
競合参加装置を選択して、それにタイして共通メモリへ
のアクセスをｌｉ＋−１１１する。
などの共通装置に接続されたバスに複数の競合参加装置
が収容され、それらの競合参加装置の間の共通装置に対
するアクセスの競合を制御するためにバス競合回路か設
けられている。バス競合回路は、複数の競合参加装置か
ら共通メモリに対するアクセスが生起すると、それらの
アクセスのうち先発のアクセスを優先させる。また、複
数の競合参加装置から同時にアクセスが発ノ１．すると
、バス競合回路は、それに含まれているプライオリティ
中エンコータに設定されている所定の優先順序で・つの
競合参加装置を選択して、それにタイして共通メモリへ
のアクセスをｌｉ＋−１１１する。
（発明が解決しようとする課題）
したがって、このような従来のバス競合回路では、複数
の競合参加装置のうちの特定のものに常に優先的に共通
メモリへのアクセス権をり−えるような競合制御を行な
うことは、できなかった。
の競合参加装置のうちの特定のものに常に優先的に共通
メモリへのアクセス権をり−えるような競合制御を行な
うことは、できなかった。
本発明はこのような従来技術の欠点を解消し、特定の競
合参加装置に優先的に所定時間後のアクセス優先権をゲ
えることのできるバス競合回路を提供することを目的と
する。
合参加装置に優先的に所定時間後のアクセス優先権をゲ
えることのできるバス競合回路を提供することを目的と
する。
（課題を解決するための手段）
本発明は１−述の課題を解決するために、バスを介して
共通の装置に接続された第１の装置と少なくとも１つの
第２の装置とに接続され、第１および第２の装、“ｒＩ
が共通の装置にアクセスする際の競合を制御するバス競
合回路において、第１の装置は、共通の装置へのアクセ
スを要求するアクセス要求信号を出力し、アクセス要求
信号に対する応答信号に応動してバスを介して共通の装
置にアクセスし、第２の装置は、第１の装置の共通の装
置に対するアクセスを保証する長さのガード時間および
このカーＩ・時間に続き第２の装置が共通の装置にアク
セスするのに心安な長さのアクセス時間を画成するガー
ド信号を出力し、アクセス時間において共通の装置にア
クセスし、バス競合回路は、第１および第２の装置に接
続され第１および第２の装置のＦｌａの競合を制御する
競合１７制御手段を有し、競合制御手段は、ガード信号
のガード時間の開始より少なくとも前にアクセス要求信
号を受（すると、アクセス要求信号に対応する第１の装
置を所定の順序で選択し、この選択した第１の装置へ応
答信壮を出力し、第２の装置は、ガード信号のアクセス
時間において共通の装置にアクセスする。
共通の装置に接続された第１の装置と少なくとも１つの
第２の装置とに接続され、第１および第２の装、“ｒＩ
が共通の装置にアクセスする際の競合を制御するバス競
合回路において、第１の装置は、共通の装置へのアクセ
スを要求するアクセス要求信号を出力し、アクセス要求
信号に対する応答信号に応動してバスを介して共通の装
置にアクセスし、第２の装置は、第１の装置の共通の装
置に対するアクセスを保証する長さのガード時間および
このカーＩ・時間に続き第２の装置が共通の装置にアク
セスするのに心安な長さのアクセス時間を画成するガー
ド信号を出力し、アクセス時間において共通の装置にア
クセスし、バス競合回路は、第１および第２の装置に接
続され第１および第２の装置のＦｌａの競合を制御する
競合１７制御手段を有し、競合制御手段は、ガード信号
のガード時間の開始より少なくとも前にアクセス要求信
号を受（すると、アクセス要求信号に対応する第１の装
置を所定の順序で選択し、この選択した第１の装置へ応
答信壮を出力し、第２の装置は、ガード信号のアクセス
時間において共通の装置にアクセスする。
（作 用）
本発明によれば、第１の装置は、アクセス要求信号を競
合制御手段へ出力し、競合制御手段から応答信号が入力
されるとバスを介して共通の装置にアクセスする。第２
の装置はガード時間とアクセス時間を含む刀−ド信号を
出力し、アクセス時間内に共通の装置にアクセスする。
合制御手段へ出力し、競合制御手段から応答信号が入力
されるとバスを介して共通の装置にアクセスする。第２
の装置はガード時間とアクセス時間を含む刀−ド信号を
出力し、アクセス時間内に共通の装置にアクセスする。
競合制御手段は、第２の装置からガード信号を受け、第
１の汗通装置からアクセス要求信号を受けると、所定の
順序で選択した１つの第１の装置に応答信号を出力する
。アクセス要求信号のみの入力、およびアクセス要求信
号とガード信号の同時入力では応答信号を直ちに出力す
る。この同時入力では、第１の装置がガード時間にアク
セスを終了し、第２の装置がアクセス時間にアクセスを
終了する。競合制御手段はまた、ガード信号がアクセス
要求信号より先に入力したときは、ガード信号終了後に
応答信号を出力する。
１の汗通装置からアクセス要求信号を受けると、所定の
順序で選択した１つの第１の装置に応答信号を出力する
。アクセス要求信号のみの入力、およびアクセス要求信
号とガード信号の同時入力では応答信号を直ちに出力す
る。この同時入力では、第１の装置がガード時間にアク
セスを終了し、第２の装置がアクセス時間にアクセスを
終了する。競合制御手段はまた、ガード信号がアクセス
要求信号より先に入力したときは、ガード信号終了後に
応答信号を出力する。
（′夫がム例）
次に添付図面を参昭して本発明によるバス競合回路の実
施例を詳細に説明する。本発明によるバス競合回路での
実施例は、共通メモリなどの共通装置に接続されたバス
に複数の競合参加装置が収容され、それらの競合参加装
置の間で共通装置に対するアクセスの競合が制［卸され
る。その際、特定の競合参加装置が常時、他の競合参加
装置に対して優先的に扱われる。本明細書では、４１１
者を１優先装置、後前を？？通装置と（；１１する４本
実施例では、晋通装置と（Ｑ’に：装置はと５に、メモ
リへのアクセスを競合する。優先装置はガード信５号を
出力し、所定時間後のアクセス優先権を獲得する。
施例を詳細に説明する。本発明によるバス競合回路での
実施例は、共通メモリなどの共通装置に接続されたバス
に複数の競合参加装置が収容され、それらの競合参加装
置の間で共通装置に対するアクセスの競合が制［卸され
る。その際、特定の競合参加装置が常時、他の競合参加
装置に対して優先的に扱われる。本明細書では、４１１
者を１優先装置、後前を？？通装置と（；１１する４本
実施例では、晋通装置と（Ｑ’に：装置はと５に、メモ
リへのアクセスを競合する。優先装置はガード信５号を
出力し、所定時間後のアクセス優先権を獲得する。
本発明のより良き理解のために、本発明の詳細な説明に
九〇って第４図を参照して従来のバス競合方式のシステ
ムの例を説明する。複数（ｎ＋））台の競合参加装置３
２（＃０〜ＩＩＪＩ）は、バスｄよリメモリ３３へのア
クセスに先立ち、バス競合制御回路３１からのヒジー信
号ＢＳＹを監視し、それがイナクティブのとき、バス競
合制御回路３１に対してそれぞれ対応するアクセス要求
材＋；ＲＥｑｏ〜ＲＥＱｎをアクティブ（負論理）にす
る。
九〇って第４図を参照して従来のバス競合方式のシステ
ムの例を説明する。複数（ｎ＋））台の競合参加装置３
２（＃０〜ＩＩＪＩ）は、バスｄよリメモリ３３へのア
クセスに先立ち、バス競合制御回路３１からのヒジー信
号ＢＳＹを監視し、それがイナクティブのとき、バス競
合制御回路３１に対してそれぞれ対応するアクセス要求
材＋；ＲＥｑｏ〜ＲＥＱｎをアクティブ（負論理）にす
る。
バス競合制御回路３１は、第５図に示すようにプライオ
リティ中エンコータ３５、フリップフロップ（ＦＦ）
３ｆｌおよびデコーダ３７で構成されている。
リティ中エンコータ３５、フリップフロップ（ＦＦ）
３ｆｌおよびデコーダ３７で構成されている。
プライオリティ争エンコータ３５は、アクセス要求４Ａ
−づ−１？ＥＩ；１０〜ＲＥＱＪＩのいずれかかアクテ
ィブになると、イネーブル信りＣをフリップフロップ３
８へ出力する。複数のアクセス要求信号ＲＥＱ−が生起
したときは、それらのうちの−っを所定の優先順序で選
択し、その選択されたアクセス要求材＠ ＲＥＱ−に対
応するフリフプフロップ３６の人力りへの出力をアクテ
ィブにする。フリフプフロップ３６は、これに応動して
出力Ｑをアクティブにする。デコーダ３７は、これを復
号して畠：各信号ＡＣＫＯ−ＡｃＫｎのうちの対応する
ものをアクティブ（負論理）にする。
−づ−１？ＥＩ；１０〜ＲＥＱＪＩのいずれかかアクテ
ィブになると、イネーブル信りＣをフリップフロップ３
８へ出力する。複数のアクセス要求信号ＲＥＱ−が生起
したときは、それらのうちの−っを所定の優先順序で選
択し、その選択されたアクセス要求材＠ ＲＥＱ−に対
応するフリフプフロップ３６の人力りへの出力をアクテ
ィブにする。フリフプフロップ３６は、これに応動して
出力Ｑをアクティブにする。デコーダ３７は、これを復
号して畠：各信号ＡＣＫＯ−ＡｃＫｎのうちの対応する
ものをアクティブ（負論理）にする。
複数の競合参加装置３２（第４図）のうち応答信号ＡＣ
Ｋ−が人力された装置がメモリ３３にアクセスする。
Ｋ−が人力された装置がメモリ３３にアクセスする。
この従来例では、複数の競合参加装置から回１１７゜に
アクセス要求４ｉ をンＲＥＱ−が発生すると、バス競
合制御回路３１は、プライオリティ・エンコータに設定
されている所定の優先ｊぼ１序で一つの競合参加装置３
２を選択して、それに対してメモリ３３へのアクセスを
許０丁する。
アクセス要求４ｉ をンＲＥＱ−が発生すると、バス競
合制御回路３１は、プライオリティ・エンコータに設定
されている所定の優先ｊぼ１序で一つの競合参加装置３
２を選択して、それに対してメモリ３３へのアクセスを
許０丁する。
第１図は本発明のバス競合回路の実施例を示す。この実
施例では、競合参加装置として２台の装置５１および５
２がバス３に収容され、これらは、１ノいに競合してバ
ス３を介して共通メモリ６にアクセスすることができる
。競合参加装置のうち方の装置、本実施例では５１を優
先装置とし、他方の装置５２を前者より優先順位の低い
普通装置としている。優先装置５１は、常に普通装置５
２よりに５１い優先順位を有し、普通装置５２とのメモ
リ６へのアクセスにおける競合に負けることはない。優
先装置５１は、メモリ６にアクセスするときは、後述の
ガード信−４ＣＡＤをその出力１０からバス競合制御回
路４に出力するように構成されている。普通装置５２は
、メモリ６にアクセスするに先やってバヌ競合制御回路
４ヘアクセス黄求信５シＲＥＱを出力してその応答イ４
．じＡＣＫを確認することにより、バス３よりメモリ６
にアクセスを開始するように構成されている。
施例では、競合参加装置として２台の装置５１および５
２がバス３に収容され、これらは、１ノいに競合してバ
ス３を介して共通メモリ６にアクセスすることができる
。競合参加装置のうち方の装置、本実施例では５１を優
先装置とし、他方の装置５２を前者より優先順位の低い
普通装置としている。優先装置５１は、常に普通装置５
２よりに５１い優先順位を有し、普通装置５２とのメモ
リ６へのアクセスにおける競合に負けることはない。優
先装置５１は、メモリ６にアクセスするときは、後述の
ガード信−４ＣＡＤをその出力１０からバス競合制御回
路４に出力するように構成されている。普通装置５２は
、メモリ６にアクセスするに先やってバヌ競合制御回路
４ヘアクセス黄求信５シＲＥＱを出力してその応答イ４
．じＡＣＫを確認することにより、バス３よりメモリ６
にアクセスを開始するように構成されている。
第２図は／ヘス競合制御回路４の其体的な回路構成を示
し、同回路４は、ＮＡＮＤゲート１４、フリップフロッ
プ１８およびＮＯＲゲート１６が図示のように接続され
て構成されている。クリップフロンプ１８は、入力Ｈに
優先装置５１よりガード信号ＣＡＤを受ける。これがイ
ナクティブであり、かつ人力ＳにＮＡＮＤケート１４か
らアクティブなＲＥＱに対応する入力が入力されたとき
に、クリップフロンプ１８はその出力Ｑをアクティブに
し、これに応動してＯＲゲート１Ｂは有意な応答信号Ａ
ＣＫを出力する。
し、同回路４は、ＮＡＮＤゲート１４、フリップフロッ
プ１８およびＮＯＲゲート１６が図示のように接続され
て構成されている。クリップフロンプ１８は、入力Ｈに
優先装置５１よりガード信号ＣＡＤを受ける。これがイ
ナクティブであり、かつ人力ＳにＮＡＮＤケート１４か
らアクティブなＲＥＱに対応する入力が入力されたとき
に、クリップフロンプ１８はその出力Ｑをアクティブに
し、これに応動してＯＲゲート１Ｂは有意な応答信号Ａ
ＣＫを出力する。
第３図はバス競合制御回路４による応答信号ＡＣＫの返
送制御におけるタイミング波形を示す。
送制御におけるタイミング波形を示す。
優先装置５１のガード信号ＣＡＤの有、α、な期間は、
図示のように所定の長さのガード期間ＴＧに相当する部
分とアクセス期間ＴＯに相当する部分とからなる。ガー
ド期１ｉＵＴＧの長さは、普通装置５２のメモリ６への
アクセスを保証する長さの時間に設定されている。勿論
、アクセス期間Ｔｏの長さは、優先装置５１がメモリ６
ヘアクセスするのに必要な長さに設定されている。
図示のように所定の長さのガード期間ＴＧに相当する部
分とアクセス期間ＴＯに相当する部分とからなる。ガー
ド期１ｉＵＴＧの長さは、普通装置５２のメモリ６への
アクセスを保証する長さの時間に設定されている。勿論
、アクセス期間Ｔｏの長さは、優先装置５１がメモリ６
ヘアクセスするのに必要な長さに設定されている。
このような優先装置５１の出力するガード信号ＣＡＤに
対して普通装置５２に人出力されるアクセス要求信号Ｒ
ＥＱおよび応答信号ＡＣＫは、同図において丸印に囲ま
れた数字ｌ、２および３で示ずような３通りのタイミン
グ関係のいずれかで生起される。第１番［」のタイミン
グ関係では、ガード信りＧＡ［ｌの１’ｆ、−１：：−
り時刻ｔｌ以前にアクセス要求イ、−； ｐ； ＲＥＱ
がアクティブとなり、第２番「１のタイミング関係では
、カー１：イ菖ｐ３ ＧＡＤの）°／トリ１１ｊＩ刻ｔ
１と回１１１１にアクセス霊求４−ｉすＲＥＱがアク５
イソとなっている。
対して普通装置５２に人出力されるアクセス要求信号Ｒ
ＥＱおよび応答信号ＡＣＫは、同図において丸印に囲ま
れた数字ｌ、２および３で示ずような３通りのタイミン
グ関係のいずれかで生起される。第１番［」のタイミン
グ関係では、ガード信りＧＡ［ｌの１’ｆ、−１：：−
り時刻ｔｌ以前にアクセス要求イ、−； ｐ； ＲＥＱ
がアクティブとなり、第２番「１のタイミング関係では
、カー１：イ菖ｐ３ ＧＡＤの）°／トリ１１ｊＩ刻ｔ
１と回１１１１にアクセス霊求４−ｉすＲＥＱがアク５
イソとなっている。
両名の場合はいずれも、優先、装ｊ３５１よりｆ￥ 、
６装置５２の力が優先的にメモリ６・＼のアクセスを、
認められ、バス競合制御回路４は、ｉ〜通装置５２より
のアクセス要求性１づＲＥＱに応答１．て応答病−づＡ
ＣＫを普通装置ｉ！’（５２へ′Ｊえる。この例では示
していないかｆ′１通装置５２が複数台設けられている
′実施例ではアクセス要求イ１１弓ＲＥＱか図小の第１
番［１または第２番１１のタイミングで生起すると、バ
ス競合制御回路４は、これら複数のアクセス彎求（ｉ’
ｒ （，８ＲＥＱから所定の優先順位で・つをき択して
それに対応する・つの普通装置５２へ紀：答信号ＡＣＫ
を出力する。
６装置５２の力が優先的にメモリ６・＼のアクセスを、
認められ、バス競合制御回路４は、ｉ〜通装置５２より
のアクセス要求性１づＲＥＱに応答１．て応答病−づＡ
ＣＫを普通装置ｉ！’（５２へ′Ｊえる。この例では示
していないかｆ′１通装置５２が複数台設けられている
′実施例ではアクセス要求イ１１弓ＲＥＱか図小の第１
番［１または第２番１１のタイミングで生起すると、バ
ス競合制御回路４は、これら複数のアクセス彎求（ｉ’
ｒ （，８ＲＥＱから所定の優先順位で・つをき択して
それに対応する・つの普通装置５２へ紀：答信号ＡＣＫ
を出力する。
こうして選択された普通装置５２（オ、ガード間間ＴＧ
内にメモリ６へアクセスすることが保１；１］されまた
、優先装置５１はカーＩ・期間ＴＯに続くアクセス期間
ＴＯにメモリ６ヘアクセスすることができる。
内にメモリ６へアクセスすることが保１；１］されまた
、優先装置５１はカーＩ・期間ＴＯに続くアクセス期間
ＴＯにメモリ６ヘアクセスすることができる。
ところで、第３図の第３番１１に小すように、慟５１１
４装置５１の出力したガードイ、、 ！； ＧＡＤのイ
＋、Ｑな期間内に汗通装置５２からアクセス要求信号Ｒ
ＥＱが発生した場合は常に、バス競合制御回路４は優先
装置５１よりのアクセスを優先的に処理し、ガード信ｔ
−３ＣＡＤの立下りを待って普通装置５２へ応答信ｔシ
ＡＣＫを出力する。したがってメモリ６へのアクセスに
ついては、倫先装買５１が先にアクセス期間ＴＯテアク
セスし、普通装置５２はガーＩ・信号ＣＡＤの終了後、
すなわち時刻ｔ２ののぢにアクセスする。
４装置５１の出力したガードイ、、 ！； ＧＡＤのイ
＋、Ｑな期間内に汗通装置５２からアクセス要求信号Ｒ
ＥＱが発生した場合は常に、バス競合制御回路４は優先
装置５１よりのアクセスを優先的に処理し、ガード信ｔ
−３ＣＡＤの立下りを待って普通装置５２へ応答信ｔシ
ＡＣＫを出力する。したがってメモリ６へのアクセスに
ついては、倫先装買５１が先にアクセス期間ＴＯテアク
セスし、普通装置５２はガーＩ・信号ＣＡＤの終了後、
すなわち時刻ｔ２ののぢにアクセスする。
（発明の効果）
本発明によれば、共通装置へのアクセスを要求するアク
セス要求信号とそれに対するバス競合制御結果を小す応
答信号を用いてアクセスの競合をＦ１ノ制御する場合、
複数の競合参加装置のなかで優先的に扱われる特定の装
置がガードイ、−１号を出力するように構成されている
。これにより、他の競合参加装置が競合に負（Ｊた場合
でも、所定のガード１１１ｆ間後にそれらが必ずアクセ
スすることができるように保証する。未発１．！１．Ｉ
は、例えば′【Ｅ子交換機のパケット組☆−て回路が人
力信号をパケント化してメ］ １ モリに格納する場合、パケット組ケで回路を他に優先し
て競合制御する適用例なとに有効である。
セス要求信号とそれに対するバス競合制御結果を小す応
答信号を用いてアクセスの競合をＦ１ノ制御する場合、
複数の競合参加装置のなかで優先的に扱われる特定の装
置がガードイ、−１号を出力するように構成されている
。これにより、他の競合参加装置が競合に負（Ｊた場合
でも、所定のガード１１１ｆ間後にそれらが必ずアクセ
スすることができるように保証する。未発１．！１．Ｉ
は、例えば′【Ｅ子交換機のパケット組☆−て回路が人
力信号をパケント化してメ］ １ モリに格納する場合、パケット組ケで回路を他に優先し
て競合制御する適用例なとに有効である。
第１図は本発明によるバス競合回路の実施例を示す機能
ブロック図、 第２図は、第１図に示す実施例におけるバス競合Ｆｌノ
制御回路の構成例を示す機能回路図、第３図は、第２図
に示す回路のタイムチャ［・ 第４図は従来例のバス競合回路のシステムを示す、第１
図と同様の機能ブロック図、 第５図は、第４図に示す従来例におけるバス競合制御回
路の回路図である。 バス競合方式ジステ広の実施例 主要部分の符号の説明 ４．ハ ス バス競合制御回路 、優先装置 河通装置 ７（スー１ｔＬ杏宇ｊ舒Ｐ回腎の梶域イ列第 ２ 凹 製置Ｓ／ 実施例の１千のクイムチヤー ド 第 凹 ｚ Ｒ氷のバフＸ競今方式のイク］ 第４ 凹
ブロック図、 第２図は、第１図に示す実施例におけるバス競合Ｆｌノ
制御回路の構成例を示す機能回路図、第３図は、第２図
に示す回路のタイムチャ［・ 第４図は従来例のバス競合回路のシステムを示す、第１
図と同様の機能ブロック図、 第５図は、第４図に示す従来例におけるバス競合制御回
路の回路図である。 バス競合方式ジステ広の実施例 主要部分の符号の説明 ４．ハ ス バス競合制御回路 、優先装置 河通装置 ７（スー１ｔＬ杏宇ｊ舒Ｐ回腎の梶域イ列第 ２ 凹 製置Ｓ／ 実施例の１千のクイムチヤー ド 第 凹 ｚ Ｒ氷のバフＸ競今方式のイク］ 第４ 凹
Claims (1)
- 【特許請求の範囲】 １、バスを介して共通の装置に接続された第１の装置と
少なくとも１つの第２の装置とに接続され、第１および
第２の装置が前記共通の装置にアクセスする際の競合を
制御するバス競合回路において、 第１の装置は、前記共通の装置へのアクセスを要求する
アクセス要求信号を出力し、該アクセス要求信号に対す
る応答信号に応動して前記バスを介して前記共通の装置
にアクセスし、 第２の装置は、第１の装置の前記共通の装置に対するア
クセスを保証する長さのガード時間および該ガード時間
に続き第２の装置が該共通の装置にアクセスするのに必
要な長さのアクセス時間を画成するガード信号を出力し
、該アクセス時間において該共通の装置にアクセスし、 該バス競合回路は、第１および第２の装置に接続され、
第１および第２の装置の間の競合を制御する競合制御手
段を有し、 該競合制御手段は、前記ガード信号のガード時間の開始
より少なくとも前に前記アクセス要求信号を受けると、
該アクセス要求信号に対応する第１の装置を所定の順序
で選択し、該選択した第１の装置へ前記応答信号を出力
し、 第２の装置は、前記ガード信号のアクセス時間において
前記共通の装置にアクセスすることを特徴とするバス競
合回路。 ２、請求項１に記載の回路において、前記競合制御手段
は、前記アクセス要求信号が前記ガード信号のガード時
間の開始後に入力したときは、該ガード信号のアクセス
時間の終了後に前記応答信号を出力することを特徴とす
るバス競合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18529190A JP2829100B2 (ja) | 1990-07-16 | 1990-07-16 | バス競合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18529190A JP2829100B2 (ja) | 1990-07-16 | 1990-07-16 | バス競合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0477849A true JPH0477849A (ja) | 1992-03-11 |
| JP2829100B2 JP2829100B2 (ja) | 1998-11-25 |
Family
ID=16168288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18529190A Expired - Fee Related JP2829100B2 (ja) | 1990-07-16 | 1990-07-16 | バス競合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829100B2 (ja) |
-
1990
- 1990-07-16 JP JP18529190A patent/JP2829100B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2829100B2 (ja) | 1998-11-25 |
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