JP2848094B2

JP2848094B2 - Ｄ／ａ変換装置

Info

Publication number: JP2848094B2
Application number: JP8016592A
Authority: JP
Inventors: 富男滝口
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1992-04-02
Filing date: 1992-04-02
Publication date: 1999-01-20
Anticipated expiration: 2014-01-20
Also published as: JPH05327498A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＤ／Ａ変換装置に関し、
特に記憶回路を用いてアナログ値の出力補正を行うＤ／
Ａ変換装置に関する。

【０００２】

【従来の技術】従来、モノリシック化されたＤ／Ａ変換
装置は、アナログ出力値の変換精度を向上させるため
に、記憶回路を使用している。すなわち、デジタル入力
値のうちのアナログ変換誤差が大いきとされている上位
ビットについて、記憶回路の出力データを用い、変換精
度を上昇させるように補正している。

【０００３】図４はかかる従来の一例を示すＤ／Ａ変換
装置のブロック図である。図４に示すように、従来のＤ
／Ａ変換装置はｎビットのデジタル入力（Ｄ₅〜Ｄ₁）
５のうちの上位ｍビットを入力して補正データ（Ｅ₄〜
Ｅ₁）６を出力する記憶回路３と、ｎビットのデジタル
入力５および補正データ６を入力してアナログ出力端子
９にアナログ値を出力するＤ／Ａ変換回路１００とによ
って構成されている。このＤ／Ａ変換回路１００はｎビ
ットのデジタル入力５を入力して内部のアナログ出力端
子７にアナログ値を出力する主要Ｄ／Ａ変換部１と、記
憶回路３からの補正データ６を入力し内部のアナログ出
力端子８にアナログ値を出力する補正用Ｄ／Ａ変換部２
と、主要Ｄ／Ａ変換部１および補正用Ｄ／Ａ変換部２の
アナログ出力端子７，８より出力されるアナログ値を加
算するアナログ加算器４とにより構成され、所望の変換
電圧を得ている。

【０００４】まず、記憶回路３は、ｎビットのデジタル
入力５のうち、上位ｍビットのデジタル値をアドレスと
して入力する。この上位ｍビットで示される各アドレス
毎のデジタルデータをあらかじめ主要Ｄ／Ａ変換部１に
入力し、アナログ端子７の出力ＶＡを測定することによ
り、理想値とのずれを求める。更に、この理想値とのず
れを記憶回路３内にデジタル値として記憶させる。これ
らのことを行うことにより、記憶回路３は、通常のＤ／
Ａ変換時には、デジタル入力５が入力されると、このう
ち上位ｍビットの値をアドレスとして取り込み、このア
ドレスに対する補正データ６をデジタル値として出力す
る。

【０００５】また、Ｄ／Ａ変換回路１００は入力される
デジタル入力５と補正データ６のデジタル値を各々対応
するアナログ値に変換するものであり、補正用Ｄ／Ａ変
換部２のアナログ出力端子８に出力されるアナログ値は
主要Ｄ／Ａ変換部１のアナログ出力端子７に出力される
アナログ値のもった誤差を相殺する。

【０００６】更に、アナログ加算器４は上述した誤差を
アナログ的に加算することによって相殺し、Ｄ／Ａ変換
回路１００のアナログ出力端子９へデジタル入力５のデ
ジタル値に対して理想に近い変換精度の高いアナログ値
を出力させる。

【０００７】次に、上述したＤ／Ａ変換装置の回路動作
を具体的な数字をあてはめて説明する。まず、デジタル
入力５は５ビットとし、記憶回路３に入力されるアドレ
スはこの５ビットのうちの上位３ビットとする。また、
記憶回路３より出力される補正データ６は４ビットとす
る。かかるデジタル入力５として入力されるデジタル値
は、（Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁）＝０００００〜
１１１１１（Ｄ₅が最上位ビット、Ｄ₁が最下位ビット
とする）であり、このデジタル入力５に対する理想のア
ナログ出力は、４．０００［Ｖ］〜５．０００［Ｖ］と
する。更に記憶回路３に入力されるアドレスは、
（Ｄ₅，Ｄ₄，Ｄ₃）であり、０００〜１１１までが入
力される。この記憶回路３より出力される補正データ６
は、（Ｅ₄，Ｅ₃，Ｅ₂，Ｅ₁）＝１１１１〜００００
（Ｅ₄は最上位ビット、Ｅ₁は最下位ビット）とする。
このため、補正用Ｄ／Ａ変換部２は入力される補正デー
タ（Ｅ₄，Ｅ₃，Ｅ₂，Ｅ₁）６によって０Ｖから０．
０６Ｖまでのアナログ電圧を出力する。

【０００８】また、補正の対象となるのはデジタル入力
５の５ビット入力のうち上位３ビットであり、下位２ビ
ットでのアナログ出力の変換精度は、理想の変換精度が
取れているものとし、しかも補正用Ｄ／Ａ変換部２のア
ナログ出力端子８に出力されるアナログ値も理想の変換
精度が取れているものとする。

【０００９】これら補正用Ｄ／Ａ変換部２および主要Ｄ
／Ａ変換部１にそれぞれ入力される補正データ６とデジ
タル入力５のデジタル値の最下位ビット（ＬＳＢ）Ｅ₁
およびＤ₁の変化（０から１、１から０）に相当するア
ナログ出力端子７及び８のアナログ出力の変化量は、ア
ナログ端子７において、１／３１［Ｖ］、アナログ端子
８において０．００４［Ｖ］となる。

【００１０】次に、デジタル入力５に（Ｄ₅，Ｄ₄，Ｄ
₃，Ｄ₂，Ｄ₁）＝（１０１１１）が入力された場合を
例に取る。この５ビットデジタル信号が入力されると、
Ｄ／Ａ変換回路１００のアナログ端子７に理想値とし
て、４［Ｖ］＋（２３／３１）［Ｖ］が出力されなけれ
ばならない。しかし、あらかじめ行った全く補正を行わ
ないアナログ出力９の測定により主要Ｄ／Ａ変換部１の
アナログ端子７には、主要Ｄ／Ａ変換部１の内部素子の
バラツキにより、理想値よりもずれた４［Ｖ］＋（２３
／３１）［Ｖ］−０．０１２［Ｖ］が出力されると仮定
する。この主要Ｄ／Ａ変換部１のアナログ出力の出力誤
差−０．０１２［Ｖ］はデジタル入力５の内の上位３ビ
ット（Ｄ₅，Ｄ₄，Ｄ₃）の変換誤差と言える。この主
要Ｄ／Ａ変換部１のアナログ出力誤差−０．０１２
［Ｖ］を相殺するため、補正用Ｄ／Ａ変換部２のアナロ
グ出力端子８に＋０．０１２［Ｖ］が出力されるように
補正データ６を入力させる。この時の補正データ６は
（Ｅ₄，Ｅ₃，Ｅ₂，Ｅ₁）＝０，０，１，１となるた
め、記憶回路３には、アドレス入力（Ｄ₅，Ｄ₄，
Ｄ₃）＝１，０，１に対して、４ビットデータ（Ｅ₄，
Ｅ₃，Ｅ₂，Ｅ₁）＝００１１を記憶させるようにす
る。

【００１１】こうして、あらかじめ補正を行わない場合
のＤ／Ａ変換部１のアナログ端子７のアナログ値、即ち
主要Ｄ／Ａ変換部１のアナログ端子７のアナログ値を測
定する。そして、このアナログ値と理想的なアナログ値
との誤差を相殺するためのデータをデジタル値の形で記
憶回路３にあらかじめ補正データとして記憶させておけ
ばよい。これにより、Ｄ／Ａ変換動作時では、デジタル
入力５にデジタル値（Ｄ₅Ｄ₄Ｄ₃Ｄ₂Ｄ₁）＝１０１
１１が入力されると、主要Ｄ／Ａ変換部１は（Ｄ₅Ｄ₄
Ｄ₃Ｄ₂Ｄ₁）＝１０１１１１のデジタル値入力によ
り、アナログ出力端子７に、４＋（２３／３１）−０．
０１２［Ｖ］を出力する。

【００１２】一方、記憶回路３はデジタル入力５の上位
３ビットの値（Ｄ₅Ｄ₄Ｄ₃）＝１０１をアドレスとし
て受けとることにより、アドレス（Ｄ₅Ｄ₄Ｄ₃）＝１
０１に格納されている４ビットデータ（Ｅ₄，Ｅ₃，Ｅ
₂，Ｅ₁）＝０，０，１，１を読み出し、これを補正デ
ータ６として、補正用Ｄ／Ａ変換部２のデジタル入力側
へ出力させる。補正用Ｄ／Ａ変換部２はこの補正データ
６、すなわち（Ｅ₄，Ｅ₃，Ｅ₂，Ｅ₁）＝００１１を
アナログ変換してアナログ出力端子８に＋０．０１２
［Ｖ］のアナログ値を出力する。

【００１３】しかる後、主要Ｄ／Ａ変換部１のアナログ
出力値と補正用Ｄ／Ａ変換部２のアナログ出力値、すな
わち４＋（２３／３１）−０．０１２［Ｖ］と＋０．０
１２［Ｖ］とは、アナログ加算器４でアナログ加算さ
れ、Ｄ／Ａ変換回路１００のアナログ出力端子９に理想
のアナログ値４＋（２３／３１）［Ｖ］を出力すること
になる。従って、主要Ｄ／Ａ変換部１のデジタル−アナ
ログ変換精度が多少悪くとも、補正用Ｄ／Ａ変換部２の
アナログ出力電圧で補正が可能となる範囲であれば、Ｄ
／Ａ変換装置としての変換精度は向上できることにな
る。

【００１４】しかし、上述した従来例の技術における補
正用Ｄ／Ａ変換部２の出力は正の電圧であるので、主要
Ｄ／Ａ変換部１のアナログ出力がもつ変換誤差が負の電
圧であれば補正が可能であるが、正の電圧であれば補正
できないことになる。例えば、Ｒ−２Ｒラダー抵抗と定
電流源を用いたＤ／Ａ変換方式などは、このような問題
がある。かかる問題を解決するには、アナログ加算器４
の他に、アナログ電圧の減算器が必要となる。

【００１５】

【発明が解決しようとする課題】上述した従来のＤ／Ａ
変換装置は、記憶回路と主要Ｄ／Ａ変換部および補助用
Ｄ／Ａ変換部を有し、デジタル入力値をそのまま主要Ｄ
／Ａ変換部に入力するとともに、デジタル入力のうちの
上位ｍビットを記憶回路へ入力している。しかも、デジ
タル入力値と記憶回路より出力される補正データをそれ
ぞれ主要Ｄ／Ａ変換部と補正用Ｄ／Ａ変換部に入力し、
出力されるアナログ値を加算器で加算することにより、
精度の高いＤ／Ａ変換装置を構成している。

【００１６】しかし、補正用Ｄ／Ａ変換部の出力電圧は
正の電圧であるので、主要Ｄ／Ａ変換部のアナログ出力
に含まれる変換誤差が負の電圧であれば補正できるが、
変換誤差が正の電圧であればアナログ値を減算するアナ
ログ減算器が必要となる。また、上位ｍビットの変換誤
差は入力されるデジタルコードに応じて正であったり、
負であったりするので、アナログ加算器もしくはアナロ
グ減算器へ入力する電圧を変換誤差の正あるいは負で切
換えなければならない。更に、アナログ加算器のみを使
用する場合は、主要Ｄ／Ａ変換部のアナログ出力電圧を
あらかじめ小さくなるように設計すれば、補正Ｄ／Ａ変
換部のアナログ出力電圧を加算するだけでよいが、補正
Ｄ／Ａ変換部の出力電圧よりも小さく設定しなければな
らない。しかしながら、この電圧値を小さく設定するの
は、きわめて困難である。

【００１７】本発明の目的は、上述した減算器を用いる
ことなく変換精度を向上させ、補正用Ｄ／Ａ変換部の補
正方向が単一方向であってもアナログ出力を正負の両方
向に任意量だけ補正することのできるＤ／Ａ変換装置を
提供することにある。

【００１８】

【課題を解決するための手段】本発明のＤ／Ａ変換装置
は、ｎ（正の整数）ビットのデジタル入力端子に入力さ
れるｎビットのデジタル信号のうち上位ｍ（ｍはｎより
小さい正の整数）ビットのデジタル信号をアドレス入力
とし且つ制御信号および補正データを出力する記憶回路
と、前記ｎビットのデジタル信号のうちの上位（ｎ−
ｌ）（ｌはｎより小さい正の整数）ビットのデジタル信
号を入力し且つ前記記憶回路の出力の一部である前記制
御信号により（ｎ−ｌ）ビットのデジタル加算データを
出力する定数加算回路と、前記ｎビットのデジタル信号
のうち前記定数加算回路に入力される前記（ｎ−ｌ）ビ
ットのデジタル信号を除いた残りのｌビットのデジタル
信号および前記定数加算回路より出力される前記加算デ
ータを入力する第１のＤ／Ａ変換部と、前記記憶回路の
残りの出力を補正データとして入力する第２のＤ／Ａ変
換部と、前記第１および第２のＤ／Ａ変換部の出力を加
算するアナログ加算器とを有し、前記アナログ加算器の
出力をアナログ出力端子に供給するように構成される。

【００１９】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すＤ／Ａ変換
装置のブロック図である。図１に示すように、本実施例
も前述した従来例と同様に５ビットのデジタル入力を有
する場合を例にとる。本実施例は第１のＤ／Ａ変換器と
しての主要Ｄ／Ａ変換部１と第２のＤ／Ａ変換部として
の補助用Ｄ／Ａ変換部２およびアナログ加算器４とを備
えたＤ／Ａ変換回路１００と、記憶回路３と、デジタル
入力５に一定値を加える定数加算回路１０とを有する。
尚、従来例と同様の部分については説明を省略する。ま
た、ここでは入力ビット数ｎと下位ビット数ｌおよび記
憶回路３のアドレスビット数ｍについては、それぞれｎ
＝５，ｌ＝０，ｍ＝３として考える。まず、５ビットの
デジタル信号（Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁）をデジ
タル入力５とし、このうちＤ₅を最上位ビット（ＭＳ
Ｂ）、Ｄ₁を最下位ビット（ＬＳＢ）とする。この記憶
回路３はデジタル入力５のうちの上位３ビット（Ｄ₅，
Ｄ₄，Ｄ₃）をアドレス入力とし、４ビットの補正デー
タ（Ｅ₄，Ｅ₃，Ｅ₂，Ｅ₁）６および制御信号１１を
出力する。また、定数加算回路１０は記憶回路３から出
力される制御信号１１とデジタル入力５を入力し、デジ
タル入力加算出力（Ｄ_5A，Ｄ_4A，Ｄ_3A，Ｄ_2A，Ｄ_1A）１
２を出力する。更に、Ｄ／Ａ変換回路１００は定数加算
回路１０より出力されるデジタル入力加算データ１２お
よび記憶回路３より出力される補正データ６を入力し、
アナログ出力端子９にアナログ値を出力する。尚、Ｄ／
Ａ変換回路１００の内部の構成と動作および接続につい
ては、前述した従来例と同一であるため、その説明は省
略する。

【００２０】次に、各回路についての動作を説明する。
まず、記憶回路３はデジタル入力５のうちの上位３ビッ
ト（Ｄ₅，Ｄ₄，Ｄ₃）が入力されるが、この２ビット
（Ｄ₅，Ｄ₄，Ｄ₃）のアドレスにあらかじめ行った測
定により補正データを保持している。すなわち、１ビッ
トの制御信号データと４ビットの補正データを読み出
し、制御信号１１と補正データ（Ｅ₄，Ｅ₃，Ｅ₂，Ｅ
₁）６として出力する。かかる補正データ６と制御信号
１１についての役割は、制御信号１１が定数加算回路１
０を動作させるか又は動作させないかを決定させる信号
であり且つ正又は負と言った補正を行う電圧の極性を示
す信号であるのに対し、補正データ６は補正するアナロ
グ電圧の量を決定するデータである。

【００２１】一方、定数加算回路１０については、Ｄ／
Ａ変換回路１００における補正用Ｄ／Ａ変換部２のアナ
ログ出力端子８のアナログ出力電圧が正であるため、主
要Ｄ／Ａ変換部１のアナログ出力端子７の出力電圧をあ
らかじめ減らして補正用Ｄ／Ａ変換部２におけるアナロ
グ出力端子８の正のアナログ出力電圧を加算できるよう
に動作する。すなわち、補正する電圧が正であれば、定
数加算回路１０は動作せず、デジタル入力５のデジタル
値をそのまま出力するようにしている。この定数加算回
路１０の動作制御を決定するのが制御信号１１である。
本実施例においては、制御信号“０”（Ｌ）レベルの時
に補正する電圧は正であり、“１”（Ｈ）レベルの時に
負の補正電圧を示すものとする。更に、定数加算回路１
０については、補正用Ｄ／Ａ変換部２の補正電圧の極性
が単一であった場合、補正用Ｄ／Ａ変換部２の備える補
正方向として正方向と負方向の二通りのパターンが考え
られる。従って、定数加算回路１０の加算方向も二通り
となる。以下に、図２および図３を参照して二通りのパ
ターンを説明する。

【００２２】図２は図１に示す定数加算回路の構成図で
ある。図２に示すように、この定数加算回路１０はＤ／
Ａ変換回路１００における補正用Ｄ／Ａ変換部２の補正
動作方向が、同じく主要Ｄ／Ａ変換部１のアナログ出力
端子７に出力されるアナログ出力を減じる方向、つまり
負の方向のみとなる場合について示した回路である。要
するに、制御信号１１により補正用Ｄ／Ａ変換部２の補
正方向と逆方向、つまり正の方向に、入力されたデジタ
ル値（Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁）を一定数変化さ
せ、（Ｄ_5A，Ｄ_4A，Ｄ_3A，Ｄ_2A，Ｄ_1A）のデジタル入力
加算デーダ１２を出力するようにしている。

【００２３】まず、この定数加算回路１０は（Ｄ₅，Ｄ
₄，Ｄ₃，Ｄ₂，Ｄ₁）のデジタル入力５のうちの
Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁を入力する４入力ＮＡＮＤゲー
ト１５と、このＮＡＮＤゲート１５と同様にＤ₃，
Ｄ₂，Ｄ₁を入力する３入力ＮＡＮＤゲート１４と、同
じくＤ₂，Ｄ₁を入力する２入力ＮＡＮＤゲート１３と
からなる第１の論理ゲート群１０２を有する。また、定
数加算回路１０はデジタル入力５の（Ｄ₅，Ｄ₄，
Ｄ₃，Ｄ₂，Ｄ₁）のデジタル値それぞれの逆相信号を
作るために、Ｄ₅を反転させるインバータ２０と、Ｄ₄
を反転させるインバータ１９と、Ｄ₃を反転させるイン
バータ１８とからなる反転回路１０１を有する他に、Ｄ
₂を入力とするインバータ１７と、Ｄ₁を入力とするイ
ンバータ１６とを有する。更に、制御信号１１を一方の
入力とし、他方の入力にそれぞれＮＡＮＤゲート１５，
１４，１３およびインバータ１６の入力を供給する２入
力ＮＯＲゲート２５，２４，２３，２２と、制御信号１
１を反転させるインバータ２１と、スイッチ回路２６〜
３０とを備えている。ＮＯＲゲート２３〜２５で第２の
論理ゲート群を構成し、スイッチ回路２８〜３０でスイ
ッチ回路群１０４を構成している。かかる定数加算回路
１０において、ＮＯＲゲート２５，２４，２３，２２と
インバータ２１の出力はスイッチ回路３０〜２６の切り
換えのための信号となる。また、これらのスイッチ回路
３０〜２６はデジタル入力５より入力されるデジタル値
Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁を一方の入力とし、他方
の入力をデジタル値（Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁）
の逆相を作るインバータ２０，１９，１８，１７，１６
の出力とすることにより、デジタル入力加算データ１２
の５ビットのデジタル値（Ｄ_5A，Ｄ_4A，Ｄ_3A，Ｄ_2A，Ｄ
_1A）を得る。

【００２４】次に、かかる定数加算回路１０の動作につ
いて説明する。まず、制御信号１１が“１”（Ｈ）レベ
ルの時にデジタル入力５（Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ
₁）に００００１を加算したものをデジタル入力加算デ
ータ１２として出力させる。また、スイッチ回路３０，
２９，２８，２７，２６の、動作は、ＮＯＲゲート２
５，２４，２３，２２およびインバータ２１の出力が
“１”（Ｈ）レベルの時、それぞれデジタル入力５のデ
ジタル値（Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁）の逆相であ
るインバータ２０，１９，１８，１７，１６の出力をデ
ジタル入力加算出力１２（Ｄ_5A，Ｄ_4A，Ｄ_3A，Ｄ_2A，Ｄ
_1A）として出力させる。以後、この動作を「スイッチを
右に倒す」とする。逆に、ＮＯＲゲート２５，２４，２
３，２２およびインバータ２１の出力がそれぞれ“０”
（Ｌ）レベルの場合は、デジタル入力５のデジタル値
（Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁）をそのままデジタル
入力加算出力１２のデジタル値（Ｄ_5A，Ｄ_4A，Ｄ_3A，Ｄ
_2A，Ｄ_1A) として出力させる。同様に、以後この動作を
「スイッチを左に倒す」とする。

【００２５】また、この定数加算回路１０の動作におい
て、デジタル入力５のデジタル値（Ｄ₅，Ｄ₄，Ｄ₃，
Ｄ₂，Ｄ₁）＝１１０１１とし、制御信号１１が前述し
た正の方向を示す“０”（Ｌ）レベルの信号に設定され
た場合を例に取る。このときのＮＡＮＤゲート１５，１
４，１３の出力はそれぞれ１，１，０となる。このた
め、ＮＯＲゲート２５，２４，２３，２２の出力はこれ
らＮＡＮＤゲート１５，１４，１３の出力とインバータ
１６の出力および制御信号１１の出力を受けてそれぞれ
０，０，１，１となり、インバータ２１の出力は“１”
となるので、スイッチ回路３０，２９はスイッチが左に
倒れ、Ｄ_5AにＤ₅の値である１が出力され、Ｄ_4AにＤ₄
の値である１が出力される。一方、スイッチ回路２８，
２７，２６はスイッチが右に倒れ、それぞれＤ_3AにはＤ
₃の否定のＤ₃反転の１が出力され、Ｄ_2AにはＤ₂反転
である０が出力されＤ_1AにはＤ₁反転である０が出力さ
れる。このよにして、デジタル入力加算データ１２のデ
ジタル値（Ｄ_5A，Ｄ_4A，Ｄ_3A，Ｄ_2A，Ｄ_1A）は１１１０
０が出力されるが、これはデジタル入力（Ｄ₅，Ｄ₄，
Ｄ₃，Ｄ₂，Ｄ₁）＝１１０１１に対して、００００１
を加えた値がデジタル入力加算データ１２として出力さ
れたことになる。更に、制御信号１１が“１”となって
いる場合には、スイッチ回路３０，２９，２８，２７，
２６のすべてのスイッチが左へ倒れるため、（Ｄ_5A，Ｄ
_4A，Ｄ_3A，Ｄ_2A，Ｄ_1A）＝（Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，
Ｄ₁）となることがわかる。

【００２６】次に、本実施例におけるＤ／Ａ装置全体の
動作を前述した従来例と同様、デジタル入力５に
（Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁）＝１０１１１が入力
された場合と、（Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁）＝１
０００１が入力された場合とを例に取って説明する。
尚、この場合、主要Ｄ／Ａ変換部１及びアナログ加算器
４の動作は、前述した従来例と全く同じであり、また記
憶回路３においても、各アドレス入力に対しての制御信
号１１として出力する１ビットのデータが増加したのみ
で動作そのものは全く変わらない。また、補正用Ｄ／Ａ
変換部２における補正電圧は、入力される補正データ
（Ｅ₄，Ｅ₃，Ｅ₂，Ｅ₁）＝００００から１１１１の
間の値に対して、補正用Ｄ／Ａ変換部２のアナログ出力
端子８に、０．００［Ｖ］［Ｅ₄，Ｅ₃，Ｅ₂，Ｅ₁＝
００００］〜−０．０６［Ｖ］［Ｅ₄，Ｅ₃，Ｅ₂，Ｅ
₁＝１１１１］のアナログ値を出力する。

【００２７】一方、主要Ｄ／Ａ変換部１のアナログ出力
端子７のアナログ値の出力で補正動作を行わない場合、
前述したように、デジタル入力５の（Ｄ₅，Ｄ₄，
Ｄ₃，Ｄ₂，Ｄ₁）デジタル値がＤ₅Ｄ₄Ｄ₃Ｄ₂Ｄ₁
＝１０１１１の時の主要Ｄ／Ａ変換部１のアナログ出力
端子７におけるアナログ出力電圧は、４＋（２３／３
１）−０．０１２［Ｖ］、Ｄ₅Ｄ₄Ｄ₃Ｄ₂Ｄ₁＝１１
０００の時の電圧は、４＋（２４／３１）−０．００８
［Ｖ］、Ｄ₅Ｄ₄Ｄ₃Ｄ₂Ｄ₁＝１０００１の時の電圧
は、４＋（１７／３１）＋０．００８［Ｖ］、Ｄ₅Ｄ₄
Ｄ₃Ｄ₂Ｄ₁＝１００００の時の電圧は、４＋（１６／
３１）＋０．００８［Ｖ］がそれぞれ出力されたものと
する。これらの主要部アナログ出力と結果より、デジタ
ル入力５が、（（Ｄ₅Ｄ₄Ｄ₃Ｄ₂Ｄ₁）＝１０１１１
と（Ｄ₅Ｄ₄Ｄ₃Ｄ₂Ｄ₁）＝１０００１の時、それぞ
れについて補正データ（Ｅ₄Ｅ₃Ｅ₂Ｅ₁）と制御信号
１１のレベルを算出する。まず、（Ｄ₅Ｄ₄Ｄ₃Ｄ₂Ｄ
₁）＝１０１１１の時の補正量は、Ｄ／Ａ変換回路１０
０のアナログ出力ＶＣが４＋（２３／３１）［Ｖ］であ
ることにより、＋０．０１２［Ｖ］が必要である。ここ
で、補正方向は正の方向であるため、制御信号１１は
“０”（Ｌ）となる。しかし、この制御信号１１が
“０”（Ｌ）の時は、定数加算回路１０が動作して、デ
ジタル入力５の値（Ｄ₅Ｄ₄Ｄ₃Ｄ₂Ｄ₁）＝１０１１
１に０００１を加えた値がデジタル入力加算データ１２
（Ｄ_5AＤ_4AＤ_3AＤ_2AＤ_1A）＝１１０００として主要Ｄ／
Ａ変換部１に入力される。従って、アナログ出力端子７
に出力されるアナログ値は４＋（２５／３１）−０．０
０８［Ｖ］となる。また、補正用Ｄ／Ａ変換部２の補正
部アナログ出力ＶＢとして必要なアナログ量は、次の
（１）式補正量＝（理想値）−（主要Ｄ／Ａ変換部１のアナログ
出力値）…（１）となるので、実際には、４＋（２４／３１）−｛４＋（２５／３１）−０．００
８｝＝−（１／３１）＋０．００８［Ｖ］≒−０．０２
４［Ｖ］となる。この補正量をデジタル値である補正データに直
すと、補正用Ｄ／Ａ変換部２の下位１ビット１つの増加
あたりのアナログ変化量は、−０．００４［Ｖ］とな
る。このため、補正量−０．０２４［Ｖ］は、補正用Ｄ
／Ａ変換部２の入力の下位１ビットの変化量の６倍相当
の値が必要となる。つまり、これをデジタル値になおす
と、０１１０となる。

【００２８】以上より、記憶回路３のアドレス入力５Ａ
が（Ｄ₅，Ｄ₄，Ｄ₃）＝１０１となった時に、制御信
号１１のデータ＝“０”（Ｌ）、補正データ６の値（Ｅ
₄，Ｅ₃，Ｅ₂，Ｅ₁）＝０１１０を出力させるよう
に、記憶させておけばよい。Ｄ／Ａ変換動作時におい
て、デジタル入力５の値に（Ｄ₅Ｄ₄Ｄ₃Ｄ₂Ｄ₁）に
１０１１１が入力されると、このデジタル入力５の上位
３ビット（Ｄ₅，Ｄ₄，Ｄ₃）＝１０１が記憶回路３の
アドレス入力として入力されるので、記憶回路３は前述
の補正データ６の値に（Ｅ₄Ｅ₃Ｅ₂Ｅ₁）＝０１１０
を出力し、制御信号１１に０を出力する。ここで、定数
加算回路１０はこの制御信号１１の値“０”を受けて動
作状態となり、デジタル加算データ１２として（Ｄ_5AＤ
_4AＤ_3AＤ_2AＤ_1A）＝１１０００を出力させる。従って、
このデジタル入力加算データ１２を入力する主要Ｄ／Ａ
変換部１はそのアナログ出力端子７に、４＋（２５／３
１）−０．００８［Ｖ］のアナログ値を出力する。しか
るに、補正用Ｄ／Ａ変換部２は補正データ６の値（Ｅ₄
Ｅ₃Ｅ₂Ｅ₁）＝０１１０を入力することにより、補正
用Ｄ／Ａ変換部２のアナログ出力ＶＢに、−０．０２４
［Ｖ］を出力させる。最後に、これら２つのアナログ値
である補正用Ｄ／Ａ変換部２のアナログ出力ＶＢと、主
要Ｄ／Ａ変換部１のアナログ出力ＶＡをアナログ加算器
４によって加え合わせることにより、Ｄ／Ａ変換回路１
００のアナログ出力ＶＣに、４＋（２５／３１）−０．
００８−０．０２４［Ｖ］≒４＋（２４／３１）［Ｖ］
の理想的なアナログ値を出力させることができる。

【００２９】次に、アナログ入力５の値が（Ｄ₅Ｄ₄Ｄ
₃Ｄ₂Ｄ₁）＝１０００１の時に補正するアナログ電圧
は４＋（１７／３１）＋０．００８［Ｖ］であるので、
−０．００８［Ｖ］が必要である。この場合、補正する
方向が負の方向であるため、制御信号１１は“１”
（Ｈ）となる。この制御信号１１が（Ｈ）の時は定数加
算回路１０が動作しないため、デジタル入力５の値（Ｄ
₅Ｄ₄Ｄ₃Ｄ₂Ｄ₁）とデジタル入力加算データ１２の
値（Ｄ_5AＤ_4AＤ_3AＤ_2AＤ_1A）は等しい値となる。従っ
て、主要Ｄ／Ａ変換部１のアナログ出力端子７に出力さ
れるアナログ値は、４＋（１７／３１）＋０．００８
［Ｖ］が出力される。このとき、補正用Ｄ／Ａ変換部２
のアナログ出力端子８に出力されるアナログ出力として
必要なアナログ量は、前述したように、−０．００８
［Ｖ］である。この補正量としては、補正用Ｄ／Ａ変換
部２の入力における下位１ビットの変化量の２倍相当の
値が必要となる。つまり、これをデジタル値に直すと、
００１０になる。

【００３０】以上より、記憶回路３へのアドレス入力５
Ａが（Ｄ₅Ｄ₄Ｄ₃）＝１００となった時に、制御信号
１１のデータ＝“１”（Ｌ）、補正データ６の値（Ｅ₄
Ｅ₃Ｅ₂Ｅ₁）＝００１０を出力させるように記憶させ
ておけば、Ｄ／Ａ変換動作時には、前述したデジタル入
力５の値が（Ｄ₅Ｄ₄Ｄ₃Ｄ₂Ｄ₁〕）＝１０１１１の
時と同様に、主要Ｄ／Ａ変換部１のアナログ端子７に出
力されるアナログ出力ＶＡの誤差電圧と補正用Ｄ／Ａ変
換部２のアナログ出力端子８に出力されるアナログ出力
電圧ＶＢとによって補正され、Ｄ／Ａ変換回路１００の
アナログ出力端子９に理想アナログ変換電圧ＶＣがＶＣ
＝４＋（１７／３１）［Ｖ］として出力される。

【００３１】図３は本発明の他の実施例を説明するため
のＤ／Ａ変換装置における定数加算回路の構成図であ
る。図３に示すように、本実施例は補正用Ｄ／Ａ変換部
２の補正電圧の極性が正の単一方向である場合の例であ
り、定数加算回路１０は制御信号１１が“１”（Ｈ）と
なった時に、前述した図１の補正用Ｄ／Ａ変換部２の補
正方向とは逆の負の方向へ００００１を加算する回路で
ある。つまり、デジタル入力５のデジタル値Ｄ₅Ｄ₄Ｄ
₃Ｄ₂Ｄ₁より００００１を引いた値をデジタル加算デ
ータ（Ｄ_5AＤ_4AＤ_3AＤ_2AＤ_1A）１２として出力するよう
にしている。また、図３より明らかなように、この定数
加算回路１０は前述した図２におけるＮＡＮＤゲート１
３〜１５をＮＯＲゲート１３Ａ〜１５Ａに置き換え、し
かもＮＯＲゲート２２〜２５をＮＡＮＤゲート２２Ａ〜
２５Ａに置き換えるとともに、インバータ２１をバッフ
ァ２１Ａに置き換えたものである。尚、他の部分のスイ
ッチ回路２６〜３０およびインバータ１６〜２０は、前
述した一実施例と全く同一である。また、補正用Ｄ／Ａ
変換部２のアナログ出力端子８に出力されるアナログ電
圧の出力範囲は、前述した図４の従来例と同様に、入力
される補正データ６のデジタル値（Ｅ₄Ｅ₃Ｅ₂Ｅ₁）
＝００００の時の０．０００［Ｖ］から、（Ｅ₄Ｅ₃Ｅ
₂Ｅ₁）＝１１１１の時の＋０．０６［Ｖ］まであるも
のとする。

【００３２】次に、本実施例に基づくＤ／Ａ変換装置全
体の回路動作を説明するが、定数加算回路１０以外の部
分については、図１のブロック図を引用する。

【００３３】また、回路動作については、前述した一実
施例と同様に、デジタル入力５のデジタル値が（Ｄ₅Ｄ
₄Ｄ₃Ｄ₂Ｄ₁）＝１０００１と１０１１１の二通りに
ついて述べ、しかも主要Ｄ／Ａ変換部１のアナログ出力
端子７より出力されるアナログ出力値は、前述した一実
施例と同様の値を取るものとする。

【００３４】まず、デジタル入力５にデジタル値（Ｄ₅
Ｄ₄Ｄ₃Ｄ₂Ｄ₁）＝１０１１１が入力された場合、主
要Ｄ／Ａ変換部１のアナログ出力端子７に出力されるア
ナログ値が、４＋（２３／３１）−０．０１２［Ｖ］と
なるので、補正電圧は＋０．０１２［Ｖ］が必要にな
る。この補正電圧の極性は正の方向であるため、制御信
号１１は“０”、補正データ６は、（Ｅ₄Ｅ₃Ｅ
₂Ｅ₁）＝００１１として、記憶回路３のアドレス５Ａ
として（Ｄ₅Ｄ₄Ｄ₃）＝１０１に対応する部分にあら
かじめデータを保持しておくことにより、Ｄ／Ａ変換動
作時におけるＤ／Ａ変換回路１００のアナログ出力端子
９には４＋（２３／３１）［Ｖ］の誤差のないアナログ
値を得ることになる。

【００３５】次に、デジタル入力５にデジタル値（Ｄ₅
Ｄ₄Ｄ₃Ｄ₂Ｄ₁）＝１０００１が入力された場合、主
要Ｄ／Ａ変換部１のアナログ出力端子７に出力されるア
ナログ値は、４＋（１７／３１）＋０．００８［Ｖ］と
なるので、Ｄ／Ａ変換回路１００のアナログ出力端子９
へ誤差のないアナログ出力を得るためには、補正する電
圧として、−０．００８Ｖが必要になる。しかし、この
補正する電圧が負であるため、制御信号１１を“１”
（Ｈ）にして定数加算回路１０を動作させ、デジタル入
力５のデジタル値（Ｄ₅Ｄ₄Ｄ₃Ｄ₂Ｄ₁）＝１０００
１を定数加算回路１０に入力し、その出力デジタル値
（Ｄ_5AＤ_4AＤ_3AＤ_2AＤ_1A）＝１００００と減じる動作を
行わせなければならない。一方、（Ｄ_5AＤ_4AＤ_3AＤ_2AＤ
_1A）＝１００００のデジタル入力加算データ１２を入力
とする主要Ｄ／Ａ変換部１のアナログ出力端子７に出力
されるアナログ出力は、４＋（１６／３１）＋０．００
８［Ｖ］となるので、補正量としては、前述した（１）
式より、４＋（１７／３１）−｛４＋（１６／３１）＋０．００
８｝＝（１／３１）−０．００８＝＋０．０２４［Ｖ］となる。従って、補正データ６は、（Ｅ₄Ｅ₃Ｅ
₂Ｅ₁）＝０１１０が必要になる。かかる補正データ６
（Ｅ₄Ｅ₃Ｅ₂Ｅ₁）＝０１１０および制御信号１１を
アドレス入力５Ａで表わされる（Ｄ₅Ｄ₄Ｄ₃）＝１０
０に対する記憶データとして保持しておいたならば、Ｄ
／Ａ変換動作時において、記憶回路３に保持されたデー
タを使ってＤ／Ａ変換回路１００のアナログ出力端子７
に出力されるアナログ出力は誤差のない電圧、４＋（１
７／３１）［Ｖ］が出力されることになる。

【００３６】

【発明の効果】以上説明したように、本発明のＤ／Ａ変
換装置は補正用Ｄ／Ａ変換部の補正する電圧の極性が正
又は負の単一方向の動作のみであっても、入力デジタル
値に対し記憶回路より出力される制御信号に基ずき補正
用Ｄ／Ａ変換部の補正方向とは逆方向に一定量だけ加算
させ、定量加算回路のデジタル出力値を入力する主要Ｄ
／Ａ変換部および補正データを入力する補正用Ｄ／Ａ変
換部からのアナログ出力値を加え合わせることにより、
変換精度が高く且つ実質的に入力デジタル値に対して正
負両方向の補正を行うことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すＤ／Ａ変換装置のブロ
ック図である。

【図２】図１に示す定数加算回路の構成図である。

【図３】本発明の他の実施例を説明するためのＤ／Ａ変
換装置における定数加算回路の構成図である。

【図４】従来の一例を示すＤ／Ａ変換装置のブロック図
である。

【符号の説明】

１主要Ｄ／Ａ変換部２補正用Ｄ／Ａ変換部３記憶回路４アナログ加算器５デジタル入力６補正データ９アナログ出力端子１０定数加算回路１１制御信号１２デジタル入力加算データ１３〜１５ＮＡＮＤゲート１３Ａ〜１５ＡＮＯＲゲート１６〜２１インバータ２１Ａバッファ２２〜２５ＮＯＲゲート２２Ａ〜２５ＡＮＡＮＤゲート２６〜３０スイッチ回路１００Ｄ／Ａ変換回路１０１反転回路１０２第１の論理ゲート群１０３第２の論理ゲート群１０４スイッチ回路群

Claims

(57)【特許請求の範囲】

【請求項１】ｎ（正の整数）ビットのデジタル入力端
子に入力されるｎビットのデジタル信号のうち上位ｍ
（ｍはｎより小さい正の整数）ビットのデジタル信号を
アドレス入力とし且つ制御信号および補正データを出力
する記憶回路と、前記ｎビットのデジタル信号のうちの
上位（ｎ−ｌ）（ｌはｎより小さい正の整数）ビットの
デジタル信号を入力し且つ前記記憶回路の出力の一部で
ある前記制御信号により（ｎ−ｌ）ビットのデジタル加
算データを出力する定数加算回路と、前記ｎビットのデ
ジタル信号のうち前記定数加算回路に入力される前記
（ｎ−ｌ）ビットのデジタル信号を除いた残りのｌビッ
トのデジタル信号および前記定数加算回路より出力され
る前記加算データを入力する第１のＤ／Ａ変換部と、前
記記憶回路の残りの出力を補正データとして入力する第
２のＤ／Ａ変換部と、前記第１および第２のＤ／Ａ変換
部の出力を加算するアナログ加算器とを有し、前記アナ
ログ加算器の出力をアナログ出力端子に供給することを
特徴とするＤ／Ａ変換装置。
【請求項２】前記定数加算回路は、前記ｎビットのデ
ジタル信号のうちのｌ＋３ビット目からｎビット目まで
のデジタル信号を入力する（ｎ−ｌ−２）個のインバー
タを備えた第１の反転回路群と、前記ｎビットのデジタ
ル信号のうちの（ｌ＋２）ビット目のデシタル信号を入
力とする第２の反転回路と、前記ｎビットのデジタル信
号のうちの（ｌ＋１）ビット目のデジタル信号を入力と
する第３の反転回路と、前記ｎビットのデジタル信号の
うちの（ｌ＋１）ビット目から（ｎ−１）ビット目のデ
ジタル信号を入力とする（ｎ−ｌ−２）個の論理ゲート
からなる第１の論理ゲート群と、前記第１の論理ゲート
群の出力および前記制御信号を入力とする（ｎ−ｌ−
２）個の論理ゲートで構成される第２の論理ゲート群
と、前記第３の反転回路の出力および前記制御信号を入
力とする第３の論理ゲートと、前記制御信号を入力とす
る第４の論理ゲートと、前記ｎビットのデジタル信号の
うちの（ｌ＋３）ビット目からｎビット目までのデジタ
ル信号をそれぞれ一方の入力とし且つ他方の入力に前記
第１の反転回路群のそれぞれの出力を供給するとともに
前記第２の論理ゲート群の出力を制御信号とする（ｎ−
ｌ−２）個のスイッチ回路で構成される第１のスイッチ
回路群と、前記ｎビットのデジタル信号のうちの（ｌ＋
２）ビット目のデジタル信号を一方の入力とし且つ他方
の入力に前記第２の反転回路の出力を供給するとともに
前記第３の論理ゲートの出力を制御信号とする第２のス
イッチ回路群と、前記ｎビットのデジタル信号のうちの
（ｌ＋１）ビット目のデジタル信号を一方の入力とし且
つ他方の入力に前記第３の反転回路の出力を供給すると
ともに前記第４の論理ゲートの出力を制御信号とする第
３のスイッチ回路群とで構成し、前記第１乃至第３のス
イッチ回路群の出力を前記第１のＤ／Ａ変換部へ入力す
る請求項１記載のＤ／Ａ変換装置。
【請求項３】前記第１の論理ゲート群の内部の論理ゲ
ートはＮＡＮＤゲートで構成し、前記第２の論理ゲート
群の内部の論理ゲートおよび前記第３の論理ゲートはＮ
ＯＲゲートで構成するとともに、前記第４の論理ゲート
は反転回路で構成した請求項２記載のＤ／Ａ変換装置。
【請求項４】前記ＮＡＮＤゲートをＮＯＲゲートに置
換し、前記ＮＯＲゲートをＮＡＮＤゲートに置換すると
ともに、前記反転回路をバッファ回路に置換した請求項
３記載のＤ／Ａ変換装置。