JPH04129332A - 逐次比較型ａ／ｄ変換装置 - Google Patents
逐次比較型ａ／ｄ変換装置Info
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- JPH04129332A JPH04129332A JP25063590A JP25063590A JPH04129332A JP H04129332 A JPH04129332 A JP H04129332A JP 25063590 A JP25063590 A JP 25063590A JP 25063590 A JP25063590 A JP 25063590A JP H04129332 A JPH04129332 A JP H04129332A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は逐次比較型Ａ／Ｄ変換装置に関し、特に半導体
基板上に構成された逐次比較型Ａ／Ｄ変換装置に関する
。 〔従来の技術〕 従来のかかる逐次比較型Ａ／Ｄ変換装置は、サンプル・
ホールド回路や、抵抗ラダーを備えたＤ／Ａ変換器およ
び各種のレジスタ等をもって構成されている。 第８図はかかる従来の一例を示す逐次比較型Ａ／Ｄ変換
装置のブロック図である。 第８図に示すように、従来のＡ／Ｄ変換装置、例えば８
ビツトの逐次比較型Ａ／Ｄ変換装置（以下、単にＡ／Ｄ
変換装置と称す）は、外部アナログ入力端子ＡｖｒＮに
接続されたサンプル・ホールド回路ｌと、抵抗ラダー１
０および抵抗ラダー選択デコーダ回路９により構成され
且つ基準電源ＡＶ＊ｇｐと基板電源Ａ Ｖ ｓｓを供給
されるＤ／Ａ変換器２と、このＤ／Ａ変換器２の出力Ａ
ＮＣおよびサンプル・ホールド回路１の出力を比較する
比較器３と、この比較器３の比較結果出力により制御さ
れるＤ／Ａ変換入力レジスタ４外部クロック入力端子Ｃ
ＬＫに接続され且つその外部クロックを分周する分周器
５と、Ａ／Ｄ変換結果を格納するＡ／Ｄ変換結果格納レ
ジスタ８と、サンプル・ホールド回路１へ外部から入力
されるアナログデータを格納するタイミングＳや前記ア
ナログデータを２進表示のデジタルデータのビットごと
にＤ／Ａ変換したアナログ値と逐次比較する逐次比較タ
イミング信号３７〜ＢＯおよびＡ／Ｄ変換結果をＡ／Ｄ
変換結果格納レジスタ８へ格納す第９図（ａ）、 （ｂ
）はそれぞれ第８図に示すＡ／Ｄ変換装置のタイミング
発生回路図である。 第９図（ａ）に示すように、このタイミング発生回路６
はＮＯＲゲート１２と１０個のシフトレジスタ１３で構
成したりングカウンタを利用したものであり、Ａ／Ｄ変
換スタート信号（スタートパルス）が入力された後、２
分周回路５Ａ、５Ｂを介した分周クロックにより制御さ
れてＳ、Ｂ７〜ＢＯ，Ｄの各信号を発生する。 また、第９図（ｂ）に示すように、このタイミング発生
回路６は４ビツトのバイナリ−カウンタ２０を利用した
ものであり、デコーダ２１により第１表の真理値のよう
にＳ、Ｂ７〜ＢＯ，Ｄの各種信号をデコード出力する。 以下余白 第 １ 表 第１０図は第８図に示すＡ／Ｄ変換装置の動作を説明す
るためのタイミング図である。 第１０図に示すように、上述したＡ／Ｄ変換装置におい
て、Ａ／Ｄ変換開始信号が外部より入力されると、逐次
比較タイミング発生回路６およびＤ／Ａ変換入カレジス
タ４は初期化され、しかる後に外部クロックの入力によ
りＳ、Ｂ７〜ＢＯ。 Ｄの各種タイミング信号が順次発生される。まず、Ａ／
Ｄ変換開始信号が入力された後、最初に発生するタイミ
ング信号Ｓで外部端子ＡＮＩＮに与えられているアナロ
グ電圧をサンプル・ホールド回路ｌに入力し格納する。 次に、逐次比較タイミング信号Ｂ７はＤ／Ａ変換入力レ
ジスタ４ビツト目を１にセットする。また、Ｄ／Ａ変換
入カレジスタ４は７ビツト目を１にセットされた２進デ
ータ〔１０００００００〕に相当するアナログデータを
抵抗ラダー１０および抵抗ラダー選択デコーダ回路９で
構成したＤ／Ａ変換器２から得る。 そして、その出力ＡＮＣを比較器３へ入力し、先にサン
プル・ホールド回路１に格納したアナログ電圧と比較す
る。 この比較器３における比較の結果、サンプル・ホールド
回路１に格納されたアナログ値がＤ／Ａ変換器２の圧力
ＡＮＣのアナログ値より太きければ、Ｄ／Ａ変換入カレ
ジスタ４のビット７のデータ「１」を保持させ、逆にサ
ンプル・ホールド回路ｌに格納されたアナログ値がＤ／
Ａ変換器２のアナログ値よりも小さければ、Ｄ／Ａ変換
入力レジスタ４ット７のデータを「０」にする。次に、
逐次比較タイミング発生回路６はＢ６６倍をアクティブ
にし、比較器３でサンプル・ホールド回路１に格納され
たアナログ値と、Ｄ／Ａ変換入力レジスタ４ビツト目に
１を設定した値をＤ／Ａ変換器２に入力して得られるア
ナログ値との比較を行う。このビット６も前述したビッ
ト７の時と同様の手順でＤ／Ａ変換入力レジスタ４ビツ
ト目に比較結果を格納する。以下、かかる比較および格
納動作を順次逐次比較タイミングに基づきピッ）Ｏまで
行なうと、Ａ／Ｄ変換は終了する。 る。 第１１図は第８図に示すＤ／Ａ変換器の抵抗ラダーおよ
び選択デコーダ回路の構成図である。 第１１図に示すように、このＤ／Ａ変換器２はＤＡ変換
レジスタ４０ビット出力ＸＢＯ〜ＸＢ７およびビット反
転出力ＸＢＯ〜ＸＢ７を入力し、抵抗ラダー１０の接続
点Ｘ ｒ ＋〜Ｘｒｚｓ＊のうちのいずれか一つの接続
点ｋを選択すると、アナログの基準電位Ａ Ｖ Ｒオか
ら以下の式で表わすアナログ電圧を抵抗ラダー選択テコ
ーダ回路９の出力端子ＡＮＣから出力する。 従って、Ｄ／Ａ変換入力レジスタ４納された２進表示の
テジタルデータをこのＤ／Ａ変換器２に入力することに
より、その圧力であるＡＮＣからそのデジタル値に相当
したアナログ値を得ることができる。 第１２図は第８図に示すＡ／Ｄ変換装置の動作を説明す
るための各ビットとＤ／Ａ変換出力との特性図である。 第１２図に示すように、ここでは第１０図で説明した一
連の動作を表わしている。すなわち、実線は外部端子Ａ
Ｎ ｒｙから最大のアナログ入力（Ａ Ｖ ａｇｙと
同電位）を入力した場合のＡ／Ｄ変換の動作を表わして
おり、Ａ／Ｄ変換が終了した時Ｄ／Ａ変換入カレジスタ
４にはオールｌ、１６進表示でＩＦＦＪの値が格納され
ることを表わす。 また、点線は外部端子から最小のアナログ入力を入力し
た場合のＡ／Ｄ変換動作を表わしており、Ａ／Ｄ変換が
終了した時Ｄ／Ａ変換入カレジスタ４にはオール０．１
６進表示で「００」の値が格納されていることを表わし
ている。 以上のような動作で８ビツトのＡ／Ｄ変換を終了すると
、Ｄ／Ａ変換入カレジスタ４は格納されているデータを
Ａ／Ｄ変換結果格納ンジスタ８ヘタイミングＤの信号で
格納し、一連のＡ／Ｄ 変換動作を終了する。 〔発明が解決しようとする課題〕 上述した従来の逐次比較型Ａ／Ｄ変換装置は、逐次比較
タイミング発生回路の出力信号は第１０図に示すように
一定であるので、１ビツトの変換速度がＭ〔μＳ〕であ
る時のＮビットの変換時間はＭＸ （Ｎ＋２）ＣμＳ〕
を必要としている。従って、従来の逐次比較型Ａ／Ｄ変
換装置において、外部から入力されるタコツクレートが
、一定のときには、Ａ／Ｄ変換精度およびＡ／Ｄ変換時
間は定まってしまうという欠点がある。 また、最近の半導体基板上に形成されるＡ／Ｄ変換装置
は、半導体技術の向上により１０ビツト、１２ピツ）、
１６ビツト等の高精度のものが開発されているが、従来
方式の逐次比較型Ａ／Ｄ変換装置では、Ａ／Ｄ変換精度
の向上（ビット数の増加）とともに、Ａ／Ｄ変換時間の
増加が発生するという欠点がある。すなわち、１ビツト
の変換速度が１０μｓである８ビツトのＡ／Ｄ変換装置
のＡ／Ｄ変換時間は１００μｓ必要であるが、１２ビツ
トのＡ／Ｄ変換装置の変換時間は１４０μｓと１，４倍
の時間が必要になり、このＡ／Ｄ変換装置を８ビツトの
Ａ／Ｄ変換精度の性能で使用する場合でも、Ａ／Ｄ変換
時間が１．４倍となる。 本発明の目的は、かかるＡ／Ｄ変換時間を短縮し、しか
も高精度に実現できる逐次比較型Ａ／Ｄ変換装置を提供
することにある。 〔課題を解決するための手段〕 本発明の逐次比較型Ａ／Ｄ変換装置は、外部から入力さ
ｈるアナログ値を一時蓄えるサンプル・ホールド回路と
、Ｄ／Ａ変換入力レジスタ前記Ｄ／Ａ変換入カレジスタ
に接続され抵抗ラダーおよびその選択デコーダ回路を備
えたＤ／Ａ変換器と、前記サンプル・ホールド回路に格
納されたアナ四グ・データおよび前記Ｄ／Ａ変換入力レ
ジスタ定された２進のデジタル・データを前記＝Ｄ／Ａ
変換器に入力して得られたアナログ値を逐次比較方式に
より比較し且つその結果により前記Ｄ／Ａ変換入カレジ
スタを制御する比較器と、前記Ｄ／Ａ変換入カレジスタ
への逐次比較タイミング信号を送出する逐次比較タイミ
ング発生回路と、前記逐次比較タイミング発生回路で発
生させる逐次比較タイミング時間をビット単位に変更す
る手段とを有して構成される。 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の概略を示す逐次比較型Ａ／Ｄ変換装置
のブロック図である。 第１図に示すように、本実施例はサンプル・ホールド回
路ｌと、抵抗ラダー１０や抵抗ラダー選択デコーダ回路
９からなるＤ／Ａ変換器２と、比較器３と、Ｄ／Ａ変換
入カレジスタ４と、クロック分周器５と、逐次比較タイ
ミング発生回路６およびＡ／Ｄ変換結果格納レジスタ８
とは前述した第８図の従来例と同一の構成であり、異な
る薇は分周器５および逐次比較タイミング発生回路６の
タイミングを制御するための逐次比較タイミング制御回
路７を有することにある。以下、この詳細を第２図〜第
６図により説明する。 第２図は本発明の第一の実施例を説明するための逐次比
較型Ａ／Ｄ変換器に内蔵されるタイミング発生回路とタ
イミング制御回路の構成図である。 第２図に示すように、本実施例はシフトレジスタ１３か
らなるリングカウンタおよびＮＯＲ回路１２を備えた逐
次比較タイミング発生回路６は、タイミング制御回路７
によりクロックソース回路１１の分周比を変えた周期の
異なる３種のクロックを入力とし、Ａ／Ｄ変換スタート
信号により起動されると、外部アナログ入力サンプリン
グタイミング信号Ｓ、逐次比較タイミング信号Ｂ７〜Ｂ
ＯおよびＡ／Ｄ変換結果格納タイミングＤをタイミング
制御回路７により制御されたタイミングで順次発生する
。 まず、リング・カウンタからなるタイミング発生回路６
は１０個のシフトレジスタ（ＳＬ）１３を縦続接続して
構成され、シフトクロックＳＣＬにより１ビツト毎にシ
フトレジスタ（ＳＬ）１３に格納されたデータをシフト
アウトする。このタイミング発生回路６はＡ／Ｄ変換ス
タート信号により内部のシフトレジスタ１３のすべてを
クリアし、しかる後第一番目のシフトクロックＳＣＬの
入力により第一番目のシフトレジスタＳＬ１にＮＯＲ論
理回路１２の出力の「１」を取り込む。このように、シ
フトクロックＳＣＬの入力でもって順次１をシフトする
ことにより、逐次比較タイミングＳ、Ｂ７．Ｂ６．Ｂ５
．Ｂ４．Ｂ３．Ｂ２゜Ｂｌ、ＢＯ，Ｄを順次出力する。 一方、タイミング制御回路７はタイミングモードを設定
するタイミング制御レジスタ１４と、そのレジスタ値を
ビット毎にデコードするデコーダ回路１５とにより構成
される。この例では、制御レジスタ１４は各タイミング
の制御を２ビツトのレジスタＳＣＲ，Ｂ７Ｒ，Ｂ６Ｒ，
Ｂ５Ｒ，Ｂ４Ｒ，Ｂ３Ｒ，Ｂ２Ｒ，ＢＩＲ，ＢＯＲ，Ｄ
Ｒで構成している。この２ビツトの各制御レジスタ１４
の値を変えることにより、上述した各逐次比較タイミン
グを変えることができる。すなわち、デコーダ回路１５
を第２表の真理値表の論理で構成することにより、タイ
ミング信号Ｓ、Ｂ７〜ＢＯ，Ｄを変えることができる。 尚、第２表において、ａは４分周圧力、ｂは２分周圧力
、Ｃは原クロツク出力、ｄは変換停止のクロックを選択
する制御出力である。 以下余白 第 ２ 表 また、第３図は第１図に示す逐次比較型Ａ／Ｄ変換装置
の動作を説明するためのタイミング図である。 例えば、上述したタイミング制御回路７におけるＳＣＲ
，Ｂ７Ｒ−Ｂ４Ｒのレジスタ値を２進値で
基板上に構成された逐次比較型Ａ／Ｄ変換装置に関する
。 〔従来の技術〕 従来のかかる逐次比較型Ａ／Ｄ変換装置は、サンプル・
ホールド回路や、抵抗ラダーを備えたＤ／Ａ変換器およ
び各種のレジスタ等をもって構成されている。 第８図はかかる従来の一例を示す逐次比較型Ａ／Ｄ変換
装置のブロック図である。 第８図に示すように、従来のＡ／Ｄ変換装置、例えば８
ビツトの逐次比較型Ａ／Ｄ変換装置（以下、単にＡ／Ｄ
変換装置と称す）は、外部アナログ入力端子ＡｖｒＮに
接続されたサンプル・ホールド回路ｌと、抵抗ラダー１
０および抵抗ラダー選択デコーダ回路９により構成され
且つ基準電源ＡＶ＊ｇｐと基板電源Ａ Ｖ ｓｓを供給
されるＤ／Ａ変換器２と、このＤ／Ａ変換器２の出力Ａ
ＮＣおよびサンプル・ホールド回路１の出力を比較する
比較器３と、この比較器３の比較結果出力により制御さ
れるＤ／Ａ変換入力レジスタ４外部クロック入力端子Ｃ
ＬＫに接続され且つその外部クロックを分周する分周器
５と、Ａ／Ｄ変換結果を格納するＡ／Ｄ変換結果格納レ
ジスタ８と、サンプル・ホールド回路１へ外部から入力
されるアナログデータを格納するタイミングＳや前記ア
ナログデータを２進表示のデジタルデータのビットごと
にＤ／Ａ変換したアナログ値と逐次比較する逐次比較タ
イミング信号３７〜ＢＯおよびＡ／Ｄ変換結果をＡ／Ｄ
変換結果格納レジスタ８へ格納す第９図（ａ）、 （ｂ
）はそれぞれ第８図に示すＡ／Ｄ変換装置のタイミング
発生回路図である。 第９図（ａ）に示すように、このタイミング発生回路６
はＮＯＲゲート１２と１０個のシフトレジスタ１３で構
成したりングカウンタを利用したものであり、Ａ／Ｄ変
換スタート信号（スタートパルス）が入力された後、２
分周回路５Ａ、５Ｂを介した分周クロックにより制御さ
れてＳ、Ｂ７〜ＢＯ，Ｄの各信号を発生する。 また、第９図（ｂ）に示すように、このタイミング発生
回路６は４ビツトのバイナリ−カウンタ２０を利用した
ものであり、デコーダ２１により第１表の真理値のよう
にＳ、Ｂ７〜ＢＯ，Ｄの各種信号をデコード出力する。 以下余白 第 １ 表 第１０図は第８図に示すＡ／Ｄ変換装置の動作を説明す
るためのタイミング図である。 第１０図に示すように、上述したＡ／Ｄ変換装置におい
て、Ａ／Ｄ変換開始信号が外部より入力されると、逐次
比較タイミング発生回路６およびＤ／Ａ変換入カレジス
タ４は初期化され、しかる後に外部クロックの入力によ
りＳ、Ｂ７〜ＢＯ。 Ｄの各種タイミング信号が順次発生される。まず、Ａ／
Ｄ変換開始信号が入力された後、最初に発生するタイミ
ング信号Ｓで外部端子ＡＮＩＮに与えられているアナロ
グ電圧をサンプル・ホールド回路ｌに入力し格納する。 次に、逐次比較タイミング信号Ｂ７はＤ／Ａ変換入力レ
ジスタ４ビツト目を１にセットする。また、Ｄ／Ａ変換
入カレジスタ４は７ビツト目を１にセットされた２進デ
ータ〔１０００００００〕に相当するアナログデータを
抵抗ラダー１０および抵抗ラダー選択デコーダ回路９で
構成したＤ／Ａ変換器２から得る。 そして、その出力ＡＮＣを比較器３へ入力し、先にサン
プル・ホールド回路１に格納したアナログ電圧と比較す
る。 この比較器３における比較の結果、サンプル・ホールド
回路１に格納されたアナログ値がＤ／Ａ変換器２の圧力
ＡＮＣのアナログ値より太きければ、Ｄ／Ａ変換入カレ
ジスタ４のビット７のデータ「１」を保持させ、逆にサ
ンプル・ホールド回路ｌに格納されたアナログ値がＤ／
Ａ変換器２のアナログ値よりも小さければ、Ｄ／Ａ変換
入力レジスタ４ット７のデータを「０」にする。次に、
逐次比較タイミング発生回路６はＢ６６倍をアクティブ
にし、比較器３でサンプル・ホールド回路１に格納され
たアナログ値と、Ｄ／Ａ変換入力レジスタ４ビツト目に
１を設定した値をＤ／Ａ変換器２に入力して得られるア
ナログ値との比較を行う。このビット６も前述したビッ
ト７の時と同様の手順でＤ／Ａ変換入力レジスタ４ビツ
ト目に比較結果を格納する。以下、かかる比較および格
納動作を順次逐次比較タイミングに基づきピッ）Ｏまで
行なうと、Ａ／Ｄ変換は終了する。 る。 第１１図は第８図に示すＤ／Ａ変換器の抵抗ラダーおよ
び選択デコーダ回路の構成図である。 第１１図に示すように、このＤ／Ａ変換器２はＤＡ変換
レジスタ４０ビット出力ＸＢＯ〜ＸＢ７およびビット反
転出力ＸＢＯ〜ＸＢ７を入力し、抵抗ラダー１０の接続
点Ｘ ｒ ＋〜Ｘｒｚｓ＊のうちのいずれか一つの接続
点ｋを選択すると、アナログの基準電位Ａ Ｖ Ｒオか
ら以下の式で表わすアナログ電圧を抵抗ラダー選択テコ
ーダ回路９の出力端子ＡＮＣから出力する。 従って、Ｄ／Ａ変換入力レジスタ４納された２進表示の
テジタルデータをこのＤ／Ａ変換器２に入力することに
より、その圧力であるＡＮＣからそのデジタル値に相当
したアナログ値を得ることができる。 第１２図は第８図に示すＡ／Ｄ変換装置の動作を説明す
るための各ビットとＤ／Ａ変換出力との特性図である。 第１２図に示すように、ここでは第１０図で説明した一
連の動作を表わしている。すなわち、実線は外部端子Ａ
Ｎ ｒｙから最大のアナログ入力（Ａ Ｖ ａｇｙと
同電位）を入力した場合のＡ／Ｄ変換の動作を表わして
おり、Ａ／Ｄ変換が終了した時Ｄ／Ａ変換入カレジスタ
４にはオールｌ、１６進表示でＩＦＦＪの値が格納され
ることを表わす。 また、点線は外部端子から最小のアナログ入力を入力し
た場合のＡ／Ｄ変換動作を表わしており、Ａ／Ｄ変換が
終了した時Ｄ／Ａ変換入カレジスタ４にはオール０．１
６進表示で「００」の値が格納されていることを表わし
ている。 以上のような動作で８ビツトのＡ／Ｄ変換を終了すると
、Ｄ／Ａ変換入カレジスタ４は格納されているデータを
Ａ／Ｄ変換結果格納ンジスタ８ヘタイミングＤの信号で
格納し、一連のＡ／Ｄ 変換動作を終了する。 〔発明が解決しようとする課題〕 上述した従来の逐次比較型Ａ／Ｄ変換装置は、逐次比較
タイミング発生回路の出力信号は第１０図に示すように
一定であるので、１ビツトの変換速度がＭ〔μＳ〕であ
る時のＮビットの変換時間はＭＸ （Ｎ＋２）ＣμＳ〕
を必要としている。従って、従来の逐次比較型Ａ／Ｄ変
換装置において、外部から入力されるタコツクレートが
、一定のときには、Ａ／Ｄ変換精度およびＡ／Ｄ変換時
間は定まってしまうという欠点がある。 また、最近の半導体基板上に形成されるＡ／Ｄ変換装置
は、半導体技術の向上により１０ビツト、１２ピツ）、
１６ビツト等の高精度のものが開発されているが、従来
方式の逐次比較型Ａ／Ｄ変換装置では、Ａ／Ｄ変換精度
の向上（ビット数の増加）とともに、Ａ／Ｄ変換時間の
増加が発生するという欠点がある。すなわち、１ビツト
の変換速度が１０μｓである８ビツトのＡ／Ｄ変換装置
のＡ／Ｄ変換時間は１００μｓ必要であるが、１２ビツ
トのＡ／Ｄ変換装置の変換時間は１４０μｓと１，４倍
の時間が必要になり、このＡ／Ｄ変換装置を８ビツトの
Ａ／Ｄ変換精度の性能で使用する場合でも、Ａ／Ｄ変換
時間が１．４倍となる。 本発明の目的は、かかるＡ／Ｄ変換時間を短縮し、しか
も高精度に実現できる逐次比較型Ａ／Ｄ変換装置を提供
することにある。 〔課題を解決するための手段〕 本発明の逐次比較型Ａ／Ｄ変換装置は、外部から入力さ
ｈるアナログ値を一時蓄えるサンプル・ホールド回路と
、Ｄ／Ａ変換入力レジスタ前記Ｄ／Ａ変換入カレジスタ
に接続され抵抗ラダーおよびその選択デコーダ回路を備
えたＤ／Ａ変換器と、前記サンプル・ホールド回路に格
納されたアナ四グ・データおよび前記Ｄ／Ａ変換入力レ
ジスタ定された２進のデジタル・データを前記＝Ｄ／Ａ
変換器に入力して得られたアナログ値を逐次比較方式に
より比較し且つその結果により前記Ｄ／Ａ変換入カレジ
スタを制御する比較器と、前記Ｄ／Ａ変換入カレジスタ
への逐次比較タイミング信号を送出する逐次比較タイミ
ング発生回路と、前記逐次比較タイミング発生回路で発
生させる逐次比較タイミング時間をビット単位に変更す
る手段とを有して構成される。 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の概略を示す逐次比較型Ａ／Ｄ変換装置
のブロック図である。 第１図に示すように、本実施例はサンプル・ホールド回
路ｌと、抵抗ラダー１０や抵抗ラダー選択デコーダ回路
９からなるＤ／Ａ変換器２と、比較器３と、Ｄ／Ａ変換
入カレジスタ４と、クロック分周器５と、逐次比較タイ
ミング発生回路６およびＡ／Ｄ変換結果格納レジスタ８
とは前述した第８図の従来例と同一の構成であり、異な
る薇は分周器５および逐次比較タイミング発生回路６の
タイミングを制御するための逐次比較タイミング制御回
路７を有することにある。以下、この詳細を第２図〜第
６図により説明する。 第２図は本発明の第一の実施例を説明するための逐次比
較型Ａ／Ｄ変換器に内蔵されるタイミング発生回路とタ
イミング制御回路の構成図である。 第２図に示すように、本実施例はシフトレジスタ１３か
らなるリングカウンタおよびＮＯＲ回路１２を備えた逐
次比較タイミング発生回路６は、タイミング制御回路７
によりクロックソース回路１１の分周比を変えた周期の
異なる３種のクロックを入力とし、Ａ／Ｄ変換スタート
信号により起動されると、外部アナログ入力サンプリン
グタイミング信号Ｓ、逐次比較タイミング信号Ｂ７〜Ｂ
ＯおよびＡ／Ｄ変換結果格納タイミングＤをタイミング
制御回路７により制御されたタイミングで順次発生する
。 まず、リング・カウンタからなるタイミング発生回路６
は１０個のシフトレジスタ（ＳＬ）１３を縦続接続して
構成され、シフトクロックＳＣＬにより１ビツト毎にシ
フトレジスタ（ＳＬ）１３に格納されたデータをシフト
アウトする。このタイミング発生回路６はＡ／Ｄ変換ス
タート信号により内部のシフトレジスタ１３のすべてを
クリアし、しかる後第一番目のシフトクロックＳＣＬの
入力により第一番目のシフトレジスタＳＬ１にＮＯＲ論
理回路１２の出力の「１」を取り込む。このように、シ
フトクロックＳＣＬの入力でもって順次１をシフトする
ことにより、逐次比較タイミングＳ、Ｂ７．Ｂ６．Ｂ５
．Ｂ４．Ｂ３．Ｂ２゜Ｂｌ、ＢＯ，Ｄを順次出力する。 一方、タイミング制御回路７はタイミングモードを設定
するタイミング制御レジスタ１４と、そのレジスタ値を
ビット毎にデコードするデコーダ回路１５とにより構成
される。この例では、制御レジスタ１４は各タイミング
の制御を２ビツトのレジスタＳＣＲ，Ｂ７Ｒ，Ｂ６Ｒ，
Ｂ５Ｒ，Ｂ４Ｒ，Ｂ３Ｒ，Ｂ２Ｒ，ＢＩＲ，ＢＯＲ，Ｄ
Ｒで構成している。この２ビツトの各制御レジスタ１４
の値を変えることにより、上述した各逐次比較タイミン
グを変えることができる。すなわち、デコーダ回路１５
を第２表の真理値表の論理で構成することにより、タイ
ミング信号Ｓ、Ｂ７〜ＢＯ，Ｄを変えることができる。 尚、第２表において、ａは４分周圧力、ｂは２分周圧力
、Ｃは原クロツク出力、ｄは変換停止のクロックを選択
する制御出力である。 以下余白 第 ２ 表 また、第３図は第１図に示す逐次比較型Ａ／Ｄ変換装置
の動作を説明するためのタイミング図である。 例えば、上述したタイミング制御回路７におけるＳＣＲ
，Ｂ７Ｒ−Ｂ４Ｒのレジスタ値を２進値で
〔００〕、Ｂ
３Ｒ〜ＦＯＲのレジスタ値を２進値で〔０１〕、またＤ
Ｂのレジスタ値を同様に〔１０〕とすると、タイミング
発生回路６は、第３図に示すように、モード１のＡ／Ｄ
変換タイミング信号を発生する。従って、この場合の８
ビツトのＡ／Ｄ変換に要するクロックは２９クロツクと
なり、従来の４０クロツクに比ベア５％の変換時間とな
る。 しかるに、前述した第１０図の従来例のタイミングに示
すように、従来は２進テシタルテータの各ヒツトのＡ／
Ｄ変換に要する時間を一定に定めていた。これは１ヒツ
トのＡ／Ｄ変換に必要な時間がＤ／Ａ変換入カレジスタ
４へのデータセット時間と、Ｄ／Ａ変換時間と、Ｄ／Ａ
出力と入力データの比較時間および比較結果のＤ／Ａ変
換入カレジスタ４への格納時間との総和になるからであ
る。 しかしながら、Ｄ／Ａ変換時間と、Ｄ／Ａ出力と入力デ
ータの比較時間とはＤ／Ａ変換出力のアナログ量の変化
の大小により変化し、アナログ量の変化が小さい場合は
その時間を小さくすることができる。すなわち、本実施
例では、逐次比較するデジタル・ビットのうち下位のビ
ットはＡ／Ｄ変換に必要な時間が小さくてよいがらであ
る。 従って、第２図に示すタイミング制御レジスタ１４の値
をかえることにより、各種の逐次比較タイミングを発生
することができる。 第４図乃至第６図はそれぞれ第３図と同様に第１図に示
す逐次比較型Ａ／Ｄ変換装置の動作を説明するためのタ
イミング図である。 第４図乃至第６図に示すように、発生する各種の逐次比
較タイミングはそれぞれ２３クロツク。 ２５クロツクおよび１６クロツクの例である。このよう
に、タイミング制御レジスタ１４の値を変えることによ
り、各種の逐次比較タイミングを発生することができる
が、特に第５図と第６図においては、６ビツトのＡ／Ｄ
精度を必要とする場合の逐次比較タイミングの制御例を
示す。すなわち、第５図と第６図は下位２ビツトのＡ／
Ｄ変換タイミングを省略し、６ビツトのＡ／Ｄ変換結果
をＡ／Ｄ変換結果格納レジスタ８に格納するタイミング
を示している。 要するに、第３図に示すタイミングで制御した場合は、
従来例のＡ／Ｄ変換時間に比べて約７２％のＡ／Ｄ変換
時間でＡ／Ｄ変換を終了することができ、以下同様に第
４図に示すタイミングで制御した場合は約５７％、第５
図に示すタイミングで制御した場合は約６２％、第６図
に示すタイミンクで制御した場合は４０％のＡ／Ｄ変換
時間でそれぞれＡ／Ｄ変換を終了することができる。 次に、第７図は本発明の第二の実施例を説明するための
逐次比較型Ａ／Ｄ変換装置に内蔵されるタイミング発生
回路と制御回路の構成図である。 第７図に示すように、本実施例は、スタートパルスによ
ってリセットされ且つクロックを入力してカウントする
バイナリ−カウンタ１６と、ＮＡＮＤ回路１７．ＮＯＲ
回路１８およびデコードした符号をエンコードするエン
コーダ回路１９を備えたタイミング発生回路６とを含ん
でいる。すなわち、バイナリ−カウンタ１６をタイミン
グ発生回路として利用したものであり、その特徴はバイ
ナリ−カウンタ１６から順次出力されるバイナリ−コー
ドを外部よりの制御信号（モード１〜モード４）により
デコードし、その出力をエンコードした出力を逐次比較
タイミングとして発生させるものである。この第７図に
おけるモード１、モード２．モード３．モード４の逐次
比較タイミング発生回路６の真理値はそれぞれ第３表乃
至第６表に示すとおりであり、その発生タイミングはそ
れぞれ前述した第一の実施例と同様に第３図乃至第６図
に示すとおりである。 以下余白 空白は論理０を示す 第 表 （モード１） 空白は論理０を示す 第 表 （モード２） 空白は論理０を示す 第 表 （モード３） 空白は論理Ｏを示す 第 表 （モード４） 〔発明の効果〕 以上説明したように、本発明の逐次比較型Ａ／Ｄ変換装
置は、逐次比較タイミング制御回路を設け、逐次比較タ
イミンクを２進データに変換するビット毎に制御するこ
とによ弘Ａ／Ｄ変換時間能で使用する場合、下位ビット
のＡ／Ｄ変換タイミングを削除することができるので、
Ａ／Ｄ変換時間の短縮を図ることができる。
３Ｒ〜ＦＯＲのレジスタ値を２進値で〔０１〕、またＤ
Ｂのレジスタ値を同様に〔１０〕とすると、タイミング
発生回路６は、第３図に示すように、モード１のＡ／Ｄ
変換タイミング信号を発生する。従って、この場合の８
ビツトのＡ／Ｄ変換に要するクロックは２９クロツクと
なり、従来の４０クロツクに比ベア５％の変換時間とな
る。 しかるに、前述した第１０図の従来例のタイミングに示
すように、従来は２進テシタルテータの各ヒツトのＡ／
Ｄ変換に要する時間を一定に定めていた。これは１ヒツ
トのＡ／Ｄ変換に必要な時間がＤ／Ａ変換入カレジスタ
４へのデータセット時間と、Ｄ／Ａ変換時間と、Ｄ／Ａ
出力と入力データの比較時間および比較結果のＤ／Ａ変
換入カレジスタ４への格納時間との総和になるからであ
る。 しかしながら、Ｄ／Ａ変換時間と、Ｄ／Ａ出力と入力デ
ータの比較時間とはＤ／Ａ変換出力のアナログ量の変化
の大小により変化し、アナログ量の変化が小さい場合は
その時間を小さくすることができる。すなわち、本実施
例では、逐次比較するデジタル・ビットのうち下位のビ
ットはＡ／Ｄ変換に必要な時間が小さくてよいがらであ
る。 従って、第２図に示すタイミング制御レジスタ１４の値
をかえることにより、各種の逐次比較タイミングを発生
することができる。 第４図乃至第６図はそれぞれ第３図と同様に第１図に示
す逐次比較型Ａ／Ｄ変換装置の動作を説明するためのタ
イミング図である。 第４図乃至第６図に示すように、発生する各種の逐次比
較タイミングはそれぞれ２３クロツク。 ２５クロツクおよび１６クロツクの例である。このよう
に、タイミング制御レジスタ１４の値を変えることによ
り、各種の逐次比較タイミングを発生することができる
が、特に第５図と第６図においては、６ビツトのＡ／Ｄ
精度を必要とする場合の逐次比較タイミングの制御例を
示す。すなわち、第５図と第６図は下位２ビツトのＡ／
Ｄ変換タイミングを省略し、６ビツトのＡ／Ｄ変換結果
をＡ／Ｄ変換結果格納レジスタ８に格納するタイミング
を示している。 要するに、第３図に示すタイミングで制御した場合は、
従来例のＡ／Ｄ変換時間に比べて約７２％のＡ／Ｄ変換
時間でＡ／Ｄ変換を終了することができ、以下同様に第
４図に示すタイミングで制御した場合は約５７％、第５
図に示すタイミングで制御した場合は約６２％、第６図
に示すタイミンクで制御した場合は４０％のＡ／Ｄ変換
時間でそれぞれＡ／Ｄ変換を終了することができる。 次に、第７図は本発明の第二の実施例を説明するための
逐次比較型Ａ／Ｄ変換装置に内蔵されるタイミング発生
回路と制御回路の構成図である。 第７図に示すように、本実施例は、スタートパルスによ
ってリセットされ且つクロックを入力してカウントする
バイナリ−カウンタ１６と、ＮＡＮＤ回路１７．ＮＯＲ
回路１８およびデコードした符号をエンコードするエン
コーダ回路１９を備えたタイミング発生回路６とを含ん
でいる。すなわち、バイナリ−カウンタ１６をタイミン
グ発生回路として利用したものであり、その特徴はバイ
ナリ−カウンタ１６から順次出力されるバイナリ−コー
ドを外部よりの制御信号（モード１〜モード４）により
デコードし、その出力をエンコードした出力を逐次比較
タイミングとして発生させるものである。この第７図に
おけるモード１、モード２．モード３．モード４の逐次
比較タイミング発生回路６の真理値はそれぞれ第３表乃
至第６表に示すとおりであり、その発生タイミングはそ
れぞれ前述した第一の実施例と同様に第３図乃至第６図
に示すとおりである。 以下余白 空白は論理０を示す 第 表 （モード１） 空白は論理０を示す 第 表 （モード２） 空白は論理０を示す 第 表 （モード３） 空白は論理Ｏを示す 第 表 （モード４） 〔発明の効果〕 以上説明したように、本発明の逐次比較型Ａ／Ｄ変換装
置は、逐次比較タイミング制御回路を設け、逐次比較タ
イミンクを２進データに変換するビット毎に制御するこ
とによ弘Ａ／Ｄ変換時間能で使用する場合、下位ビット
のＡ／Ｄ変換タイミングを削除することができるので、
Ａ／Ｄ変換時間の短縮を図ることができる。
第１図は本発明の概略を示す逐次比較型Ａ／Ｄ変換装置
のブロック図、第２図は本発明の第一の実施例を説明す
るための逐次比較型Ａ／Ｄ変換装置に内蔵されるタイミ
ング発生回路とタイミンク制御回路の構成図、第３図乃
至第６図はそれぞれ第１図に示す逐次比較型Ａ／Ｄ変換
装置の動作を説明するためのタイミング図、第７図は本
発明の第二の実施例を説明するための逐次比較型Ａ／Ｄ
変換装置に内蔵されるタイミング発生回路と制御回路の
構成図、第８図は従来の一例を示す逐次比較型Ａ／Ｄ変
換装置のブロック図、第９図（ａ）。 （ｂ）はそれぞれ第８図に示す逐次比較型Ａ／Ｄ変換装
置のタイミング発生回路図、第１０図は第８図に示す逐
次比較型Ａ／Ｄ変換装置の動作を説明するためのタイミ
ング図、第１１図は第８図に示すＤ／Ａ変換器の抵抗ラ
ダーおよび選択デコーダ回路の構成図、第１２図は第８
図に示す逐次比較型Ａ／Ｄ変換装置の動作を説明するた
めの各ビットとＤ／Ａ変換出力との特性図である。 １・・・・・・サンプル・ホールド回路、２・・・・・
・Ｄ／Ａ変換器、３・・・・・・比較器、４・・・・・
・Ｄ／Ａ変換入力レジスタ、５Ａ、５Ｂ・・・・・・ク
ロック分周器、６・・・・・・逐次比較タイミング発生
回路（タイミング発生回路）、７・・・・・・逐次比較
タイミング制御回路（タイミング制御回路）、８・・・
・・・Ａ／Ｄ変換結果格納レジスタ、９・・・・・・選
択デコーダ回路、１０・・・・・・抵抗ラダー １１・
・・・・・クロックソース回路、１２・・・・・・ＮＯ
Ｒ回路、１３・・・・・・シフトレジスタ（ＳＬＩ〜５
ＬＩＯ）、１４・・・・・・タイミング制御レジスタ、
１５・・・・・・エンコーダ回！、１６・・・・・・バ
イナリ−カウンタ、１７・・・・・・ＮＡＮＤ回路、１
８・・・・・・ＮＯＲ回路、１９・・・・・・デコーダ
回路、ＡＮｒＮ・・・・外部アナログ入力端子、ＣＬＫ
・・・・・・外部クロック入力端子、ＡＹオ、・・・・
・・Ｄ／Ａ変換器の基準電源、Ａ Ｖ ｓ ｓ・・・・
・・Ｄ／Ａ変換器の基板電源、ＡＮＣ・・・・・・アナ
ログ出力、Ｓ・・・・・・サンプル・ホールドタイミン
グ信号、ＢＯ〜Ｂ７・・・・・・各ビットのＡ／Ｄ変換
逐次比較タイミング信号、Ｄ・・・・・Ａ／Ｄ変換結果
をレジスタへ格納するタイミング信号、ＳＣＬ・・・・
・・リングカウンタのシフトク四ツク、ａ〜ｄ・・・・
・・選択信号。 代理人 弁理士 内 原 晋 へｃ／）ト望−寸的へ−００ ０コ ０コ Ｏコ Ｏコ ０コ ＣＯＯコ
ａコ（の） 第ｑ図 弼１１区 第１２区
のブロック図、第２図は本発明の第一の実施例を説明す
るための逐次比較型Ａ／Ｄ変換装置に内蔵されるタイミ
ング発生回路とタイミンク制御回路の構成図、第３図乃
至第６図はそれぞれ第１図に示す逐次比較型Ａ／Ｄ変換
装置の動作を説明するためのタイミング図、第７図は本
発明の第二の実施例を説明するための逐次比較型Ａ／Ｄ
変換装置に内蔵されるタイミング発生回路と制御回路の
構成図、第８図は従来の一例を示す逐次比較型Ａ／Ｄ変
換装置のブロック図、第９図（ａ）。 （ｂ）はそれぞれ第８図に示す逐次比較型Ａ／Ｄ変換装
置のタイミング発生回路図、第１０図は第８図に示す逐
次比較型Ａ／Ｄ変換装置の動作を説明するためのタイミ
ング図、第１１図は第８図に示すＤ／Ａ変換器の抵抗ラ
ダーおよび選択デコーダ回路の構成図、第１２図は第８
図に示す逐次比較型Ａ／Ｄ変換装置の動作を説明するた
めの各ビットとＤ／Ａ変換出力との特性図である。 １・・・・・・サンプル・ホールド回路、２・・・・・
・Ｄ／Ａ変換器、３・・・・・・比較器、４・・・・・
・Ｄ／Ａ変換入力レジスタ、５Ａ、５Ｂ・・・・・・ク
ロック分周器、６・・・・・・逐次比較タイミング発生
回路（タイミング発生回路）、７・・・・・・逐次比較
タイミング制御回路（タイミング制御回路）、８・・・
・・・Ａ／Ｄ変換結果格納レジスタ、９・・・・・・選
択デコーダ回路、１０・・・・・・抵抗ラダー １１・
・・・・・クロックソース回路、１２・・・・・・ＮＯ
Ｒ回路、１３・・・・・・シフトレジスタ（ＳＬＩ〜５
ＬＩＯ）、１４・・・・・・タイミング制御レジスタ、
１５・・・・・・エンコーダ回！、１６・・・・・・バ
イナリ−カウンタ、１７・・・・・・ＮＡＮＤ回路、１
８・・・・・・ＮＯＲ回路、１９・・・・・・デコーダ
回路、ＡＮｒＮ・・・・外部アナログ入力端子、ＣＬＫ
・・・・・・外部クロック入力端子、ＡＹオ、・・・・
・・Ｄ／Ａ変換器の基準電源、Ａ Ｖ ｓ ｓ・・・・
・・Ｄ／Ａ変換器の基板電源、ＡＮＣ・・・・・・アナ
ログ出力、Ｓ・・・・・・サンプル・ホールドタイミン
グ信号、ＢＯ〜Ｂ７・・・・・・各ビットのＡ／Ｄ変換
逐次比較タイミング信号、Ｄ・・・・・Ａ／Ｄ変換結果
をレジスタへ格納するタイミング信号、ＳＣＬ・・・・
・・リングカウンタのシフトク四ツク、ａ〜ｄ・・・・
・・選択信号。 代理人 弁理士 内 原 晋 へｃ／）ト望−寸的へ−００ ０コ ０コ Ｏコ Ｏコ ０コ ＣＯＯコ
ａコ（の） 第ｑ図 弼１１区 第１２区
Claims (1)
- 外部から入力されるアナログ値を一時蓄えるサンプル・
ホールド回路と、Ｄ／Ａ変換入力レジスタと、前記Ｄ／
Ａ変換入力レジスタに接続され抵抗ラダーおよびその選
択デコーダ回路を備えたＤ／Ａ変換器と、前記サンプル
・ホールド回路に格納されたアナログ・データおよび前
記Ｄ／Ａ変換入力レジスタに設定された２進のデジタル
・データを前記Ｄ／Ａ変換器に入力して得られたアナロ
グ値を逐次比較方式により比較し且つその結果により前
記Ｄ／Ａ変換入力レジスタを制御する比較器と、前記Ｄ
／Ａ変換入カレジスタへの逐次比較タイミング信号を送
出する逐次比較タイミング発生回路と、前記逐次比較タ
イミング発生回路で発生させる逐次比較タイミング時間
をビット単位に変更する手段とを有することを特徴とす
る逐次比較型Ａ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25063590A JPH04129332A (ja) | 1990-09-20 | 1990-09-20 | 逐次比較型ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25063590A JPH04129332A (ja) | 1990-09-20 | 1990-09-20 | 逐次比較型ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129332A true JPH04129332A (ja) | 1992-04-30 |
Family
ID=17210790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25063590A Pending JPH04129332A (ja) | 1990-09-20 | 1990-09-20 | 逐次比較型ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129332A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134096A (ja) * | 1998-10-27 | 2000-05-12 | Nec Corp | 逐次比較型アナログ／デジタル変換器 |
| CN100454763C (zh) * | 2003-09-25 | 2009-01-21 | 三洋电机株式会社 | 循环型构成的模数转换器 |
| JP2011114577A (ja) * | 2009-11-26 | 2011-06-09 | Asahi Kasei Electronics Co Ltd | 逐次比較型ａ／ｄ変換器 |
| JP2013058843A (ja) * | 2011-09-07 | 2013-03-28 | Denso Corp | 電子制御装置 |
| US11689211B2 (en) | 2019-07-05 | 2023-06-27 | Sanken Electric Co., Ltd. | Analog-to-digital converter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115363A (ja) * | 1974-07-29 | 1976-02-06 | Hitachi Ltd | Anaroguudejitaruhenkanki |
| JPS54122964A (en) * | 1978-03-16 | 1979-09-22 | Pioneer Electronic Corp | Ad converter |
| JPS62133821A (ja) * | 1985-12-05 | 1987-06-17 | Matsushita Electric Ind Co Ltd | アナログ・デジタル変換器 |
-
1990
- 1990-09-20 JP JP25063590A patent/JPH04129332A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115363A (ja) * | 1974-07-29 | 1976-02-06 | Hitachi Ltd | Anaroguudejitaruhenkanki |
| JPS54122964A (en) * | 1978-03-16 | 1979-09-22 | Pioneer Electronic Corp | Ad converter |
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| CN100454763C (zh) * | 2003-09-25 | 2009-01-21 | 三洋电机株式会社 | 循环型构成的模数转换器 |
| JP2011114577A (ja) * | 2009-11-26 | 2011-06-09 | Asahi Kasei Electronics Co Ltd | 逐次比較型ａ／ｄ変換器 |
| JP2013058843A (ja) * | 2011-09-07 | 2013-03-28 | Denso Corp | 電子制御装置 |
| US11689211B2 (en) | 2019-07-05 | 2023-06-27 | Sanken Electric Co., Ltd. | Analog-to-digital converter |
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