JP2856355B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2856355B2 JP2856355B2 JP62151617A JP15161787A JP2856355B2 JP 2856355 B2 JP2856355 B2 JP 2856355B2 JP 62151617 A JP62151617 A JP 62151617A JP 15161787 A JP15161787 A JP 15161787A JP 2856355 B2 JP2856355 B2 JP 2856355B2
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Description
【発明の詳細な説明】
〔概要〕
本発明は半導体集積回路であって、ラッチ回路と該ラ
ッチ回路の入力ラインに並列的に接続されるパワーオン
・リセット回路を設けることにより、誤動作を防止し消
費電力を減少させる。 〔産業上の利用分野〕 本発明は半導体集積回路に関し、コンプリメンタリー
MOS構成の半導体集積回路に関する。 コンプリメンタリーMOS（CMOS）構成の半導体集積回
路は回路状態の反転時に貫通電流が流れるだけで、定常
状態ではほとんど電源電流が流れない。 しかし、CMOS回路では入力端子が開放されてフローテ
ィング状態になると入力レベルが不安定なため回路が誤
動作して反転しこのとき貫通電流が流れる。 従ってCMOS回路では入力端子がフローティング状態と
ならないようにする必要がある。 〔従来の技術〕 第７図（Ａ）〜（Ｄ）は従来のCMOS回路の各例の回路
図を示す。第７図（Ａ），（Ｂ）においてはCMOSのイン
バータ１に入力端子２と電源VDDとの間にプルアップ抵
抗3a,3bを設けている。プルアップ抵抗3bはMOS抵抗で構
成されている。このプルアップ抵抗3a,3bによって、入
力端子２は開放時にもＨレベルとされ、インバータ１の
誤動作を防止している。 また、第７図（Ｃ），（Ｄ）においては、入力端子と
電源VSS（グランド）との間プルダウン抵抗3c,3dが設け
られており、これによって入力端子２は開放時にもＬレ
ベルとされ、インバータ１の誤動作を防止している。 〔発明が解決しようとする問題点〕 ここで、入力端子２は第８図（Ａ）に示す信号が入来
したとき、プルアップ抵抗3aを有しないインバータ１に
おいては第８図（Ｂ）に示す如く反転時にのみ貫通電流
が流れるだけである。 しかし、第７図（Ａ）の如くプルアップ抵抗3aがある
と、第８図（Ｃ）に示す如く入力信号のＬレベル時に定
常的に電源電流が流れ消費電流が大である。また、入力
端子２がＬレベルからハイインピーダンス状態になると
入力端子２はプルアップ抵抗3aで充電されて所定時間後
にＨレベルとなり、インバータ１の出力は反転してしま
う。また、上記充電時には入力端子２のレベル上昇に時
間がかかり、この期間に誤動作が生じやすい。 更に、第７図（Ｅ）に示す如き回路においては、プル
アップ抵抗3bがあるために入力端子２にＬレベルを供給
した場合のCMOSのインバータ1,4のみの電源電流（スタ
ティック電流）を測定することができない。またインバ
ータ1,4夫々の出力端子A,5夫々とグランドとの間のリー
ク電流を測定することができない等の問題点があった。 〔問題点を解決するための手段〕 本発明の半導体集積回路は、CMOS構成のインバータ
と、 前記インバータの入力に接続される配線と、 前記配線に並列的に接続されてそのレベルを保持する
コンプリメンタリーMOS構成のラッチ回路と、 前記ラッチ回路にパワーオン・リセット信号を入力す
ることにより前記ラッチ回路の初期設定を行うパワーオ
ン・リセット回路とを有することを特徴とする。 〔作用〕 本発明において、ラッチ回路により入力信号が保持さ
れるのでラッチ回路後段の回路への入力信号の論理の状
態を安定させることができるので、ラッチ回路後段の回
路の誤動作を防止できる。また、ラッチ回路にはパワー
オンリセットがかけられるため、電源投入時のチップ全
体の論理状態を常に同一の状態にすることができるよう
にできるため、電源投入時のラッチ回路の出力が不定状
態となることを防止することができる。また、ラッチ回
路はCMOS構成であるので、消費電流が少なくて済み、ま
た、パワーオンリセット信号によりラッチ回路を対称な
回路構成とできるので、設定やウェハプロセスが簡単に
なる。 〔実施例〕 第１図乃至第４図夫々は本発明の半導体集積回路の各
実施例の回路構成図を示す。 第１図において、10は半導体集積回路の外部入力端子
である。この入力端子10にはＰチャンネルMOS（PMOS）
トランジスタ11a及びＮチャンネルMOS（NMOS）トランジ
スタ11bよりなるCMOSのインバータ11が接続されてお
り、インバータ11は出力端子12を介して半導体集積回路
の内部回路に接続されている。 また、外部入力端子10にはラッチ回路13Aが接続され
ている。ラッチ回路13Aは互いの入力端子と出力端子と
が接続されたインバータ14,15及びNMOSトランジスタ16
とより構成されており、インバータ14の入力端子は外部
入力端子10に接続され、インバータ14の出力端子はNMOS
トランジスタ16のドレインに接続され、NMOSトランジス
タ16のソースは接地され、ゲートはパワーオン・リセッ
ト回路17の端子に接続されている。 パワーオン・リセット回路17は例えば第５図に示す構
成である。第５図において、PMOSトランジスタ18は電源
VDDが第６図（Ａ）に示す如く立上がると導通して、コ
ンデンサ19を充電する。PMOSトランジスタ18とコンデン
サ19との接続点の電圧はこれらの時定数によって第６図
（Ｂ）に示す如く徐々に立上がる。この接続点にはシュ
ミットバッファ回路20が接続されており、このシュミッ
トバッファ回路20の出力する第６図（Ｃ）に示す信号が
Ｑ端子より出力される。 また、シュミットバッファ回路20の出力信号はインバ
ータ21に供給され、インバータ21が電源VDDの立上がり
後動作するためにインバータ21で第６図（Ｄ）に示すパ
ルス幅τのパルス信号が生成され、端子より出力され
る。 上記のパワーオン・リセット回路17の端子出力が第
１図のNMOSトランジスタ16のゲートに供給されるため、
ラッチ回路13Aのインバータ15の入力は電源投入後時間
τだけＬレベルとされ、外部入力端子10はＨレベルに保
持される。この後、ラッチ回路13Aは外部入力端子10に
入来する信号レベルを保持してインバータ11に供給す
る。 このようにラッチ回路13Aを設けているために、電源
投入後に外部入力端子10に信号が入来しなくても、この
入力端子10がフローティング状態となることがなくイン
バータ11が誤動作するおそれがない。また、入力端子10
がハイインピーダンス状態に変化しても、ラッチ回路13
Aによって入力端子10のレベルは直前のレベルが保持さ
れる。更にラッチ回路13AはCMOS構造の回路であるため
従来のプルアップ抵抗，プルダウン抵抗を設けたものの
ように電源電流が定常的に流れることがなく、消費電流
が小であり、スタティック電流及びリーク電流の測定が
可能である。 第２図において、ラッチ回路13Bはインバータ14,15と
PMOSトランジスタ30で構成されている。PMOSトランジス
タ30のソースは電源VDDに接続され、ゲートはパワーオ
ン・リセット回路17のＱ端子に接続されている。この場
合には、電源投入後パワーオン・リセット回路17のＱ端
子が時間τだけＬレベルであるため、この間にラッチ回
路13Bは外部入力端子10をＬレベルに保持する。 第３図において、ラッチ回路13Cはインバータ15とナ
ンド回路31とで構成されている。外部入力端子10にはイ
ンバータ15の出力端子及びナンド回路31の一方の入力端
子が接続され、ナンド回路31の他方の入力端子はパワー
オン・リセット回路17のＱ端子に接続されており、ナン
ド回路31の出力端子はインバータ15の入力端子に接続さ
れている。 ナンド回路31は電源投入後パワーオン・リセット回路
17のＱ端子がＬレベルのときＨレベル出力となり、ラッ
チ回路13Cは入力端子10をＬレベルに保持する。Ｑ端子
出力がＨレベルとなった後はナンド回路31は外部入力端
子10のレベルを反転してインバータ15に供給する。 第４図において、ラッチ回路13Dはインバータ14とノ
ア回路32とで構成されている。外部入力端子10にはイン
バータ14の入力端子及びノア回路32の出力端子が接続さ
れ、ノア回路32の一方の入力端子はパワーオン・リセッ
ト回路17の端子に接続されており、ノア回路32の他方
の入力端子はインバータ14の出力端子に接続されてい
る。 ノア回路32は電源投入後パワーオン・リセット回路17
の端子出力がＨレベルのときＬレベル出力となり、ラ
ッチ回路13Dは入力端子10をＬレベルに保持する。端
子出力がＬレベルとなった後はノア回路32はインバータ
14の出力レベルを反転して外部入力端子10に供給する。 上記の第２図乃至第４図の実施例において外部入力端
子10がフローティング状態となることがなく、消費電流
が少なく、誤動作のおそれがなく、かつスタティック電
流及びリーク電流の測定を行なうことができることは第
１図の回路とまったく同じである。 なお、ラッチ回路13A〜13Dは半導体集積回路の内部バ
ス又は外部出力端子に接続しても良く、上記実施例に限
定されない。 〔発明の効果〕 上述の如く、本発明の半導体集積回路によれば、消費
電流が少なくて済み、誤動作のおそれがなく、かつ、ス
タティック電流及びリーク電流の測定を行なうことがで
き、実用上きわめて有用である。
ッチ回路の入力ラインに並列的に接続されるパワーオン
・リセット回路を設けることにより、誤動作を防止し消
費電力を減少させる。 〔産業上の利用分野〕 本発明は半導体集積回路に関し、コンプリメンタリー
MOS構成の半導体集積回路に関する。 コンプリメンタリーMOS（CMOS）構成の半導体集積回
路は回路状態の反転時に貫通電流が流れるだけで、定常
状態ではほとんど電源電流が流れない。 しかし、CMOS回路では入力端子が開放されてフローテ
ィング状態になると入力レベルが不安定なため回路が誤
動作して反転しこのとき貫通電流が流れる。 従ってCMOS回路では入力端子がフローティング状態と
ならないようにする必要がある。 〔従来の技術〕 第７図（Ａ）〜（Ｄ）は従来のCMOS回路の各例の回路
図を示す。第７図（Ａ），（Ｂ）においてはCMOSのイン
バータ１に入力端子２と電源VDDとの間にプルアップ抵
抗3a,3bを設けている。プルアップ抵抗3bはMOS抵抗で構
成されている。このプルアップ抵抗3a,3bによって、入
力端子２は開放時にもＨレベルとされ、インバータ１の
誤動作を防止している。 また、第７図（Ｃ），（Ｄ）においては、入力端子と
電源VSS（グランド）との間プルダウン抵抗3c,3dが設け
られており、これによって入力端子２は開放時にもＬレ
ベルとされ、インバータ１の誤動作を防止している。 〔発明が解決しようとする問題点〕 ここで、入力端子２は第８図（Ａ）に示す信号が入来
したとき、プルアップ抵抗3aを有しないインバータ１に
おいては第８図（Ｂ）に示す如く反転時にのみ貫通電流
が流れるだけである。 しかし、第７図（Ａ）の如くプルアップ抵抗3aがある
と、第８図（Ｃ）に示す如く入力信号のＬレベル時に定
常的に電源電流が流れ消費電流が大である。また、入力
端子２がＬレベルからハイインピーダンス状態になると
入力端子２はプルアップ抵抗3aで充電されて所定時間後
にＨレベルとなり、インバータ１の出力は反転してしま
う。また、上記充電時には入力端子２のレベル上昇に時
間がかかり、この期間に誤動作が生じやすい。 更に、第７図（Ｅ）に示す如き回路においては、プル
アップ抵抗3bがあるために入力端子２にＬレベルを供給
した場合のCMOSのインバータ1,4のみの電源電流（スタ
ティック電流）を測定することができない。またインバ
ータ1,4夫々の出力端子A,5夫々とグランドとの間のリー
ク電流を測定することができない等の問題点があった。 〔問題点を解決するための手段〕 本発明の半導体集積回路は、CMOS構成のインバータ
と、 前記インバータの入力に接続される配線と、 前記配線に並列的に接続されてそのレベルを保持する
コンプリメンタリーMOS構成のラッチ回路と、 前記ラッチ回路にパワーオン・リセット信号を入力す
ることにより前記ラッチ回路の初期設定を行うパワーオ
ン・リセット回路とを有することを特徴とする。 〔作用〕 本発明において、ラッチ回路により入力信号が保持さ
れるのでラッチ回路後段の回路への入力信号の論理の状
態を安定させることができるので、ラッチ回路後段の回
路の誤動作を防止できる。また、ラッチ回路にはパワー
オンリセットがかけられるため、電源投入時のチップ全
体の論理状態を常に同一の状態にすることができるよう
にできるため、電源投入時のラッチ回路の出力が不定状
態となることを防止することができる。また、ラッチ回
路はCMOS構成であるので、消費電流が少なくて済み、ま
た、パワーオンリセット信号によりラッチ回路を対称な
回路構成とできるので、設定やウェハプロセスが簡単に
なる。 〔実施例〕 第１図乃至第４図夫々は本発明の半導体集積回路の各
実施例の回路構成図を示す。 第１図において、10は半導体集積回路の外部入力端子
である。この入力端子10にはＰチャンネルMOS（PMOS）
トランジスタ11a及びＮチャンネルMOS（NMOS）トランジ
スタ11bよりなるCMOSのインバータ11が接続されてお
り、インバータ11は出力端子12を介して半導体集積回路
の内部回路に接続されている。 また、外部入力端子10にはラッチ回路13Aが接続され
ている。ラッチ回路13Aは互いの入力端子と出力端子と
が接続されたインバータ14,15及びNMOSトランジスタ16
とより構成されており、インバータ14の入力端子は外部
入力端子10に接続され、インバータ14の出力端子はNMOS
トランジスタ16のドレインに接続され、NMOSトランジス
タ16のソースは接地され、ゲートはパワーオン・リセッ
ト回路17の端子に接続されている。 パワーオン・リセット回路17は例えば第５図に示す構
成である。第５図において、PMOSトランジスタ18は電源
VDDが第６図（Ａ）に示す如く立上がると導通して、コ
ンデンサ19を充電する。PMOSトランジスタ18とコンデン
サ19との接続点の電圧はこれらの時定数によって第６図
（Ｂ）に示す如く徐々に立上がる。この接続点にはシュ
ミットバッファ回路20が接続されており、このシュミッ
トバッファ回路20の出力する第６図（Ｃ）に示す信号が
Ｑ端子より出力される。 また、シュミットバッファ回路20の出力信号はインバ
ータ21に供給され、インバータ21が電源VDDの立上がり
後動作するためにインバータ21で第６図（Ｄ）に示すパ
ルス幅τのパルス信号が生成され、端子より出力され
る。 上記のパワーオン・リセット回路17の端子出力が第
１図のNMOSトランジスタ16のゲートに供給されるため、
ラッチ回路13Aのインバータ15の入力は電源投入後時間
τだけＬレベルとされ、外部入力端子10はＨレベルに保
持される。この後、ラッチ回路13Aは外部入力端子10に
入来する信号レベルを保持してインバータ11に供給す
る。 このようにラッチ回路13Aを設けているために、電源
投入後に外部入力端子10に信号が入来しなくても、この
入力端子10がフローティング状態となることがなくイン
バータ11が誤動作するおそれがない。また、入力端子10
がハイインピーダンス状態に変化しても、ラッチ回路13
Aによって入力端子10のレベルは直前のレベルが保持さ
れる。更にラッチ回路13AはCMOS構造の回路であるため
従来のプルアップ抵抗，プルダウン抵抗を設けたものの
ように電源電流が定常的に流れることがなく、消費電流
が小であり、スタティック電流及びリーク電流の測定が
可能である。 第２図において、ラッチ回路13Bはインバータ14,15と
PMOSトランジスタ30で構成されている。PMOSトランジス
タ30のソースは電源VDDに接続され、ゲートはパワーオ
ン・リセット回路17のＱ端子に接続されている。この場
合には、電源投入後パワーオン・リセット回路17のＱ端
子が時間τだけＬレベルであるため、この間にラッチ回
路13Bは外部入力端子10をＬレベルに保持する。 第３図において、ラッチ回路13Cはインバータ15とナ
ンド回路31とで構成されている。外部入力端子10にはイ
ンバータ15の出力端子及びナンド回路31の一方の入力端
子が接続され、ナンド回路31の他方の入力端子はパワー
オン・リセット回路17のＱ端子に接続されており、ナン
ド回路31の出力端子はインバータ15の入力端子に接続さ
れている。 ナンド回路31は電源投入後パワーオン・リセット回路
17のＱ端子がＬレベルのときＨレベル出力となり、ラッ
チ回路13Cは入力端子10をＬレベルに保持する。Ｑ端子
出力がＨレベルとなった後はナンド回路31は外部入力端
子10のレベルを反転してインバータ15に供給する。 第４図において、ラッチ回路13Dはインバータ14とノ
ア回路32とで構成されている。外部入力端子10にはイン
バータ14の入力端子及びノア回路32の出力端子が接続さ
れ、ノア回路32の一方の入力端子はパワーオン・リセッ
ト回路17の端子に接続されており、ノア回路32の他方
の入力端子はインバータ14の出力端子に接続されてい
る。 ノア回路32は電源投入後パワーオン・リセット回路17
の端子出力がＨレベルのときＬレベル出力となり、ラ
ッチ回路13Dは入力端子10をＬレベルに保持する。端
子出力がＬレベルとなった後はノア回路32はインバータ
14の出力レベルを反転して外部入力端子10に供給する。 上記の第２図乃至第４図の実施例において外部入力端
子10がフローティング状態となることがなく、消費電流
が少なく、誤動作のおそれがなく、かつスタティック電
流及びリーク電流の測定を行なうことができることは第
１図の回路とまったく同じである。 なお、ラッチ回路13A〜13Dは半導体集積回路の内部バ
ス又は外部出力端子に接続しても良く、上記実施例に限
定されない。 〔発明の効果〕 上述の如く、本発明の半導体集積回路によれば、消費
電流が少なくて済み、誤動作のおそれがなく、かつ、ス
タティック電流及びリーク電流の測定を行なうことがで
き、実用上きわめて有用である。
【図面の簡単な説明】
第１図乃至第４図は本発明回路の各実施例の回路構成
図、 第５図はパワーオン・リセット回路の一実施例の回路
図、 第６図はパワーオン・リセット回路の信号タイムチャー
ト、 第７図は従来回路の各例の回路図、 第８図は従来回路の電源電流を説明するための図であ
る。 図面中、 10は外部入力端子、 11,14,15,21はインバータ、 13A〜13Dはラッチ回路、 16,18,30はトランジスタ、 17はパワーオン・リセット回路、 20はシュミットバッファ回路、 31はナンド回路、 32はノア回路である。
図、 第５図はパワーオン・リセット回路の一実施例の回路
図、 第６図はパワーオン・リセット回路の信号タイムチャー
ト、 第７図は従来回路の各例の回路図、 第８図は従来回路の電源電流を説明するための図であ
る。 図面中、 10は外部入力端子、 11,14,15,21はインバータ、 13A〜13Dはラッチ回路、 16,18,30はトランジスタ、 17はパワーオン・リセット回路、 20はシュミットバッファ回路、 31はナンド回路、 32はノア回路である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 石黒 正人
川崎市中原区上小田中1015番地 富士通
株式会社内
(72)発明者 酒井 康志
春日井市高蔵寺町２丁目1844番２ 富士
通ヴィエルエスアイ株式会社内
(72)発明者 井上 克哉
宮城県柴田郡村田町大字村田字西ケ丘１
番地の１ 株式会社富士通宮城エレクト
ロニクス内
(56)参考文献 特開 昭53−149755（ＪＰ，Ａ)
特開 昭55−31374（ＪＰ，Ａ)
特開 昭56−77991（ＪＰ，Ａ)
特開 昭50−28742（ＪＰ，Ａ)
特開 昭58−177599（ＪＰ，Ａ)
特開 昭59−188227（ＪＰ，Ａ)
特開 昭62−95019（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．CMOS構成のインバータと、 前記インバータの入力に接続される配線と、 前記配線に並列的に接続されてそのレベルを保持するコ
ンプリメンタリーMOS構成のラッチ回路と、 前記ラッチ回路にパワーオン・リセット信号を入力する
ことにより前記ラッチ回路の初期設定を行うパワーオン
・リセット回路とを有することを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151617A JP2856355B2 (ja) | 1987-06-18 | 1987-06-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151617A JP2856355B2 (ja) | 1987-06-18 | 1987-06-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63314914A JPS63314914A (ja) | 1988-12-22 |
| JP2856355B2 true JP2856355B2 (ja) | 1999-02-10 |
Family
ID=15522455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62151617A Expired - Fee Related JP2856355B2 (ja) | 1987-06-18 | 1987-06-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856355B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04106784A (ja) * | 1990-08-28 | 1992-04-08 | Fujitsu Ltd | 半導体集積回路 |
| JP2798510B2 (ja) * | 1991-01-16 | 1998-09-17 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| JP2797844B2 (ja) * | 1992-06-17 | 1998-09-17 | 三菱電機株式会社 | 半導体集積回路 |
| JP4095778B2 (ja) | 2001-08-24 | 2008-06-04 | 株式会社東芝 | 半導体装置および電源電圧制御方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028742A (ja) * | 1973-07-13 | 1975-03-24 | ||
| JPS53149755A (en) * | 1977-03-31 | 1978-12-27 | Toshiba Corp | Buffer circuit |
| JPS5923653B2 (ja) * | 1978-08-29 | 1984-06-04 | 富士通株式会社 | インバ−タ回路 |
| JPS5677991A (en) * | 1979-11-28 | 1981-06-26 | Hitachi Ltd | Shift register circuit |
| JPS58177599A (ja) * | 1982-04-12 | 1983-10-18 | Toshiba Corp | 半導体集積回路装置 |
| JPS59188227A (ja) * | 1983-04-11 | 1984-10-25 | Hitachi Ltd | デジタルデ−タ保持回路 |
| JPS6095019A (ja) * | 1983-10-31 | 1985-05-28 | Natl House Ind Co Ltd | 地耐力測定装置 |
-
1987
- 1987-06-18 JP JP62151617A patent/JP2856355B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63314914A (ja) | 1988-12-22 |
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