JP2000295081A - レジスタ回路及びラッチ回路 - Google Patents
レジスタ回路及びラッチ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the primary-secondary type
-
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- H03K3/356104—Bistable circuits using complementary field-effect transistors
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- H03K3/3562—Bistable circuits of the primary-secondary type
- H03K3/35625—Bistable circuits of the primary-secondary type using complementary field-effect transistors
Abstract
(57)【要約】
【課題】 データリリース速度を高速化する。
【解決手段】 レジスタ回路はマスターラッチ回路１と
スレーブラッチ回路２からなる。スレーブラッチ回路２
の入力端子とＰＭＯＳトランジスタＭ１のゲートとの間
には、ＮＭＯＳトランジスタＭ３が設けられ、入力端子
とＮＭＯＳトランジスタＭ２のゲートとの間には、ＰＭ
ＯＳトランジスタＭ４が設けられている。トランスファ
回路を構成するＮＭＯＳトランジスタＭ３でＰＭＯＳト
ランジスタＭ１を駆動し、ＰＭＯＳトランジスタＭ４で
ＮＭＯＳトランジスタＭ２を駆動する。
スレーブラッチ回路２からなる。スレーブラッチ回路２
の入力端子とＰＭＯＳトランジスタＭ１のゲートとの間
には、ＮＭＯＳトランジスタＭ３が設けられ、入力端子
とＮＭＯＳトランジスタＭ２のゲートとの間には、ＰＭ
ＯＳトランジスタＭ４が設けられている。トランスファ
回路を構成するＮＭＯＳトランジスタＭ３でＰＭＯＳト
ランジスタＭ１を駆動し、ＰＭＯＳトランジスタＭ４で
ＮＭＯＳトランジスタＭ２を駆動する。
Description
【０００１】
【発明の属する技術分野】本発明は、レジスタ回路及び
ラッチ回路に関するものである。
ラッチ回路に関するものである。
【０００２】
【従来の技術】従来のレジスタ回路を図７を用いて説明
する。レジスタ回路は、直列に接続された２つのラッチ
回路からなり、クロック信号ＣＬＫの立ち上がりエッジ
で入力データＩＮを取り込み、出力端子から出力データ
ＯＵＴを出力する。マスターラッチ回路２１は、クロッ
ク信号ＣＬＫが「Ｌ」レベルのとき入力データＩＮをス
ルーで伝達し、スレーブラッチ回路２２は、そのデータ
をラッチし保持する。
する。レジスタ回路は、直列に接続された２つのラッチ
回路からなり、クロック信号ＣＬＫの立ち上がりエッジ
で入力データＩＮを取り込み、出力端子から出力データ
ＯＵＴを出力する。マスターラッチ回路２１は、クロッ
ク信号ＣＬＫが「Ｌ」レベルのとき入力データＩＮをス
ルーで伝達し、スレーブラッチ回路２２は、そのデータ
をラッチし保持する。
【０００３】そして、マスターラッチ回路２１は、クロ
ック信号ＣＬＫが「Ｈ」レベルのとき入力データＩＮを
回路内部から切り離して、内部データをホールド（ラッ
チ）状態にするが、スレーブラッチ回路２２がスルー状
態となるので、マスターラッチ回路２１で保持されたデ
ータがスレーブラッチ回路２２の出力端子（レジスタ回
路の出力端子）に出力されることになる。クロック信号
ＣＬＫは「Ｈ」と「Ｌ」が交互に切り替わるため、レジ
スタ回路の出力端子にはクロック信号ＣＬＫが「Ｌ」か
ら「Ｈ」に切り換わるタイミングに合わせて出力データ
ＯＵＴが出力されることになる。
ック信号ＣＬＫが「Ｈ」レベルのとき入力データＩＮを
回路内部から切り離して、内部データをホールド（ラッ
チ）状態にするが、スレーブラッチ回路２２がスルー状
態となるので、マスターラッチ回路２１で保持されたデ
ータがスレーブラッチ回路２２の出力端子（レジスタ回
路の出力端子）に出力されることになる。クロック信号
ＣＬＫは「Ｈ」と「Ｌ」が交互に切り替わるため、レジ
スタ回路の出力端子にはクロック信号ＣＬＫが「Ｌ」か
ら「Ｈ」に切り換わるタイミングに合わせて出力データ
ＯＵＴが出力されることになる。
【０００４】次に、スレーブ側を例にとりラッチ回路の
構成を詳しく説明する。スレーブラッチ回路２２には、
マスターラッチ回路２１からの出力を入力とする、ＰＭ
ＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２
２を並列接続したトランスファ回路が設けられている。
トランジスタＭ２２，Ｍ２１のゲートには、クロック信
号ＣＬＫ、クロック信号ＣＬＫの論理反転信号がそれぞ
れ入力される。
構成を詳しく説明する。スレーブラッチ回路２２には、
マスターラッチ回路２１からの出力を入力とする、ＰＭ
ＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２
２を並列接続したトランスファ回路が設けられている。
トランジスタＭ２２，Ｍ２１のゲートには、クロック信
号ＣＬＫ、クロック信号ＣＬＫの論理反転信号がそれぞ
れ入力される。
【０００５】このトランスファ回路の出力には、出力駆
動用のインバータＩＮＶ２２が接続され、ＩＮＶ２２の
出力がレジスタ回路の出力となる。レジスタ回路の出力
端子には、ラッチパス用のインバータＩＮＶ２３が接続
され、インバータＩＮＶ２３の出力には、ＰＭＯＳトラ
ンジスタＭ２３及びＮＭＯＳトランジスタＭ２４を並列
接続したトランスファ回路が接続されている。トランジ
スタＭ２３，Ｍ２４のゲートには、クロック信号ＣＬ
Ｋ、クロック信号ＣＬＫの論理反転信号がそれぞれ入力
される。このトランジスタＭ２３，Ｍ２４からなるトラ
ンスファ回路の出力は、インバータＩＮＶ２２の入力に
接続されている。
動用のインバータＩＮＶ２２が接続され、ＩＮＶ２２の
出力がレジスタ回路の出力となる。レジスタ回路の出力
端子には、ラッチパス用のインバータＩＮＶ２３が接続
され、インバータＩＮＶ２３の出力には、ＰＭＯＳトラ
ンジスタＭ２３及びＮＭＯＳトランジスタＭ２４を並列
接続したトランスファ回路が接続されている。トランジ
スタＭ２３，Ｍ２４のゲートには、クロック信号ＣＬ
Ｋ、クロック信号ＣＬＫの論理反転信号がそれぞれ入力
される。このトランジスタＭ２３，Ｍ２４からなるトラ
ンスファ回路の出力は、インバータＩＮＶ２２の入力に
接続されている。
【０００６】このスレーブラッチ回路２２では、クロッ
ク信号ＣＬＫが「Ｈ」レベルのとき、トランジスタＭ２
１，Ｍ２２がオンし、トランジスタＭ２３，Ｍ２４がオ
フするので、マスターラッチ回路２１から入力されたデ
ータがインバータＩＮＶ２２を介して出力端子に出力さ
れる。一方、クロック信号ＣＬＫが「Ｌ」のときは、ト
ランジスタＭ２１，Ｍ２２がオフとなり、トランジスタ
Ｍ２３，Ｍ２４がオンとなるので、この状態に切り換わ
った瞬間に残っていた出力端子のデータがインバータＩ
ＮＶ２３によって反転されてインバータＩＮＶ２２の入
力にフィードバックされる。こうして、２個のインバー
タＩＮＶ２２，ＩＮＶ２３によるフリップフロップが完
成し、データが保持（ラッチ）される。
ク信号ＣＬＫが「Ｈ」レベルのとき、トランジスタＭ２
１，Ｍ２２がオンし、トランジスタＭ２３，Ｍ２４がオ
フするので、マスターラッチ回路２１から入力されたデ
ータがインバータＩＮＶ２２を介して出力端子に出力さ
れる。一方、クロック信号ＣＬＫが「Ｌ」のときは、ト
ランジスタＭ２１，Ｍ２２がオフとなり、トランジスタ
Ｍ２３，Ｍ２４がオンとなるので、この状態に切り換わ
った瞬間に残っていた出力端子のデータがインバータＩ
ＮＶ２３によって反転されてインバータＩＮＶ２２の入
力にフィードバックされる。こうして、２個のインバー
タＩＮＶ２２，ＩＮＶ２３によるフリップフロップが完
成し、データが保持（ラッチ）される。
【０００７】
【発明が解決しようとする課題】通常の集積回路では、
レジスタ回路の次段以降はチップ内部を駆動する回路や
チップからデータを出力する駆動バッファであり、大き
な負荷を伴うことが多い。また、クロック信号ＣＬＫ
は、多数存在するレジスタ回路を制御する信号であり、
ここも大きな負荷となる。したがって、高速動作を実現
するためには、クロック信号ＣＬＫが入力されてから出
力データＯＵＴが確定するまでの遅延時間を改善する必
要があるが、その条件としてＣＬＫ入力容量を小さくす
ることが必要であった。しかし、従来のレジスタ回路で
は、トランジスタＭ２１，Ｍ２２からなるトランスファ
回路とインバータＩＮＶ２２にてその遅延と駆動能力が
決まってしまうため、トランジスタサイズによる最適化
調整によるポイントが最適化の限界であり、データリリ
ース速度を高速化することができないという問題点があ
った。同様に、トランジスタＭ２１，Ｍ２２からなるト
ランスファ回路とインバータＩＮＶ２２とを用いるラッ
チ回路においても、データリリース速度を高速化するこ
とができないという問題点があった。本発明は、上記課
題を解決するためになされたもので、データリリース速
度の高速化が可能なレジスタ回路及びラッチ回路を提供
することを目的とする。
レジスタ回路の次段以降はチップ内部を駆動する回路や
チップからデータを出力する駆動バッファであり、大き
な負荷を伴うことが多い。また、クロック信号ＣＬＫ
は、多数存在するレジスタ回路を制御する信号であり、
ここも大きな負荷となる。したがって、高速動作を実現
するためには、クロック信号ＣＬＫが入力されてから出
力データＯＵＴが確定するまでの遅延時間を改善する必
要があるが、その条件としてＣＬＫ入力容量を小さくす
ることが必要であった。しかし、従来のレジスタ回路で
は、トランジスタＭ２１，Ｍ２２からなるトランスファ
回路とインバータＩＮＶ２２にてその遅延と駆動能力が
決まってしまうため、トランジスタサイズによる最適化
調整によるポイントが最適化の限界であり、データリリ
ース速度を高速化することができないという問題点があ
った。同様に、トランジスタＭ２１，Ｍ２２からなるト
ランスファ回路とインバータＩＮＶ２２とを用いるラッ
チ回路においても、データリリース速度を高速化するこ
とができないという問題点があった。本発明は、上記課
題を解決するためになされたもので、データリリース速
度の高速化が可能なレジスタ回路及びラッチ回路を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明のレジスタ回路
は、マスターラッチ回路（１）とスレーブラッチ回路
（２，２ａ，２ｂ，２ｃ，２ｅ）とを直列に接続するも
のである。スレーブラッチ回路（２）は、第１電位の電
源（ＶＣＣ）とレジスタ回路の出力端子との間に設けら
れた第１のＰＭＯＳトランジスタ（Ｍ１）と、第１電位
より低い第２電位の電源（接地）と出力端子との間に設
けられた第１のＮＭＯＳトランジスタ（Ｍ２）と、マス
ターラッチ回路の出力に接続されたスレーブラッチ回路
の入力端子と第１のＰＭＯＳトランジスタのゲートとの
間に設けられた第２のＮＭＯＳトランジスタ（Ｍ３）
と、入力端子と第１のＮＭＯＳトランジスタのゲートと
の間に設けられた第２のＰＭＯＳトランジスタ（Ｍ４）
とを有している。そして、第２のＮＭＯＳトランジスタ
のゲートにクロック信号（ＣＬＫ）を与え、第２のＰＭ
ＯＳトランジスタのゲートにクロック信号を反転させた
信号を与える。このように、本発明では、トランスファ
回路を構成する第２のＮＭＯＳトランジスタの出力と出
力駆動用の第１のＰＭＯＳトランジスタのゲートを直接
接続し、同トランスファ回路を構成する第２のＰＭＯＳ
トランジスタの出力と出力駆動用の第１のＮＭＯＳトラ
ンジスタのゲートを直接接続し、第２のＮＭＯＳトラン
ジスタで第１のＰＭＯＳトランジスタを駆動し、第２の
ＰＭＯＳトランジスタで第１のＮＭＯＳトランジスタを
駆動する。これにより、高速動作が可能となる。また、
スレーブラッチ回路の１構成例は、スレーブラッチ回路
がラッチ状態となるとき、第１のＰＭＯＳトランジスタ
及び第１のＮＭＯＳトランジスタが共にオフとなるよう
に、これらトランジスタのゲート電位を固定する手段
（Ｍ５，Ｍ６）を有するものである。
は、マスターラッチ回路（１）とスレーブラッチ回路
（２，２ａ，２ｂ，２ｃ，２ｅ）とを直列に接続するも
のである。スレーブラッチ回路（２）は、第１電位の電
源（ＶＣＣ）とレジスタ回路の出力端子との間に設けら
れた第１のＰＭＯＳトランジスタ（Ｍ１）と、第１電位
より低い第２電位の電源（接地）と出力端子との間に設
けられた第１のＮＭＯＳトランジスタ（Ｍ２）と、マス
ターラッチ回路の出力に接続されたスレーブラッチ回路
の入力端子と第１のＰＭＯＳトランジスタのゲートとの
間に設けられた第２のＮＭＯＳトランジスタ（Ｍ３）
と、入力端子と第１のＮＭＯＳトランジスタのゲートと
の間に設けられた第２のＰＭＯＳトランジスタ（Ｍ４）
とを有している。そして、第２のＮＭＯＳトランジスタ
のゲートにクロック信号（ＣＬＫ）を与え、第２のＰＭ
ＯＳトランジスタのゲートにクロック信号を反転させた
信号を与える。このように、本発明では、トランスファ
回路を構成する第２のＮＭＯＳトランジスタの出力と出
力駆動用の第１のＰＭＯＳトランジスタのゲートを直接
接続し、同トランスファ回路を構成する第２のＰＭＯＳ
トランジスタの出力と出力駆動用の第１のＮＭＯＳトラ
ンジスタのゲートを直接接続し、第２のＮＭＯＳトラン
ジスタで第１のＰＭＯＳトランジスタを駆動し、第２の
ＰＭＯＳトランジスタで第１のＮＭＯＳトランジスタを
駆動する。これにより、高速動作が可能となる。また、
スレーブラッチ回路の１構成例は、スレーブラッチ回路
がラッチ状態となるとき、第１のＰＭＯＳトランジスタ
及び第１のＮＭＯＳトランジスタが共にオフとなるよう
に、これらトランジスタのゲート電位を固定する手段
（Ｍ５，Ｍ６）を有するものである。
【０００９】また、スレーブラッチ回路の１構成例は、
第１、第２のＮＭＯＳトランジスタ及び第１、第２のＰ
ＭＯＳトランジスタより小面積のトランジスタからな
る、データホールド用のフリップフロップ（ＩＮＶ２，
ＩＮＶ３）を出力端子に接続したものである。また、ス
レーブラッチ回路の１構成例は、フリップフロップの出
力とレジスタ回路の出力端子との間に、ＰＭＯＳトラン
ジスタ（Ｍ１１）とＮＭＯＳトランジスタ（Ｍ１２）を
並列に接続したトランスファ回路を設け、このＰＭＯＳ
トランジスタのゲートにクロック信号を与え、ＮＭＯＳ
トランジスタのゲートにクロック信号を反転させた信号
を与えるようにしたものである。また、スレーブラッチ
回路の１構成例は、スレーブラッチ回路がスルー状態
で、かつ第１のＰＭＯＳトランジスタ（Ｍ１）がオフの
とき、第１のＰＭＯＳトランジスタのゲート電位を固定
するために、第２のＮＭＯＳトランジスタ（Ｍ３）と並
列に第３のＰＭＯＳトランジスタ（Ｍ７）を設け、この
第３のＰＭＯＳトランジスタのゲートにクロック信号を
反転させた信号を与えるようにしたものである。第３の
ＰＭＯＳトランジスタを設けることにより、オフ状態の
第１のＰＭＯＳトランジスタのゲート電位を第１電位に
固定することができる。また、スレーブラッチ回路の１
構成例は、第３のＰＭＯＳトランジスタのゲートにクロ
ック信号を反転させた信号を与える代わりに、マスター
ラッチ回路の出力データを反転させた信号を与えるよう
にしたものである。これにより、クロック信号の負荷を
増加させることなく、オフ状態の第１のＰＭＯＳトラン
ジスタのゲート電位を第１電位に固定することができ
る。
第１、第２のＮＭＯＳトランジスタ及び第１、第２のＰ
ＭＯＳトランジスタより小面積のトランジスタからな
る、データホールド用のフリップフロップ（ＩＮＶ２，
ＩＮＶ３）を出力端子に接続したものである。また、ス
レーブラッチ回路の１構成例は、フリップフロップの出
力とレジスタ回路の出力端子との間に、ＰＭＯＳトラン
ジスタ（Ｍ１１）とＮＭＯＳトランジスタ（Ｍ１２）を
並列に接続したトランスファ回路を設け、このＰＭＯＳ
トランジスタのゲートにクロック信号を与え、ＮＭＯＳ
トランジスタのゲートにクロック信号を反転させた信号
を与えるようにしたものである。また、スレーブラッチ
回路の１構成例は、スレーブラッチ回路がスルー状態
で、かつ第１のＰＭＯＳトランジスタ（Ｍ１）がオフの
とき、第１のＰＭＯＳトランジスタのゲート電位を固定
するために、第２のＮＭＯＳトランジスタ（Ｍ３）と並
列に第３のＰＭＯＳトランジスタ（Ｍ７）を設け、この
第３のＰＭＯＳトランジスタのゲートにクロック信号を
反転させた信号を与えるようにしたものである。第３の
ＰＭＯＳトランジスタを設けることにより、オフ状態の
第１のＰＭＯＳトランジスタのゲート電位を第１電位に
固定することができる。また、スレーブラッチ回路の１
構成例は、第３のＰＭＯＳトランジスタのゲートにクロ
ック信号を反転させた信号を与える代わりに、マスター
ラッチ回路の出力データを反転させた信号を与えるよう
にしたものである。これにより、クロック信号の負荷を
増加させることなく、オフ状態の第１のＰＭＯＳトラン
ジスタのゲート電位を第１電位に固定することができ
る。
【００１０】また、スレーブラッチ回路の１構成例は、
スレーブラッチ回路がスルー状態で、かつ第１のＮＭＯ
Ｓトランジスタ（Ｍ２）がオフのとき、第１のＮＭＯＳ
トランジスタのゲート電位を固定するために、第２のＰ
ＭＯＳトランジスタ（Ｍ４）と並列に第３のＮＭＯＳト
ランジスタ（Ｍ８）を設け、この第３のＮＭＯＳトラン
ジスタのゲートにクロック信号を与えるようにしたもの
である。第３のＮＭＯＳトランジスタを設けることによ
り、オフ状態の第１のＮＭＯＳトランジスタのゲート電
位を第２電位に固定することができる。また、スレーブ
ラッチ回路の１構成例は、第３のＮＭＯＳトランジスタ
のゲートにクロック信号を与える代わりに、マスターラ
ッチ回路の出力データを反転させた信号を与えるように
したものである。これにより、クロック信号の負荷を増
加させることなく、オフ状態の第１のＮＭＯＳトランジ
スタのゲート電位を第２電位に固定することができる。
また、スレーブラッチ回路の１構成例は、スレーブラッ
チ回路の入力端子と並列にコンデンサ（Ｃ）を設けたも
のである。これにより、第２のＮＭＯＳトランジスタ
（Ｍ３）及び第２のＰＭＯＳトランジスタ（Ｍ４）のソ
ース電位の過渡的な浮き上がり若しくは沈み込みを抑え
ることができる。
スレーブラッチ回路がスルー状態で、かつ第１のＮＭＯ
Ｓトランジスタ（Ｍ２）がオフのとき、第１のＮＭＯＳ
トランジスタのゲート電位を固定するために、第２のＰ
ＭＯＳトランジスタ（Ｍ４）と並列に第３のＮＭＯＳト
ランジスタ（Ｍ８）を設け、この第３のＮＭＯＳトラン
ジスタのゲートにクロック信号を与えるようにしたもの
である。第３のＮＭＯＳトランジスタを設けることによ
り、オフ状態の第１のＮＭＯＳトランジスタのゲート電
位を第２電位に固定することができる。また、スレーブ
ラッチ回路の１構成例は、第３のＮＭＯＳトランジスタ
のゲートにクロック信号を与える代わりに、マスターラ
ッチ回路の出力データを反転させた信号を与えるように
したものである。これにより、クロック信号の負荷を増
加させることなく、オフ状態の第１のＮＭＯＳトランジ
スタのゲート電位を第２電位に固定することができる。
また、スレーブラッチ回路の１構成例は、スレーブラッ
チ回路の入力端子と並列にコンデンサ（Ｃ）を設けたも
のである。これにより、第２のＮＭＯＳトランジスタ
（Ｍ３）及び第２のＰＭＯＳトランジスタ（Ｍ４）のソ
ース電位の過渡的な浮き上がり若しくは沈み込みを抑え
ることができる。
【００１１】また、本発明のラッチ回路は、第１電位の
電源（ＶＣＣ）と出力端子との間に設けられた第１のＰ
ＭＯＳトランジスタ（Ｍ１）と、第１電位より低い第２
電位の電源（接地）と出力端子との間に設けられた第１
のＮＭＯＳトランジスタ（Ｍ２）と、クロック信号の反
転入力端子と第１のＰＭＯＳトランジスタのゲートとの
間に設けられ、並列接続された第２のＮＭＯＳトランジ
スタ（Ｍ３ａ）と第２のＰＭＯＳトランジスタ（Ｍ９
ａ）とからなる第１のトランスファ回路と、クロック信
号の入力端子と第１のＮＭＯＳトランジスタのゲートと
の間に設けられ、並列接続された第３のＮＭＯＳトラン
ジスタ（Ｍ１０ａ）と第３のＰＭＯＳトランジスタ（Ｍ
４ａ）とからなる第２のトランスファ回路と、第１電位
の電源と第１のＰＭＯＳトランジスタのゲートとの間に
設けられた第４のＰＭＯＳトランジスタ（Ｍ５ａ）と、
第２電位の電源と第１のＮＭＯＳトランジスタのゲート
との間に設けられた第４のＮＭＯＳトランジスタ（Ｍ６
ａ）とを有している。そして、第２のＮＭＯＳトランジ
スタ、第２のＰＭＯＳトランジスタ、第４のＰＭＯＳト
ランジスタ及び第４のＮＭＯＳトランジスタの各ゲート
に入力データ（ＩＮ）を与え、第２のＰＭＯＳトランジ
スタ及び第３のＮＭＯＳトランジスタの各ゲートに入力
データを反転させた信号を与えるようにしたものであ
る。また、ラッチ回路の１構成例は、第１、第２、第
３、第４のＮＭＯＳトランジスタ並びに第１、第２、第
３、第４のＰＭＯＳトランジスタより小面積のトランジ
スタからなる、データホールド用のフリップフロップ
（ＩＮＶ２，ＩＮＶ３）を出力端子に接続したものであ
る。
電源（ＶＣＣ）と出力端子との間に設けられた第１のＰ
ＭＯＳトランジスタ（Ｍ１）と、第１電位より低い第２
電位の電源（接地）と出力端子との間に設けられた第１
のＮＭＯＳトランジスタ（Ｍ２）と、クロック信号の反
転入力端子と第１のＰＭＯＳトランジスタのゲートとの
間に設けられ、並列接続された第２のＮＭＯＳトランジ
スタ（Ｍ３ａ）と第２のＰＭＯＳトランジスタ（Ｍ９
ａ）とからなる第１のトランスファ回路と、クロック信
号の入力端子と第１のＮＭＯＳトランジスタのゲートと
の間に設けられ、並列接続された第３のＮＭＯＳトラン
ジスタ（Ｍ１０ａ）と第３のＰＭＯＳトランジスタ（Ｍ
４ａ）とからなる第２のトランスファ回路と、第１電位
の電源と第１のＰＭＯＳトランジスタのゲートとの間に
設けられた第４のＰＭＯＳトランジスタ（Ｍ５ａ）と、
第２電位の電源と第１のＮＭＯＳトランジスタのゲート
との間に設けられた第４のＮＭＯＳトランジスタ（Ｍ６
ａ）とを有している。そして、第２のＮＭＯＳトランジ
スタ、第２のＰＭＯＳトランジスタ、第４のＰＭＯＳト
ランジスタ及び第４のＮＭＯＳトランジスタの各ゲート
に入力データ（ＩＮ）を与え、第２のＰＭＯＳトランジ
スタ及び第３のＮＭＯＳトランジスタの各ゲートに入力
データを反転させた信号を与えるようにしたものであ
る。また、ラッチ回路の１構成例は、第１、第２、第
３、第４のＮＭＯＳトランジスタ並びに第１、第２、第
３、第４のＰＭＯＳトランジスタより小面積のトランジ
スタからなる、データホールド用のフリップフロップ
（ＩＮＶ２，ＩＮＶ３）を出力端子に接続したものであ
る。
【００１２】
【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態となるレジスタ回路
の回路図である。図１のレジスタ回路は、マスターラッ
チ回路１と、スレーブラッチ回路２とから構成される。
の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態となるレジスタ回路
の回路図である。図１のレジスタ回路は、マスターラッ
チ回路１と、スレーブラッチ回路２とから構成される。
【００１３】スレーブラッチ回路２は、クロック信号Ｃ
ＬＫを論理反転させるインバータＩＮＶ１と、ソースに
電源電圧ＶＣＣが与えられ、ドレインがスレーブラッチ
回路２の出力端子に接続されたＰＭＯＳトランジスタＭ
１と、ソースが接地され、ドレインがスレーブラッチ回
路２の出力端子に接続されたＮＭＯＳトランジスタＭ２
と、ゲートにクロック信号ＣＬＫが与えられ、ソースが
スレーブラッチ回路２の入力端子（マスターラッチ回路
１の出力端子）と接続され、ドレインがトランジスタＭ
１のゲートと接続されたＮＭＯＳトランジスタＭ３と、
ゲートにクロック信号ＣＬＫを論理反転させた信号が与
えられ、ソースがスレーブラッチ回路２の入力端子と接
続され、ドレインがトランジスタＭ２のゲートと接続さ
れたＰＭＯＳトランジスタＭ４と、ゲートにクロック信
号ＣＬＫが与えられ、ソースに電源電圧ＶＣＣが与えら
れ、ドレインがトランジスタＭ１のゲート及びトランジ
スタＭ３のドレインと接続されたＰＭＯＳトランジスタ
Ｍ５と、ゲートにクロック信号ＣＬＫを論理反転させた
信号が与えられ、ソースが接地され、ドレインがトラン
ジスタＭ２のゲート及びトランジスタＭ４のドレインと
接続されたＮＭＯＳトランジスタＭ６と、入力がスレー
ブラッチ回路２の出力端子と接続されたインバータＩＮ
Ｖ２と、入力がインバータＩＮＶ２の出力と接続され、
出力がスレーブラッチ回路２の出力端子と接続されたイ
ンバータＩＮＶ３とを有している。
ＬＫを論理反転させるインバータＩＮＶ１と、ソースに
電源電圧ＶＣＣが与えられ、ドレインがスレーブラッチ
回路２の出力端子に接続されたＰＭＯＳトランジスタＭ
１と、ソースが接地され、ドレインがスレーブラッチ回
路２の出力端子に接続されたＮＭＯＳトランジスタＭ２
と、ゲートにクロック信号ＣＬＫが与えられ、ソースが
スレーブラッチ回路２の入力端子（マスターラッチ回路
１の出力端子）と接続され、ドレインがトランジスタＭ
１のゲートと接続されたＮＭＯＳトランジスタＭ３と、
ゲートにクロック信号ＣＬＫを論理反転させた信号が与
えられ、ソースがスレーブラッチ回路２の入力端子と接
続され、ドレインがトランジスタＭ２のゲートと接続さ
れたＰＭＯＳトランジスタＭ４と、ゲートにクロック信
号ＣＬＫが与えられ、ソースに電源電圧ＶＣＣが与えら
れ、ドレインがトランジスタＭ１のゲート及びトランジ
スタＭ３のドレインと接続されたＰＭＯＳトランジスタ
Ｍ５と、ゲートにクロック信号ＣＬＫを論理反転させた
信号が与えられ、ソースが接地され、ドレインがトラン
ジスタＭ２のゲート及びトランジスタＭ４のドレインと
接続されたＮＭＯＳトランジスタＭ６と、入力がスレー
ブラッチ回路２の出力端子と接続されたインバータＩＮ
Ｖ２と、入力がインバータＩＮＶ２の出力と接続され、
出力がスレーブラッチ回路２の出力端子と接続されたイ
ンバータＩＮＶ３とを有している。
【００１４】ＰＭＯＳトランジスタＭ１とＮＭＯＳトラ
ンジスタＭ２は、出力駆動用のインバータを構成してお
り、トランジスタＭ１，Ｍ２の共通ドレインがレジスタ
回路（スレーブラッチ回路２）の出力端子となってい
る。インバータＩＮＶ２，ＩＮＶ３は、データホールド
用のフリップフロップを構成している。このインバータ
ＩＮＶ２，ＩＮＶ３を構成する各トランジスタ（不図
示）のサイズは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ
４，Ｍ５，Ｍ６のサイズよりも十分に小さいサイズとす
る。
ンジスタＭ２は、出力駆動用のインバータを構成してお
り、トランジスタＭ１，Ｍ２の共通ドレインがレジスタ
回路（スレーブラッチ回路２）の出力端子となってい
る。インバータＩＮＶ２，ＩＮＶ３は、データホールド
用のフリップフロップを構成している。このインバータ
ＩＮＶ２，ＩＮＶ３を構成する各トランジスタ（不図
示）のサイズは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ
４，Ｍ５，Ｍ６のサイズよりも十分に小さいサイズとす
る。
【００１５】次に、図１のレジスタ回路の動作を説明す
る。マスターラッチ回路１は、クロック信号ＣＬＫが
「Ｈ」レベルのとき入力データＩＮの値を保持し（ラッ
チ）、クロック信号ＣＬＫが「Ｌ」レベルのとき入力デ
ータＩＮの値を通過させる（スルー）。なお、マスター
ラッチ回路１は、入力データＩＮの値を論理反転して出
力する。そして、スレーブラッチ回路２は、クロック信
号ＣＬＫが「Ｈ」レベルのときマスターラッチ回路１の
出力データの値を通過させ（スルー）、クロック信号Ｃ
ＬＫが「Ｌ」レベルのときマスターラッチ回路１の出力
データの値を保持する（ラッチ）。
る。マスターラッチ回路１は、クロック信号ＣＬＫが
「Ｈ」レベルのとき入力データＩＮの値を保持し（ラッ
チ）、クロック信号ＣＬＫが「Ｌ」レベルのとき入力デ
ータＩＮの値を通過させる（スルー）。なお、マスター
ラッチ回路１は、入力データＩＮの値を論理反転して出
力する。そして、スレーブラッチ回路２は、クロック信
号ＣＬＫが「Ｈ」レベルのときマスターラッチ回路１の
出力データの値を通過させ（スルー）、クロック信号Ｃ
ＬＫが「Ｌ」レベルのときマスターラッチ回路１の出力
データの値を保持する（ラッチ）。
【００１６】クロック信号ＣＬＫが「Ｈ」レベルのと
き、スレーブラッチ回路２では、トランジスタＭ５，Ｍ
６が共にオフとなり、トランジスタＭ３若しくはＭ４の
いずれかがマスターラッチ回路１の出力データに応じて
オンする。
き、スレーブラッチ回路２では、トランジスタＭ５，Ｍ
６が共にオフとなり、トランジスタＭ３若しくはＭ４の
いずれかがマスターラッチ回路１の出力データに応じて
オンする。
【００１７】マスターラッチ回路１の出力データが
「Ｌ」の場合には、ＮＭＯＳトランジスタＭ３がオン、
ＰＭＯＳトランジスタＭ４がオフとなる。これにより、
出力駆動用のＰＭＯＳトランジスタＭ１のゲートが
「Ｌ」となって、トランジスタＭ１がオンし（トランジ
スタＭ２はオフ）、レジスタ回路の出力データＯＵＴが
「Ｈ」レベルとなる。
「Ｌ」の場合には、ＮＭＯＳトランジスタＭ３がオン、
ＰＭＯＳトランジスタＭ４がオフとなる。これにより、
出力駆動用のＰＭＯＳトランジスタＭ１のゲートが
「Ｌ」となって、トランジスタＭ１がオンし（トランジ
スタＭ２はオフ）、レジスタ回路の出力データＯＵＴが
「Ｈ」レベルとなる。
【００１８】一方、マスターラッチ回路１の出力データ
が「Ｈ」の場合には、ＮＭＯＳトランジスタＭ３がオ
フ、ＰＭＯＳトランジスタＭ４がオンとなる。これによ
り、出力駆動用のＮＭＯＳトランジスタＭ２のゲートが
「Ｈ」となって、トランジスタＭ２がオンし（トランジ
スタＭ１はオフ）、レジスタ回路の出力データＯＵＴが
「Ｌ」レベルとなる。
が「Ｈ」の場合には、ＮＭＯＳトランジスタＭ３がオ
フ、ＰＭＯＳトランジスタＭ４がオンとなる。これによ
り、出力駆動用のＮＭＯＳトランジスタＭ２のゲートが
「Ｈ」となって、トランジスタＭ２がオンし（トランジ
スタＭ１はオフ）、レジスタ回路の出力データＯＵＴが
「Ｌ」レベルとなる。
【００１９】なお、インバータＩＮＶ２，ＩＮＶ３で構
成されるフリップフロップは、出力データＯＵＴをホー
ルドするラッチ回路として働くため、出力データＯＵＴ
の反転時にはこのデータ反転を妨げる方向に働くが、イ
ンバータＩＮＶ２，ＩＮＶ３を構成している各トランジ
スタを非常に小さいサイズとしているため、このフリッ
プフロップのデータホールド能力は十分に小さい。した
がって、トランジスタＭ１若しくはＭ２のオンにより、
出力データＯＵＴの値は確定する。
成されるフリップフロップは、出力データＯＵＴをホー
ルドするラッチ回路として働くため、出力データＯＵＴ
の反転時にはこのデータ反転を妨げる方向に働くが、イ
ンバータＩＮＶ２，ＩＮＶ３を構成している各トランジ
スタを非常に小さいサイズとしているため、このフリッ
プフロップのデータホールド能力は十分に小さい。した
がって、トランジスタＭ１若しくはＭ２のオンにより、
出力データＯＵＴの値は確定する。
【００２０】次に、クロック信号ＣＬＫが「Ｌ」レベル
のとき、スレーブラッチ回路２では、トランジスタＭ
３，Ｍ４が共にオフとなり、トランジスタＭ５，Ｍ６が
共にオンとなるので、ＰＭＯＳトランジスタＭ１のゲー
トが「Ｈ」、ＮＭＯＳトランジスタＭ２のゲートが
「Ｌ」となる。これにより、トランジスタＭ１，Ｍ２が
共にオフとなるので、スレーブラッチ回路２の出力端子
がハイインピーダンス状態となる。
のとき、スレーブラッチ回路２では、トランジスタＭ
３，Ｍ４が共にオフとなり、トランジスタＭ５，Ｍ６が
共にオンとなるので、ＰＭＯＳトランジスタＭ１のゲー
トが「Ｈ」、ＮＭＯＳトランジスタＭ２のゲートが
「Ｌ」となる。これにより、トランジスタＭ１，Ｍ２が
共にオフとなるので、スレーブラッチ回路２の出力端子
がハイインピーダンス状態となる。
【００２１】したがって、スレーブラッチ回路２の出力
端子に接続されたデータホールド用のフリップフロップ
（ＩＮＶ２，ＩＮＶ３）がその時点で出力端子に残され
ていたデータを維持する。
端子に接続されたデータホールド用のフリップフロップ
（ＩＮＶ２，ＩＮＶ３）がその時点で出力端子に残され
ていたデータを維持する。
【００２２】クロック信号ＣＬＫが「Ｌ」から「Ｈ」に
変化するエッジをトリガにしてデータを取り込むのがレ
ジスタ回路の目的であり、その際のレジスタからの出力
速度は、クロック信号ＣＬＫが「Ｈ」に変化してから出
力データＯＵＴが出力されるまでの遅延時間で決まる。
変化するエッジをトリガにしてデータを取り込むのがレ
ジスタ回路の目的であり、その際のレジスタからの出力
速度は、クロック信号ＣＬＫが「Ｈ」に変化してから出
力データＯＵＴが出力されるまでの遅延時間で決まる。
【００２３】本実施の形態では、クロック信号ＣＬＫが
「Ｈ」レベルになると、トランジスタＭ３若しくはＭ４
の一方がオンし、その先のトランジスタＭ１若しくはＭ
２がオンする動作となる。これに対して、図７に示す従
来のレジスタ回路では、トランジスタＭ２１とＭ２２で
駆動インバータＩＮＶ２２内のＰＭＯＳトランジスタ及
びＮＭＯＳトランジスタのゲートを駆動し、駆動インバ
ータＩＮＶ２２のスイッチング時間を通してデータが出
力されることになる。
「Ｈ」レベルになると、トランジスタＭ３若しくはＭ４
の一方がオンし、その先のトランジスタＭ１若しくはＭ
２がオンする動作となる。これに対して、図７に示す従
来のレジスタ回路では、トランジスタＭ２１とＭ２２で
駆動インバータＩＮＶ２２内のＰＭＯＳトランジスタ及
びＮＭＯＳトランジスタのゲートを駆動し、駆動インバ
ータＩＮＶ２２のスイッチング時間を通してデータが出
力されることになる。
【００２４】従来のレジスタ回路と比較すると、本実施
の形態では、トランジスタＭ３若しくはＭ４によって駆
動インバータのＰＭＯＳトランジスタＭ１若しくはＮＭ
ＯＳトランジスタＭ２の一方のゲートのみを駆動するだ
けとなる。
の形態では、トランジスタＭ３若しくはＭ４によって駆
動インバータのＰＭＯＳトランジスタＭ１若しくはＮＭ
ＯＳトランジスタＭ２の一方のゲートのみを駆動するだ
けとなる。
【００２５】従来のレジスタ回路では、トランジスタＭ
２１，Ｍ２２の両方でインバータＩＮＶ２２を駆動する
ように見える。しかし、マスターラッチ回路２１の出力
データが「Ｈ」の場合は、ＰＭＯＳトランジスタＭ２１
が駆動能力のほとんどを受け持ち、同出力データが
「Ｌ」の場合は、ＮＭＯＳトランジスタＭ２２が駆動能
力のほとんどを受け持つので、トランジスタＭ２１若し
くはＭ２２の一方がインバータＩＮＶ２２内のＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタを駆動すること
になり、本実施の形態と比べてトランスファ回路での駆
動能力はあまり向上しない。
２１，Ｍ２２の両方でインバータＩＮＶ２２を駆動する
ように見える。しかし、マスターラッチ回路２１の出力
データが「Ｈ」の場合は、ＰＭＯＳトランジスタＭ２１
が駆動能力のほとんどを受け持ち、同出力データが
「Ｌ」の場合は、ＮＭＯＳトランジスタＭ２２が駆動能
力のほとんどを受け持つので、トランジスタＭ２１若し
くはＭ２２の一方がインバータＩＮＶ２２内のＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタを駆動すること
になり、本実施の形態と比べてトランスファ回路での駆
動能力はあまり向上しない。
【００２６】よって、出力駆動用インバータのＰＭＯＳ
トランジスタＭ１若しくはＮＭＯＳトランジスタＭ２の
一方のゲートのみを駆動する本実施の形態のレジスタ回
路によれば、高速動作が可能となる。次に、出力駆動用
インバータのスイッチングについて説明する。図７に示
す従来のレジスタ回路では、インバータＩＮＶ２２内の
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方が
オンするときにもう一方がオンからオフに向かう。この
切り換わりの途中では両方のトランジスタがオンする期
間が存在し、その引っ張り合いで決まる出力反転しきい
値は通常ＶＣＣ／２とされる（ＶＣＣは電源電圧）。
トランジスタＭ１若しくはＮＭＯＳトランジスタＭ２の
一方のゲートのみを駆動する本実施の形態のレジスタ回
路によれば、高速動作が可能となる。次に、出力駆動用
インバータのスイッチングについて説明する。図７に示
す従来のレジスタ回路では、インバータＩＮＶ２２内の
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方が
オンするときにもう一方がオンからオフに向かう。この
切り換わりの途中では両方のトランジスタがオンする期
間が存在し、その引っ張り合いで決まる出力反転しきい
値は通常ＶＣＣ／２とされる（ＶＣＣは電源電圧）。
【００２７】しかし、本実施の形態では、接地電位から
しきい値（０．５Ｖ程度）だけゲート電位が上昇すれば
ＮＭＯＳトランジスタＭ２がオンし、ＶＣＣからしきい
値だけゲート電位が低下すればＰＭＯＳトランジスタＭ
１がオンするので、出力端子に素早くデータを出力する
ことができる。このとき、データホールド用のフリップ
フロップがデータ反転を妨げる方向に働くが、フリップ
フロップのデータホールド能力は十分に小さいので、フ
リップフロップによる遅延時間はほとんど無視できる。
しきい値（０．５Ｖ程度）だけゲート電位が上昇すれば
ＮＭＯＳトランジスタＭ２がオンし、ＶＣＣからしきい
値だけゲート電位が低下すればＰＭＯＳトランジスタＭ
１がオンするので、出力端子に素早くデータを出力する
ことができる。このとき、データホールド用のフリップ
フロップがデータ反転を妨げる方向に働くが、フリップ
フロップのデータホールド能力は十分に小さいので、フ
リップフロップによる遅延時間はほとんど無視できる。
【００２８】以上の２つの効果で、クロック信号入力
（本実施の形態では立ち上がりのエッジ入力）に応じて
出力データＯＵＴが確定する速度、すなわちデータリリ
ース速度は１０〜２０％改善される。同時に、サイズの
大きな出力駆動用インバータのゲート負荷を一方しかド
ライブしない点と、出力駆動用インバータを構成するＰ
ＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の
両方がオンする期間が存在しない点から消費電流の低減
も可能となる。
（本実施の形態では立ち上がりのエッジ入力）に応じて
出力データＯＵＴが確定する速度、すなわちデータリリ
ース速度は１０〜２０％改善される。同時に、サイズの
大きな出力駆動用インバータのゲート負荷を一方しかド
ライブしない点と、出力駆動用インバータを構成するＰ
ＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の
両方がオンする期間が存在しない点から消費電流の低減
も可能となる。
【００２９】また、クロック信号ＣＬＫから見たときの
負荷や回路レイアウト上の面積も従来のレジスタ回路と
差が無いことが分かる（データホールド用フリップフロ
ップのインバータＩＮＶ２，ＩＮＶ３の分だけ素子数は
２個増えるが、面積比率は出力駆動用インバータＭ１，
Ｍ２とその前段のトランスファ回路Ｍ３，Ｍ４が支配的
なので差としては無視できる）。
負荷や回路レイアウト上の面積も従来のレジスタ回路と
差が無いことが分かる（データホールド用フリップフロ
ップのインバータＩＮＶ２，ＩＮＶ３の分だけ素子数は
２個増えるが、面積比率は出力駆動用インバータＭ１，
Ｍ２とその前段のトランスファ回路Ｍ３，Ｍ４が支配的
なので差としては無視できる）。
【００３０】［実施の形態の２］図２は、本発明の第２
の実施の形態となるレジスタ回路の回路図であり、図１
と同一の構成には同一の符号を付してある。本実施の形
態のスレーブラッチ回路２ａは、図１のスレーブラッチ
回路２に対して、ＰＭＯＳトランジスタＭ１のゲートを
駆動するＮＭＯＳトランジスタＭ３に並列接続したＰＭ
ＯＳトランジスタＭ７と、ＮＭＯＳトランジスタＭ２の
ゲートを駆動するＰＭＯＳトランジスタＭ４に並列接続
したＮＭＯＳトランジスタＭ８とを追加している。
の実施の形態となるレジスタ回路の回路図であり、図１
と同一の構成には同一の符号を付してある。本実施の形
態のスレーブラッチ回路２ａは、図１のスレーブラッチ
回路２に対して、ＰＭＯＳトランジスタＭ１のゲートを
駆動するＮＭＯＳトランジスタＭ３に並列接続したＰＭ
ＯＳトランジスタＭ７と、ＮＭＯＳトランジスタＭ２の
ゲートを駆動するＰＭＯＳトランジスタＭ４に並列接続
したＮＭＯＳトランジスタＭ８とを追加している。
【００３１】トランジスタＭ７のソース，ドレインは、
トランジスタＭ３のソース，ドレインと接続され、トラ
ンジスタＭ８のソース，ドレインは、トランジスタＭ４
のソース，ドレインと接続されている。そして、トラン
ジスタＭ７のゲートには、クロック信号ＣＬＫを論理反
転させた信号が与えられ、トランジスタＭ８のゲートに
は、クロック信号ＣＬＫが与えられる。
トランジスタＭ３のソース，ドレインと接続され、トラ
ンジスタＭ８のソース，ドレインは、トランジスタＭ４
のソース，ドレインと接続されている。そして、トラン
ジスタＭ７のゲートには、クロック信号ＣＬＫを論理反
転させた信号が与えられ、トランジスタＭ８のゲートに
は、クロック信号ＣＬＫが与えられる。
【００３２】次に、ＰＭＯＳトランジスタＭ７とＮＭＯ
ＳトランジスタＭ８の働きを説明する。トランジスタＭ
７，Ｍ８は、クロック信号ＣＬＫが「Ｈ」レベルとなっ
て、マスターラッチ回路１の出力データをスレーブラッ
チ回路２ａからスルーで出力しているとき、オフ状態と
なっている出力駆動用のトランジスタＭ１若しくはＭ２
のゲート電位を補正するものである。
ＳトランジスタＭ８の働きを説明する。トランジスタＭ
７，Ｍ８は、クロック信号ＣＬＫが「Ｈ」レベルとなっ
て、マスターラッチ回路１の出力データをスレーブラッ
チ回路２ａからスルーで出力しているとき、オフ状態と
なっている出力駆動用のトランジスタＭ１若しくはＭ２
のゲート電位を補正するものである。
【００３３】前述のように、クロック信号ＣＬＫが
「Ｈ」レベルで、マスターラッチ回路１の出力データが
「Ｌ」の場合には、ＰＭＯＳトランジスタＭ１がオンし
て、レジスタ回路の出力データＯＵＴが「Ｈ」レベルと
なる。このとき、ＮＭＯＳトランジスタＭ８がオンする
ことにより、オフ状態のＮＭＯＳトランジスタＭ２のゲ
ート電位が接地電位に固定される。
「Ｈ」レベルで、マスターラッチ回路１の出力データが
「Ｌ」の場合には、ＰＭＯＳトランジスタＭ１がオンし
て、レジスタ回路の出力データＯＵＴが「Ｈ」レベルと
なる。このとき、ＮＭＯＳトランジスタＭ８がオンする
ことにより、オフ状態のＮＭＯＳトランジスタＭ２のゲ
ート電位が接地電位に固定される。
【００３４】実施の形態の１では、このようなトランジ
スタＭ８が省略されているが、その場合はＰＭＯＳトラ
ンジスタＭ４がオフとなっている範囲で、ＮＭＯＳトラ
ンジスタＭ２のゲート電位がフローティングとなる。そ
の範囲は、接地電位〜ＰＭＯＳトランジスタＭ４のしき
い値電圧まで（０〜約０．５Ｖ）なので、ＮＭＯＳトラ
ンジスタＭ２のしきい値電圧以下であれば問題無い。
スタＭ８が省略されているが、その場合はＰＭＯＳトラ
ンジスタＭ４がオフとなっている範囲で、ＮＭＯＳトラ
ンジスタＭ２のゲート電位がフローティングとなる。そ
の範囲は、接地電位〜ＰＭＯＳトランジスタＭ４のしき
い値電圧まで（０〜約０．５Ｖ）なので、ＮＭＯＳトラ
ンジスタＭ２のしきい値電圧以下であれば問題無い。
【００３５】しかし、ＰＭＯＳトランジスタＭ４のソー
スの電位が電源電圧ＶＣＣより低い動作条件では、しき
い値は絶対値として増加してみえるので、ＮＭＯＳトラ
ンジスタＭ２のゲート電位がしきい値を若干超える可能
性がある。ＮＭＯＳトランジスタＭ２のオフ状態の不確
実性による微小リーク電流が設計上許容できない場合
は、本実施の形態のように、トランジスタＭ８を追加す
ることにより、ＮＭＯＳトランジスタＭ２のオフ状態を
確実にすることができる。
スの電位が電源電圧ＶＣＣより低い動作条件では、しき
い値は絶対値として増加してみえるので、ＮＭＯＳトラ
ンジスタＭ２のゲート電位がしきい値を若干超える可能
性がある。ＮＭＯＳトランジスタＭ２のオフ状態の不確
実性による微小リーク電流が設計上許容できない場合
は、本実施の形態のように、トランジスタＭ８を追加す
ることにより、ＮＭＯＳトランジスタＭ２のオフ状態を
確実にすることができる。
【００３６】一方、ＰＭＯＳトランジスタＭ７について
も同様である。すなわち、クロック信号ＣＬＫが「Ｈ」
レベルで、マスターラッチ回路１の出力データが「Ｈ」
の場合には、ＮＭＯＳトランジスタＭ２がオンして、レ
ジスタ回路の出力データＯＵＴが「Ｌ」レベルとなる。
このとき、ＰＭＯＳトランジスタＭ７がオンすることに
より、オフ状態のＰＭＯＳトランジスタＭ１のゲート電
位がＶＣＣに固定される。
も同様である。すなわち、クロック信号ＣＬＫが「Ｈ」
レベルで、マスターラッチ回路１の出力データが「Ｈ」
の場合には、ＮＭＯＳトランジスタＭ２がオンして、レ
ジスタ回路の出力データＯＵＴが「Ｌ」レベルとなる。
このとき、ＰＭＯＳトランジスタＭ７がオンすることに
より、オフ状態のＰＭＯＳトランジスタＭ１のゲート電
位がＶＣＣに固定される。
【００３７】上記と同様に、ＰＭＯＳトランジスタＭ１
のオフ状態の不確実性による微小リーク電流が設計上許
容できない場合は、本実施の形態のように、トランジス
タＭ７を追加することにより、ＰＭＯＳトランジスタＭ
１のオフ状態を確実にすることができる。
のオフ状態の不確実性による微小リーク電流が設計上許
容できない場合は、本実施の形態のように、トランジス
タＭ７を追加することにより、ＰＭＯＳトランジスタＭ
１のオフ状態を確実にすることができる。
【００３８】なお、トランジスタＭ１，Ｍ２のゲート電
位を固定することが目的なので、トランジスタＭ７，Ｍ
８のサイズは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，
Ｍ５，Ｍ６よりも小さいサイズで十分である。トランジ
スタＭ７，Ｍ８のサイズを小さくすることにより、これ
らを追加したことによる動作速度の低下の影響は微小で
済む。
位を固定することが目的なので、トランジスタＭ７，Ｍ
８のサイズは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，
Ｍ５，Ｍ６よりも小さいサイズで十分である。トランジ
スタＭ７，Ｍ８のサイズを小さくすることにより、これ
らを追加したことによる動作速度の低下の影響は微小で
済む。
【００３９】［実施の形態の３］図３は、本発明の第３
の実施の形態となるレジスタ回路の回路図であり、図１
と同一の構成には同一の符号を付してある。本実施の形
態のスレーブラッチ回路２ｂは、スレーブラッチ回路２
ｂの入力端子（マスターラッチ回路１の出力端子）と並
列に高速化のためのコンデンサＣを設けたものであり、
その他の構成は図１のスレーブラッチ回路２と全く同じ
である。
の実施の形態となるレジスタ回路の回路図であり、図１
と同一の構成には同一の符号を付してある。本実施の形
態のスレーブラッチ回路２ｂは、スレーブラッチ回路２
ｂの入力端子（マスターラッチ回路１の出力端子）と並
列に高速化のためのコンデンサＣを設けたものであり、
その他の構成は図１のスレーブラッチ回路２と全く同じ
である。
【００４０】出力駆動用インバータを構成するＰＭＯＳ
トランジスタＭ１、ＮＭＯＳトランジスタＭ２のゲート
を駆動するためには、クロック信号ＣＬＫをゲート入力
したＮＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタ
Ｍ４をオンさせればよいが、これらをオンさせるときの
速度はトランジスタＭ３，Ｍ４のオン能力がどれくらい
高いかで決まる。
トランジスタＭ１、ＮＭＯＳトランジスタＭ２のゲート
を駆動するためには、クロック信号ＣＬＫをゲート入力
したＮＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタ
Ｍ４をオンさせればよいが、これらをオンさせるときの
速度はトランジスタＭ３，Ｍ４のオン能力がどれくらい
高いかで決まる。
【００４１】例えば、ＮＭＯＳトランジスタＭ３をオン
させようとした場合、その過程で生じる放電電流によ
り、ＮＭＯＳトランジスタＭ３のソースの電位が浮き上
がる。このソース電位の浮き上がりはゲート電圧が低下
することを意味するので、このソース電位の浮き上がり
をできるだけ抑えることが高速化に効果がある。
させようとした場合、その過程で生じる放電電流によ
り、ＮＭＯＳトランジスタＭ３のソースの電位が浮き上
がる。このソース電位の浮き上がりはゲート電圧が低下
することを意味するので、このソース電位の浮き上がり
をできるだけ抑えることが高速化に効果がある。
【００４２】同様に、ＰＭＯＳトランジスタＭ４をオン
させようとした場合、ＰＭＯＳトランジスタＭ４のソー
スの電位が沈み込むので、このソース電位の沈み込みを
できるだけ抑えることが高速化に効果がある。
させようとした場合、ＰＭＯＳトランジスタＭ４のソー
スの電位が沈み込むので、このソース電位の沈み込みを
できるだけ抑えることが高速化に効果がある。
【００４３】そこで、本実施の形態では、トランジスタ
Ｍ３，Ｍ４のソース電位の過渡的な浮き上がり若しくは
沈み込みを抑えるために、スレーブラッチ回路２ｂの入
力端子（マスターラッチ回路１の出力端子）と並列にコ
ンデンサＣを接続し、ここから充放電の電荷を供給する
ようにしている。こうして、データリリース速度を、実
施の形態の１よりも高速化することができる。
Ｍ３，Ｍ４のソース電位の過渡的な浮き上がり若しくは
沈み込みを抑えるために、スレーブラッチ回路２ｂの入
力端子（マスターラッチ回路１の出力端子）と並列にコ
ンデンサＣを接続し、ここから充放電の電荷を供給する
ようにしている。こうして、データリリース速度を、実
施の形態の１よりも高速化することができる。
【００４４】［実施の形態の４］図４は、本発明の第４
の実施の形態となるレジスタ回路の回路図であり、図１
と同一の構成には同一の符号を付してある。本実施の形
態のスレーブラッチ回路２ｃは、図１のスレーブラッチ
回路２に対して、ＰＭＯＳトランジスタＭ１のゲートを
駆動するＮＭＯＳトランジスタＭ３に並列接続したＰＭ
ＯＳトランジスタＭ９と、ＮＭＯＳトランジスタＭ２の
ゲートを駆動するＰＭＯＳトランジスタＭ４に並列接続
したＮＭＯＳトランジスタＭ１０と、マスターラッチ回
路１の出力データを論理反転させるインバータＩＮＶ４
とを追加している。
の実施の形態となるレジスタ回路の回路図であり、図１
と同一の構成には同一の符号を付してある。本実施の形
態のスレーブラッチ回路２ｃは、図１のスレーブラッチ
回路２に対して、ＰＭＯＳトランジスタＭ１のゲートを
駆動するＮＭＯＳトランジスタＭ３に並列接続したＰＭ
ＯＳトランジスタＭ９と、ＮＭＯＳトランジスタＭ２の
ゲートを駆動するＰＭＯＳトランジスタＭ４に並列接続
したＮＭＯＳトランジスタＭ１０と、マスターラッチ回
路１の出力データを論理反転させるインバータＩＮＶ４
とを追加している。
【００４５】トランジスタＭ９のソース，ドレインは、
トランジスタＭ３のソース，ドレインと接続され、トラ
ンジスタＭ１０のソース，ドレインは、トランジスタＭ
４のソース，ドレインと接続されている。そして、トラ
ンジスタＭ９，Ｍ１０のゲートは、インバータＩＮＶ４
の出力と接続されている。
トランジスタＭ３のソース，ドレインと接続され、トラ
ンジスタＭ１０のソース，ドレインは、トランジスタＭ
４のソース，ドレインと接続されている。そして、トラ
ンジスタＭ９，Ｍ１０のゲートは、インバータＩＮＶ４
の出力と接続されている。
【００４６】実施の形態の２では、マスターラッチ回路
１の出力データをスレーブラッチ回路からスルーで出力
しているときに、オフ状態となっている出力駆動用のト
ランジスタＭ１若しくはＭ２のゲート電位を補正した
が、本実施の形態のトランジスタＭ９，Ｍ１０及びＩＮ
Ｖ４は、実施の形態の２と同様の効果を得ることを目的
としている。
１の出力データをスレーブラッチ回路からスルーで出力
しているときに、オフ状態となっている出力駆動用のト
ランジスタＭ１若しくはＭ２のゲート電位を補正した
が、本実施の形態のトランジスタＭ９，Ｍ１０及びＩＮ
Ｖ４は、実施の形態の２と同様の効果を得ることを目的
としている。
【００４７】前述のように、クロック信号ＣＬＫが
「Ｈ」レベルで、マスターラッチ回路１の出力データが
「Ｌ」の場合には、ＰＭＯＳトランジスタＭ１がオンし
て、レジスタ回路の出力データＯＵＴが「Ｈ」レベルと
なる。このとき、インバータＩＮＶ４の出力が「Ｈ」レ
ベルとなるので、ＮＭＯＳトランジスタＭ１０がオンし
て、オフ状態のＮＭＯＳトランジスタＭ２のゲート電位
が接地電位に固定される。
「Ｈ」レベルで、マスターラッチ回路１の出力データが
「Ｌ」の場合には、ＰＭＯＳトランジスタＭ１がオンし
て、レジスタ回路の出力データＯＵＴが「Ｈ」レベルと
なる。このとき、インバータＩＮＶ４の出力が「Ｈ」レ
ベルとなるので、ＮＭＯＳトランジスタＭ１０がオンし
て、オフ状態のＮＭＯＳトランジスタＭ２のゲート電位
が接地電位に固定される。
【００４８】一方、クロック信号ＣＬＫが「Ｈ」レベル
で、マスターラッチ回路１の出力データが「Ｈ」の場合
には、ＮＭＯＳトランジスタＭ２がオンして、レジスタ
回路の出力データＯＵＴが「Ｌ」レベルとなる。このと
き、インバータＩＮＶ４の出力が「Ｌ」レベルとなるの
で、ＰＭＯＳトランジスタＭ９がオンして、オフ状態の
ＰＭＯＳトランジスタＭ１のゲート電位がＶＣＣに固定
される。
で、マスターラッチ回路１の出力データが「Ｈ」の場合
には、ＮＭＯＳトランジスタＭ２がオンして、レジスタ
回路の出力データＯＵＴが「Ｌ」レベルとなる。このと
き、インバータＩＮＶ４の出力が「Ｌ」レベルとなるの
で、ＰＭＯＳトランジスタＭ９がオンして、オフ状態の
ＰＭＯＳトランジスタＭ１のゲート電位がＶＣＣに固定
される。
【００４９】実施の形態の２では、クロック信号ＣＬＫ
でゲートが駆動されるトランジスタＭ７，Ｍ８を追加し
たことにより、実施の形態の１に比べてクロック信号Ｃ
ＬＫの負荷が増加している。これに対して、本実施の形
態では、トランジスタＭ９，Ｍ１０をクロック信号ＣＬ
Ｋで駆動しないので、クロック信号ＣＬＫの負荷が増加
しない。したがって、トランジスタＭ９，Ｍ１０を追加
しても、データリリース速度には影響を与えない。
でゲートが駆動されるトランジスタＭ７，Ｍ８を追加し
たことにより、実施の形態の１に比べてクロック信号Ｃ
ＬＫの負荷が増加している。これに対して、本実施の形
態では、トランジスタＭ９，Ｍ１０をクロック信号ＣＬ
Ｋで駆動しないので、クロック信号ＣＬＫの負荷が増加
しない。したがって、トランジスタＭ９，Ｍ１０を追加
しても、データリリース速度には影響を与えない。
【００５０】ただし、実施の形態の２と比較してインバ
ータＩＮＶ４の追加が必要となる。素子数と速度とを考
慮して、実施の形態の２と本実施の形態のどちらを選択
するのが良いかは設計者が判断できる。
ータＩＮＶ４の追加が必要となる。素子数と速度とを考
慮して、実施の形態の２と本実施の形態のどちらを選択
するのが良いかは設計者が判断できる。
【００５１】［実施の形態の５］図５は、本発明の第５
の実施の形態となるラッチ回路の回路図であり、図１と
同一の構成には同一の符号を付してある。本実施の形態
は、ラッチ回路単体で使用する場合に高速データリリー
スを可能にする例を示すものである。
の実施の形態となるラッチ回路の回路図であり、図１と
同一の構成には同一の符号を付してある。本実施の形態
は、ラッチ回路単体で使用する場合に高速データリリー
スを可能にする例を示すものである。
【００５２】図５のラッチ回路２ｄは、出力駆動用のＰ
ＭＯＳトランジスタＭ１と、出力駆動用のＮＭＯＳトラ
ンジスタＭ２と、ゲートに入力データＩＮが与えられ、
ソースにクロック信号ＣＬＫを論理反転させた信号バー
ＣＬＫが与えられ、ドレインがＰＭＯＳトランジスタＭ
１のゲートと接続されたＮＭＯＳトランジスタＭ３ａ
と、ゲートに入力データＩＮが与えられ、ソースにクロ
ック信号ＣＬＫが与えられ、ドレインがＮＭＯＳトラン
ジスタＭ２のゲートと接続されたＰＭＯＳトランジスタ
Ｍ４ａと、ゲートに入力データＩＮが与えられ、ソース
に電源電圧ＶＣＣが与えられ、ドレインがトランジスタ
Ｍ１のゲート及びトランジスタＭ３ａのドレインと接続
されたＰＭＯＳトランジスタＭ５ａと、ゲートに入力デ
ータＩＮが与えられ、ソースが接地され、ドレインがト
ランジスタＭ２のゲート及びトランジスタＭ４ａのドレ
インと接続されたＮＭＯＳトランジスタＭ６ａと、イン
バータＩＮＶ２，ＩＮＶ３と、入力データＩＮを論理反
転させるインバータＩＮＶ４と、ゲートがインバータＩ
ＮＶ４の出力と接続され、ソース，ドレインがトランジ
スタＭ３ａのソース，ドレインと接続されたＰＭＯＳト
ランジスタＭ９ａと、ゲートがインバータＩＮＶ４の出
力と接続され、ソース，ドレインがトランジスタＭ４ａ
のソース，ドレインと接続されたＮＭＯＳトランジスタ
Ｍ１０ａとを有している。
ＭＯＳトランジスタＭ１と、出力駆動用のＮＭＯＳトラ
ンジスタＭ２と、ゲートに入力データＩＮが与えられ、
ソースにクロック信号ＣＬＫを論理反転させた信号バー
ＣＬＫが与えられ、ドレインがＰＭＯＳトランジスタＭ
１のゲートと接続されたＮＭＯＳトランジスタＭ３ａ
と、ゲートに入力データＩＮが与えられ、ソースにクロ
ック信号ＣＬＫが与えられ、ドレインがＮＭＯＳトラン
ジスタＭ２のゲートと接続されたＰＭＯＳトランジスタ
Ｍ４ａと、ゲートに入力データＩＮが与えられ、ソース
に電源電圧ＶＣＣが与えられ、ドレインがトランジスタ
Ｍ１のゲート及びトランジスタＭ３ａのドレインと接続
されたＰＭＯＳトランジスタＭ５ａと、ゲートに入力デ
ータＩＮが与えられ、ソースが接地され、ドレインがト
ランジスタＭ２のゲート及びトランジスタＭ４ａのドレ
インと接続されたＮＭＯＳトランジスタＭ６ａと、イン
バータＩＮＶ２，ＩＮＶ３と、入力データＩＮを論理反
転させるインバータＩＮＶ４と、ゲートがインバータＩ
ＮＶ４の出力と接続され、ソース，ドレインがトランジ
スタＭ３ａのソース，ドレインと接続されたＰＭＯＳト
ランジスタＭ９ａと、ゲートがインバータＩＮＶ４の出
力と接続され、ソース，ドレインがトランジスタＭ４ａ
のソース，ドレインと接続されたＮＭＯＳトランジスタ
Ｍ１０ａとを有している。
【００５３】インバータＩＮＶ２，ＩＮＶ３が、データ
ホールド用のフリップフロップを構成し、このインバー
タＩＮＶ２，ＩＮＶ３を構成する各トランジスタのサイ
ズが、トランジスタＭ１，Ｍ２，Ｍ３ａ，Ｍ４ａ，Ｍ５
ａ，Ｍ６ａ，Ｍ９ａ，Ｍ１０ａのサイズよりも小さいこ
とは実施の形態の１と同様である。
ホールド用のフリップフロップを構成し、このインバー
タＩＮＶ２，ＩＮＶ３を構成する各トランジスタのサイ
ズが、トランジスタＭ１，Ｍ２，Ｍ３ａ，Ｍ４ａ，Ｍ５
ａ，Ｍ６ａ，Ｍ９ａ，Ｍ１０ａのサイズよりも小さいこ
とは実施の形態の１と同様である。
【００５４】このラッチ回路２ｄは、クロック信号ＣＬ
Ｋが「Ｈ」レベル、反転信号バーＣＬＫが「Ｌ」レベル
のとき、入力データＩＮの値を通過させ（スルー）、ク
ロック信号ＣＬＫが「Ｌ」レベル、反転信号バーＣＬＫ
が「Ｈ」レベルのとき、入力データＩＮの値を保持する
（ラッチ）。
Ｋが「Ｈ」レベル、反転信号バーＣＬＫが「Ｌ」レベル
のとき、入力データＩＮの値を通過させ（スルー）、ク
ロック信号ＣＬＫが「Ｌ」レベル、反転信号バーＣＬＫ
が「Ｈ」レベルのとき、入力データＩＮの値を保持する
（ラッチ）。
【００５５】クロック信号ＣＬＫが「Ｈ」レベル（バー
ＣＬＫが「Ｌ」）で、入力データＩＮが「Ｌ」の場合に
は、ＮＭＯＳトランジスタＭ３ａがオフ、ＰＭＯＳトラ
ンジスタＭ４ａがオン、ＰＭＯＳトランジスタＭ５ａが
オン、ＮＭＯＳトランジスタＭ６ａがオフ、ＰＭＯＳト
ランジスタＭ９ａがオフ、ＮＭＯＳトランジスタＭ１０
ａがオフとなる。これにより、出力駆動用のＮＭＯＳト
ランジスタＭ２がオンし（ＰＭＯＳトランジスタＭ１は
オフ）、ラッチ回路２ｄの出力データＯＵＴが「Ｌ」レ
ベルとなる。
ＣＬＫが「Ｌ」）で、入力データＩＮが「Ｌ」の場合に
は、ＮＭＯＳトランジスタＭ３ａがオフ、ＰＭＯＳトラ
ンジスタＭ４ａがオン、ＰＭＯＳトランジスタＭ５ａが
オン、ＮＭＯＳトランジスタＭ６ａがオフ、ＰＭＯＳト
ランジスタＭ９ａがオフ、ＮＭＯＳトランジスタＭ１０
ａがオフとなる。これにより、出力駆動用のＮＭＯＳト
ランジスタＭ２がオンし（ＰＭＯＳトランジスタＭ１は
オフ）、ラッチ回路２ｄの出力データＯＵＴが「Ｌ」レ
ベルとなる。
【００５６】一方、クロック信号ＣＬＫが「Ｈ」レベル
で、入力データＩＮが「Ｈ」の場合には、ＮＭＯＳトラ
ンジスタＭ３ａがオン、ＰＭＯＳトランジスタＭ４ａが
オフ、ＰＭＯＳトランジスタＭ５ａがオフ、ＮＭＯＳト
ランジスタＭ６ａがオン、ＰＭＯＳトランジスタＭ９ａ
がオフ、ＮＭＯＳトランジスタＭ１０ａがオフとなる。
これにより、出力駆動用のＰＭＯＳトランジスタＭ１が
オンし（ＮＭＯＳトランジスタＭ２はオフ）、ラッチ回
路２ｄの出力データＯＵＴが「Ｈ」レベルとなる。
で、入力データＩＮが「Ｈ」の場合には、ＮＭＯＳトラ
ンジスタＭ３ａがオン、ＰＭＯＳトランジスタＭ４ａが
オフ、ＰＭＯＳトランジスタＭ５ａがオフ、ＮＭＯＳト
ランジスタＭ６ａがオン、ＰＭＯＳトランジスタＭ９ａ
がオフ、ＮＭＯＳトランジスタＭ１０ａがオフとなる。
これにより、出力駆動用のＰＭＯＳトランジスタＭ１が
オンし（ＮＭＯＳトランジスタＭ２はオフ）、ラッチ回
路２ｄの出力データＯＵＴが「Ｈ」レベルとなる。
【００５７】つまり、本実施の形態では、入力データＩ
ＮによりトランジスタＭ３ａ，Ｍ４ａのうち一方をオン
にし、もう一方をオフにすると共に、このオフとなった
トランジスタと同じ側にある出力駆動用トランジスタが
オフ固定となるようにトランジスタＭ５ａ若しくはＭ６
ａをオンにする。
ＮによりトランジスタＭ３ａ，Ｍ４ａのうち一方をオン
にし、もう一方をオフにすると共に、このオフとなった
トランジスタと同じ側にある出力駆動用トランジスタが
オフ固定となるようにトランジスタＭ５ａ若しくはＭ６
ａをオンにする。
【００５８】次に、クロック信号ＣＬＫが「Ｌ」レベル
（バーＣＬＫが「Ｈ」）で、入力データＩＮが「Ｌ」の
場合には、トランジスタＭ３ａ，Ｍ４ａ，Ｍ６ａ，Ｍ９
ａがオフ、トランジスタＭ５ａ，Ｍ１０ａがオンとな
る。これにより、トランジスタＭ１，Ｍ２が共にオフと
なり、ラッチ回路２ｄの出力端子がハイインピーダンス
状態となる。したがって、ラッチ回路２ｄの出力端子に
接続されたデータホールド用のフリップフロップ（ＩＮ
Ｖ２，ＩＮＶ３）がその時点で出力端子に残されていた
データ「Ｌ」を維持する。
（バーＣＬＫが「Ｈ」）で、入力データＩＮが「Ｌ」の
場合には、トランジスタＭ３ａ，Ｍ４ａ，Ｍ６ａ，Ｍ９
ａがオフ、トランジスタＭ５ａ，Ｍ１０ａがオンとな
る。これにより、トランジスタＭ１，Ｍ２が共にオフと
なり、ラッチ回路２ｄの出力端子がハイインピーダンス
状態となる。したがって、ラッチ回路２ｄの出力端子に
接続されたデータホールド用のフリップフロップ（ＩＮ
Ｖ２，ＩＮＶ３）がその時点で出力端子に残されていた
データ「Ｌ」を維持する。
【００５９】また、クロック信号ＣＬＫが「Ｌ」レベル
で、入力データＩＮが「Ｈ」の場合には、トランジスタ
Ｍ３ａ，Ｍ４ａ，Ｍ５ａ，Ｍ１０ａがオフ、トランジス
タＭ６ａ，Ｍ９ａがオンとなる。これにより、トランジ
スタＭ１，Ｍ２が共にオフとなり、データホールド用の
フリップフロップ（ＩＮＶ２，ＩＮＶ３）がその時点で
出力端子に残されていたデータ「Ｈ」を維持する。
で、入力データＩＮが「Ｈ」の場合には、トランジスタ
Ｍ３ａ，Ｍ４ａ，Ｍ５ａ，Ｍ１０ａがオフ、トランジス
タＭ６ａ，Ｍ９ａがオンとなる。これにより、トランジ
スタＭ１，Ｍ２が共にオフとなり、データホールド用の
フリップフロップ（ＩＮＶ２，ＩＮＶ３）がその時点で
出力端子に残されていたデータ「Ｈ」を維持する。
【００６０】ラッチ回路２ｄのデータリリース速度は、
クロック信号ＣＬＫが「Ｈ」（バーＣＬＫが「Ｌ」）に
変化してから出力データＯＵＴが出力されるまでの遅延
時間で決まる。本実施の形態のラッチ回路２ｄでは、ク
ロック信号の反転信号バーＣＬＫを第１のトランスファ
回路（トランジスタＭ３ａ，Ｍ９ａ）のソースに直接入
力すると共に、クロック信号ＣＬＫを第２のトランスフ
ァ回路（トランジスタＭ４ａ，Ｍ１０ａ）のソースに直
接入力しているため、高速化が可能となる。
クロック信号ＣＬＫが「Ｈ」（バーＣＬＫが「Ｌ」）に
変化してから出力データＯＵＴが出力されるまでの遅延
時間で決まる。本実施の形態のラッチ回路２ｄでは、ク
ロック信号の反転信号バーＣＬＫを第１のトランスファ
回路（トランジスタＭ３ａ，Ｍ９ａ）のソースに直接入
力すると共に、クロック信号ＣＬＫを第２のトランスフ
ァ回路（トランジスタＭ４ａ，Ｍ１０ａ）のソースに直
接入力しているため、高速化が可能となる。
【００６１】また、クロック信号の反転信号バーＣＬＫ
をインバータで生成していないため、更なる高速化が可
能となる。ただし、実施の形態の１〜４と同様に、バー
ＣＬＫをインバータで生成してもよい。
をインバータで生成していないため、更なる高速化が可
能となる。ただし、実施の形態の１〜４と同様に、バー
ＣＬＫをインバータで生成してもよい。
【００６２】なお、実施の形態の１〜４のスレーブラッ
チ回路では、スルー時に出力駆動用トランジスタＭ１，
Ｍ２がインバータとして働くため、マスターラッチ回路
１の出力データを論理反転して出力していた。これに対
し、本実施の形態のラッチ回路２ｄでは、出力駆動用ト
ランジスタＭ１，Ｍ２がバッファとして働くため、入力
データＩＮの値をそのまま出力する。
チ回路では、スルー時に出力駆動用トランジスタＭ１，
Ｍ２がインバータとして働くため、マスターラッチ回路
１の出力データを論理反転して出力していた。これに対
し、本実施の形態のラッチ回路２ｄでは、出力駆動用ト
ランジスタＭ１，Ｍ２がバッファとして働くため、入力
データＩＮの値をそのまま出力する。
【００６３】また、本実施の形態のラッチ回路２ｄにお
いて、入力データＩＮとクロック信号ＣＬＫ（バーＣＬ
Ｋ）の配線を入れ替えてもよい。この場合には、スルー
状態において、入力データＩＮが入力されてから出力デ
ータＯＵＴが出力されるまでの遅延時間を短縮すること
ができる。
いて、入力データＩＮとクロック信号ＣＬＫ（バーＣＬ
Ｋ）の配線を入れ替えてもよい。この場合には、スルー
状態において、入力データＩＮが入力されてから出力デ
ータＯＵＴが出力されるまでの遅延時間を短縮すること
ができる。
【００６４】［実施の形態の６］図６は、本発明の第６
の実施の形態となるレジスタ回路の回路図であり、図１
と同一の構成には同一の符号を付してある。本実施の形
態のスレーブラッチ回路２ｅは、図１のスレーブラッチ
回路２に対して、フリップフロップの出力（インバータ
ＩＮＶ３の出力）とスレーブラッチ回路２ｅの出力端子
との間に、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトラ
ンジスタＭ１２を並列に接続したトランスファ回路を追
加したものである。
の実施の形態となるレジスタ回路の回路図であり、図１
と同一の構成には同一の符号を付してある。本実施の形
態のスレーブラッチ回路２ｅは、図１のスレーブラッチ
回路２に対して、フリップフロップの出力（インバータ
ＩＮＶ３の出力）とスレーブラッチ回路２ｅの出力端子
との間に、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトラ
ンジスタＭ１２を並列に接続したトランスファ回路を追
加したものである。
【００６５】そして、ＰＭＯＳトランジスタＭ１１のゲ
ートにクロック信号ＣＬＫを与え、ＮＭＯＳトランジス
タＭ１２のゲートにクロック信号ＣＬＫを論理反転させ
た信号を与えている。トランジスタＭ１１，Ｍ１２から
なるトランスファ回路は、データホールド用のフリップ
フロップ（ＩＮＶ２，ＩＮＶ３）により出力データ変化
時に流れる若干の貫通電流を完全にカットすることを目
的としている。
ートにクロック信号ＣＬＫを与え、ＮＭＯＳトランジス
タＭ１２のゲートにクロック信号ＣＬＫを論理反転させ
た信号を与えている。トランジスタＭ１１，Ｍ１２から
なるトランスファ回路は、データホールド用のフリップ
フロップ（ＩＮＶ２，ＩＮＶ３）により出力データ変化
時に流れる若干の貫通電流を完全にカットすることを目
的としている。
【００６６】つまり、スレーブラッチ回路２ｅがスルー
状態になるとき、トランスファ回路をオフにする。これ
により、出力駆動用のトランジスタＭ１，Ｍ２で出力デ
ータＯＵＴを確定している間、データホールド用のフリ
ップフロップは機能しないことになる。したがって、出
力データＯＵＴを出力する時点で、貫通電流の心配も一
切無くなる。ただし、クロック信号ＣＬＫとその反転信
号バーＣＬＫに負荷が若干増えるデメリットがある。
状態になるとき、トランスファ回路をオフにする。これ
により、出力駆動用のトランジスタＭ１，Ｍ２で出力デ
ータＯＵＴを確定している間、データホールド用のフリ
ップフロップは機能しないことになる。したがって、出
力データＯＵＴを出力する時点で、貫通電流の心配も一
切無くなる。ただし、クロック信号ＣＬＫとその反転信
号バーＣＬＫに負荷が若干増えるデメリットがある。
【００６７】
【発明の効果】本発明によれば、トランスファ回路を構
成する第２のＮＭＯＳトランジスタの出力と出力駆動用
の第１のＰＭＯＳトランジスタのゲートを直接接続し、
同トランスファ回路を構成する第２のＰＭＯＳトランジ
スタの出力と出力駆動用の第１のＮＭＯＳトランジスタ
のゲートを直接接続し、第２のＮＭＯＳトランジスタで
第１のＰＭＯＳトランジスタを駆動し、第２のＰＭＯＳ
トランジスタで第１のＮＭＯＳトランジスタを駆動す
る。これにより、データリリース速度を高速化すること
ができる。また、サイズの大きな第１のＰＭＯＳトラン
ジスタ及び第１のＮＭＯＳトランジスタのゲート負荷を
一方しかドライブしない点と、これらのトランジスタが
共にオンする期間が存在しない点から消費電流の低減も
可能となる。
成する第２のＮＭＯＳトランジスタの出力と出力駆動用
の第１のＰＭＯＳトランジスタのゲートを直接接続し、
同トランスファ回路を構成する第２のＰＭＯＳトランジ
スタの出力と出力駆動用の第１のＮＭＯＳトランジスタ
のゲートを直接接続し、第２のＮＭＯＳトランジスタで
第１のＰＭＯＳトランジスタを駆動し、第２のＰＭＯＳ
トランジスタで第１のＮＭＯＳトランジスタを駆動す
る。これにより、データリリース速度を高速化すること
ができる。また、サイズの大きな第１のＰＭＯＳトラン
ジスタ及び第１のＮＭＯＳトランジスタのゲート負荷を
一方しかドライブしない点と、これらのトランジスタが
共にオンする期間が存在しない点から消費電流の低減も
可能となる。
【００６８】また、フリップフロップの出力とレジスタ
回路の出力端子との間に、ＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタを並列に接続したトランスファ回路を
設けることにより、データホールド用のフリップフロッ
プにより出力データ変化時に流れる貫通電流を完全にカ
ットすることができる。
回路の出力端子との間に、ＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタを並列に接続したトランスファ回路を
設けることにより、データホールド用のフリップフロッ
プにより出力データ変化時に流れる貫通電流を完全にカ
ットすることができる。
【００６９】また、第３のＰＭＯＳトランジスタを設け
ることにより、オフ状態の第１のＰＭＯＳトランジスタ
のゲート電位を第１電位に固定することができ、第１の
ＰＭＯＳトランジスタのオフ状態を確実にすることがで
きる。
ることにより、オフ状態の第１のＰＭＯＳトランジスタ
のゲート電位を第１電位に固定することができ、第１の
ＰＭＯＳトランジスタのオフ状態を確実にすることがで
きる。
【００７０】また、第３のＰＭＯＳトランジスタのゲー
トにクロック信号を反転させた信号を与える代わりに、
マスターラッチ回路の出力データを反転させた信号を与
えることにより、クロック信号の負荷を増加させること
なく、すなわちデータリリース速度に影響を与えること
なく、第１のＰＭＯＳトランジスタのオフ状態を確実に
することができる。
トにクロック信号を反転させた信号を与える代わりに、
マスターラッチ回路の出力データを反転させた信号を与
えることにより、クロック信号の負荷を増加させること
なく、すなわちデータリリース速度に影響を与えること
なく、第１のＰＭＯＳトランジスタのオフ状態を確実に
することができる。
【００７１】また、第３のＮＭＯＳトランジスタを設け
ることにより、オフ状態の第１のＮＭＯＳトランジスタ
のゲート電位を第２電位に固定することができ、第１の
ＮＭＯＳトランジスタのオフ状態を確実にすることがで
きる。
ることにより、オフ状態の第１のＮＭＯＳトランジスタ
のゲート電位を第２電位に固定することができ、第１の
ＮＭＯＳトランジスタのオフ状態を確実にすることがで
きる。
【００７２】また、第３のＮＭＯＳトランジスタのゲー
トにクロック信号を与える代わりに、マスターラッチ回
路の出力データを反転させた信号を与えることにより、
クロック信号の負荷を増加させることなく、すなわちデ
ータリリース速度に影響を与えることなく、第１のＮＭ
ＯＳトランジスタのオフ状態を確実にすることができ
る。
トにクロック信号を与える代わりに、マスターラッチ回
路の出力データを反転させた信号を与えることにより、
クロック信号の負荷を増加させることなく、すなわちデ
ータリリース速度に影響を与えることなく、第１のＮＭ
ＯＳトランジスタのオフ状態を確実にすることができ
る。
【００７３】また、スレーブラッチ回路の入力端子と並
列にコンデンサを設けることにより、第２のＮＭＯＳト
ランジスタ及び第２のＰＭＯＳトランジスタのソース電
位の過渡的な浮き上がり若しくは沈み込みを抑えること
ができ、データリリース速度を更に高速化することがで
きる。
列にコンデンサを設けることにより、第２のＮＭＯＳト
ランジスタ及び第２のＰＭＯＳトランジスタのソース電
位の過渡的な浮き上がり若しくは沈み込みを抑えること
ができ、データリリース速度を更に高速化することがで
きる。
【００７４】また、ラッチ回路を、第１のＰＭＯＳトラ
ンジスタ、第１のＮＭＯＳトランジスタ、第２のＮＭＯ
Ｓトランジスタと第２のＰＭＯＳトランジスタとからな
る第１のトランスファ回路、第３のＮＭＯＳトランジス
タと第３のＰＭＯＳトランジスタとからなる第２のトラ
ンスファ回路、第４のＰＭＯＳトランジスタ、第４のＮ
ＭＯＳトランジスタから構成することにより、ラッチ回
路のデータリリース速度を高速化することができる。
ンジスタ、第１のＮＭＯＳトランジスタ、第２のＮＭＯ
Ｓトランジスタと第２のＰＭＯＳトランジスタとからな
る第１のトランスファ回路、第３のＮＭＯＳトランジス
タと第３のＰＭＯＳトランジスタとからなる第２のトラ
ンスファ回路、第４のＰＭＯＳトランジスタ、第４のＮ
ＭＯＳトランジスタから構成することにより、ラッチ回
路のデータリリース速度を高速化することができる。
【図１】 本発明の第１の実施の形態となるレジスタ回
路の回路図である。
路の回路図である。
【図２】 本発明の第２の実施の形態となるレジスタ回
路の回路図である。
路の回路図である。
【図３】 本発明の第３の実施の形態となるレジスタ回
路の回路図である。
路の回路図である。
【図４】 本発明の第４の実施の形態となるレジスタ回
路の回路図である。
路の回路図である。
【図５】 本発明の第５の実施の形態となるラッチ回路
の回路図である。
の回路図である。
【図６】 本発明の第６の実施の形態となるレジスタ回
路の回路図である。
路の回路図である。
【図７】 従来のレジスタ回路の回路図である。
１…マスターラッチ回路、２、２ａ、２ｂ、２ｃ、２ｅ
…スレーブラッチ回路、２ｄ…ラッチ回路、Ｃ…コンデ
ンサ、ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４…イン
バータ、Ｍ２、Ｍ３、Ｍ６、Ｍ８、Ｍ１０、Ｍ３ａ、Ｍ
１０ａ、Ｍ１１…ＮＭＯＳトランジスタ、Ｍ１、Ｍ４、
Ｍ５、Ｍ７、Ｍ９、Ｍ４ａ、Ｍ９ａ、Ｍ１２…ＰＭＯＳ
トランジスタ。
…スレーブラッチ回路、２ｄ…ラッチ回路、Ｃ…コンデ
ンサ、ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４…イン
バータ、Ｍ２、Ｍ３、Ｍ６、Ｍ８、Ｍ１０、Ｍ３ａ、Ｍ
１０ａ、Ｍ１１…ＮＭＯＳトランジスタ、Ｍ１、Ｍ４、
Ｍ５、Ｍ７、Ｍ９、Ｍ４ａ、Ｍ９ａ、Ｍ１２…ＰＭＯＳ
トランジスタ。
Claims (11)
- 【請求項１】 マスターラッチ回路とスレーブラッチ回
路とを直列に接続したレジスタ回路において、 前記スレーブラッチ回路は、第１電位の電源とレジスタ
回路の出力端子との間に設けられた第１のＰＭＯＳトラ
ンジスタと、 前記第１電位より低い第２電位の電源と前記出力端子と
の間に設けられた第１のＮＭＯＳトランジスタと、 マスターラッチ回路の出力に接続されたスレーブラッチ
回路の入力端子と第１のＰＭＯＳトランジスタのゲート
との間に設けられた第２のＮＭＯＳトランジスタと、 前記入力端子と第１のＮＭＯＳトランジスタのゲートと
の間に設けられた第２のＰＭＯＳトランジスタとを有
し、 第２のＮＭＯＳトランジスタのゲートにクロック信号を
与え、第２のＰＭＯＳトランジスタのゲートにクロック
信号を反転させた信号を与えることを特徴とするレジス
タ回路。 - 【請求項２】 請求項１記載のレジスタ回路において、 前記スレーブラッチ回路がラッチ状態となるとき、前記
第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトラン
ジスタが共にオフとなるように、これらトランジスタの
ゲート電位を固定する手段を有することを特徴とするレ
ジスタ回路。 - 【請求項３】 請求項１記載のレジスタ回路において、 第１、第２のＮＭＯＳトランジスタ及び第１、第２のＰ
ＭＯＳトランジスタより小面積のトランジスタからな
る、データホールド用のフリップフロップを前記出力端
子に接続することを特徴とするレジスタ回路。 - 【請求項４】 請求項３記載のレジスタ回路において、 前記フリップフロップの出力とレジスタ回路の出力端子
との間に、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タを並列に接続したトランスファ回路を設け、このＰＭ
ＯＳトランジスタのゲートにクロック信号を与え、ＮＭ
ＯＳトランジスタのゲートにクロック信号を反転させた
信号を与えることを特徴とするレジスタ回路。 - 【請求項５】 請求項１記載のレジスタ回路において、 前記スレーブラッチ回路がスルー状態で、かつ第１のＰ
ＭＯＳトランジスタがオフのとき、第１のＰＭＯＳトラ
ンジスタのゲート電位を固定するために、前記第２のＮ
ＭＯＳトランジスタと並列に第３のＰＭＯＳトランジス
タを設け、この第３のＰＭＯＳトランジスタのゲートに
クロック信号を反転させた信号を与えることを特徴とす
るレジスタ回路。 - 【請求項６】 請求項５記載のレジスタ回路において、 前記第３のＰＭＯＳトランジスタのゲートにクロック信
号を反転させた信号を与える代わりに、マスターラッチ
回路の出力データを反転させた信号を与えることを特徴
とするレジスタ回路。 - 【請求項７】 請求項１記載のレジスタ回路において、 前記スレーブラッチ回路がスルー状態で、かつ第１のＮ
ＭＯＳトランジスタがオフのとき、第１のＮＭＯＳトラ
ンジスタのゲート電位を固定するために、前記第２のＰ
ＭＯＳトランジスタと並列に第３のＮＭＯＳトランジス
タを設け、この第３のＮＭＯＳトランジスタのゲートに
クロック信号を与えることを特徴とするレジスタ回路。 - 【請求項８】 請求項７記載のレジスタ回路において、 前記第３のＮＭＯＳトランジスタのゲートにクロック信
号を与える代わりに、マスターラッチ回路の出力データ
を反転させた信号を与えることを特徴とするレジスタ回
路。 - 【請求項９】 請求項１記載のレジスタ回路において、 前記スレーブラッチ回路の入力端子と並列にコンデンサ
を設けたことを特徴とするレジスタ回路。 - 【請求項１０】 第１電位の電源と出力端子との間に設
けられた第１のＰＭＯＳトランジスタと、 前記第１電位より低い第２電位の電源と前記出力端子と
の間に設けられた第１のＮＭＯＳトランジスタと、 クロック信号の反転入力端子と第１のＰＭＯＳトランジ
スタのゲートとの間に設けられ、並列接続された第２の
ＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタと
からなる第１のトランスファ回路と、 クロック信号の入力端子と第１のＮＭＯＳトランジスタ
のゲートとの間に設けられ、並列接続された第３のＮＭ
ＯＳトランジスタと第３のＰＭＯＳトランジスタとから
なる第２のトランスファ回路と、 第１電位の電源と第１のＰＭＯＳトランジスタのゲート
との間に設けられた第４のＰＭＯＳトランジスタと、 第２電位の電源と第１のＮＭＯＳトランジスタのゲート
との間に設けられた第４のＮＭＯＳトランジスタとを有
し、 第２のＮＭＯＳトランジスタ、第２のＰＭＯＳトランジ
スタ、第４のＰＭＯＳトランジスタ及び第４のＮＭＯＳ
トランジスタの各ゲートに入力データを与え、第２のＰ
ＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタの
各ゲートに入力データを反転させた信号を与えることを
特徴とするラッチ回路。 - 【請求項１１】 請求項１０記載のラッチ回路におい
て、 第１、第２、第３、第４のＮＭＯＳトランジスタ並びに
第１、第２、第３、第４のＰＭＯＳトランジスタより小
面積のトランジスタからなる、データホールド用のフリ
ップフロップを前記出力端子に接続することを特徴とす
るラッチ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147999A JP3789251B2 (ja) | 1999-04-08 | 1999-04-08 | レジスタ回路及びラッチ回路 |
| TW089106361A TW471222B (en) | 1999-04-08 | 2000-04-05 | Register and latch circuits |
| US09/544,786 US6407604B1 (en) | 1999-04-08 | 2000-04-07 | Register and latch circuits |
| KR1020000018406A KR100346002B1 (ko) | 1999-04-08 | 2000-04-08 | 레지스터 및 래치 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147999A JP3789251B2 (ja) | 1999-04-08 | 1999-04-08 | レジスタ回路及びラッチ回路 |
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| Publication Number | Publication Date |
|---|---|
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| JP3789251B2 JP3789251B2 (ja) | 2006-06-21 |
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ID=14301866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10147999A Expired - Fee Related JP3789251B2 (ja) | 1999-04-08 | 1999-04-08 | レジスタ回路及びラッチ回路 |
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| Country | Link |
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| JP (1) | JP3789251B2 (ja) |
| KR (1) | KR100346002B1 (ja) |
| TW (1) | TW471222B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009022021A (ja) * | 2002-03-13 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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|---|---|---|---|---|
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|---|---|---|---|---|
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| US5764089A (en) * | 1995-09-11 | 1998-06-09 | Altera Corporation | Dynamic latching device |
| US5767718A (en) * | 1996-09-04 | 1998-06-16 | Etron Technology, Inc. | High speed conditional synchronous one shot circuit |
| US5905393A (en) * | 1997-10-06 | 1999-05-18 | Motorola, Inc. | Unbuffered latch resistant to back-writing and method of operation therefor |
| US6026011A (en) * | 1998-09-23 | 2000-02-15 | Intel Corporation | CMOS latch design with soft error immunity |
-
1999
- 1999-04-08 JP JP10147999A patent/JP3789251B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-05 TW TW089106361A patent/TW471222B/zh not_active IP Right Cessation
- 2000-04-07 US US09/544,786 patent/US6407604B1/en not_active Expired - Fee Related
- 2000-04-08 KR KR1020000018406A patent/KR100346002B1/ko not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009022021A (ja) * | 2002-03-13 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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| JP2012050147A (ja) * | 2002-03-13 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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| TW471222B (en) | 2002-01-01 |
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