JP2900523B2 - 不揮発性半導体メモリ装置の書込回路 - Google Patents
不揮発性半導体メモリ装置の書込回路Info
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体メモリ装置に利用する。本発
明は紫外線消去型不揮発性メモリ装置（以下、EPROMと
いう）の書込回路に関する。
明は紫外線消去型不揮発性メモリ装置（以下、EPROMと
いう）の書込回路に関する。
本発明は複数のバイトもしくはワードに該当するデー
タラッチ回路およびデータを書き込む書込回路を備え、
メモリセルアレイへデータを書き込む不揮発性半導体メ
モリ装置の書込回路において、 一回の書き込み動作で複数のデータをタイミングの異
なる書込信号により分割して駆動して書き込みを行うこ
とにより、 書き込み時の電流を平均化させて、大容量EPROMに対
応して高速に書き込みができるようにしたものである。
タラッチ回路およびデータを書き込む書込回路を備え、
メモリセルアレイへデータを書き込む不揮発性半導体メ
モリ装置の書込回路において、 一回の書き込み動作で複数のデータをタイミングの異
なる書込信号により分割して駆動して書き込みを行うこ
とにより、 書き込み時の電流を平均化させて、大容量EPROMに対
応して高速に書き込みができるようにしたものである。
従来、この種のEPROMでは大容量化に伴い全てのメモ
リセルへデータを書き込むための総時間が増大するた
め、書き込み時間を短縮する方策として、 バイトもしくはワード単位の書き込み時間を短縮す
る。（例えば、単一書き込みパルス1msが0.1msと10分の
１になる。） 複数のバイトもしくはワードを同時に書き込む。
リセルへデータを書き込むための総時間が増大するた
め、書き込み時間を短縮する方策として、 バイトもしくはワード単位の書き込み時間を短縮す
る。（例えば、単一書き込みパルス1msが0.1msと10分の
１になる。） 複数のバイトもしくはワードを同時に書き込む。
などの方法が採用されてきた。
第５図は現在1MビットEPROMで採用されている書込回
路の構成を示すブロック図である。この方法は４個のバ
イトデータをラッチし、一回のプログラムパルスにて同
時に書き込むものである。
路の構成を示すブロック図である。この方法は４個のバ
イトデータをラッチし、一回のプログラムパルスにて同
時に書き込むものである。
上述した従来の書き込み方法は、書き込み時間の短縮
に関しては効果があるが、更に大容量化していくEPROM
に対しては書き込みの時間の増加に対応することができ
ず、解決策としては更にプログラムパルスを短くする
か、あるいは同時に書き込むバイトあるいはワード数を
増加させる方法がある。
に関しては効果があるが、更に大容量化していくEPROM
に対しては書き込みの時間の増加に対応することができ
ず、解決策としては更にプログラムパルスを短くする
か、あるいは同時に書き込むバイトあるいはワード数を
増加させる方法がある。
しかし、プログラムパルスの短縮は製品の品質に関係
し、製造プロセスなどの変更を伴うために限界がある。
一方、同時に書き込むバイトあるいはワード数を増やす
方法では、書き込み時に書き込み電源（VPP）より流れ
る電流が増加するために限界があり、およそ１個のメモ
リセル当り2mAとすると、バイトで16mAであり４バイト
を同時に書き込む場合には64mAとなる。
し、製造プロセスなどの変更を伴うために限界がある。
一方、同時に書き込むバイトあるいはワード数を増やす
方法では、書き込み時に書き込み電源（VPP）より流れ
る電流が増加するために限界があり、およそ１個のメモ
リセル当り2mAとすると、バイトで16mAであり４バイト
を同時に書き込む場合には64mAとなる。
このようにことから、大容量化していくEPROMの書き
込み時間の増大に対して従来の方法で対応するには限界
がある問題が残されている。
込み時間の増大に対して従来の方法で対応するには限界
がある問題が残されている。
本発明はこのような問題を解決するもので、大容量の
EPROMに対応して高速に書き込みができる回路を提供す
ることを目的とする。
EPROMに対応して高速に書き込みができる回路を提供す
ることを目的とする。
本発明は、バイトもしくはワードに相当する複数のデ
ータを並列的にラッチする複数のデータラッチ回路と、
このデータラッチ回路のデータをそれぞれ取込み、その
データをメモリセルアレイに書き込むライト回路とを備
えた不揮発性半導体メモリ装置の書込回路において、前
記ライト回路は、一つのライト回路が前記データラッチ
回路のうち少なくとも２個のデータラッチ回路を共有
し、外部から一つのプログラム信号を受け、内部に対し
タイミングの異なる複数のライト信号を発生するライト
信号発生回路を設け、この複数のライト信号が前記デー
タラッチ回路から前記ライト回路へのデータ取り込みタ
イミング信号として分配接続されたことを特徴とする。
ータを並列的にラッチする複数のデータラッチ回路と、
このデータラッチ回路のデータをそれぞれ取込み、その
データをメモリセルアレイに書き込むライト回路とを備
えた不揮発性半導体メモリ装置の書込回路において、前
記ライト回路は、一つのライト回路が前記データラッチ
回路のうち少なくとも２個のデータラッチ回路を共有
し、外部から一つのプログラム信号を受け、内部に対し
タイミングの異なる複数のライト信号を発生するライト
信号発生回路を設け、この複数のライト信号が前記デー
タラッチ回路から前記ライト回路へのデータ取り込みタ
イミング信号として分配接続されたことを特徴とする。
〔作用〕 外部からのひとつのプログラム信号に対して、内部に
タイミングの異なる複数の書込信号を発生させ、一回の
書き込み動作で複数のバイトもしくはワードのデータを
タイミングの異なる書込信号で分割してメモリセルアレ
イへのデータを書き込む。このとき一つのライト回路が
２以上のデータラッチ回路を共有して接続される回路構
成とし、タイミングの異なる書込信号によりライト回路
が接続されたデータラッチ回路からのデータを取り込
み、メモリセルアレイへのデータの書き込みを行う。
タイミングの異なる複数の書込信号を発生させ、一回の
書き込み動作で複数のバイトもしくはワードのデータを
タイミングの異なる書込信号で分割してメモリセルアレ
イへのデータを書き込む。このとき一つのライト回路が
２以上のデータラッチ回路を共有して接続される回路構
成とし、タイミングの異なる書込信号によりライト回路
が接続されたデータラッチ回路からのデータを取り込
み、メモリセルアレイへのデータの書き込みを行う。
これにより、多数個のバイトデータあるいはワードデ
ータをみかけ上１回で書き込むことができ、その際の書
き込み電流は平均化されて大きいピーク電流の発生を抑
えるとともに、大容量のEPROMに対応してデータを高速
に書き込むことができるとともに、ライト回路を削減す
ることができる。
ータをみかけ上１回で書き込むことができ、その際の書
き込み電流は平均化されて大きいピーク電流の発生を抑
えるとともに、大容量のEPROMに対応してデータを高速
に書き込むことができるとともに、ライト回路を削減す
ることができる。
次に、本発明実施例を図面に基づいて説明する。
（第一実施例） 第１図は本発明第一実施例の構成を示すブロック図、
第２図は本発明第一実施例の動作を示すタイミングチャ
ートである。
第２図は本発明第一実施例の動作を示すタイミングチャ
ートである。
本発明第一実施例は、バイトもしくはワードに相当す
る複数のデータを並列的にラッチする複数のデータラッ
チ回路DLA0〜DLA7と、このデータラッチ回路DLA0〜DLA7
のデータをそれぞれ取り込み、そのデータをメモリセル
アレイM0〜M7にセレクタS0〜S7を介してデータを書き込
むライト回路WC0〜WC7とを備え、さらに、外部から一つ
のプログラム信号を受け、内部に対しタイミングの異な
る複数のライト信号を発生するライト信号発生回路Def
を設け、その複数のライト信号が複数のデータラッチ回
路DLA0〜DLA7およびまたはライト回路WC0〜WC7の駆動タ
イミングとして分配接続される。
る複数のデータを並列的にラッチする複数のデータラッ
チ回路DLA0〜DLA7と、このデータラッチ回路DLA0〜DLA7
のデータをそれぞれ取り込み、そのデータをメモリセル
アレイM0〜M7にセレクタS0〜S7を介してデータを書き込
むライト回路WC0〜WC7とを備え、さらに、外部から一つ
のプログラム信号を受け、内部に対しタイミングの異な
る複数のライト信号を発生するライト信号発生回路Def
を設け、その複数のライト信号が複数のデータラッチ回
路DLA0〜DLA7およびまたはライト回路WC0〜WC7の駆動タ
イミングとして分配接続される。
プログラムモード時、データラッチの動作はデータラ
ッチ回路DLによってデータラッチ回路DLA0〜DLA7を動作
状態にし、外部アドレス入力A0、A1、A2によって発生す
るライトデータ取り込み信号WL0〜WL7により、各アドレ
スに該当するデータ（外部データ入力DIiより入力）を
ラッチする。
ッチ回路DLによってデータラッチ回路DLA0〜DLA7を動作
状態にし、外部アドレス入力A0、A1、A2によって発生す
るライトデータ取り込み信号WL0〜WL7により、各アドレ
スに該当するデータ（外部データ入力DIiより入力）を
ラッチする。
次に、外部プログラム信号▲▼入力により、ラ
イト信号発生回路DefにてP1、P2なるライト信号を発生
させ、まずライト信号P1に従ってライト回路WC0、WC2、
WC4、WC6により該当メモリセルへデータの書き込みを行
い、ライト信号P1よりもタイミングの遅れたライト信号
P2に従ってライト回路WC1、WC3、WC5、WC7により該当メ
モリセルへデータの書き込みを行う。
イト信号発生回路DefにてP1、P2なるライト信号を発生
させ、まずライト信号P1に従ってライト回路WC0、WC2、
WC4、WC6により該当メモリセルへデータの書き込みを行
い、ライト信号P1よりもタイミングの遅れたライト信号
P2に従ってライト回路WC1、WC3、WC5、WC7により該当メ
モリセルへデータの書き込みを行う。
ライト信号P1、P2のタイミングの差は、一般にEPROM
セルは書き込み開始初期大きな書き込み電流が流れ、書
き込みの進行と共に、この電流が小さくなるため、書き
込み電流が平準化される。
セルは書き込み開始初期大きな書き込み電流が流れ、書
き込みの進行と共に、この電流が小さくなるため、書き
込み電流が平準化される。
（第二実施例） 第３図は本発明第二実施例の構成を示すブロック図、
第４図は本発明第二実施例の動作を示すタイミングチャ
ート図である。
第４図は本発明第二実施例の動作を示すタイミングチャ
ート図である。
第一実施例との違いは、ライト回路WC0〜WC3をデータ
ラッチ回路DLA0〜DLA7の２個ずつで共有しており、ライ
ト信号発生回路Defより発生するライト信号P1、P2はタ
イミングとして完全に分離され、ライト信号P1が発生完
了後にライト信号P2が発生し、重複することはない。こ
のため、書き込み時間は第一実施例より長くなるが、ラ
イト回路を削減することができる。
ラッチ回路DLA0〜DLA7の２個ずつで共有しており、ライ
ト信号発生回路Defより発生するライト信号P1、P2はタ
イミングとして完全に分離され、ライト信号P1が発生完
了後にライト信号P2が発生し、重複することはない。こ
のため、書き込み時間は第一実施例より長くなるが、ラ
イト回路を削減することができる。
以上説明したように本発明によれば、多数個のバイト
・ワードデータを１回の書き込み動作で書き込むことが
でき、書き込み電流のピーク値の増大を抑えるととも
に、大容量EPROMに対応して高速に書き込みを行うこと
ができるとともにライト回路を削減することができる効
果がある。
・ワードデータを１回の書き込み動作で書き込むことが
でき、書き込み電流のピーク値の増大を抑えるととも
に、大容量EPROMに対応して高速に書き込みを行うこと
ができるとともにライト回路を削減することができる効
果がある。
第１図は本発明第一実施例の構成を示すブロック図。 第２図は本発明第一実施例の動作を示すタイミングチャ
ート。 第３図は本発明第二実施例の構成を示すブロック図。 第４図は本発明第二実施例の動作を示すタイミングチャ
ート。 第５図は従来の構成を示すブロック図。 DIi……データ入力、DOi……データ出力、SA……センス
アンプ、▲▼……プログラム信号入力、DLA0〜DL
A7……データラッチ回路、WC0〜WC7……ライト回路、P
1、P2……ライト信号、YD0〜YD6……セレクトゲート信
号、S0〜S7……セレクタ、Y0〜Yn-1……セレクトゲート
信号、M0〜Mm……メモリセルアレイ、X0〜Xm……ワード
ゲート信号、A0〜AL……アドレス入力信号。
ート。 第３図は本発明第二実施例の構成を示すブロック図。 第４図は本発明第二実施例の動作を示すタイミングチャ
ート。 第５図は従来の構成を示すブロック図。 DIi……データ入力、DOi……データ出力、SA……センス
アンプ、▲▼……プログラム信号入力、DLA0〜DL
A7……データラッチ回路、WC0〜WC7……ライト回路、P
1、P2……ライト信号、YD0〜YD6……セレクトゲート信
号、S0〜S7……セレクタ、Y0〜Yn-1……セレクトゲート
信号、M0〜Mm……メモリセルアレイ、X0〜Xm……ワード
ゲート信号、A0〜AL……アドレス入力信号。
Claims (1)
- 【請求項１】バイトもしくはワードに相当する複数のデ
ータを並列的にラッチする複数のデータラッチ回路と、 このデータラッチ回路のデータをそれぞれ取込み、その
データをメモリセルアレイに書き込むライト回路と を備えた不揮発性半導体メモリ装置の書込回路におい
て、 前記ライト回路は、一つのライト回路が前記データラッ
チ回路のうち少なくとも２個のデータラッチ回路を共有
し、 外部から一つのプログラム信号を受け、内部に対しタイ
ミングの異なる複数のライト信号を発生するライト信号
発生回路を設け、 この複数のライト信号が前記データラッチ回路から前記
ライト回路へのデータ取り込みタイミング信号として分
配接続された ことを特徴とする不揮発性半導体メモリ装置の書込回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14251490A JP2900523B2 (ja) | 1990-05-31 | 1990-05-31 | 不揮発性半導体メモリ装置の書込回路 |
| US07/705,595 US5331600A (en) | 1990-05-31 | 1991-05-24 | Non-volatile programmable read only memory device having write-in unit sequentially writing data bits into memory cells for programming |
| EP91304884A EP0459794B1 (en) | 1990-05-31 | 1991-05-30 | Read only memory device |
| DE69121315T DE69121315T2 (de) | 1990-05-31 | 1991-05-30 | Festwertspeicheranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14251490A JP2900523B2 (ja) | 1990-05-31 | 1990-05-31 | 不揮発性半導体メモリ装置の書込回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438700A JPH0438700A (ja) | 1992-02-07 |
| JP2900523B2 true JP2900523B2 (ja) | 1999-06-02 |
Family
ID=15317127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14251490A Expired - Fee Related JP2900523B2 (ja) | 1990-05-31 | 1990-05-31 | 不揮発性半導体メモリ装置の書込回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5331600A (ja) |
| EP (1) | EP0459794B1 (ja) |
| JP (1) | JP2900523B2 (ja) |
| DE (1) | DE69121315T2 (ja) |
Families Citing this family (20)
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| US5537350A (en) * | 1993-09-10 | 1996-07-16 | Intel Corporation | Method and apparatus for sequential programming of the bits in a word of a flash EEPROM memory array |
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| FR2758645B1 (fr) * | 1997-01-22 | 2001-12-14 | Sgs Thomson Microelectronics | Dispositif et procede de programmation d'une memoire |
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| JP3488631B2 (ja) * | 1998-04-24 | 2004-01-19 | 株式会社東芝 | 半導体記憶装置 |
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| US7002860B2 (en) * | 2003-11-06 | 2006-02-21 | International Business Machines Corporation | Multilevel register-file bit-read method and apparatus |
| KR100694967B1 (ko) * | 2005-06-29 | 2007-03-14 | 주식회사 하이닉스반도체 | 프로그램 동작시 에러 발생 비율을 감소시키는 플래시메모리 장치 및 그 프로그램 동작 제어 방법 |
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| EP3284729A4 (en) | 2015-08-28 | 2018-12-19 | Koa Glass Co. Ltd. | Glass-coated light-accumulating material and method for producing glass-coated light-accumulating material |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0644393B2 (ja) * | 1986-04-08 | 1994-06-08 | 日本電気株式会社 | 半導体メモリ |
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-
1990
- 1990-05-31 JP JP14251490A patent/JP2900523B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-24 US US07/705,595 patent/US5331600A/en not_active Expired - Lifetime
- 1991-05-30 EP EP91304884A patent/EP0459794B1/en not_active Expired - Lifetime
- 1991-05-30 DE DE69121315T patent/DE69121315T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69121315D1 (de) | 1996-09-19 |
| US5331600A (en) | 1994-07-19 |
| JPH0438700A (ja) | 1992-02-07 |
| EP0459794B1 (en) | 1996-08-14 |
| EP0459794A2 (en) | 1991-12-04 |
| EP0459794A3 (en) | 1993-08-04 |
| DE69121315T2 (de) | 1997-01-23 |
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