JPH0636560A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0636560A
JPH0636560A JP4194097A JP19409792A JPH0636560A JP H0636560 A JPH0636560 A JP H0636560A JP 4194097 A JP4194097 A JP 4194097A JP 19409792 A JP19409792 A JP 19409792A JP H0636560 A JPH0636560 A JP H0636560A
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Takeshi Kajimoto
毅 梶本
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Abstract

(57)【要約】 【目的】 高速かつ高ビットレートのシリアルアクセス
が可能な半導体記憶装置を得ることである。 【構成】 第１および第２の入出力線グループＩＯＧ
１，ＩＯＧ２が設けられる。複数の第１のビット線グル
ープＢＧ１，ＢＧ３はそれぞれ対応するカラム選択回路
ＳＬ１，ＳＬ３を介して第２の入出力線グループＩＯＧ
１に接続され、複数の第２のビット線グループＢＧ２，
ＢＧ４はそれぞれ対応するカラム選択回路ＳＬ２，ＳＬ
４を介して第２の入出力線グループＩＯＧ２に接続され
る。カラムデコーダ５ａは、第１のビット線グループに
対応する１つのカラム選択回路および第２のビット線グ
ループに対応する１つのカラム選択回路を同時にまたは
所定の時間差をもって活性化する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にカラム系の選択方式に関する。
【０００２】
【従来の技術】図２４は、従来のダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと呼ぶ）の一例を示す
ブロック図である。また、図２５は、図２４のＤＲＡＭ
の主要部の構成を詳細に示す図である。
【０００３】半導体チップＣＨ上には４つのメモリブロ
ックが設けられる。ただし、図２４には一つのメモリブ
ロックをＢ１のみが示されている。
【０００４】メモリアレイ１は、複数のビット線対、そ
れらのビット線対に交差する複数のワード線、および複
数のビット線対と複数のワード線との交点に設けられる
複数のメモリセルを含む。図２５には、ビット線対ＢＬ
１〜ＢＬ８、それらのビット線対ＢＬ１〜ＢＬ８に交差
する複数のワード線ＷＬ、およびビット線対ＢＬ１〜Ｂ
Ｌ８とワード線ＷＬとの交点に設けられた複数のメモリ
セルＭＣが示される。複数のビット線対は、各々が４つ
のビット線対を含む複数のビット線グループＢＧ１，Ｂ
Ｇ２に区分される。図２５においては、ビット線対ＢＬ
１〜ＢＬ４がビット線グループＢＧ１を構成し、ビット
線対ＢＬ５〜ＢＬ８がビット線グループＢＧ２を構成す
る。
【０００５】複数のワード線ＷＬは、図２４に示される
ロウデコーダ２に接続される。ロウデコーダ２は、複数
のワード線ＷＬのうちいずれかを選択し、選択されたワ
ード線ＷＬを活性化する。つまり、ロウデコーダ２は、
選択されたワード線の電位をハイレベルにし、選択され
ないワード線の電位をローレベルに維持する。
【０００６】図２４に示されるセンスアンプ群３は、複
数のビット線対にそれぞれ接続された複数のセンスアン
プＳＡ（図２５）を含む。各センスアンプＳＡは、対応
するビット線対上の電位差を検知・増幅する。
【０００７】図２４に示されるカラム選択回路群４は、
複数のビット線グループに対応して設けられた複数のカ
ラム選択回路を含む。図２５には、ビット線グループＢ
Ｇ１に対応して設けられたカラム選択回路ＳＬ１、およ
びビット線グループＢＧ２に対応して設けられたカラム
選択回路ＳＬ２が示される。
【０００８】各カラム選択回路は、各ビット線グループ
内の４つのビット線対に対応して４組のトランスファー
ゲートＴＧを含む。各ビット線グループ内の４つのビッ
ト線対は、４組のトランスファーゲートＴＧを介して４
つの入出力線対ＩＯ１〜ＩＯ４にそれぞれ接続される。
【０００９】カラムデコーダ５は、複数のビット線グル
ープのうちいずれかを選択し、対応するカラム選択回路
内の４組のトランスファーゲートＴＧを同時に導通状態
にさせる。図２５においては、カラムデコーダ５から発
生されるカラム選択信号ＣＳＬ１がカラム選択回路ＳＬ
１内の４組のトランスファーゲートＴＧに与えられ、カ
ラム選択信号ＣＳＬ２がカラム選択回路ＳＬ２内の４組
のトランスファーゲートＴＧに与えられる。
【００１０】図２４において、メモリブロックＢ１は、
入力バッファ６、４ビットの直／並（パラレル／シリア
ル）変換回路７、ライトバッファ８、プリアンプ９、４
ビットの並／直（パラレル／シリアル）変換回路１０お
よび出力バッファ１１をさらに含む。入力バッファ６、
直／並変換回路７およびライトバッファ８は、データの
書込時に動作し、プリアンプ９、並／直変換回路１０お
よび出力バッファ１１は、データの読出時に動作する。
【００１１】半導体チップＣＨ上には、さらに、ロウア
ドレスバッファ１２、カラムアドレスバッファ１３、制
御信号バッファ１４、ＣＬＫバッファ１５、アドレスカ
ウンタ１６およびタイミングジェネレータ１７が設けら
れる。
【００１２】ロウアドレスバッファ１２は、外部から与
えられるアドレス信号ＡＤＤを所定のタイミングでロウ
アドレス信号としてロウデコーダ２に与える。カラムア
ドレスバッファ１３は、外部から与えらえるアドレス信
号ＡＤＤを所定のタイミングでカラムアドレス信号とし
てアドレスカウンタ１６に与える。
【００１３】制御信号バッファ１４は、外部ロウアドレ
スストローブ信号／ＲＡＳ、外部カラムアドレスストロ
ーブ信号／ＣＡＳ、外部ライトイネーブル信号／ＷＥお
よび外部アウトプットイネーブル信号／ＯＥを受け、そ
れらをタイミングジェネレータ１７に与える。ＣＬＫバ
ッファ１５は、外部から与えらえるクロック信号ＣＬＫ
を受け、それをチップ内部の各回路に与える。
【００１４】アドレスカウンタ１６は、カラムアドレス
バッファ１３から与えられるカラムアドレス信号をスタ
ートアドレスとして受け、そのスタートアドレスをクロ
ック信号ＣＬＫに応答して順次変化させる。アドレスカ
ウンタ１６から発生されるカラムアドレス信号のうち２
ビットＡ０，Ａ１は直／並変換回路７および並／直変換
回路１０に与えられ、残りのビットＡ２〜Ａｎはカラム
デコーダ５に与えられる。タイミングジェネレータ１７
は、チップ内部の各回路を制御するための各種制御信号
を発生する。
【００１５】次に、図２４および図２５に示されるＤＲ
ＡＭの通常のランダムアクセスモードの動作を説明す
る。
【００１６】まず、ロウデコーダ２は、ロウアドレス信
号に応答してメモリアレイ１内の複数のワード線ＷＬの
うち１つを選択し、その電位をハイに立上げる。それに
より、選択されたワード線ＷＬに接続される複数のメモ
リセルＭＣからそれぞれ対応するビット線上にデータが
読出される。それらのデータは、センスアンプ群３に含
まれる複数のセンサアンプＳＡにより検知・増幅され、
かつ保持される。
【００１７】その後、カラムデコーダ５は、アドレスカ
ウンタ１６を介して与えられるカラムアドレス信号のビ
ットＡ２〜Ａｎに応答して複数のビット線グループのう
ちいずれかを選択し、対応するカラム選択回路を活性化
する。それにより、選択されたビット線グループ内の４
つのビット線対がカラム選択回路を介して４つの入出力
線対ＩＯ１〜ＩＯ４にそれぞれ接続される。
【００１８】データの読出時には、選択されたビット線
グループ内の４つのビット線対上の４つのデータが４つ
の入出力線対ＩＯ１〜ＩＯ４を介してプリアンプ９に与
えられ、増幅される。プリアンプ９により増幅された４
つのデータは読出データバスＲＤＢ１〜ＲＤＢ４に与え
られる。並／直変換回路１０は、カラムアドレス信号の
２ビットＡ０，Ａ１に応答して読出データバスＲＤＢ１
〜ＲＤＢ４上の４つのデータのうち１つを出力バッファ
１１に与える。その結果、出力バッファ１１から入出力
端子Ｉ／Ｏにデータが出力される。
【００１９】データの書込時には、入出力端子Ｉ／Ｏに
外部からデータが順次与えられる。それらのデータは入
力バッファ６を介して直／並変換回路７に順次与えられ
る。直／並変換回路７は、それらのデータを並列データ
に変換し、ライトバッファ８に与える。それにより、４
つの入出力線対ＩＯ１〜ＩＯ４上にそれぞれデータが与
えられる。入出力線対ＩＯ１〜ＩＯ４上の４つのデータ
は、活性化されたカラム選択回路を介して選択されたビ
ット線グループ内の４つのビット線対に与えられ、４つ
のメモリセルＭＣに書込まれる。
【００２０】ところで、１つのワード線ＷＬが活性化さ
れた後センスアンプ群３に含まれる複数のセンスアンプ
ＳＡに保持されたデータを、複数のカラム選択回路を順
次活性化することにより連続的に入出力線対ＩＯ１〜Ｉ
Ｏ４に読出すことが可能である。
【００２１】複数のカラム選択回路を外部から与えられ
るアドレス信号に従ってランダムに活性化するモードを
ページモードと呼ぶ。また、スタートアドレスを指定す
るアドレス信号のみをアドレスカウンタ１６に設定し、
その後は、アドレスカウンタ１６から発生されるアドレ
ス信号により複数のカラム選択回路を順次活性化するモ
ードをシリアルモードと呼ぶ。センスアンプ群３には、
一般に数千ビットのデータが保持されているので、ペー
ジモードおよびシリアルモードによれば、高速のアクセ
スが可能となる。
【００２２】特に、シリアルモードの場合には、一つの
カラム選択回路を活性化することにより得られる複数の
データを並列／直列変換することにより、または時分割
動作（パイプライン制御）を行うことにより、シリアル
アクセスがさらに高速化される。
【００２３】
【発明が解決しようとする課題】図２６は、図２４およ
び図２５に示されるＤＲＡＭの主要部のみを示す図であ
る。図２５において、ビット線グループＢＧ１はビット
線対ＢＬ１〜ＢＬ４を含み、ビット線グループＢＧ２は
ビット線対ＢＬ５〜ＢＬ８を含む。ビット線グループＢ
Ｇ３はビット線対ＢＬ９〜ＢＬ１２を含み、ビット線グ
ループＢＧ４はビット線対ＢＬ１３〜ＢＬ１６を含む。
【００２４】ここで、ビット線対ＢＬ１〜ＢＬ１６に割
当てられたカラムアドレスをＹ１〜Ｙ１６とする。
【００２５】ビット線グループＢＧ１内のビット線対Ｂ
Ｌ１〜ＢＬ４はカラム選択回路ＳＬ１を介して入出力線
対ＩＯ１〜ＩＯ４にそれぞれ接続され、ビット線グルー
プＢＧ２内のビット線対ＢＬ５〜ＢＬ８はカラム選択回
路ＳＬ２を介して入出力線対ＩＯ１〜ＩＯ４にそれぞれ
接続される。ビット線グループＢＧ３内のビット線対Ｂ
Ｌ９〜ＢＬ１２はカラム選択回路ＢＬ３を介して入出力
線対ＩＯ１〜ＩＯ４にそれぞれ接続され、ビット線グル
ープＢＧ４内のビット線対ＢＬ１３〜ＢＬ１６はカラム
選択回路ＳＬ４を介して入出力線対ＩＯ１〜ＩＯ４にそ
れぞれ接続される。
【００２６】このように、入出力線対ＩＯ１〜ＩＯ４は
すべてのビット線グループに共通に設けられている。そ
のため、複数のカラム選択回路を同時に活性化すること
はできない。
【００２７】シリアルモード時には、まずアドレスカウ
ンタ１６にスタートアドレスが設定され、そのスタート
アドレスに対応する１つのカラム選択回路が活性化され
る。
【００２８】図２７に示すようにスタートアドレスがＹ
１〜Ｙ４に設定されると、カラム選択回路ＳＬ１が最初
に活性化される。スタートアドレスがＹ１に設定された
場合には、カラム選択回路ＳＬ１の活性化時にカラムア
ドレスＹ１，Ｙ２，Ｙ３，Ｙ４に順次アクセスが行われ
る。スタートアドレスがＹ２に設定された場合には、カ
ラム選択回路ＳＬ１の活性化時にカラムアドレスＹ２，
Ｙ３，Ｙ４に順次アクセスが行われる。スタートアドレ
スがＹ３に設定された場合には、カラム選択回路ＳＬ１
の活性化時にカラムアドレスＹ３，Ｙ４に順次アクセス
が行われる。スタートアドレスがＹ４に設定された場合
には、カラム選択回路ＳＬ１の活性化時にカラムアドレ
スＹ４のみにアクセスが行われる。
【００２９】このように、スタートアドレスに依存し
て、新たなカラム選択回路の活性化を必要とせずにアク
セスできる範囲が異っている。特に、スタートアドレス
がたとえばＹ４に設定されたときには、次のカラムアド
レスにアクセスするためには別のカラム選択回路を活性
化する必要がある。それにより、カラム選択回路の活性
からプリアンプの動作までの時間が、ビットレートを律
束するという問題がある。
【００３０】このような問題を、図２８および図２９の
波形図を参照しながら説明する。図２８は、シリアルモ
ードにおいてスタートアドレスがＹ１に設定された場合
の動作を示すタイミング図である。図２９は、シリアル
モードにおいてスタートアドレスがＹ４に設定された場
合の動作を示すタイミング図である。
【００３１】図２８および図２９において、Ｄ１〜Ｄ１
２はそれぞれビット線対ＢＬ１〜ＢＬ１２（図２５およ
び図２６参照）に読出されたデータを表わす。
【００３２】まず、外部ロウアドレスストローブ信号／
ＲＡＳがローに立下がると、外部から与えられるアドレ
ス信号ＡＤＤがロウアドレス信号ＡＸとしてロウデコー
ダ２に与えられる。それにより、複数のワード線ＷＬの
うち１つが活性化される。その後、外部カラムアドレス
ストローブ信号／ＣＡＳがローに立下がると、外部から
与えれるアドレス信号ＡＤＤがカラムアドレス信号ＡＹ
としてアドレスカウンタ１６に与えらえる。アドレスカ
ウンタ１６はカラムアドレス信号ＡＹのうち２ビットＡ
０，Ａ１を並／直変換回路１０に与え、残りのビットＡ
２〜Ａｎをカラムデコーダ５に与える。
【００３３】図２８に示すように、カラムアドレス信号
ＡＹがカラムアドレスＹ１を指定している場合には、ス
タートアドレスがＹ１に設定される。カラムデコーダ５
は、まず、カラム選択信号ＣＳＬ１をハイに立ち上げ、
カラム選択回路ＳＬ１を活性化する。それにより、ビッ
ト線対ＢＬ１〜ＢＬ４上のデータＤ１〜Ｄ４が入出力線
対ＩＯ１〜ＩＯ４に読出される。
【００３４】それらのデータＤ１〜Ｄ４はプリアンプ９
を介して読出データバスＲＤＢ１〜ＲＤＢ４に与えらえ
る。アドレスカウンタ１６は、ＣＬＫバッファ１５から
与えられるクロック信号ＣＬＫに応答して、カラムアド
レス信号ＡＹを順次カウントアップする。並／直変換回
路１０は、カラムアドレス信号ＡＹの２ビットＡ０，Ａ
１に応答して、データＤ１〜Ｄ４を順次選択して出力バ
ッファ１１に与える。それにより、データＤ１〜Ｄ４が
出力データＤｏｕｔとして入出力端子Ｉ／Ｏからシリア
ルに出力される。
【００３５】次に、カラムデコーダ５がカラム選択信号
ＣＳＬ２をハイに立ち上げると、同様にして、データＤ
５〜Ｄ８が入出力線対ＩＯ１〜ＩＯ４に読出される。そ
れらのデータＤ５〜Ｄ８はプリアンプ９を介して読出デ
ータバスＲＤＢ１〜ＲＤＢ４に与えられる。アドレスカ
ウンタ１６は、ＣＬＫバッファ１５から与えられるクロ
ック信号ＣＬＫに応答して、カラムアドレス信号ＡＹを
順次カウントアップする。並／直変換回路１０は、カラ
ムアドレス信号ＡＹの２ビットＡ０，Ａ１に応答して、
データＤ５〜Ｄ８を順次選択して出力バッファ１１に与
える。それにより、データＤ５〜Ｄ８が出力データＤｏ
ｕｔとして入出力端子Ｉ／Ｏからシリアルに出力され
る。
【００３６】このようにして、入出力端子Ｉ／Ｏからシ
リアルにデータが読出される。図２９に示すように、カ
ラムアドレス信号ＡＹがカラムアドレスＹ４を指定して
いる場合には、スタートアドレスがＹ４に設定される。
この場合にも、カラムデコーダ５が、まず、カラム選択
信号ＣＳＬ１をハイに立ち上げ、カラム選択回路ＳＬ１
を活性化する。それにより、ビット線対ＢＬ１〜ＢＬ４
上のデータＤ１〜Ｄ４が入出力線対ＩＯ１〜ＩＯ４に読
出される。
【００３７】それらのデータＤ１〜Ｄ４はプリアンプ９
を介して読出データバスＲＤＢ１〜ＲＤＢ４に与えられ
る。並／直変換回路１０は、カラムアドレス信号ＡＹの
２ビットＡ０，Ａ１に応答して、データＤ４を選択して
出力バッファ１１に与える。それにより、データＤ４が
出力データＤｏｕｔとして入出力端子Ｉ／Ｏから出力さ
れる。
【００３８】次に、カラムデコーダ５がカラム選択信号
ＣＳＬ２をハイに立ち上げると、同様にして、データＤ
５〜Ｄ８が入出力線対ＩＯ１〜ＩＯ４に読出される。そ
れらのデータＤ５〜Ｄ８はプリアンプ９を介し読出デー
タバスＲＤＢ１〜ＲＤＢ４に与えられる。アドレスカウ
ンタ１６は、ＣＬＫバッファ１５から与えられるクロッ
ク信号ＣＬＫに応答して、カラムアドレス信号ＡＹを順
次カウントアップする。並／直変換回路１０は、カラム
アドレス信号ＡＹの２ビットＡ０，Ａ１に応答して、デ
ータＤ５〜Ｄ８を順次選択して出力バッファ１１に与え
る。それにより、データＤ５〜Ｄ８が出力データＤｏｕ
ｔとして入出力端子Ｉ／Ｏからシリアルに出力される。
【００３９】この場合、カラム選択信号ＣＳＬ１がロー
に立ち下るまでカラム選択信号ＣＳＬ２をハイに立ち上
げることができない。また、２つのカラム選択信号が同
時にオンすることを避けるためにカラム選択信号ＣＳＬ
１の立ち下がりとカラム選択信号ＣＳＬ２の立ち上がり
との間にマージンを設ける必要がある。
【００４０】図２８に示すようにカラムアドレス信号Ａ
ＹがカラムアドレスＹ１を指定している場合には、出力
されるデータ間にギャップが生じず、ビットレートが低
下しない。しかし、図２９に示すようにカラムアドレス
信号ＡＹがカラムアドレスＹ４を指定している場合に
は、入出力端子Ｉ／Ｏから出力されるデータＤ４とデー
タＤ５との間にギャップが生じる。このように、あるビ
ット線グループ内の１つのビット線対と他のビット線グ
ループ内の１つのビット線対とが連続的に選択される場
合にデータギャップが生じる。そのため、アクセス速度
およびビットレートが低下するという問題がある。
【００４１】この発明の目的は、高速なアクセスが可能
な半導体記憶装置を提供することである。
【００４２】この発明の他の目的は、高速かつ高ビット
レートのシリアルアクセスが可能な半導体記憶装置を得
ることである。
【００４３】この発明のさらに他の目的は、スタートア
ドレスの制限なく高速のシリアルモードが実現された半
導体記憶装置を得ることである。
【００４４】
【課題を解決するための手段】
（１）第１の発明 第１の発明にかかる半導体記憶装置は、複数のメモリセ
ル、複数のビット線、ｎ個の入出力線グループ、複数の
接続手段、および列選択手段を備える。
【００４５】複数のメモリセルは、複数行および複数列
に配列され、各々がデータを記憶する。複数のビット線
は、各々が所定数のビット線を含む複数のビット線グル
ープに区分される。複数のビット線グループはｎ個のメ
イングループに分類される。
【００４６】ｎ個の入出力線グループは、ｎ個のメイン
グループに対応して設けられ、各々が所定数の入出力線
を含む。複数の接続手段は、複数のビット線グループに
対応して設けられ、各々が対応するビット線グループと
対応する入出力線グループとの間に接続される。列選択
手段は、複数のビット線グループのいずれかを選択する
ために複数の接続手段に対応する複数の選択信号を選択
的に発生する。
【００４７】複数の接続手段の各々は、対応する選択信
号に応答して活性化され、対応するビット線グループ内
の各ビット線を対応する入出力線グループ内の各入出力
線にそれぞれ接続する。列選択手段は、異なる入出力線
グループに接続された複数の接続手段を同時にまたは所
定の時間差をもって活性化する手段を含む。
【００４８】（２）第２の発明 第２の発明にかかる半導体記憶装置は、複数のメモリセ
ル、複数のビット線、ｎ個の入出力線グループ、ｎ個の
接続手段グループ、および列選択手段を備える。
【００４９】複数のメモリセルは、複数行および複数列
に配列され、各々がデータを記憶する。複数のビット線
は複数列に対応して設けられ、各々が対応する列のメモ
リセルに接続される。複数のビット線は、各々が所定数
のビット線を含む複数のビット線グループに区分され
る。
【００５０】ｎ個の入出力線グループの各々は所定数の
入出力線を含む。ｎ個の接続手段グループは、ｎ個の入
出力線グループに対応して設けられる。ｎ個の接続手段
グループの各々は、複数のビット線グループに対応して
設けられた複数の接続手段を含む。複数の接続手段の各
々は、対応するビット線グループと対応する入出力線グ
ループとの間に接続される。列選択手段は、複数のビッ
ト線グループのいずれかを選択するために各接続手段グ
ループ内の複数の接続手段に対応する複数の選択信号を
選択的に発生する。
【００５１】各接続手段グループ内の複数の接続手段の
各々は、対応する選択信号に応答して活性化され、対応
するビット線グループ内の各ビット線を対応する入出力
線グループ内の各入出力線にそれぞれ接続する。列選択
手段は、異なる入出力線グループに接続された複数の接
続手段を同時にまたは所定の時間差をもって活性化する
手段を含む。
【００５２】（３）第３の発明 第３の発明にかかる半導体記憶装置は、複数のメモリセ
ル、複数のビット線、ｎ個の入出力線グループ、複数の
接続手段、列選択手段、グローバル入出力線グループ、
切換手段、および入出力線選択手段を備える。
【００５３】複数メモリセルは、複数行および複数列に
配列され、各々がデータを記憶する。複数のビット線は
複数列に対応して設けられ、各々が対応する列のメモリ
セルに接続される。複数のビット線は、各々が所定数の
ビット線を含む複数のビット線グループに区分される。
複数のビット線グループはｎ個のメイングループに分類
される。ｎ個のメイングループの各ビット線グループは
交互に配置される。
【００５４】ｎ個の入出力線グループは、ｎ個のメイン
グループに対応して設けられ、各々が所定数の入出力線
を含む。複数の接続手段は、複数のビット線グループに
対応して設けられ、各々が対応するビット線グループと
対応する入出力線グループとの間に接続される。列選択
手段は、複数のビット線グループのいずれかを選択する
ために複数の接続手段に対応する複数の選択信号を選択
的に発生する。
【００５５】複数の接続手段の各々は、対応する選択信
号に応答して活性化され、対応するビット線グループ内
の各ビット線を対応する入出力線グループ内の各入出力
線にそれぞれ接続する。列選択手段は、異なる入出力線
グループに接続された複数の接続手段を同時にまたは所
定の時間差をもって活性化する。
【００５６】グローバル入出力線グループは、ｎ個の入
出力線グループに共通に設けられ、所定数の入出力線を
含む。切換手段は、ｎ個の入出力線グループ内の各入出
力線を選択的にグローバル入出力線グループ内の対応す
る入出力線に接続する。入出力線選択手段は、グローバ
ル入出力線グループ内の各入出力線を順次選択する。
【００５７】（４）第４の発明 第４の発明にかかる半導体記憶装置は、ｎ個のメモリア
レイ、ｎ個の入出力線グループ、複数の接続手段、列選
択手段、グローバル入出力線グループ、切換手段、およ
び入出力線選択手段を備える。
【００５８】ｎ個のメモリアレイは隣接して配置され
る。ｎ個のメモリアレイの各々は、複数行および複数列
に配列されかつ各々がデータを記憶する複数のメモリセ
ルと、複数列に対応して設けられかつ各々が対応する列
のメモリセルに接続された複数のビット線とを含む。各
メモリアレイ内の複数のビット線は、各々が所定数のビ
ット線を含む複数のビット線グループに区分される。
【００５９】ｎ個の入出力線グループは、ｎ個のメモリ
アレイに対応して設けられ、各々が対応するメモリアレ
イ内の複数のビット線グループの一端側に各ビット線と
垂直に配置される所定数の入出力線を含む。複数の接続
手段は、ｎ個のメモリアレイ内の複数のビット線グルー
プに対応して設けられ、各々が対応するビット線グルー
プと対応する入出力線グループとの間に接続される。列
選択信号はｎ個のメモリアレイ内の複数のビット線グル
ープのいずれかを選択するために複数の接続手段に対応
する複数の選択信号を選択的に発生する。
【００６０】複数の接続手段の各々は、対応する選択信
号に応答して活性化され、対応するビット線グループ内
の各ビット線を対応する入出力線グループ内の各入出力
線にそれぞれ接続する。列選択手段は、異なる入出力線
グループに接続された複数の接続手段を同時にまたは所
定の時間差をもって活性化する。
【００６１】グローバル入出力線グループは、ｎ個の入
出力線グループに共通に設けられ、所定数の入出力線を
含む。切換手段は、ｎ個の入出力線グループ内の各入出
力線を選択的にグローバル入出力線グループ内の対応す
る入出力線に接続する。入出力線選択手段は、グローバ
ル入出力線グループ内の各入出力線を順次選択する。
【００６２】
【作用】第１ないし第４の発明にかかる半導体記憶装置
においては、異なる入出力線グループに接続される複数
の接続手段を同時にまたは所定の時間差をもって活性化
することにより、複数のビット線グループを同時にまた
は所定の時間差をもってそれぞれ対応する入出力線グル
ープに接続することが可能となる。
【００６３】それにより、あるビット線グループ内の１
つのビット線と他のビット線グループ内の１つのビット
線とが連続的に選択される場合に、ある１つの入出力線
グループ内の入出力線にアクセスしている間に、他の入
出力線グループ内の入出力線にデータを準備することが
できる。したがって、アクセス速度が高速化され、かつ
アクセスされたデータ間にギャップが生じない。
【００６４】
【実施例】
（１）第１の実施例 図１は、第１の実施例によるＤＲＡＭの全体の構成を示
すブロック図である。図１のＤＲＡＭが図２４のＤＲＡ
Ｍと異なるのは、次の点である。
【００６５】第１の入出力線グループＩＯＧ１および第
２の入出力線グループＩＯＧ２が設けられている。第１
の入出力線グループＩＯＧ１は入出力線対ＩＯ１〜ＩＯ
４を含む。第２の入出力線グループＩＯＧ２は入出力線
対ＩＯ５〜ＩＯ８を含む。
【００６６】図２４に示されるカラムデコーダ５、アド
レスカウンタ１６およびタイミングジェネレータ１７の
代わりにカラムデコーダ５ａ、アドレスカウンタ１６ａ
およびタイミングジェネレータ１７ａが設けられてい
る。カラムデコーダ５ａ、アドレスカウンタ１６ａおよ
びタイミングジェネレータ１７ａの構成および動作は、
後述するようにカラムデコーダ５およびアドレスカウン
タ１６およびタイミングジェネレータ１７の構成及び動
作と異なる。
【００６７】入出力線切換回路１８がさらに設けられて
いる。入出力線切換回路１８は、アドレスカウンタ１６
ａからカラムアドレス信号の３ビットＡ０，Ａ１，Ａ２
を受け、第１の入出力線グループＩＯＧ１内の入出力線
対ＩＯ１〜ＩＯ４または第２の入出力線グループＩＯＧ
２内の入出力線対ＩＯ５〜ＩＯ９をグローバル入出力線
グループＧＩＯＧ内のグローバル入出力線ＧＩＯ１〜Ｇ
ＩＯ４に選択的に接続する。他の部分の構成は、図２４
に示される構成と同様である。
【００６８】図２は、図１に示されるＤＲＡＭの主要部
の詳細な構成を示す図である。メモリアレイ１、センス
アンプ群３およびカラム選択回路群４の構成は、図２５
に示される構成と同様である。奇数番目ビット線グルー
プ、たとえばビット線グループＢＧ１，ＢＧ３を第１の
ビット線グループと呼び、偶数番目のビット線グルー
プ、たとえばビット線グループＢＧ２，ＢＧ４を第２の
ビット線グループと呼ぶ。複数の第１ビット線グループ
が第１のメイングループを構成し、複数の第２ビット線
グループが第２のメイングループを構成する。
【００６９】各第１のビット線グループ内の４つのビッ
ト線対は、対応するカラム選択回路を介して第１の入出
力線グループＩＯＧ１内の４つの入出力線対ＩＯ１〜Ｉ
Ｏ４にそれぞれ接続される。各第２のビット線グループ
内の４つのビット線対は、対応するカラム選択回路を介
して第２の入出力線グループＩＯＧ２内の４つの入出力
線対ＩＯ５〜ＩＯ８にそれぞれ接続される。各カラム選
択回路が接続手段を構成する。
【００７０】この実施例のＤＲＡＭは、通常のランダム
アクセスモード、ページモードおよびシリアルモードに
加えてアドレスラッピングモードを有する。以下、この
実施例のＤＲＡＭにおけるシリアルモードおよびアドレ
スラッピングモードを説明する。
【００７１】図３は、図２に示される構成のうち主要部
のみを概略的に示す図である。図３に示されるように、
第１のビット線グループＢＧ１，ＢＧ３はそれぞれカラ
ム選択回路ＳＬ１，ＳＬ３を介して第１の入出力線グル
ープＩＯＧ１に接続され、第２のビット線グループＢＧ
２，ＢＧ４はそれぞれカラム選択回路ＳＬ２，ＳＬ４を
介して第２の入出力線グループＩＯＧ２に接続されてい
る。
【００７２】そのため、１つの第１のビット線グループ
に対応するカラム選択回路および１つの第２のビット線
グループに対応するカラム選択回路を同時に活性化する
ことが可能となる。たとえば、カラム選択回路ＳＬ１お
よびカラム選択回路ＳＬ２を同時に活性化することがで
きる。また、カラム選択回路ＳＬ２およびカラム選択回
路ＳＬ３を同時に活性化することもできる。
【００７３】なお、図２９を用いて説明したように、出
力されるデータ間にギャップが生じ得るのは、スタート
アドレスとして、Ｙ４，Ｙ８のように各ビット線グルー
プ内の最上位のカラムアドレスが選択された場合であ
る。すなわち、あるビット線グループ内の１つのビット
線対と次のビット線グループ内の１つのビット線対とが
連続的に選択される場合に、データギャップが生じ得
る。したがって、この場合には、スタートアドレスに対
応するカラム選択回路および次のカラムアドレスに対応
するカラム選択回路を、同時に、またはデータギャップ
が生じない範囲で順次に、活性化する必要がある。
【００７４】他の場合には、２つのカラム選択回路を同
時に活性化する必要はなく、データギャップが生じない
ようにそれらを順に活性化することができる。
【００７５】実際の装置では、アクセス速度および消費
電力を考慮して各カラム選択回路の活性化期間が決定さ
れる。
【００７６】図４は、シリアルモードにおいて新たなカ
ラム選択回路の活性化を必要とせずにアクセスできる範
囲を示す図である。
【００７７】スタートアドレスがＹ１〜Ｙ４に設定され
ると、カラム選択回路ＳＬ１，ＳＬ２が最初に活性化さ
れる。スタートアドレスがＹ５〜Ｙ８に設定されると、
カラム選択回路ＳＬ２，ＳＬ３が最初に活性化される。
スタートアドレスがＹ８〜Ｙ１２に設定されると、カラ
ム選択回路ＳＬ３，ＳＬ４が最初に活性化される。
【００７８】たとえば、スタートアドレスがＹ１に設定
されると、新たなカラム選択回路を活性化することな
く、カラムアドレスＹ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ
６，Ｙ７，Ｙ８に順次アクセスすることができる。スタ
ートアドレスがＹ２に設定されると、新たなカラム選択
回路を活性化することなく、カラムアドレスＹ２，Ｙ
３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８に順次アクセスする
ことができる。スタートアドレスがＹ３に設定される
と、新たなカラム選択回路を活性化することなく、カラ
ムアドレスＹ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８に順次
アクセスすることができる。スタートアドレスがＹ４に
設定されると、新たなカラム選択回路を活性化すること
なく、カラムアドレスＹ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８に
順次アクセスすることができる。
【００７９】このように、スタートアドレスレスとして
どのカラムアドレスが選択された場合でも、新たなカラ
ム選択回路を活性することなく少なくとも５ビットの連
続アクセスが可能となる。したがって、このアクセスの
期間を利用して次のカラム選択回路の活性化から並／直
変換回路１０へのデータの転送までの動作を行うことが
できる。
【００８０】図５は、アドレスラッピングモードにおい
て新たなカラム選択回路の活性化を必要とせずにアクセ
スできる範囲を示す図である。
【００８１】スタートアドレスがＹ１〜Ｙ８に設定され
ると、カラム選択回路ＳＬ１，ＳＬ２が最初に活性化さ
れる。
【００８２】たとえば、スタートアドレスがＹ１に設定
されると、新たなカラム選択回路を活性化することな
く、カラムアドレスＹ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ
６，Ｙ７，Ｙ８に順次アクセスすることができる。スタ
ートアドレスがＹ２に設定されると、新たなカラム選択
回路を活性化することなく、カラムアドレスＹ２，Ｙ
３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８，Ｙ１に順次アクセ
スすることができる。スタートアドレスがＹ３に設定さ
れると、新たなカラム選択回路を活性化することなく、
カラムアドレスＹ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８，
Ｙ１，Ｙ２に順次アクセスすることができる。
【００８３】このように、スタートアドレスとしてどの
カラムアドレスが選択された場合でも、新たなカラム選
択回路を活性化することなく８ビットの連続アクセスが
可能となる。
【００８４】次に図６および図７を参照しながらこの実
施例のＤＲＡＭにおけるシリアルモードおよびアドレス
ラッピングモードの動作を説明する。図６は、シリアル
モードにおいてスタートアドレスがＹ４に設定された場
合の動作を示すタイミング図である。図７は、アドレス
ラッピングモードにおいて第１番目のスタートアドレス
がＹ４に設定されかつ第２番目のスタートアドレスがＹ
１０に設定された場合の動作を示すタイミング図であ
る。
【００８５】図６および図７において、Ｄ１〜Ｄ１６は
それぞれビット線対ＢＬ１〜ＢＬ１６に読出されたデー
タを表わす。
【００８６】まず、シリアルモードにおいては、図６に
示されるように、外部ロウアドレスストローブ信号／Ｒ
ＡＳがロー立ち下がると、外部から与えらえるアドレス
信号ＡＤＤがロウアドレス信号ＡＸとしてロウデコーダ
２に与えられる。それにより、複数のワード線ＷＬのう
ち１つが活性化される。
【００８７】その後、外部カラムアドレスストローブ信
号／ＣＡＳがローに立ち下がると、外部から与えられる
アドレス信号ＡＤＤがカラムアドレス信号ＡＹとしてア
ドレスカウンタ１６ａに与えられる。アドレスカウンタ
１６ａは、カラムアドレス信号ＡＹの２ビットＡ０，Ａ
１を並／直変換回路１０に与え、残りのビットＡ２〜Ａ
ｎをカラムデコーダ５ａに与える。また、アドレスカウ
ンタ１６ａは、入出力線対ＩＯ１〜ＩＯ８を選択的にグ
ローバル入出力線対ＧＩＯ１〜ＧＩＯ４に接続するため
にカラムアドレス信号ＡＹの３ビットＡ０，Ａ１，Ａ２
を入出力線切換回路１８に与える。
【００８８】カラムアドレス信号ＡＹがカラムアドレス
Ｙ４を指定している場合には、スタートアドレスがＹ４
に設定される。カラムデコーダ５ａは、まず、カラムア
ドレス信号ＡＹに応答して、後述する論理に従って、カ
ラム選択信号ＣＳＬ１，ＣＳＬ２をハイに立ち上げ、カ
ラム選択回路ＳＬ１，ＳＬ２を同時に活性化する。それ
により、ビット線対ＢＬ１〜ＢＬ４上のデータＤ１〜Ｄ
４が入出力線対ＩＯ１〜ＩＯ４に読出され、ビット線対
ＢＬ５〜ＢＬ８上のデータが入出力線対ＩＯ５〜ＩＯ８
に読出される。入出力線切換回路１８は、まず、カラム
アドレス信号ＡＹの３ビットＡ０，Ａ１，Ａ２に応答し
て、入出力線対ＩＯ４をグローバル入出力線対ＧＩＯ１
に接続する。それにより、データＤ４がプリアンプ９を
介して読出データバスＲＤＢ４に与えらえる。その後、
カラム選択信号ＣＳＬ１がローに立下がる。並／直変換
回路１０は、カラムアドレス信号ＡＹの２ビットＡ０，
Ａ１に応答して、データＤ４を選択して出力バッファ１
１に与える。
【００８９】また、入出力線切換回路１８は、順次カウ
ントアップされるカラムアドレス信号ＡＹの３ビットＡ
０，Ａ１，Ａ２に応答して、入出力線対ＩＯ５，ＩＯ
６，ＩＯ７，ＩＯ８を順次グローバル入出力線対ＧＩＯ
１，ＧＩＯ２，ＧＩＯ３，ＧＩＯ４に接続する。それよ
り、データＤ５〜Ｄ８がプリアンプ９を介して読出デー
タバスＲＤＢ１〜ＲＤＢ４に与えらえる。その後、カラ
ム選択信号ＣＳＬ２がローに立下がる。並／直変換回路
１０は、順次カウントアップされるカラムアドレス信号
ＡＹの２ビットＡ０，Ａ１に応答して、データＤ５〜Ｄ
８を順次選択して出力バッファ１１に与える。
【００９０】次に、カラム選択信号ＣＳＬ１の立下がり
後に、カラムデコーダ５ａが、カラムアドレス信号ＡＹ
に応答して、後述する論理に従って、カラム選択信号Ｃ
ＳＬ３をハイに立上げる。それにより、データＤ９〜Ｄ
１２が入出力線対ＩＯ１〜ＩＯ４に読出される。
【００９１】入出力線切換回路１８は、順次カウントア
ップされるカラムアドレス信号ＡＹの３ビットＡ０，Ａ
１，Ａ２に応答して、入出力線対ＩＯ１，ＩＯ２，ＩＯ
３，ＩＯ４を順次グローバル入出力線対ＧＩＯ１，ＧＩ
Ｏ２，ＧＩＯ３，ＧＩＯ４に接続する。それにより、デ
ータＤ９〜Ｄ１２がプリアンプ９を介して読出データバ
スＲＤＢ１〜ＲＤＢ４に順次与えられる。並／直変換回
路１０は、順次カウントアップされるカラムアドレス信
号ＡＹの２ビットＡ０，Ａ１に応答して、データＤ９〜
Ｄ１２を順次選択して出力バッファ１１に与える。
【００９２】カラム選択信号ＣＳＬ２の立下がり後に、
カラムデコーダ５ａが、カラムアドレス信号ＡＹに応答
して、後述する論理に従って、カラム選択信号ＣＳＬ４
をハイに立上げる。それにより、データＤ１３〜Ｄ１６
が入出力線対ＩＯ５〜ＩＯ８に読出される。
【００９３】入出力線切換回路１８は、順次カウントア
ップされるカラムアドレス信号ＡＹの３ビットＡ０，Ａ
１，Ａ２に応答して、入出力線対ＩＯ５，ＩＯ６，ＩＯ
７，ＩＯ８を順次グローバル入出力線対ＧＩＯ１，ＧＩ
Ｏ２，ＧＩＯ３，ＧＩＯ４に接続する。それにより、デ
ータＤ１３〜Ｄ１６がプリアンプ９を介して読出データ
バスＲＤＢ１〜ＲＤＢ４に順次与えられる。並／直変換
回路１０は、順次カウントアップされるカラムアドレス
信号ＡＹの２ビットＡ０，Ａ１に応答して、データＤ１
３〜Ｄ１６を順次選択して出力バッファ１１に与える。
【００９４】このようにして、入出力端子Ｉ／Ｏからシ
リアルにデータが出力される。アドレスラッピングモー
ドにおいても、図７に示されるように、外部ロウアドレ
スストローブ信号／ＲＡＳがローに立下がると、外部か
ら与えられるアドレス信号ＡＤＤがロウアドレス信号Ａ
Ｘとしてロウデコーダ２に与えられる。
【００９５】その後、外部カラムアドレスストローブ信
号／ＣＡＳがローに立下がると、外部から与えられるア
ドレス信号ＡＤＤがカラムアドレス信号ＡＹ１としてア
ドレスカウンタ１６ａに与えられる。
【００９６】カラムアドレス信号ＡＹ１がカラムアドレ
スＹ４を指定している場合には、第１番目のスタートア
ドレスがＹ４に設定される。カラムデコーダ５ａは、カ
ラムアドレス信号ＡＹ１に応答して、後述する論理に従
って、カラム選択信号ＣＳＬ１，ＣＳＬ２をハイに立ち
上げ、カラム選択回路ＳＬ１，ＳＬ２を同時に活性化す
る。それにより、ビット線対ＢＬ１〜ＢＬ４上のデータ
Ｄ１〜Ｄ４が入出力線対ＩＯ１〜ＩＯ４に読出され、ビ
ット線対ＢＬ５〜ＢＬ８上のデータＤ５〜Ｄ８が入出力
線対ＩＯ５〜ＩＯ８に読出される。
【００９７】入出力線切換回路１８は、カラムアドレス
信号ＡＹ１の３ビットＡ０，Ａ１，Ａ２に応答して、入
出力線対ＩＯ４をグローバル入出力線対ＧＩＯ４に接続
する。それにより、データＤ４がプリアンプ９を介して
読出データバスＲＤＢ４に与えられる。並／直変換回路
１０は、カラムアドレス信号ＡＹ１の２ビットＡ０，Ａ
１に応答して、データＤ４を選択して出力バッファ１１
に与える。
【００９８】また、入出力線切換回路１８は、順次カウ
ントアップされるカラムアドレス信号ＡＹ１の３ビット
Ａ０，Ａ１，Ａ２に応答して、入出力線対ＩＯ５，ＩＯ
６，ＩＯ７，ＩＯ８を順次グローバル入出力線対ＧＩＯ
１，ＧＩＯ２，ＧＩＯ３，ＧＩＯ４に接続する。それに
より、データＤ５〜Ｄ８がプリアンプ９を介して読出デ
ータバスＲＤＢ１〜ＲＤＢ４に順次与えられる。並／直
変換回路１０は、順次カウントアップされるカラムアド
レス信号ＡＹ１の２ビットＡ０，Ａ１に応答して、デー
タＤ５〜Ｄ８を順次選択して出力バッファ１１に与え
る。
【００９９】さらに、入出力線切換回路１８は、順次カ
ウントアップされるカラムアドレス信号ＡＹ１の３ビッ
トＡ０，Ａ１，Ａ２に応答して、入出力線対ＩＯ１，Ｉ
Ｏ２，ＩＯ３を順次グローバル入出力線対ＧＩＯ１，Ｇ
ＩＯ２，ＧＩＯ３に接続する。それにより、データＤ１
〜Ｄ３がプリアンプ９を介して読出データバスＲＤＢ１
〜ＲＤＢ３に順次与えられる。並／直変換回路１０は、
順次カウントアップされるカラムアドレス信号ＡＹ１の
２ビットＡ０，Ａ１に応答して、データＤ１〜Ｄ３を順
次選択して出力バッファ１１に与える。
【０１００】カラム選択信号ＣＳＬ１，ＣＳＬ２は、一
定時間経過後ローに立下がる。このようにして、入出力
端子Ｉ／ＯからデータＤ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，
Ｄ１，Ｄ２，Ｄ３がシリアルに出力される。
【０１０１】カラムアドレスストローブ信号／ＣＡＳが
再びローに立ち下がると、外部から与えられるアドレス
信号ＡＤＤがカラムアドレス信号ＡＹ２としてアドレス
カウンタ１６ａに与えられる。
【０１０２】今、カラムアドレス信号ＡＹ２がカラムア
ドレスＹ１０を指定している場合には、第２番目のスタ
ートアドレスがＹ１０に設定される。この場合には、カ
ラムデコーダ５ａは、カラムアドレス信号ＡＹ２に応答
して、後述する論理に従って、カラム選択信号ＣＳＬ
３，ＣＳＬ４をハイに立ち上げ、カラム選択回路ＳＬ
３，ＳＬ４を同時に活性化する。それにより、ビット線
対ＢＬ９〜ＢＬ１２上のデータＤ９〜Ｄ１２が入出力線
対ＩＯ１〜ＩＯ４に読出され、ビット線対ＢＬ１３〜Ｂ
Ｌ１６上のデータが入出力線対ＩＯ５〜ＩＯ８に読出さ
れる。
【０１０３】この場合には、入出力線切換回路１８は、
順次カウントアップされるカラムアドレス信号ＡＹ２の
３ビットＡ０，Ａ１，Ａ２に応答して、まず入出力線対
ＩＯ２，ＩＯ３，ＩＯ４を順次グローバル入出力線対Ｇ
ＩＯ２，ＧＩＯ３，ＧＩＯ４に接続し、次に入出力線対
ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８を順次グローバル入出
力線対ＧＩＯ１，ＧＩＯ２，ＧＩＯ３，ＧＩＯ４に接続
し、さらに入出力線対ＩＯ１をグローバル入出力線対Ｇ
ＩＯ１に接続する。
【０１０４】このようにして、入出力端子Ｉ／Ｏからデ
ータＤ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１
５，Ｄ１６，Ｄ９が出力される。
【０１０５】次に、この実施例のＤＲＡＭの各部の詳細
な構成を説明する。図８は、アドレスカウンタ１６ａの
構成の一例を示す図である。また、図１９は、シリアル
モード時およびラッピングモード時のアドレスカウンタ
１６ａのアドレス進行例を示す図である。
【０１０６】アドレスカウンタ１６ａは、２進カウンタ
１６０およびＡＮＤゲート１６１を含む。２進カウンタ
１６０には、カラムアドレス信号がスタートアドレスと
して設定される。２進カウンタ１６０は、クロック信号
ＣＬＫに応答してスタートアドレスをカウントアップま
たはカウントダウンして出力する。ＡＮＤゲート１６１
は２進カウンタ１６０の３ビット目の桁上げパルス出力
端子と４ビット目の桁上げパルス入力端子との間に接続
される。
【０１０７】ＡＮＤゲート１６１の一方の入力端子にモ
ード制御信号ＭＤが与えられ、他方の入力端子には３ビ
ット目の桁上げパルス出力端子から桁上げパルスＣＲが
与えられる。ＡＮＤゲート１６１の出力信号は、２進カ
ウンタ１６０の４ビット目の桁上げパルス入力端子に与
えられる。
【０１０８】シリアルモード時には、モード制御信号Ｍ
Ｄがハイに設定される。それにより、アドレスカウンタ
１６ａから発生されるアドレスは、図９の（ａ）に示さ
れるように進行する。
【０１０９】ラッピングモード時には、モード制御信号
ＭＤはローに設定される。それにより、アドレスカウン
タ１６ａにより発生されるアドレスは、図９の（ｂ）に
示されるように進行する。
【０１１０】すなわち、シリアルモード時には、クロッ
ク信号ＣＬＫに応答して、カラムアドレス信号がスター
トアドレスから順次１ずつインクリメントされる。ま
た、ラッピングモード時には、クロック信号ＣＬＫに応
答して、カラムアドレス信号の３ビットＡ２，Ａ１，Ａ
０がスタートアドレスから“１１１”になるまで順次１
ずつインクリメントされ、その後“０００”に戻され、
さらにクロック信号ＣＬＫに応答して順次１ずつインク
リメントされる。
【０１１１】図９には、カラムアドレス信号の５ビット
Ａ４，Ａ３，Ａ２，Ａ１，Ａ０のみが示されている。シ
リアルモード時には、カラムアドレス信号のビットＡｎ
〜Ａ５も変化するが、ラッピングモード時には、カラム
アドレス信号のビットＡｎ〜Ａ５はスタートアドレスの
設定時の状態のまま変化しない。
【０１１２】図１０は、カラムデコーダ５ａに含まれる
メインデコーダ５０の一部および最下位プリデコーダ５
１を示す図である。また、図１１は最下位プリデコーダ
５１の真理値表を従来の最下位プリデコーダの真理値表
と比較して示す図である。
【０１１３】最下位プリデコーダ５１には、カラムアド
レス信号の２ビットＡ２，Ａ３およびモード制御信号Ｍ
Ｄが与えられる。最下位プリデコーダ５１の出力信号Ｐ
１〜Ｐ４はメインデコーダ５０に与えらえる。メインデ
コーダ５０は、最下位プリデコーダ５１の出力信号Ｐ１
〜Ｐ４および図示しない他のプリデコーダの出力信号に
応答して、１つまたは２つのカラム選択信号をハイに立
ち上げる。
【０１１４】従来のプリデコーダにおいては、図１１の
（ａ）に示されるように、カラムアドレス信号の２ビッ
トＡ２，Ａ３に応答して出力信号Ｐ１〜Ｐ４のいずれか
１つが“１”となる。
【０１１５】これに対して、図１０に示される最下位プ
リデコーダ５１においては、シリアルモード時には、図
１１の（ｂ）に示されるように、カラムアドレス信号の
２ビットＡ２，Ａ３に応答して、出力信号Ｐ１〜Ｐ４の
うちいずれか２つが“１”となる。アドレスラッピング
モード時には、図１１の（ｃ）に示されるように、カラ
ムアドレス信号の２ビットＡ２，Ａ３に応答して、入出
力信号Ｐ１〜Ｐ４のうちいずれか２つが“１”となる。
【０１１６】ただし、実際の回路では、図１０に示され
る各カラム選択信号と他の論理ゲートの信号との論理演
算により、動作モードに応じて各カラム選択信号の活性
化期間が調整される。
【０１１７】図１２は、入出力線切換回路１８の構成を
示す図である。入出力線切換回路１８は、アドレス変換
論理回路１８０および切換回路１８１を含む。アドレス
変換論理回路１８０は、カラムアドレス信号の３ビット
Ａ０，Ａ１，Ａ２を受け、スイッチ信号Ｓ１〜Ｓ８を発
生する。アドレス変換論理回路１８０の真理値表を図１
３に示す。アドレス変換論理回路１８０は、図１３の真
理値表に従って切換回路１８１を制御する。
【０１１８】切換回路１８１は、スイッチ信号Ｓ１〜Ｓ
８に応答して、入出力線対ＩＯ１，ＩＯ５の一方、入出
力線対ＩＯ２，ＩＯ６の一方、入出力線対ＩＯ３，ＩＯ
７の一方および入出力線対ＩＯ４，ＩＯ８の一方をそれ
ぞれグローバル入出力線対ＧＩＯ１，ＧＩＯ２，ＧＩＯ
３，ＧＩＯ４に接続する。
【０１１９】図１４は、切換回路１８１の詳細な構成を
示す回路図である。切換回路１８１は、Ｐチャネルトラ
ンジスタＰ１〜Ｐ８およびＮチャネルトランジスタＮ５
〜Ｎ８を含む。
【０１２０】スイッチ信号Ｓ１が“１”のときには入出
力線対ＩＯ１がグローバル入出力線対ＧＩＯ１に接続さ
れ、スイッチ信号Ｓ５が“１”のときには入出力線対Ｉ
Ｏ５がグローバル入出力線対ＧＩＯ１に接続される。ス
イッチ信号Ｓ２が“１”のときには入出力線対ＩＯ２が
グローバル入出力線対ＧＩＯ２に接続され、スイッチ信
号Ｓ６が“１”のときには入出力線対ＩＯ６がグローバ
ル入出力線対ＧＩＯ２に接続される。スイッチ信号Ｓ３
が“１”のときには入出力線対ＩＯ３がグローバル入出
力線対ＧＩＯ３に接続され、スイッチ信号Ｓ７が“１”
のときには入出力線対ＩＯ７がグローバル入出力線対Ｇ
ＩＯ３に接続される。スイッチ信号Ｓ４が“１”のとき
には入出力線対ＩＯ４がグローバル入出力線対ＧＩＯ４
に接続され、スイッチ信号Ｓ８が“１”のときには入出
力線対ＩＯ８がグローバル入出力線対ＧＩＯ４に接続さ
れる。
【０１２１】（２） 第２の実施例 図１５は、第２の実施例によるＤＲＡＭの全体の構成を
示すブロック図である。第２の実施例によるＤＲＡＭが
第１の実施例によるＤＲＡＭと異なるのは次の点であ
る。
【０１２２】カラム選択回路群４ｂの構成が、後述する
ようにカラム選択回路群４と異なる。また、図１の入出
力線切換回路１８が設けられておらず、プリアンプ９
は、読出データバスＲＤＢ１〜ＲＤＢ８を介して並／直
変換回路１０に接続されている。また、直／並変換回路
７および並／直変換回路１０は、第１の実施例とは異な
り、８ビット構成を有する。
【０１２３】図１６は、図１５に示されるＤＲＡＭの主
要部の詳細な構成を示す図である。図１６において、メ
モリアレイ１およびセンスアンプ群３の構成は、図２に
示される構成と同様である。カラム選択回路群４ｂは、
複数のビット線グループに対応して設けられた複数の第
１のカラム選択回路および複数のビット線グループに対
応して設けられた複数の第２のカラム選択回路を含む。
図１６には、ビット線グループＢＧ１〜ＢＧ４にそれぞ
れ対応する第１のカラム選択回路ＳＬ１ａ〜ＳＬ４ａ、
およびビット線グループＢＧ１〜ＢＧ４にそれぞれ対応
する第２のカラム選択回路ＳＬ１ｂ〜ＳＬ４ｂが示され
る。
【０１２４】複数の第１カラム選択回路が第１の接続手
段グループを構成し、複数の第２カラム選択回路が第２
の接続手段グループを構成する。
【０１２５】各ビット線グループ内の４つのビット線対
は、対応する第１のカラム選択回路を介して第１の入出
力線グループＩＯＧ１内の４つの入出力線対ＩＯ１〜Ｉ
Ｏ４にそれぞれ接続され、かつ対応する第２のカラム選
択回路を介して第２の入出力線グループＩＯＧ２内の４
つの入出力線対ＩＯ５〜ＩＯ８にそれぞれ接続される。
【０１２６】たとえば、ビット線グループＢＧ１内のビ
ット線対ＢＬ１〜ＢＬ４は、第１のカラム選択回路ＳＬ
１ａを介して第１の入出力線グループＩＯＧ１内の４つ
の入出力線対ＩＯ１〜ＩＯ４にそれぞれ接続され、かつ
第２のカラム選択回路ＳＬ１ｂを介して第２の入出力線
グループＩＯＧ２内の４つの入出力線対ＩＯ５〜ＩＯ８
にそれぞれ接続される。他のビット線グループ内の４つ
のビット線対も同様に接続される。
【０１２７】カラムデコーダ５ｂは、カラム選択回路群
４ｂ内の複数の第１のカラム選択回路を選択するための
複数の第１のカラム選択信号およびカラム選択回路群４
ｂ内の複数の第２のカラム選択回路を選択するための複
数の第２のカラム選択信号を発生する。図１６において
は、カラムデコーダ５ｂは、第１のカラム選択信号ＣＳ
Ｌ１ａ〜ＣＳＬ４ａをそれぞれ第１のカラム選択回路Ｓ
Ｌ１ａ〜ＳＬ４ａに与え、第２のカラム選択信号ＣＳＬ
１ｂ〜ＣＳＬ４ｂをそれぞれ第２のカラム選択回路ＳＬ
１ｂ〜ＳＬ４ｂに与える。
【０１２８】図１７は、図１６に示される構成のうち主
要部のみを概略的に示す図である。図１７に示されるよ
うに、ビット線グループＢＧ１は第１および第２のカラ
ム選択回路ＳＬ１ａ，ＳＬ１ｂを介してそれぞれ第１お
よび第２の入出力線グループＩＯＧ１，ＩＯＧ２に接続
され、ビット線グループＢＧ２は第１および第２のカラ
ム選択回路ＳＬ２ａ，ＳＬ２ｂを介してそれぞれ第１お
よび第２の入出力線グループＩＯＧ１，ＩＯＧ２に接続
されている。また、ビット線グループＢＧ３は第１およ
び第２のカラム選択回路ＳＬ３ａ，ＳＬ３ｂを介してそ
れぞれ第１および第２の入出力線グループＩＯＧ１，Ｉ
ＯＧ２に接続され、ビット線グループＢＧ４は第１およ
び第２のカラム選択回路ＳＬ４ａ，ＳＬ４ｂを介してそ
れぞれ第１および第２の入出力線グループＩＯＧ１，Ｉ
ＯＧ２に接続されている。
【０１２９】そのため、１つの第１のカラム選択回路お
よび１つの第２のカラム選択回路を同時に活性化するこ
とが可能となる。たとえば、第１のカラム選択回路ＳＬ
１ａおよび第２のカラム選択回路ＳＬ２ｂを同時に活性
化することができる。第２のカラム選択回路ＳＬ２ｂお
よび第１のカラム選択回路ＳＬ３ａを同時に活性化する
こともできる。
【０１３０】なお、同じビット線グループに接続される
第１および第２のカラム選択回路を同時に活性化するこ
とはできない。
【０１３１】図１８は、シリアルモードにおいて活性化
されるカラム選択回路およびアクセスされる範囲を示す
図である。図１９は、アドレスラッピングモードにおい
て活性化されるカラム選択回路およびアクセスされる範
囲を示す図である。
【０１３２】図２９を用いて説明したように、出力され
るデータ間にギャップが生じ得るのは、スタートアドレ
スとして、Ｙ４，Ｙ８のように各ビット線グループ内の
最上位のカラムアドレスが選択された場合である。した
がって、この場合には、スタートアドレスに対応する第
１のカラム選択回路および次のカラムアドレスに対応す
る第２のカラム選択回路を同時または順次活性化するか
あるいはスタートアドレスに対応する第２のカラム選択
回路および次のカラムアドレスに対応する第１のカラム
選択回路を同時または順次活性化する必要がある。
【０１３３】その他の場合には、図２９に示すようなデ
ータギャップは生じないので、選択されたカラムアドレ
スに対応して、第１または第２のカラム選択回路を任意
に順次活性化することができる。第１および第２の選択
回路のどちらを活性化するかは、カラムデコーダ５ｂの
構成によって決定される。
【０１３４】図１８および図１９の例では、最初に必ず
第１のカラム選択回路が活性化される。その最初のカラ
ム選択回路が活性化されている期間にアクセスされるビ
ット数、すなわち読出されるデータの数が偶数のときに
は、以後は、第１のカラム選択回路が順に活性化され
る。最初のカラム選択回路が活性化されている期間にア
クセスされるビット数、すなわち読出されるデータの数
が奇数のときには、以後は、第２のカラム選択回路が順
に活性化される。
【０１３５】図１８において、たとえば、スタートアド
レスがＹ１に設定されると、予め定められた論理により
第１のカラム選択回路ＳＬ１ａおよび第１のカラム選択
回路ＳＬ２ａが順に活性化される。この場合、カラムア
ドレスＹ１，Ｙ２，Ｙ３，Ｙ４にアクセスが行なわれ、
さらにカラムアドレスＹ５，Ｙ６，Ｙ７，Ｙ８にアクセ
スが行なわれる。
【０１３６】すなわち、ビット線対ＢＬ１，ＢＬ２，Ｂ
Ｌ３，ＢＬ４上のデータが、第１のカラム選択回路ＳＬ
１ａを介して、入出力線対ＩＯ１，ＩＯ２，ＩＯ３，Ｉ
Ｏ４に与えられ、さらに、ビット線対ＢＬ５，ＢＬ６，
ＢＬ７，ＢＬ８上のデータが、第１のカラム選択回路Ｓ
Ｌ２ａを介して、入出力線対ＩＯ５，ＩＯ６，ＩＯ７，
ＩＯ８に与えられる。
【０１３７】スタートアドレスがＹ２に設定されると、
予め定められた論理により第１のカラム選択回路ＳＬ１
ａ、第２のカラム選択回路ＳＬ２ｂおよび第２のカラム
選択回路ＳＬ３ｂが順に活性化される。この場合、カラ
ムアドレスＹ２，Ｙ３，Ｙ４にアクセスが行なわれ、カ
ラムアドレスＹ５，Ｙ６，Ｙ７，Ｙ８にアクセスが行な
われ、さらにカラムアドレスＹ９にアクセスが行なわれ
る。
【０１３８】すなわち、ビット線対ＢＬ２，ＢＬ３，Ｂ
Ｌ４上のデータが、第１のカラム選択回路ＳＬ１ａを介
して、入出力線対ＩＯ２，ＩＯ３，ＩＯ４に与えられ、
ビット線対ＢＬ５，ＢＬ６，ＢＬ７，ＢＬ８上のデータ
が、第２のカラム選択回路ＳＬ２ｂを介して、入出力線
対ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８に与えられ、さら
に、ビット線対ＢＬ９上のデータが、第２のカラム選択
回路ＳＬ３ｂを介して、入出力線対ＩＯ５に与えられ
る。
【０１３９】スタートアドレスがＹ３に設定されると、
予め定められた論理により第１のカラム選択回路ＳＬ１
ａ、第１のカラム選択回路ＳＬ２ａおよび第１のカラム
選択回路ＳＬ３ａが順に活性化される。この場合、カラ
ムアドレスＹ３，Ｙ４にアクセスが行なわれ、カラムア
ドレスＹ５，Ｙ６，Ｙ７，Ｙ８にアクセスが行なわれ、
さらにカラムアドレスＹ９，Ｙ１０にアクセスが行なわ
れる。
【０１４０】すなわち、ビット線対ＢＬ３，ＢＬ４上の
データが、第１のカラム選択回路ＳＬ１ａを介して、入
出力線対ＩＯ３，ＩＯ４に与えられ、ビット線対ＢＬ
５，ＢＬ６，ＢＬ７，ＢＬ８上のデータが、第１のカラ
ム選択回路ＳＬ２ａを介して、入出力線対ＩＯ１，ＩＯ
２，ＩＯ３，ＩＯ４に与えられ、さらに、ビット線対Ｂ
Ｌ９，ＢＬ１０上のデータが、第１のカラム選択回路Ｓ
Ｌ３ａを介して、入出力線対ＩＯ１，ＩＯ２に与えられ
る。
【０１４１】スタートアドレスがＹ４に設定されると、
予め定められた論理により第１のカラム選択回路ＳＬ１
ａおよび第２のカラム選択回路ＳＬ２ｂが同時または順
に活性化され、さらに第２のカラム選択回路ＳＬ３ｂが
活性化される。この場合、カラムアドレスＹ４にアクセ
スが行なわれ、カラムアドレスＹ５，Ｙ６，Ｙ７，Ｙ８
にアクセスが行なわれ、さらにカラムアドレスＹ９，Ｙ
１０，Ｙ１１にアクセスが行なわれる。
【０１４２】すなわち、ビット線対ＢＬ４上のデータ
が、第１のカラム選択回路ＳＬ１ａを介して、入出力線
対ＩＯ１に与えられ、ビット線対ＢＬ５，ＢＬ６，ＢＬ
７，ＢＬ８上のデータが、第２のカラム選択回路ＳＬ２
ｂを介して、入出力線対ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ
８に与えられ、さらに、ビット線対ＢＬ９，ＢＬ１０，
ＢＬ１１上のデータが、第２のカラム選択回路ＳＬ３ｂ
を介して、入出力線対ＩＯ５，ＩＯ６，ＩＯ７に与えら
れる。
【０１４３】このように、スタートアドレスがＹ４に設
定された場合には、第１のカラム選択回路ＳＬ１ａおよ
び第２のカラム選択回路ＳＬ２ｂが同時または順次活性
化される。
【０１４４】したがって、スタートアドレスとしてどの
カラムアドレスが選択された場合でも、連続的なシリア
ルアクセスが可能となる。
【０１４５】図１９において、たとえば、スタートアド
レスがＹ１に設定されると、予め定められた論理により
第１のカラム選択回路ＳＬ１ａおよび第１のカラム選択
回路ＳＬ２ａが順に活性化される。この場合、カラムア
ドレスＹ１，Ｙ２，Ｙ３，Ｙ４にアクセスが行なわれ、
さらにカラムアドレスＹ５，Ｙ６，Ｙ７，Ｙ８にアクセ
スが行なわれる。
【０１４６】すなわち、ビット線対ＢＬ１，ＢＬ２，Ｂ
Ｌ３，ＢＬ４上のデータが、第１のカラム選択回路ＳＬ
１ａを介して、入出力線対ＩＯ１，ＩＯ２，ＩＯ３，Ｉ
Ｏ４に与えられ、さらに、ビット線対ＢＬ５，ＢＬ６，
ＢＬ７，ＢＬ８上のデータが、第１のカラム選択回路Ｓ
Ｌ２ａを介して、入出力線対ＩＯ１，ＩＯ２，ＩＯ３，
ＩＯ４に与えられる。
【０１４７】スタートアドレスがＹ２に設定されると、
予め定められた論理により第１のカラム選択回路ＳＬ１
ａ、第２のカラム選択回路ＳＬ２ｂおよび第２のカラム
選択回路ＳＬ１ｂが順に活性化される。この場合、カラ
ムアドレスＹ２，Ｙ３，Ｙ４にアクセスが行なわれ、カ
ラムアドレスＹ５，Ｙ６，Ｙ７，Ｙ８にアクセスが行な
われ、さらにカラムアドレスＹ１にアクセスが行なわれ
る。
【０１４８】すなわち、ビット線対ＢＬ２，ＢＬ３，Ｂ
Ｌ４上のデータが、第１のカラム選択回路ＳＬ１ａを介
して、入出力線対ＩＯ２，ＩＯ３，ＩＯ４に与えられ、
ビット線対ＢＬ５，ＢＬ６，ＢＬ７，ＢＬ８上のデータ
が、第２のカラム選択回路ＳＬ２ｂを介して、入出力線
対ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８に与えられ、さら
に、ビット線対ＢＬ１上のデータが、第２のカラム選択
回路ＳＬ１ｂを介して、入出力線対ＩＯ５に与えられ
る。
【０１４９】スタートアドレスがＹ３に設定されると、
予め定められた論理により第１のカラム選択回路ＳＬ１
ａ、第１のカラム選択回路ＳＬ２ａおよび第１のカラム
選択回路ＳＬ１ａが順に活性化される。この場合、カラ
ムアドレスＹ３，Ｙ４にアクセスが行なわれ、カラムア
ドレスＹ５，Ｙ６，Ｙ７，Ｙ８にアクセスが行なわれ、
さらにカラムアドレスＹ１，Ｙ２にアクセスが行なわれ
る。
【０１５０】すなわち、ビット線対ＢＬ３，ＢＬ４上の
データが、第１のカラム選択回路ＳＬ１ａを介して、入
出力線対ＩＯ３，ＩＯ４に与えられ、さらに、ビット線
対ＢＬ５，ＢＬ６，ＢＬ７，ＢＬ８上のデータが、第１
のカラム選択回路ＳＬ２ａを介して、入出力線対ＩＯ
１，ＩＯ２，ＩＯ３，ＩＯ４に与えられ、さらに、ビッ
ト線対ＢＬ１，ＢＬ２上のデータが、第１のカラム選択
回路ＳＬ１ａを介して、入出力線対ＩＯ１，ＩＯ２に与
えられる。
【０１５１】スタートアドレスがＹ４に設定されると、
予め定められた論理により第１のカラム選択回路ＳＬ１
ａ、第２のカラム選択回路ＳＬ２ｂが同時または順に活
性化され、さらに第２のカラム選択回路ＳＬ１ｂが活性
化される。この場合、カラムアドレスＹ４にアクセスが
行なわれ、カラムアドレスＹ５，Ｙ６，Ｙ７，Ｙ８にア
クセスが行なわれ、さらにカラムアドレスＹ１，Ｙ２，
Ｙ３にアクセスが行なわれる。
【０１５２】すなわち、ビット線対ＢＬ４上のデータ
が、第１のカラム選択回路ＳＬ１ａを介して、入出力線
対ＩＯ４に与えられ、ビット線対ＢＬ５，ＢＬ６，ＢＬ
７，ＢＬ８上のデータが、第２のカラム選択回路ＳＬ２
ｂを介して、入出力線対ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ
８に与えられ、さらに、ビット線対ＢＬ１，ＢＬ２上の
データが、第２のカラム選択回路ＳＬ１ｂを介して、入
出力線対ＩＯ５，ＩＯ６，ＩＯ７に与えられる。
【０１５３】このように、スタートアドレスがＹ１に設
定された場合には、第１のカラム選択回路ＳＬ１ａおよ
び第２のカラム選択回路ＳＬ２ｂが同時にまたは順次活
性化される。
【０１５４】したがって、スタートアドレスとしてどの
カラムアドレスが選択された場合でも、連続的なアドレ
スラッピングが可能となる。
【０１５５】次に図２０および図２１を参照しながらこ
の実施例のＤＲＡＭにおけるシリアルモードおよびペー
ジモードの動作を説明する。図２０は、シリアルモード
においてスタートアドレスがＹ４に設定された場合の動
作を示すタイミング図である。図２１は、ページモード
においてランダムなカラム選択が行なわれる場合の動作
を示すタイミング図である。
【０１５６】シリアルモードにおいては、図２０に示さ
れるように、外部ロウアドレスストローブ信号／ＲＡＳ
がローに立下がると、外部から与えられるアドレス信号
ＡＤＤがロウアドレス信号ＡＸとしてロウデコーダ２に
与えられる。その後、外部カラムアドレスストローブ信
号／ＣＡＳがローに立下がると、外部から与えられるア
ドレス信号ＡＤＤがカラムアドレス信号ＡＹとしてアド
レスカウンタ１６ａに与えられる。
【０１５７】カラムアドレス信号ＡＹがカラムアドレス
Ｙ４を指定している場合には、スタートアドレスがＹ４
に設定される。カラムデコーダ５ｂは、カラムアドレス
信号ＡＹに応答して、予め定められた論理に従って、第
１のカラム選択信号ＣＳＬ１ａおよび第２のカラム選択
信号ＣＳＬ２ｂを順次活性化する。それにより、ビット
線対ＢＬ１〜ＢＬ４上のデータＤ１〜Ｄ４が入出力線対
ＩＯ１〜ＩＯ４に読出され、ビット線対ＢＬ５〜ＢＬ８
上のデータＤ５〜Ｄ８が入出力線対ＩＯ５〜ＩＯ８に読
出される。
【０１５８】入出力線対ＩＯ１〜ＩＯ４上のデータＤ１
〜Ｄ４および入出力線対ＩＯ５〜ＩＯ８上のデータＤ５
〜Ｄ８は、プリアンプ９により増幅され、それぞれ読出
データバスＲＤＢ１〜ＲＤＢ８に与えられる。並／直変
換回路１０は、順次カウントアップされるカラムアドレ
ス信号ＡＹの３ビットＡ０，Ａ１，Ａ２に応答して、デ
ータＤ４〜Ｄ８を順次選択して出力バッファ１１に与え
る。
【０１５９】カラム選択信号ＣＳＬ２ｂの立下がり後、
カラムデコーダ５ｂは、カラムアドレス信号ＡＹに応答
して、予め定められた論理に従って、第２のカラム選択
信号ＣＳＬ３ｂをハイに立上げる。それにより、データ
Ｄ９〜Ｄ１２が入出力線対ＩＯ５〜ＩＯ８に読出され
る。入出力線対ＩＯ５〜ＩＯ８上のデータＤ９〜Ｄ１２
は、プリアンプ９により増幅され、それぞれ読出データ
バスＲＤＢ５〜ＲＤＢ８に与えられる。並／直変換回路
１０は、順次カウントアップされるカラムアドレス信号
ＡＹの３ビットＡ０，Ａ１，Ａ２に応答して、データＤ
９〜Ｄ１２を順次選択して出力バッファ１１に与える。
【０１６０】カラム選択信号ＣＳＬ３ｂの立下がり後、
カラムデコーダ５ｂは、カラムアドレス信号ＡＹに応答
して、予め定められた論理に従って、第２のカラム選択
信号ＣＳＬ４ｂをハイに立上げる。それにより、データ
Ｄ１３〜Ｄ１６が入出力線対ＩＯ５〜ＩＯ８に読出され
る。
【０１６１】このようにして、入出力端子Ｉ／Ｏからシ
リアルにデータが出力される。ページモードにおいて
も、図２１に示されるように、外部ロウアドレスストロ
ーブ信号／ＲＡＳがローに立下がると、外部から与えら
れるアドレス信号ＡＤＤがロウアドレス信号ＡＸとして
ロウデコーダ２に与えられる。その後、外部カラムアド
レスストローブ信号／ＣＡＳがローに立下がると、外部
からランダムに与えられるアドレス信号ＡＤＤがカラム
アドレス信号ＡＹ１，ＡＹ２，ＡＹ３，…としてアドレ
スカウンタ１６ａに与えられる。
【０１６２】図２１の例においては、カラムアドレス信
号ＡＹ１〜ＡＹ１０がそれぞれカラムアドレスＹ３，Ｙ
６，Ｙ１１，Ｙ４，Ｙ８，Ｙ７，Ｙ２，Ｙ９，Ｙ５，Ｙ
１０を指定している。
【０１６３】カラムデコーダ５ｂは、カラムアドレス信
号ＡＹ１に応答して、予め定められた論理に従って、第
１のカラム選択信号ＣＳＬ１ａをハイに立上げ、第１の
カラム選択回路ＳＬ１ａを活性化する。それにより、ビ
ット線対ＢＬ１〜ＢＬ４上のデータＤ１〜Ｄ４が入出力
線対ＩＯ１〜ＩＯ４に読出される。入出力線対ＩＯ１〜
ＩＯ４上のデータＤ１〜Ｄ４はプリアンプ９により増幅
され、それぞれ読出データバスＲＤＢ１〜ＲＤＢ４に与
えられる。並／直変換回路１０は、カラムアドレス信号
ＡＹ１の３ビットＡ０，Ａ１，Ａ２に応答して、データ
Ｄ３を選択して出力バッファ１１に与える。
【０１６４】次に、カラムデコーダ５ｂは、カラムアド
レス信号ＡＹ２に応答して、予め定められた論理に従っ
て、第２のカラム選択信号ＣＳＬ２ｂをハイに立上げ、
第２のカラム選択回路ＳＬ２ｂを活性化する。それによ
り、ビット線対ＢＬ５〜ＢＬ８上のデータＤ５〜Ｄ８が
入出力線対ＩＯ５〜ＩＯ８に読出される。入出力線対Ｉ
Ｏ５〜ＩＯ８上のデータＤ５〜Ｄ８は、プリアンプ９に
より増幅され、それぞれ読出データバスＲＤＢ５〜ＲＤ
Ｂ８に与えられる。並／直変換回路１０は、カラムアド
レス信号ＡＹ２の３ビットＡ０，Ａ１，Ａ２に応答し
て、データＤ６を選択して出力バッファ１１に与える。
【０１６５】カラムデコーダ５ｂは、第１のカラム選択
信号ＣＳＬ１ａの立下がり後、カラムアドレス信号ＡＹ
３に応答して、予め定められた論理に従って、第１のカ
ラム選択信号ＣＳＬ３ａをハイに立上げ、第１のカラム
選択回路ＳＬ３ａを活性化する。それにより、ビット線
対ＢＬ９〜ＢＬ１２上のデータＤ９〜Ｄ１２が入出力線
対ＩＯ１〜ＩＯ４に読出される。入出力線対ＩＯ１〜Ｉ
Ｏ４上のデータは、プリアンプ９により増幅され、それ
ぞれ読出データバスＲＤＢ１〜ＲＤＢ４に与えられる。
並／直変換回路１０は、カラムアドレス信号ＡＹ３の３
ビットＡ０，Ａ１，Ａ２に応答して、データＤ１１を選
択して出力バッファ１１に与える。
【０１６６】カラムデコーダ５ｂは、第２のカラム選択
信号ＣＳＬ２ｂの立下がり後、カラムアドレス信号ＡＹ
４に応答して、予め定められた論理に従って、第２のカ
ラム選択信号ＣＳＬ１ｂをハイに立上げ、第２のカラム
選択回路ＳＬ１ｂを活性化する。それにより、ビット線
対ＢＬ１〜ＢＬ４上のデータＤ１〜Ｄ４が入出力線対Ｉ
Ｏ５〜ＩＯ８に読出される。入出力線対ＩＯ５〜ＩＯ８
上のデータＤ１〜Ｄ４は、プリアンプ９により増幅さ
れ、それぞれ読出データバスＲＤＢ５〜ＲＤＢ８に与え
られる。並／直変換回路１０は、カラムアドレス信号Ａ
Ｙ４の３ビットＡ０，Ａ１，Ａ２に応答して、データＤ
４を選択して出力バッファ１１に与える。
【０１６７】さらに、カラムデコーダ５ｂは、第１のカ
ラム選択信号ＣＳＬ３ａの立下がり後、第１のカラム選
択信号ＣＬＳ２ａをハイに立上げ、第２のカラム選択信
号ＣＳＬ１ｂの立下がり後、第２のカラム選択信号ＣＳ
Ｌ３ｂをハイに立上げ、第１のカラム選択回路ＳＬ２ａ
および第２のカラム選択回路ＳＬ３ｂを順次活性化す
る。それにより、ビット線対ＢＬ５〜ＢＬ８上のデータ
Ｄ５〜Ｄ８が入出力線対ＩＯ１〜ＩＯ４に読出され、ビ
ット線対ＢＬ９〜ＢＬ１２上のデータＤ９〜Ｄ１２が入
出力線対ＩＯ５〜ＩＯ８に読出される。
【０１６８】このようにして、入出力端子Ｉ／Ｏからデ
ータＤ３，Ｄ６，Ｄ１１，Ｄ４，Ｄ８，Ｄ７，Ｄ２，Ｄ
９，Ｄ５，Ｄ１０がシリアルに出力される。
【０１６９】このようにランダムなカラム選択を行なう
ページモードにおいては、第１のカラム選択回路および
第２のカラム選択回路が交互に選択される。
【０１７０】したがって、２つのビット線グループを第
１および第２の入出力線グループＩＯＧ１，ＩＯＧ２に
同時にまたは順次接続することができるので、あるカラ
ムアドレスにアクセスを行なっている間に、次のカラム
アドレスのためのカラム選択を同時に行なうことができ
る。したがって、ページモードにおいても連続的な高速
のアクセスが可能となる。
【０１７１】図２２は、カラムデコーダ５ｂの主要部の
構成を示す図である。カラムデコーダ５ｂは、カラムメ
インデコーダ５０ａ，５０ｂ、カラムプリデコーダ５１
ａ、５１ｂ、アドレスラッチ５２ａ，５２ｂ、アドレス
比較器５３およびＡＮＤゲート５４ａ，５４ｂを含む。
【０１７２】外部カラムアドレスストローブ信号／ＣＡ
Ｓがローのときに、カラムアドレスバッファ１３から与
えられるカラムアドレス信号がアドレスカウンタ１６ａ
にセットされる。
【０１７３】アドレスカウンタ１６ａは、外部カラムア
ドレスストローブ信号／ＣＡＳがハイのときに、カウン
トアップ動作を行なう。
【０１７４】アドレスラッチ５２ａ，５２ｂおよびアド
レス比較器５３には、アドレスカウンタ１６ａからのカ
ラムアドレス信号のビットＡ２〜Ａｎが与えられる。ア
ドレス比較器５３は、アドレスカウンタ１６ａからのカ
ラムアドレス信号をアドレスラッチ５２ａ，５２ｂの各
々にラッチされたカラムアドレス信号と比較し、比較結
果を示す出力信号ＭＭを発生する。
【０１７５】ＡＮＤゲート５４ａの一方の入力端子には
奇数クロック信号ＣＬＫｏが与えられる。ＡＮＤゲート
５４ｂの一方の入力端子には偶数クロック信号ＣＬＫｅ
が与えられる。奇数クロック信号ＣＬＫｏは、最初のカ
ラムアドレス信号が入力された後クロック信号ＣＬＫの
奇数番目のパルスに応答してハイになる信号である。偶
数クロック信号ＣＬＫｅは、最初のカラムアドレス信号
が入力された後クロック信号ＣＬＫの偶数番目のパルス
に応答してハイになる信号である。また、アドレス比較
器５３の出力信号ＭＭは、比較結果が一致を表わす場合
にローとなり、比較結果が不一致を表わす場合にハイと
なる。
【０１７６】ＡＮＤゲート５４ａの出力信号がハイにな
ると、アドレスラッチ５２ａは、アドレスカウンタ１６
ａから与えられるカラムアドレス信号をラッチしてカラ
ムプリデコーダ５１ａに出力する。カラムプリデコーダ
５１ａは、アドレスラッチ５２ａから与えられるカラム
アドレス信号をプリデコードし、プリデコードされた信
号をカラムメインデコーダ５０ａに与える。カラムメイ
ンデコーダ５０ａは、カラムプリデコーダ５１ａの出力
信号をデコードし、複数の第１のカラム選択信号ＣＳＬ
１ａ〜ＣＳＬｍａのうちいずれか１つを活性化する。
【０１７７】ＡＮＤゲート５４ｂの出力信号がハイにな
ると、アドレスラッチ５２ｂは、アドレスカウンタ１６
ａから与えられるカラムアドレス信号をラッチしてカラ
ムプリデコーダ５１ｂに出力する。カラムプリデコーダ
５１ｂは、アドレスラッチ５２ｂから与えられるカラム
アドレス信号をプリデコードし、プリデコードされた信
号をカラムメインデコーダ５０ｂに与える。カラムメイ
ンデコーダ５０ｂは、カラムプリデコーダ５１ｂの出力
信号をデコードし、複数の第２のカラム選択信号ＣＳＬ
１ｂ〜ＣＳＬｍｂのうちいずれか１つを活性化する。
【０１７８】図２２のカラムデコーダ５ｂによれば、最
初のカラムアドレス信号が入力された後クロック信号Ｃ
ＬＫの奇数番目のパルス発生時に新たなカラムアドレス
信号が与えられると、複数の第１のカラム選択信号のう
ち１つが活性化される。また、最初のカラムアドレス信
号が入力された後クロック信号ＣＬＫの偶数番目のパル
スの発生時に新たなカラムアドレス信号が与えられる
と、複数の第２のカラム選択信号のうち１つが活性化さ
れる。
【０１７９】（３） 第３の実施例 図２３は、第３の実施例によるＤＲＡＭの主要部の詳細
な構成を示す図である。第３の実施例によるＤＲＡＭの
全体の構成は、図１に示される構成と同様である。図２
３のＤＲＡＭは、レイアウトにおいてのみ図２のＤＲＡ
Ｍと異なる。
【０１８０】メモリアレイ１（図１参照）は、第１およ
び第２のメモリアレイ１１，１２に分割される。第１の
メモリアレイ１１は複数の第１のビット線グループを含
み、第２のメモリアレイ１２は複数の第２のビット線グ
ループを含む。図２３においては、メモリアレイ１１が
第１のビット線グループＢＧ１，ＢＧ３を含み、第２の
メモリアレイ１２が第２のビット線グループＢＧ２，Ｂ
Ｇ４を含む。
【０１８１】センスアンプ群３は、第１および第２のセ
ンスアンプ群３１，３２に分割される。また、カラム選
択回路群４は、第１および第２のカラム選択回路群４
１，４２に分割される。図２３においては、第１のカラ
ム選択回路群４１がカラム選択回路ＳＬ１，ＳＬ３を含
み、第２のカラム選択回路群４２がカラム選択回路ＳＬ
２，ＳＬ４を含む。
【０１８２】第１のメモリアレイ１１内の第１のビット
線グループＢＧ１，ＢＧ３の一端側に、第１の入出力線
グループＩＯＧ１が各ビット線対と垂直に配置される。
また、第２のメモリアレイ１２内の第２のビット線グル
ープＢＧ２，ＢＧ４の一端側に、第２の入出力線グルー
プＩＯＧ２が各ビット線対と垂直に配置される。
【０１８３】第１の入出力線グループＩＯＧ１と第２の
入出力線グループＩＯＧ２との間に入出力線切換回路１
８が配置される。
【０１８４】また、カラムデコーダ５ａは、第１および
第２のカラムデコーダ５ｃ，５ｄに分割されている。第
１のカラムデコーダ５ｃは、第１のメモリアレイ１１内
の複数のビット線グループをそれぞれ選択する複数のカ
ラム選択信号を発生する。第２のカラムデコーダ５ｄ
は、第２のメモリアレイ１２内の複数のビット線グルー
プをそれぞれ選択する複数のカラム選択信号を発生す
る。
【０１８５】この実施例のＤＲＡＭの動作は、レイアウ
ト上の差異による信号経路の違いを除いて第１の実施例
のＤＲＡＭの動作と同様である。
【０１８６】
【発明の効果】以上のように、第１ないし第４の発明に
よれば、複数のビット線グループを同時にまたは所定の
時間差をもってそれぞれ対応する入出力線グループに接
続することが可能となるので、ある１つの入出力線グル
ープ内の入出力線にアクセスしている間に他の入出力線
グループ内の入出力線にデータを準備することができ
る。そのため、アクセス速度が高速化され、かつアクセ
スされたデータ間にギャップが生じない。
【０１８７】したがって、高速なアクセスが可能な半導
体記憶装置が得られる。また、高速かつ高ビットレート
のシリアルアクセスが可能な半導体記憶装置が得られ
る。さらに、スタートアドレスの制限なく高速のシリア
ルモードが実現された半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】第１の実施例によるＤＲＡＭの全体の構成を示
すブロック図である。
【図２】図１のＤＲＡＭの主要部の詳細な構成を示す図
である。
【図３】図２に示される構成のうち主要部のみを概略的
に示す図である。
【図４】シリアルモードにおいて新たなカラム選択回路
の活性化を必要とせずにアクセスできる範囲を示す図で
ある。
【図５】アドレスラッピングモードにおいて新たなカラ
ム選択回路の活性化を必要とせずにアクセスできる範囲
を示す図である。
【図６】図１および図２のＤＲＡＭにおけるシリアルモ
ードの動作を説明するためのタイミング図である。
【図７】図１および図２のＤＲＡＭにおけるアドレスラ
ッピングモードの動作を説明するためのタイミング図で
ある。
【図８】アドレスカウンタの構成の一例を示す図であ
る。
【図９】図８のアドレスカウンタの真理値表を示す図で
ある。
【図１０】カラムデコーダの一部の構成を示す図であ
る。
【図１１】最下位プリデコーダの真理値表を従来の最下
位プリデコーダの真理値表と比較して示す図である。
【図１２】入出力線切換回路の構成を示す図である。
【図１３】入出力線切換回路に含まれるアドレス変換論
理回路の真理値表を示す図である。
【図１４】入出力線切換回路に含まれる切換回路の構成
を示す回路図である。
【図１５】第２の実施例によるＤＲＡＭの全体の構成を
示すブロック図である。
【図１６】図１５のＤＲＡＭの主要部の詳細な構成を示
す図である。
【図１７】図１６に示される構成のうち主要部のみを概
略的に示す図である。
【図１８】シリアルモードにおいて活性化されるカラム
選択回路およびアクセスされる範囲を示す図である。
【図１９】アドレスラッピングモードにおいて活性化さ
れるカラム選択回路およびアクセスされる範囲を示す図
である。
【図２０】図１６のＤＲＡＭにおけるシリアルモードの
動作を説明するためのタイミング図である。
【図２１】図１６のＤＲＡＭにおけるページモードの動
作を説明するためのタイミング図である。
【図２２】図１６のＤＲＡＭに含まれるカラムデコーダ
の構成の一例を示すブロック図である。
【図２３】第３の実施例によるＤＲＡＭの主要部の詳細
な構成を示す図である。
【図２４】従来のＤＲＡＭの全体の構成を示すブロック
図である。
【図２５】図２４のＤＲＡＭの主要部の詳細な構成を示
す図である。
【図２６】図２５に示される構成のうち主要部のみを概
略的に示す図である。
【図２７】図２４および図２５のＤＲＡＭにおいて新た
なカラム選択回路の活性化を必要とせずにアクセスでき
る範囲を示す図である。
【図２８】図２４および図２５のＤＲＡＭにおけるシリ
アルモードの動作を説明するためのタイミング図であ
る。
【図２９】図２４および図２５のＤＲＡＭにおけるシリ
アルモードの動作の問題点を説明するためのタイミング
図である。
【符号の説明】
１ メモリアレイ ２ ロウデコーダ ３ センスアンプ群 ４，４ｂ カラム選択回路群 ５ａ，５ｂ カラムデコーダ １０ 並／直変換回路 １６ａ アドレスカウンタ １８ 入出力線切換回路 ＢＧ１，ＢＧ２ 第１のビット線グループ ＢＧ３，ＢＧ４ 第２のビット線グループ ＢＬ１〜ＢＬ１６ ビット線対 ＷＬ ワード線 ＭＣ メモリセル ＳＬ１〜ＳＬ４ カラム選択回路 ＳＬ１ａ〜ＳＬ４ａ 第１のカラム選択回路 ＳＬ１ｂ〜ＳＬ４ｂ 第２のカラム選択回路 ＩＯＧ１ 第１の入出力線グループ ＩＯＧ２ 第２の入出力線グループ ＴＧ トランスファゲート ＣＳＬ１〜ＣＳＬ４，ＣＳＬ１ａ〜ＣＳＬ４ａ，ＣＳＬ
１ｂ〜ＣＳＬ４ｂ カラム選択信号 なお、各図中同一符号は同一または相当部分を示す。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体記憶装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にカラム系の選択方式に関する。
【０００２】
【従来の技術】図２４は、従来のダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと呼ぶ）の一例を示す
ブロック図である。また、図２５は、図２４のＤＲＡＭ
の主要部の構成を詳細に示す図である。
【０００３】半導体チップＣＨ上には４つのメモリブロ
ックが設けられる。ただし、図２４には一つのメモリブ
ロックをＢ１のみが示されている。
【０００４】メモリアレイ１は、複数のビット線対、そ
れらのビット線対に交差する複数のワード線、および複
数のビット線対と複数のワード線との交点に設けられる
複数のメモリセルを含む。図２５には、ビット線対ＢＬ
１〜ＢＬ８、それらのビット線対ＢＬ１〜ＢＬ８に交差
する複数のワード線ＷＬ、およびビット線対ＢＬ１〜Ｂ
Ｌ８とワード線ＷＬとの交点に設けられた複数のメモリ
セルＭＣが示される。複数のビット線対は、各々が４つ
のビット線対を含む複数のビット線グループＢＧ１，Ｂ
Ｇ２に区分される。図２５においては、ビット線対ＢＬ
１〜ＢＬ４がビット線グループＢＧ１を構成し、ビット
線対ＢＬ５〜ＢＬ８がビット線グループＢＧ２を構成す
る。
【０００５】複数のワード線ＷＬは、図２４に示される
ロウデコーダ２に接続される。ロウデコーダ２は、複数
のワード線ＷＬのうちいずれかを選択し、選択されたワ
ード線ＷＬを活性化する。つまり、ロウデコーダ２は、
選択されたワード線の電位をハイレベルにし、選択され
ないワード線の電位をローレベルに維持する。
【０００６】図２４に示されるセンスアンプ群３は、複
数のビット線対にそれぞれ接続された複数のセンスアン
プＳＡ（図２５）を含む。各センスアンプＳＡは、対応
するビット線対上の電位差を検知・増幅する。
【０００７】図２４に示されるカラム選択回路群４は、
複数のビット線グループに対応して設けられた複数のカ
ラム選択回路を含む。図２５には、ビット線グループＢ
Ｇ１に対応して設けられたカラム選択回路ＳＬ１、およ
びビット線グループＢＧ２に対応して設けられたカラム
選択回路ＳＬ２が示される。
【０００８】各カラム選択回路は、各ビット線グループ
内の４つのビット線対に対応して４組のトランスファー
ゲートＴＧを含む。各ビット線グループ内の４つのビッ
ト線対は、４組のトランスファーゲートＴＧを介して４
つの入出力線対ＩＯ１〜ＩＯ４にそれぞれ接続される。
【０００９】カラムデコーダ５は、複数のビット線グル
ープのうちいずれかを選択し、対応するカラム選択回路
内の４組のトランスファーゲートＴＧを同時に導通状態
にさせる。図２５においては、カラムデコーダ５から発
生されるカラム選択信号ＣＳＬ１がカラム選択回路ＳＬ
１内の４組のトランスファーゲートＴＧに与えられ、カ
ラム選択信号ＣＳＬ２がカラム選択回路ＳＬ２内の４組
のトランスファーゲートＴＧに与えられる。
【００１０】図２４において、メモリブロックＢ１は、
入力バッファ６、４ビットの直／並（パラレル／シリア
ル）変換回路７、ライトバッファ８、プリアンプ９、４
ビットの並／直（パラレル／シリアル）変換回路１０お
よび出力バッファ１１をさらに含む。入力バッファ６、
直／並変換回路７およびライトバッファ８は、データの
書込時に動作し、プリアンプ９、並／直変換回路１０お
よび出力バッファ１１は、データの読出時に動作する。
【００１１】半導体チップＣＨ上には、さらに、ロウア
ドレスバッファ１２、カラムアドレスバッファ１３、制
御信号バッファ１４、ＣＬＫバッファ１５、アドレスカ
ウンタ１６およびタイミングジェネレータ１７が設けら
れる。
【００１２】ロウアドレスバッファ１２は、外部から与
えられるアドレス信号ＡＤＤを所定のタイミングでロウ
アドレス信号としてロウデコーダ２に与える。カラムア
ドレスバッファ１３は、外部から与えらえるアドレス信
号ＡＤＤを所定のタイミングでカラムアドレス信号とし
てアドレスカウンタ１６に与える。
【００１３】制御信号バッファ１４は、外部ロウアドレ
スストローブ信号／ＲＡＳ、外部カラムアドレスストロ
ーブ信号／ＣＡＳ、外部ライトイネーブル信号／ＷＥお
よび外部アウトプットイネーブル信号／ＯＥを受け、そ
れらをタイミングジェネレータ１７に与える。ＣＬＫバ
ッファ１５は、外部から与えらえるクロック信号ＣＬＫ
を受け、それをチップ内部の各回路に与える。
【００１４】アドレスカウンタ１６は、カラムアドレス
バッファ１３から与えられるカラムアドレス信号をスタ
ートアドレスとして受け、そのスタートアドレスをクロ
ック信号ＣＬＫに応答して順次変化させる。アドレスカ
ウンタ１６から発生されるカラムアドレス信号のうち２
ビットＡ０，Ａ１は直／並変換回路７および並／直変換
回路１０に与えられ、残りのビットＡ２〜Ａｎはカラム
デコーダ５に与えられる。タイミングジェネレータ１７
は、チップ内部の各回路を制御するための各種制御信号
を発生する。
【００１５】次に、図２４および図２５に示されるＤＲ
ＡＭの通常のランダムアクセスモードの動作を説明す
る。
【００１６】まず、ロウデコーダ２は、ロウアドレス信
号に応答してメモリアレイ１内の複数のワード線ＷＬの
うち１つを選択し、その電位をハイに立上げる。それに
より、選択されたワード線ＷＬに接続される複数のメモ
リセルＭＣからそれぞれ対応するビット線上にデータが
読出される。それらのデータは、センスアンプ群３に含
まれる複数のセンサアンプＳＡにより検知・増幅され、
かつ保持される。
【００１７】その後、カラムデコーダ５は、アドレスカ
ウンタ１６を介して与えられるカラムアドレス信号のビ
ットＡ２〜Ａｎに応答して複数のビット線グループのう
ちいずれかを選択し、対応するカラム選択回路を活性化
する。それにより、選択されたビット線グループ内の４
つのビット線対がカラム選択回路を介して４つの入出力
線対ＩＯ１〜ＩＯ４にそれぞれ接続される。
【００１８】データの読出時には、選択されたビット線
グループ内の４つのビット線対上の４つのデータが４つ
の入出力線対ＩＯ１〜ＩＯ４を介してプリアンプ９に与
えられ、増幅される。プリアンプ９により増幅された４
つのデータは読出データバスＲＤＢ１〜ＲＤＢ４に与え
られる。並／直変換回路１０は、カラムアドレス信号の
２ビットＡ０，Ａ１に応答して読出データバスＲＤＢ１
〜ＲＤＢ４上の４つのデータのうち１つを出力バッファ
１１に与える。その結果、出力バッファ１１から入出力
端子Ｉ／Ｏにデータが出力される。
【００１９】データの書込時には、入出力端子Ｉ／Ｏに
外部からデータが順次与えられる。それらのデータは入
力バッファ６を介して直／並変換回路７に順次与えられ
る。直／並変換回路７は、それらのデータを並列データ
に変換し、ライトバッファ８に与える。それにより、４
つの入出力線対ＩＯ１〜ＩＯ４上にそれぞれデータが与
えられる。入出力線対ＩＯ１〜ＩＯ４上の４つのデータ
は、活性化されたカラム選択回路を介して選択されたビ
ット線グループ内の４つのビット線対に与えられ、４つ
のメモリセルＭＣに書込まれる。
【００２０】ところで、１つのワード線ＷＬが活性化さ
れた後センスアンプ群３に含まれる複数のセンスアンプ
ＳＡに保持されたデータを、複数のカラム選択回路を順
次活性化することにより連続的に入出力線対ＩＯ１〜Ｉ
Ｏ４に読出すことが可能である。
【００２１】複数のカラム選択回路を外部から与えられ
るアドレス信号に従ってランダムに活性化するモードを
ページモードと呼ぶ。また、スタートアドレスを指定す
るアドレス信号のみをアドレスカウンタ１６に設定し、
その後は、アドレスカウンタ１６から発生されるアドレ
ス信号により複数のカラム選択回路を順次活性化するモ
ードをシリアルモードと呼ぶ。センスアンプ群３には、
一般に数千ビットのデータが保持されているので、ペー
ジモードおよびシリアルモードによれば、高速のアクセ
スが可能となる。
【００２２】特に、シリアルモードの場合には、一つの
カラム選択回路を活性化することにより得られる複数の
データを並列／直列変換することにより、または時分割
動作（パイプライン制御）を行うことにより、シリアル
アクセスがさらに高速化される。
【００２３】
【発明が解決しようとする課題】図２６は、図２４およ
び図２５に示されるＤＲＡＭの主要部のみを示す図であ
る。図２５において、ビット線グループＢＧ１はビット
線対ＢＬ１〜ＢＬ４を含み、ビット線グループＢＧ２は
ビット線対ＢＬ５〜ＢＬ８を含む。ビット線グループＢ
Ｇ３はビット線対ＢＬ９〜ＢＬ１２を含み、ビット線グ
ループＢＧ４はビット線対ＢＬ１３〜ＢＬ１６を含む。
【００２４】ここで、ビット線対ＢＬ１〜ＢＬ１６に割
当てられたカラムアドレスをＹ１〜Ｙ１６とする。
【００２５】ビット線グループＢＧ１内のビット線対Ｂ
Ｌ１〜ＢＬ４はカラム選択回路ＳＬ１を介して入出力線
対ＩＯ１〜ＩＯ４にそれぞれ接続され、ビット線グルー
プＢＧ２内のビット線対ＢＬ５〜ＢＬ８はカラム選択回
路ＳＬ２を介して入出力線対ＩＯ１〜ＩＯ４にそれぞれ
接続される。ビット線グループＢＧ３内のビット線対Ｂ
Ｌ９〜ＢＬ１２はカラム選択回路ＢＬ３を介して入出力
線対ＩＯ１〜ＩＯ４にそれぞれ接続され、ビット線グル
ープＢＧ４内のビット線対ＢＬ１３〜ＢＬ１６はカラム
選択回路ＳＬ４を介して入出力線対ＩＯ１〜ＩＯ４にそ
れぞれ接続される。
【００２６】このように、入出力線対ＩＯ１〜ＩＯ４は
すべてのビット線グループに共通に設けられている。そ
のため、複数のカラム選択回路を同時に活性化すること
はできない。
【００２７】シリアルモード時には、まずアドレスカウ
ンタ１６にスタートアドレスが設定され、そのスタート
アドレスに対応する１つのカラム選択回路が活性化され
る。
【００２８】図２７に示すようにスタートアドレスがＹ
１〜Ｙ４に設定されると、カラム選択回路ＳＬ１が最初
に活性化される。スタートアドレスがＹ１に設定された
場合には、カラム選択回路ＳＬ１の活性化時にカラムア
ドレスＹ１，Ｙ２，Ｙ３，Ｙ４に順次アクセスが行われ
る。スタートアドレスがＹ２に設定された場合には、カ
ラム選択回路ＳＬ１の活性化時にカラムアドレスＹ２，
Ｙ３，Ｙ４に順次アクセスが行われる。スタートアドレ
スがＹ３に設定された場合には、カラム選択回路ＳＬ１
の活性化時にカラムアドレスＹ３，Ｙ４に順次アクセス
が行われる。スタートアドレスがＹ４に設定された場合
には、カラム選択回路ＳＬ１の活性化時にカラムアドレ
スＹ４のみにアクセスが行われる。
【００２９】このように、スタートアドレスに依存し
て、新たなカラム選択回路の活性化を必要とせずにアク
セスできる範囲が異っている。特に、スタートアドレス
がたとえばＹ４に設定されたときには、次のカラムアド
レスにアクセスするためには別のカラム選択回路を活性
化する必要がある。それにより、カラム選択回路の活性
からプリアンプの動作までの時間が、ビットレートを律
束するという問題がある。
【００３０】このような問題を、図２８および図２９の
波形図を参照しながら説明する。図２８は、シリアルモ
ードにおいてスタートアドレスがＹ１に設定された場合
の動作を示すタイミング図である。図２９は、シリアル
モードにおいてスタートアドレスがＹ４に設定された場
合の動作を示すタイミング図である。
【００３１】図２８および図２９において、Ｄ１〜Ｄ１
２はそれぞれビット線対ＢＬ１〜ＢＬ１２（図２５およ
び図２６参照）に読出されたデータを表わす。
【００３２】まず、外部ロウアドレスストローブ信号／
ＲＡＳがローに立下がると、外部から与えられるアドレ
ス信号ＡＤＤがロウアドレス信号ＡＸとしてロウデコー
ダ２に与えられる。それにより、複数のワード線ＷＬの
うち１つが活性化される。その後、外部カラムアドレス
ストローブ信号／ＣＡＳがローに立下がると、外部から
与えれるアドレス信号ＡＤＤがカラムアドレス信号ＡＹ
としてアドレスカウンタ１６に与えらえる。アドレスカ
ウンタ１６はカラムアドレス信号ＡＹのうち２ビットＡ
０，Ａ１を並／直変換回路１０に与え、残りのビットＡ
２〜Ａｎをカラムデコーダ５に与える。
【００３３】図２８に示すように、カラムアドレス信号
ＡＹがカラムアドレスＹ１を指定している場合には、ス
タートアドレスがＹ１に設定される。カラムデコーダ５
は、まず、カラム選択信号ＣＳＬ１をハイに立ち上げ、
カラム選択回路ＳＬ１を活性化する。それにより、ビッ
ト線対ＢＬ１〜ＢＬ４上のデータＤ１〜Ｄ４が入出力線
対ＩＯ１〜ＩＯ４に読出される。
【００３４】それらのデータＤ１〜Ｄ４はプリアンプ９
を介して読出データバスＲＤＢ１〜ＲＤＢ４に与えらえ
る。アドレスカウンタ１６は、ＣＬＫバッファ１５から
与えられるクロック信号ＣＬＫに応答して、カラムアド
レス信号ＡＹを順次カウントアップする。並／直変換回
路１０は、カラムアドレス信号ＡＹの２ビットＡ０，Ａ
１に応答して、データＤ１〜Ｄ４を順次選択して出力バ
ッファ１１に与える。それにより、データＤ１〜Ｄ４が
出力データＤｏｕｔとして入出力端子Ｉ／Ｏからシリア
ルに出力される。
【００３５】次に、カラムデコーダ５がカラム選択信号
ＣＳＬ２をハイに立ち上げると、同様にして、データＤ
５〜Ｄ８が入出力線対ＩＯ１〜ＩＯ４に読出される。そ
れらのデータＤ５〜Ｄ８はプリアンプ９を介して読出デ
ータバスＲＤＢ１〜ＲＤＢ４に与えられる。アドレスカ
ウンタ１６は、ＣＬＫバッファ１５から与えられるクロ
ック信号ＣＬＫに応答して、カラムアドレス信号ＡＹを
順次カウントアップする。並／直変換回路１０は、カラ
ムアドレス信号ＡＹの２ビットＡ０，Ａ１に応答して、
データＤ５〜Ｄ８を順次選択して出力バッファ１１に与
える。それにより、データＤ５〜Ｄ８が出力データＤｏ
ｕｔとして入出力端子Ｉ／Ｏからシリアルに出力され
る。
【００３６】このようにして、入出力端子Ｉ／Ｏからシ
リアルにデータが読出される。図２９に示すように、カ
ラムアドレス信号ＡＹがカラムアドレスＹ４を指定して
いる場合には、スタートアドレスがＹ４に設定される。
この場合にも、カラムデコーダ５が、まず、カラム選択
信号ＣＳＬ１をハイに立ち上げ、カラム選択回路ＳＬ１
を活性化する。それにより、ビット線対ＢＬ１〜ＢＬ４
上のデータＤ１〜Ｄ４が入出力線対ＩＯ１〜ＩＯ４に読
出される。
【００３７】それらのデータＤ１〜Ｄ４はプリアンプ９
を介して読出データバスＲＤＢ１〜ＲＤＢ４に与えられ
る。並／直変換回路１０は、カラムアドレス信号ＡＹの
２ビットＡ０，Ａ１に応答して、データＤ４を選択して
出力バッファ１１に与える。それにより、データＤ４が
出力データＤｏｕｔとして入出力端子Ｉ／Ｏから出力さ
れる。
【００３８】次に、カラムデコーダ５がカラム選択信号
ＣＳＬ２をハイに立ち上げると、同様にして、データＤ
５〜Ｄ８が入出力線対ＩＯ１〜ＩＯ４に読出される。そ
れらのデータＤ５〜Ｄ８はプリアンプ９を介し読出デー
タバスＲＤＢ１〜ＲＤＢ４に与えられる。アドレスカウ
ンタ１６は、ＣＬＫバッファ１５から与えられるクロッ
ク信号ＣＬＫに応答して、カラムアドレス信号ＡＹを順
次カウントアップする。並／直変換回路１０は、カラム
アドレス信号ＡＹの２ビットＡ０，Ａ１に応答して、デ
ータＤ５〜Ｄ８を順次選択して出力バッファ１１に与え
る。それにより、データＤ５〜Ｄ８が出力データＤｏｕ
ｔとして入出力端子Ｉ／Ｏからシリアルに出力される。
【００３９】この場合、カラム選択信号ＣＳＬ１がロー
に立ち下るまでカラム選択信号ＣＳＬ２をハイに立ち上
げることができない。また、２つのカラム選択信号が同
時にオンすることを避けるためにカラム選択信号ＣＳＬ
１の立ち下がりとカラム選択信号ＣＳＬ２の立ち上がり
との間にマージンを設ける必要がある。
【００４０】図２８に示すようにカラムアドレス信号Ａ
ＹがカラムアドレスＹ１を指定している場合には、出力
されるデータ間にギャップが生じず、ビットレートが低
下しない。しかし、図２９に示すようにカラムアドレス
信号ＡＹがカラムアドレスＹ４を指定している場合に
は、入出力端子Ｉ／Ｏから出力されるデータＤ４とデー
タＤ５との間にギャップが生じる。このように、あるビ
ット線グループ内の１つのビット線対と他のビット線グ
ループ内の１つのビット線対とが連続的に選択される場
合にデータギャップが生じる。そのため、アクセス速度
およびビットレートが低下するという問題がある。
【００４１】この発明の目的は、高速なアクセスが可能
な半導体記憶装置を提供することである。
【００４２】この発明の他の目的は、高速かつ高ビット
レートのシリアルアクセスが可能な半導体記憶装置を得
ることである。
【００４３】この発明のさらに他の目的は、スタートア
ドレスの制限なく高速のシリアルモードが実現された半
導体記憶装置を得ることである。
【００４４】
【課題を解決するための手段】 （１）第１の発明 第１の発明にかかる半導体記憶装置は、複数のメモリセ
ルおよび複数のビット線を含むメモリアレイ、ｎ個の入
出力線グループ、複数の接続手段、および列選択手段を
備える。
【００４５】複数のメモリセルは、複数行および複数列
に配列され、各々がデータを記憶する。複数のビット線
は、各々が所定数のビット線を含む複数のビット線グル
ープに区分される。複数のビット線グループはｎ個のメ
イングループに分類される。
【００４６】ｎ個の入出力線グループは、ｎ個のメイン
グループに対応して設けられ、各々が所定数の入出力線
を含む。複数の接続手段は、複数のビット線グループに
対応して設けられ、各々が対応するビット線グループと
対応する入出力線グループとの間に接続される。列選択
手段は、複数のビット線グループのいずれかを選択する
ために複数の接続手段に対応する複数の選択信号を選択
的に発生する。
【００４７】複数の接続手段の各々は、対応する選択信
号に応答して活性化され、対応するビット線グループ内
の各ビット線を対応する入出力線グループ内の各入出力
線にそれぞれ接続する。列選択手段は、メモリアレイ内
の異なる入出力線グループに接続された複数の接続手段
を同時にまたは所定の時間差をもって活性化する手段を
含む。
【００４８】（２）第２の発明 第２の発明にかかる半導体記憶装置は、複数のメモリセ
ルおよび複数のビット線を含むメモリアレイ、ｎ個の入
出力線グループ、ｎ個の接続手段グループ、および列選
択手段を備える。
【００４９】複数のメモリセルは、複数行および複数列
に配列され、各々がデータを記憶する。複数のビット線
は複数列に対応して設けられ、各々が対応する列のメモ
リセルに接続される。複数のビット線は、各々が所定数
のビット線を含む複数のビット線グループに区分され
る。
【００５０】ｎ個の入出力線グループの各々は所定数の
入出力線を含む。ｎ個の接続手段グループは、ｎ個の入
出力線グループに対応して設けられる。ｎ個の接続手段
グループの各々は、複数のビット線グループに対応して
設けられた複数の接続手段を含む。複数の接続手段の各
々は、対応するビット線グループと対応する入出力線グ
ループとの間に接続される。列選択手段は、複数のビッ
ト線グループのいずれかを選択するために各接続手段グ
ループ内の複数の接続手段に対応する複数の選択信号を
選択的に発生する。
【００５１】各接続手段グループ内の複数の接続手段の
各々は、対応する選択信号に応答して活性化され、対応
するビット線グループ内の各ビット線を対応する入出力
線グループ内の各入出力線にそれぞれ接続する。列選択
手段は、メモリアレイ内の異なる入出力線グループに接
続された複数の接続手段を同時にまたは所定の時間差を
もって活性化する手段を含む。
【００５２】（３）第３の発明 第３の発明にかかる半導体記憶装置は、複数のメモリセ
ルおよび複数のビット線を含むメモリアレイ、ｎ個の入
出力線グループ、複数の接続手段、列選択手段、グロー
バル入出力線グループ、切換手段、および入出力線選択
手段を備える。
【００５３】複数メモリセルは、複数行および複数列に
配列され、各々がデータを記憶する。複数のビット線は
複数列に対応して設けられ、各々が対応する列のメモリ
セルに接続される。複数のビット線は、各々が所定数の
ビット線を含む複数のビット線グループに区分される。
複数のビット線グループはｎ個のメイングループに分類
される。ｎ個のメイングループの各ビット線グループは
交互に配置される。
【００５４】ｎ個の入出力線グループは、ｎ個のメイン
グループに対応して設けられ、各々が所定数の入出力線
を含む。複数の接続手段は、複数のビット線グループに
対応して設けられ、各々が対応するビット線グループと
対応する入出力線グループとの間に接続される。列選択
手段は、複数のビット線グループのいずれかを選択する
ために複数の接続手段に対応する複数の選択信号を選択
的に発生する。
【００５５】複数の接続手段の各々は、対応する選択信
号に応答して活性化され、対応するビット線グループ内
の各ビット線を対応する入出力線グループ内の各入出力
線にそれぞれ接続する。列選択手段は、メモリアレイ内
の異なる入出力線グループに接続された複数の接続手段
を同時にまたは所定の時間差をもって活性化する。
【００５６】グローバル入出力線グループは、ｎ個の入
出力線グループに共通に設けられ、所定数の入出力線を
含む。切換手段は、ｎ個の入出力線グループ内の各入出
力線を選択的にグローバル入出力線グループ内の対応す
る入出力線に接続する。入出力線選択手段は、グローバ
ル入出力線グループ内の各入出力線を順次選択する。
【００５７】（４）第４の発明 第４の発明にかかる半導体記憶装置は、ｎ個のメモリア
レイ、ｎ個の入出力線グループ、複数の接続手段、列選
択手段、グローバル入出力線グループ、切換手段、およ
び入出力線選択手段を備える。
【００５８】ｎ個のメモリアレイは隣接して配置され
る。ｎ個のメモリアレイの各々は、複数行および複数列
に配列されかつ各々がデータを記憶する複数のメモリセ
ルと、複数列に対応して設けられかつ各々が対応する列
のメモリセルに接続された複数のビット線とを含む。各
メモリアレイ内の複数のビット線は、各々が所定数のビ
ット線を含む複数のビット線グループに区分される。
【００５９】ｎ個の入出力線グループは、ｎ個のメモリ
アレイに対応して設けられ、各々が対応するメモリアレ
イ内の複数のビット線グループの一端側に各ビット線と
垂直に配置される所定数の入出力線を含む。複数の接続
手段は、ｎ個のメモリアレイ内の複数のビット線グルー
プに対応して設けられ、各々が対応するビット線グルー
プと対応する入出力線グループとの間に接続される。列
選択信号はｎ個のメモリアレイ内の複数のビット線グル
ープのいずれかを選択するために複数の接続手段に対応
する複数の選択信号を選択的に発生する。
【００６０】複数の接続手段の各々は、対応する選択信
号に応答して活性化され、対応するビット線グループ内
の各ビット線を対応する入出力線グループ内の各入出力
線にそれぞれ接続する。列選択手段は、異なるメモリア
レイ内の入出力線グループに接続された複数の接続手段
を同時にまたは所定の時間差をもって活性化する。
【００６１】グローバル入出力線グループは、ｎ個の入
出力線グループに共通に設けられ、所定数の入出力線を
含む。切換手段は、ｎ個の入出力線グループ内の各入出
力線を選択的にグローバル入出力線グループ内の対応す
る入出力線に接続する。入出力線選択手段は、グローバ
ル入出力線グループ内の各入出力線を順次選択する。
【００６２】
【作用】第１ないし第４の発明にかかる半導体記憶装置
においては、異なる入出力線グループに接続される複数
の接続手段を同時にまたは所定の時間差をもって活性化
することにより、複数のビット線グループを同時にまた
は所定の時間差をもってそれぞれ対応する入出力線グル
ープに接続することが可能となる。
【００６３】それにより、あるビット線グループ内の１
つのビット線と他のビット線グループ内の１つのビット
線とが連続的に選択される場合に、ある１つの入出力線
グループ内の入出力線にアクセスしている間に、他の入
出力線グループ内の入出力線にデータを準備することが
できる。したがって、アクセス速度が高速化され、かつ
アクセスされたデータ間にギャップが生じない。
【００６４】
【実施例】 （１）第１の実施例 図１は、第１の実施例によるＤＲＡＭの全体の構成を示
すブロック図である。図１のＤＲＡＭが図２４のＤＲＡ
Ｍと異なるのは、次の点である。
【００６５】第１の入出力線グループＩＯＧ１および第
２の入出力線グループＩＯＧ２が設けられている。第１
の入出力線グループＩＯＧ１は入出力線対ＩＯ１〜ＩＯ
４を含む。第２の入出力線グループＩＯＧ２は入出力線
対ＩＯ５〜ＩＯ８を含む。
【００６６】図２４に示されるカラムデコーダ５、アド
レスカウンタ１６およびタイミングジェネレータ１７の
代わりにカラムデコーダ５ａ、アドレスカウンタ１６ａ
およびタイミングジェネレータ１７ａが設けられてい
る。カラムデコーダ５ａ、アドレスカウンタ１６ａおよ
びタイミングジェネレータ１７ａの構成および動作は、
後述するようにカラムデコーダ５およびアドレスカウン
タ１６およびタイミングジェネレータ１７の構成及び動
作と異なる。
【００６７】入出力線切換回路１８がさらに設けられて
いる。入出力線切換回路１８は、アドレスカウンタ１６
ａからカラムアドレス信号の３ビットＡ０，Ａ１，Ａ２
を受け、第１の入出力線グループＩＯＧ１内の入出力線
対ＩＯ１〜ＩＯ４または第２の入出力線グループＩＯＧ
２内の入出力線対ＩＯ５〜ＩＯ９をグローバル入出力線
グループＧＩＯＧ内のグローバル入出力線ＧＩＯ１〜Ｇ
ＩＯ４に選択的に接続する。他の部分の構成は、図２４
に示される構成と同様である。
【００６８】図２は、図１に示されるＤＲＡＭの主要部
の詳細な構成を示す図である。メモリアレイ１、センス
アンプ群３およびカラム選択回路群４の構成は、図２５
に示される構成と同様である。奇数番目ビット線グルー
プ、たとえばビット線グループＢＧ１，ＢＧ３を第１の
ビット線グループと呼び、偶数番目のビット線グルー
プ、たとえばビット線グループＢＧ２，ＢＧ４を第２の
ビット線グループと呼ぶ。複数の第１ビット線グループ
が第１のメイングループを構成し、複数の第２ビット線
グループが第２のメイングループを構成する。
【００６９】各第１のビット線グループ内の４つのビッ
ト線対は、対応するカラム選択回路を介して第１の入出
力線グループＩＯＧ１内の４つの入出力線対ＩＯ１〜Ｉ
Ｏ４にそれぞれ接続される。各第２のビット線グループ
内の４つのビット線対は、対応するカラム選択回路を介
して第２の入出力線グループＩＯＧ２内の４つの入出力
線対ＩＯ５〜ＩＯ８にそれぞれ接続される。各カラム選
択回路が接続手段を構成する。
【００７０】この実施例のＤＲＡＭは、通常のランダム
アクセスモード、ページモードおよびシリアルモードに
加えてアドレスラッピングモードを有する。以下、この
実施例のＤＲＡＭにおけるシリアルモードおよびアドレ
スラッピングモードを説明する。
【００７１】図３は、図２に示される構成のうち主要部
のみを概略的に示す図である。図３に示されるように、
第１のビット線グループＢＧ１，ＢＧ３はそれぞれカラ
ム選択回路ＳＬ１，ＳＬ３を介して第１の入出力線グル
ープＩＯＧ１に接続され、第２のビット線グループＢＧ
２，ＢＧ４はそれぞれカラム選択回路ＳＬ２，ＳＬ４を
介して第２の入出力線グループＩＯＧ２に接続されてい
る。
【００７２】そのため、１つの第１のビット線グループ
に対応するカラム選択回路および１つの第２のビット線
グループに対応するカラム選択回路を同時に活性化する
ことが可能となる。たとえば、カラム選択回路ＳＬ１お
よびカラム選択回路ＳＬ２を同時に活性化することがで
きる。また、カラム選択回路ＳＬ２およびカラム選択回
路ＳＬ３を同時に活性化することもできる。
【００７３】なお、図２９を用いて説明したように、出
力されるデータ間にギャップが生じ得るのは、スタート
アドレスとして、Ｙ４，Ｙ８のように各ビット線グルー
プ内の最上位のカラムアドレスが選択された場合であ
る。すなわち、あるビット線グループ内の１つのビット
線対と次のビット線グループ内の１つのビット線対とが
連続的に選択される場合に、データギャップが生じ得
る。したがって、この場合には、スタートアドレスに対
応するカラム選択回路および次のカラムアドレスに対応
するカラム選択回路を、同時に、またはデータギャップ
が生じない範囲で順次に、活性化する必要がある。
【００７４】他の場合には、２つのカラム選択回路を同
時に活性化する必要はなく、データギャップが生じない
ようにそれらを順に活性化することができる。
【００７５】実際の装置では、アクセス速度および消費
電力を考慮して各カラム選択回路の活性化期間が決定さ
れる。
【００７６】図４は、シリアルモードにおいて新たなカ
ラム選択回路の活性化を必要とせずにアクセスできる範
囲を示す図である。
【００７７】スタートアドレスがＹ１〜Ｙ４に設定され
ると、カラム選択回路ＳＬ１，ＳＬ２が最初に活性化さ
れる。スタートアドレスがＹ５〜Ｙ８に設定されると、
カラム選択回路ＳＬ２，ＳＬ３が最初に活性化される。
スタートアドレスがＹ８〜Ｙ１２に設定されると、カラ
ム選択回路ＳＬ３，ＳＬ４が最初に活性化される。
【００７８】たとえば、スタートアドレスがＹ１に設定
されると、新たなカラム選択回路を活性化することな
く、カラムアドレスＹ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ
６，Ｙ７，Ｙ８に順次アクセスすることができる。スタ
ートアドレスがＹ２に設定されると、新たなカラム選択
回路を活性化することなく、カラムアドレスＹ２，Ｙ
３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８に順次アクセスする
ことができる。スタートアドレスがＹ３に設定される
と、新たなカラム選択回路を活性化することなく、カラ
ムアドレスＹ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８に順次
アクセスすることができる。スタートアドレスがＹ４に
設定されると、新たなカラム選択回路を活性化すること
なく、カラムアドレスＹ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８に
順次アクセスすることができる。
【００７９】このように、スタートアドレスレスとして
どのカラムアドレスが選択された場合でも、新たなカラ
ム選択回路を活性することなく少なくとも５ビットの連
続アクセスが可能となる。したがって、このアクセスの
期間を利用して次のカラム選択回路の活性化から並／直
変換回路１０へのデータの転送までの動作を行うことが
できる。
【００８０】図５は、アドレスラッピングモードにおい
て新たなカラム選択回路の活性化を必要とせずにアクセ
スできる範囲を示す図である。
【００８１】スタートアドレスがＹ１〜Ｙ８に設定され
ると、カラム選択回路ＳＬ１，ＳＬ２が最初に活性化さ
れる。
【００８２】たとえば、スタートアドレスがＹ１に設定
されると、新たなカラム選択回路を活性化することな
く、カラムアドレスＹ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ
６，Ｙ７，Ｙ８に順次アクセスすることができる。スタ
ートアドレスがＹ２に設定されると、新たなカラム選択
回路を活性化することなく、カラムアドレスＹ２，Ｙ
３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８，Ｙ１に順次アクセ
スすることができる。スタートアドレスがＹ３に設定さ
れると、新たなカラム選択回路を活性化することなく、
カラムアドレスＹ３，Ｙ４，Ｙ５，Ｙ６，Ｙ７，Ｙ８，
Ｙ１，Ｙ２に順次アクセスすることができる。
【００８３】このように、スタートアドレスとしてどの
カラムアドレスが選択された場合でも、新たなカラム選
択回路を活性化することなく８ビットの連続アクセスが
可能となる。
【００８４】次に図６および図７を参照しながらこの実
施例のＤＲＡＭにおけるシリアルモードおよびアドレス
ラッピングモードの動作を説明する。図６は、シリアル
モードにおいてスタートアドレスがＹ４に設定された場
合の動作を示すタイミング図である。図７は、アドレス
ラッピングモードにおいて第１番目のスタートアドレス
がＹ４に設定されかつ第２番目のスタートアドレスがＹ
１０に設定された場合の動作を示すタイミング図であ
る。
【００８５】図６および図７において、Ｄ１〜Ｄ１６は
それぞれビット線対ＢＬ１〜ＢＬ１６に読出されたデー
タを表わす。
【００８６】まず、シリアルモードにおいては、図６に
示されるように、外部ロウアドレスストローブ信号／Ｒ
ＡＳがロー立ち下がると、外部から与えらえるアドレス
信号ＡＤＤがロウアドレス信号ＡＸとしてロウデコーダ
２に与えられる。それにより、複数のワード線ＷＬのう
ち１つが活性化される。
【００８７】その後、外部カラムアドレスストローブ信
号／ＣＡＳがローに立ち下がると、外部から与えられる
アドレス信号ＡＤＤがカラムアドレス信号ＡＹとしてア
ドレスカウンタ１６ａに与えられる。アドレスカウンタ
１６ａは、カラムアドレス信号ＡＹの２ビットＡ０，Ａ
１を並／直変換回路１０に与え、残りのビットＡ２〜Ａ
ｎをカラムデコーダ５ａに与える。また、アドレスカウ
ンタ１６ａは、入出力線対ＩＯ１〜ＩＯ８を選択的にグ
ローバル入出力線対ＧＩＯ１〜ＧＩＯ４に接続するため
にカラムアドレス信号ＡＹの３ビットＡ０，Ａ１，Ａ２
を入出力線切換回路１８に与える。
【００８８】カラムアドレス信号ＡＹがカラムアドレス
Ｙ４を指定している場合には、スタートアドレスがＹ４
に設定される。カラムデコーダ５ａは、まず、カラムア
ドレス信号ＡＹに応答して、後述する論理に従って、カ
ラム選択信号ＣＳＬ１，ＣＳＬ２をハイに立ち上げ、カ
ラム選択回路ＳＬ１，ＳＬ２を同時に活性化する。それ
により、ビット線対ＢＬ１〜ＢＬ４上のデータＤ１〜Ｄ
４が入出力線対ＩＯ１〜ＩＯ４に読出され、ビット線対
ＢＬ５〜ＢＬ８上のデータが入出力線対ＩＯ５〜ＩＯ８
に読出される。
【００８９】入出力線切換回路１８は、まず、カラムア
ドレス信号ＡＹの３ビットＡ０，Ａ１，Ａ２に応答し
て、入出力線対ＩＯ４をグローバル入出力線対ＧＩＯ１
に接続する。それにより、データＤ４がプリアンプ９を
介して読出データバスＲＤＢ４に与えらえる。その後、
カラム選択信号ＣＳＬ１がローに立下がる。並／直変換
回路１０は、カラムアドレス信号ＡＹの２ビットＡ０，
Ａ１に応答して、データＤ４を選択して出力バッファ１
１に与える。
【００９０】また、入出力線切換回路１８は、順次カウ
ントアップされるカラムアドレス信号ＡＹの３ビットＡ
０，Ａ１，Ａ２に応答して、入出力線対ＩＯ５，ＩＯ
６，ＩＯ７，ＩＯ８を順次グローバル入出力線対ＧＩＯ
１，ＧＩＯ２，ＧＩＯ３，ＧＩＯ４に接続する。それよ
り、データＤ５〜Ｄ８がプリアンプ９を介して読出デー
タバスＲＤＢ１〜ＲＤＢ４に与えらえる。その後、カラ
ム選択信号ＣＳＬ２がローに立下がる。並／直変換回路
１０は、順次カウントアップされるカラムアドレス信号
ＡＹの２ビットＡ０，Ａ１に応答して、データＤ５〜Ｄ
８を順次選択して出力バッファ１１に与える。
【００９１】次に、カラム選択信号ＣＳＬ１の立下がり
後に、カラムデコーダ５ａが、カラムアドレス信号ＡＹ
に応答して、後述する論理に従って、カラム選択信号Ｃ
ＳＬ３をハイに立上げる。それにより、データＤ９〜Ｄ
１２が入出力線対ＩＯ１〜ＩＯ４に読出される。
【００９２】入出力線切換回路１８は、順次カウントア
ップされるカラムアドレス信号ＡＹの３ビットＡ０，Ａ
１，Ａ２に応答して、入出力線対ＩＯ１，ＩＯ２，ＩＯ
３，ＩＯ４を順次グローバル入出力線対ＧＩＯ１，ＧＩ
Ｏ２，ＧＩＯ３，ＧＩＯ４に接続する。それにより、デ
ータＤ９〜Ｄ１２がプリアンプ９を介して読出データバ
スＲＤＢ１〜ＲＤＢ４に順次与えられる。並／直変換回
路１０は、順次カウントアップされるカラムアドレス信
号ＡＹの２ビットＡ０，Ａ１に応答して、データＤ９〜
Ｄ１２を順次選択して出力バッファ１１に与える。
【００９３】カラム選択信号ＣＳＬ２の立下がり後に、
カラムデコーダ５ａが、カラムアドレス信号ＡＹに応答
して、後述する論理に従って、カラム選択信号ＣＳＬ４
をハイに立上げる。それにより、データＤ１３〜Ｄ１６
が入出力線対ＩＯ５〜ＩＯ８に読出される。
【００９４】入出力線切換回路１８は、順次カウントア
ップされるカラムアドレス信号ＡＹの３ビットＡ０，Ａ
１，Ａ２に応答して、入出力線対ＩＯ５，ＩＯ６，ＩＯ
７，ＩＯ８を順次グローバル入出力線対ＧＩＯ１，ＧＩ
Ｏ２，ＧＩＯ３，ＧＩＯ４に接続する。それにより、デ
ータＤ１３〜Ｄ１６がプリアンプ９を介して読出データ
バスＲＤＢ１〜ＲＤＢ４に順次与えられる。並／直変換
回路１０は、順次カウントアップされるカラムアドレス
信号ＡＹの２ビットＡ０，Ａ１に応答して、データＤ１
３〜Ｄ１６を順次選択して出力バッファ１１に与える。
【００９５】このようにして、入出力端子Ｉ／Ｏからシ
リアルにデータが出力される。アドレスラッピングモー
ドにおいても、図７に示されるように、外部ロウアドレ
スストローブ信号／ＲＡＳがローに立下がると、外部か
ら与えられるアドレス信号ＡＤＤがロウアドレス信号Ａ
Ｘとしてロウデコーダ２に与えられる。
【００９６】その後、外部カラムアドレスストローブ信
号／ＣＡＳがローに立下がると、外部から与えられるア
ドレス信号ＡＤＤがカラムアドレス信号ＡＹ１としてア
ドレスカウンタ１６ａに与えられる。
【００９７】カラムアドレス信号ＡＹ１がカラムアドレ
スＹ４を指定している場合には、第１番目のスタートア
ドレスがＹ４に設定される。カラムデコーダ５ａは、カ
ラムアドレス信号ＡＹ１に応答して、後述する論理に従
って、カラム選択信号ＣＳＬ１，ＣＳＬ２をハイに立ち
上げ、カラム選択回路ＳＬ１，ＳＬ２を同時に活性化す
る。それにより、ビット線対ＢＬ１〜ＢＬ４上のデータ
Ｄ１〜Ｄ４が入出力線対ＩＯ１〜ＩＯ４に読出され、ビ
ット線対ＢＬ５〜ＢＬ８上のデータＤ５〜Ｄ８が入出力
線対ＩＯ５〜ＩＯ８に読出される。
【００９８】入出力線切換回路１８は、カラムアドレス
信号ＡＹ１の３ビットＡ０，Ａ１，Ａ２に応答して、入
出力線対ＩＯ４をグローバル入出力線対ＧＩＯ４に接続
する。それにより、データＤ４がプリアンプ９を介して
読出データバスＲＤＢ４に与えられる。並／直変換回路
１０は、カラムアドレス信号ＡＹ１の２ビットＡ０，Ａ
１に応答して、データＤ４を選択して出力バッファ１１
に与える。
【００９９】また、入出力線切換回路１８は、順次カウ
ントアップされるカラムアドレス信号ＡＹ１の３ビット
Ａ０，Ａ１，Ａ２に応答して、入出力線対ＩＯ５，ＩＯ
６，ＩＯ７，ＩＯ８を順次グローバル入出力線対ＧＩＯ
１，ＧＩＯ２，ＧＩＯ３，ＧＩＯ４に接続する。それに
より、データＤ５〜Ｄ８がプリアンプ９を介して読出デ
ータバスＲＤＢ１〜ＲＤＢ４に順次与えられる。並／直
変換回路１０は、順次カウントアップされるカラムアド
レス信号ＡＹ１の２ビットＡ０，Ａ１に応答して、デー
タＤ５〜Ｄ８を順次選択して出力バッファ１１に与え
る。
【０１００】さらに、入出力線切換回路１８は、順次カ
ウントアップされるカラムアドレス信号ＡＹ１の３ビッ
トＡ０，Ａ１，Ａ２に応答して、入出力線対ＩＯ１，Ｉ
Ｏ２，ＩＯ３を順次グローバル入出力線対ＧＩＯ１，Ｇ
ＩＯ２，ＧＩＯ３に接続する。それにより、データＤ１
〜Ｄ３がプリアンプ９を介して読出データバスＲＤＢ１
〜ＲＤＢ３に順次与えられる。並／直変換回路１０は、
順次カウントアップされるカラムアドレス信号ＡＹ１の
２ビットＡ０，Ａ１に応答して、データＤ１〜Ｄ３を順
次選択して出力バッファ１１に与える。
【０１０１】カラム選択信号ＣＳＬ１，ＣＳＬ２は、一
定時間経過後ローに立下がる。このようにして、入出力
端子Ｉ／ＯからデータＤ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，
Ｄ１，Ｄ２，Ｄ３がシリアルに出力される。
【０１０２】カラムアドレスストローブ信号／ＣＡＳが
再びローに立ち下がると、外部から与えられるアドレス
信号ＡＤＤがカラムアドレス信号ＡＹ２としてアドレス
カウンタ１６ａに与えられる。
【０１０３】今、カラムアドレス信号ＡＹ２がカラムア
ドレスＹ１０を指定している場合には、第２番目のスタ
ートアドレスがＹ１０に設定される。この場合には、カ
ラムデコーダ５ａは、カラムアドレス信号ＡＹ２に応答
して、後述する論理に従って、カラム選択信号ＣＳＬ
３，ＣＳＬ４をハイに立ち上げ、カラム選択回路ＳＬ
３，ＳＬ４を同時に活性化する。それにより、ビット線
対ＢＬ９〜ＢＬ１２上のデータＤ９〜Ｄ１２が入出力線
対ＩＯ１〜ＩＯ４に読出され、ビット線対ＢＬ１３〜Ｂ
Ｌ１６上のデータが入出力線対ＩＯ５〜ＩＯ８に読出さ
れる。
【０１０４】この場合には、入出力線切換回路１８は、
順次カウントアップされるカラムアドレス信号ＡＹ２の
３ビットＡ０，Ａ１，Ａ２に応答して、まず入出力線対
ＩＯ２，ＩＯ３，ＩＯ４を順次グローバル入出力線対Ｇ
ＩＯ２，ＧＩＯ３，ＧＩＯ４に接続し、次に入出力線対
ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８を順次グローバル入出
力線対ＧＩＯ１，ＧＩＯ２，ＧＩＯ３，ＧＩＯ４に接続
し、さらに入出力線対ＩＯ１をグローバル入出力線対Ｇ
ＩＯ１に接続する。
【０１０５】このようにして、入出力端子Ｉ／Ｏからデ
ータＤ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１
５，Ｄ１６，Ｄ９が出力される。
【０１０６】次に、この実施例のＤＲＡＭの各部の詳細
な構成を説明する。図８は、アドレスカウンタ１６ａの
構成の一例を示す図である。また、図９は、シリアルモ
ード時およびラッピングモード時のアドレスカウンタ１
６ａのアドレス進行例を示す図である。
【０１０７】アドレスカウンタ１６ａは、２進カウンタ
１６０およびＡＮＤゲート１６１を含む。２進カウンタ
１６０には、カラムアドレス信号がスタートアドレスと
して設定される。２進カウンタ１６０は、クロック信号
ＣＬＫに応答してスタートアドレスをカウントアップま
たはカウントダウンして出力する。ＡＮＤゲート１６１
は２進カウンタ１６０の３ビット目の桁上げパルス出力
端子と４ビット目の桁上げパルス入力端子との間に接続
される。
【０１０８】ＡＮＤゲート１６１の一方の入力端子にモ
ード制御信号ＭＤが与えられ、他方の入力端子には３ビ
ット目の桁上げパルス出力端子から桁上げパルスＣＲが
与えられる。ＡＮＤゲート１６１の出力信号は、２進カ
ウンタ１６０の４ビット目の桁上げパルス入力端子に与
えられる。
【０１０９】シリアルモード時には、モード制御信号Ｍ
Ｄがハイに設定される。それにより、アドレスカウンタ
１６ａから発生されるアドレスは、図９の（ａ）に示さ
れるように進行する。
【０１１０】ラッピングモード時には、モード制御信号
ＭＤはローに設定される。それにより、アドレスカウン
タ１６ａにより発生されるアドレスは、図９の（ｂ）に
示されるように進行する。
【０１１１】すなわち、シリアルモード時には、クロッ
ク信号ＣＬＫに応答して、カラムアドレス信号がスター
トアドレスから順次１ずつインクリメントされる。ま
た、ラッピングモード時には、クロック信号ＣＬＫに応
答して、カラムアドレス信号の３ビットＡ２，Ａ１，Ａ
０がスタートアドレスから“１１１”になるまで順次１
ずつインクリメントされ、その後“０００”に戻され、
さらにクロック信号ＣＬＫに応答して順次１ずつインク
リメントされる。
【０１１２】図９には、カラムアドレス信号の５ビット
Ａ４，Ａ３，Ａ２，Ａ１，Ａ０のみが示されている。シ
リアルモード時には、カラムアドレス信号のビットＡｎ
〜Ａ５も変化するが、ラッピングモード時には、カラム
アドレス信号のビットＡｎ〜Ａ５はスタートアドレスの
設定時の状態のまま変化しない。
【０１１３】図１０は、カラムデコーダ５ａに含まれる
メインデコーダ５０の一部および最下位プリデコーダ５
１を示す図である。また、図１１は最下位プリデコーダ
５１の真理値表を従来の最下位プリデコーダの真理値表
と比較して示す図である。
【０１１４】最下位プリデコーダ５１には、カラムアド
レス信号の２ビットＡ２，Ａ３およびモード制御信号Ｍ
Ｄが与えられる。最下位プリデコーダ５１の出力信号Ｐ
１〜Ｐ４はメインデコーダ５０に与えらえる。メインデ
コーダ５０は、最下位プリデコーダ５１の出力信号Ｐ１
〜Ｐ４および図示しない他のプリデコーダの出力信号に
応答して、１つまたは２つのカラム選択信号をハイに立
ち上げる。
【０１１５】従来のプリデコーダにおいては、図１１の
（ａ）に示されるように、カラムアドレス信号の２ビッ
トＡ２，Ａ３に応答して出力信号Ｐ１〜Ｐ４のいずれか
１つが“１”となる。
【０１１６】これに対して、図１０に示される最下位プ
リデコーダ５１においては、シリアルモード時には、図
１１の（ｂ）に示されるように、カラムアドレス信号の
２ビットＡ２，Ａ３に応答して、出力信号Ｐ１〜Ｐ４の
うちいずれか２つが“１”となる。アドレスラッピング
モード時には、図１１の（ｃ）に示されるように、カラ
ムアドレス信号の２ビットＡ２，Ａ３に応答して、入出
力信号Ｐ１〜Ｐ４のうちいずれか２つが“１”となる。
【０１１７】ただし、実際の回路では、図１０に示され
る各カラム選択信号と他の論理ゲートの信号との論理演
算により、動作モードに応じて各カラム選択信号の活性
化期間が調整される。
【０１１８】図１２は、入出力線切換回路１８の構成を
示す図である。入出力線切換回路１８は、アドレス変換
論理回路１８０および切換回路１８１を含む。アドレス
変換論理回路１８０は、カラムアドレス信号の３ビット
Ａ０，Ａ１，Ａ２を受け、スイッチ信号Ｓ１〜Ｓ８を発
生する。アドレス変換論理回路１８０の真理値表を図１
３に示す。アドレス変換論理回路１８０は、図１３の真
理値表に従って切換回路１８１を制御する。
【０１１９】切換回路１８１は、スイッチ信号Ｓ１〜Ｓ
８に応答して、入出力線対ＩＯ１，ＩＯ５の一方、入出
力線対ＩＯ２，ＩＯ６の一方、入出力線対ＩＯ３，ＩＯ
７の一方および入出力線対ＩＯ４，ＩＯ８の一方をそれ
ぞれグローバル入出力線対ＧＩＯ１，ＧＩＯ２，ＧＩＯ
３，ＧＩＯ４に接続する。
【０１２０】図１４は、切換回路１８１の詳細な構成を
示す回路図である。切換回路１８１は、Ｐチャネルトラ
ンジスタＰ１〜Ｐ８およびＮチャネルトランジスタＮ５
〜Ｎ８を含む。
【０１２１】スイッチ信号Ｓ１が“１”のときには入出
力線対ＩＯ１がグローバル入出力線対ＧＩＯ１に接続さ
れ、スイッチ信号Ｓ５が“１”のときには入出力線対Ｉ
Ｏ５がグローバル入出力線対ＧＩＯ１に接続される。ス
イッチ信号Ｓ２が“１”のときには入出力線対ＩＯ２が
グローバル入出力線対ＧＩＯ２に接続され、スイッチ信
号Ｓ６が“１”のときには入出力線対ＩＯ６がグローバ
ル入出力線対ＧＩＯ２に接続される。スイッチ信号Ｓ３
が“１”のときには入出力線対ＩＯ３がグローバル入出
力線対ＧＩＯ３に接続され、スイッチ信号Ｓ７が“１”
のときには入出力線対ＩＯ７がグローバル入出力線対Ｇ
ＩＯ３に接続される。スイッチ信号Ｓ４が“１”のとき
には入出力線対ＩＯ４がグローバル入出力線対ＧＩＯ４
に接続され、スイッチ信号Ｓ８が“１”のときには入出
力線対ＩＯ８がグローバル入出力線対ＧＩＯ４に接続さ
れる。
【０１２２】（２） 第２の実施例 図１５は、第２の実施例によるＤＲＡＭの全体の構成を
示すブロック図である。第２の実施例によるＤＲＡＭが
第１の実施例によるＤＲＡＭと異なるのは次の点であ
る。
【０１２３】カラム選択回路群４ｂの構成が、後述する
ようにカラム選択回路群４と異なる。また、図１の入出
力線切換回路１８が設けられておらず、プリアンプ９
は、読出データバスＲＤＢ１〜ＲＤＢ８を介して並／直
変換回路１０に接続されている。また、直／並変換回路
７および並／直変換回路１０は、第１の実施例とは異な
り、８ビット構成を有する。
【０１２４】図１６は、図１５に示されるＤＲＡＭの主
要部の詳細な構成を示す図である。図１６において、メ
モリアレイ１およびセンスアンプ群３の構成は、図２に
示される構成と同様である。カラム選択回路群４ｂは、
複数のビット線グループに対応して設けられた複数の第
１のカラム選択回路および複数のビット線グループに対
応して設けられた複数の第２のカラム選択回路を含む。
図１６には、ビット線グループＢＧ１〜ＢＧ４にそれぞ
れ対応する第１のカラム選択回路ＳＬ１ａ〜ＳＬ４ａ、
およびビット線グループＢＧ１〜ＢＧ４にそれぞれ対応
する第２のカラム選択回路ＳＬ１ｂ〜ＳＬ４ｂが示され
る。
【０１２５】複数の第１カラム選択回路が第１の接続手
段グループを構成し、複数の第２カラム選択回路が第２
の接続手段グループを構成する。
【０１２６】各ビット線グループ内の４つのビット線対
は、対応する第１のカラム選択回路を介して第１の入出
力線グループＩＯＧ１内の４つの入出力線対ＩＯ１〜Ｉ
Ｏ４にそれぞれ接続され、かつ対応する第２のカラム選
択回路を介して第２の入出力線グループＩＯＧ２内の４
つの入出力線対ＩＯ５〜ＩＯ８にそれぞれ接続される。
【０１２７】たとえば、ビット線グループＢＧ１内のビ
ット線対ＢＬ１〜ＢＬ４は、第１のカラム選択回路ＳＬ
１ａを介して第１の入出力線グループＩＯＧ１内の４つ
の入出力線対ＩＯ１〜ＩＯ４にそれぞれ接続され、かつ
第２のカラム選択回路ＳＬ１ｂを介して第２の入出力線
グループＩＯＧ２内の４つの入出力線対ＩＯ５〜ＩＯ８
にそれぞれ接続される。他のビット線グループ内の４つ
のビット線対も同様に接続される。
【０１２８】カラムデコーダ５ｂは、カラム選択回路群
４ｂ内の複数の第１のカラム選択回路を選択するための
複数の第１のカラム選択信号およびカラム選択回路群４
ｂ内の複数の第２のカラム選択回路を選択するための複
数の第２のカラム選択信号を発生する。図１６において
は、カラムデコーダ５ｂは、第１のカラム選択信号ＣＳ
Ｌ１ａ〜ＣＳＬ４ａをそれぞれ第１のカラム選択回路Ｓ
Ｌ１ａ〜ＳＬ４ａに与え、第２のカラム選択信号ＣＳＬ
１ｂ〜ＣＳＬ４ｂをそれぞれ第２のカラム選択回路ＳＬ
１ｂ〜ＳＬ４ｂに与える。
【０１２９】図１７は、図１６に示される構成のうち主
要部のみを概略的に示す図である。図１７に示されるよ
うに、ビット線グループＢＧ１は第１および第２のカラ
ム選択回路ＳＬ１ａ，ＳＬ１ｂを介してそれぞれ第１お
よび第２の入出力線グループＩＯＧ１，ＩＯＧ２に接続
され、ビット線グループＢＧ２は第１および第２のカラ
ム選択回路ＳＬ２ａ，ＳＬ２ｂを介してそれぞれ第１お
よび第２の入出力線グループＩＯＧ１，ＩＯＧ２に接続
されている。また、ビット線グループＢＧ３は第１およ
び第２のカラム選択回路ＳＬ３ａ，ＳＬ３ｂを介してそ
れぞれ第１および第２の入出力線グループＩＯＧ１，Ｉ
ＯＧ２に接続され、ビット線グループＢＧ４は第１およ
び第２のカラム選択回路ＳＬ４ａ，ＳＬ４ｂを介してそ
れぞれ第１および第２の入出力線グループＩＯＧ１，Ｉ
ＯＧ２に接続されている。
【０１３０】そのため、１つの第１のカラム選択回路お
よび１つの第２のカラム選択回路を同時に活性化するこ
とが可能となる。たとえば、第１のカラム選択回路ＳＬ
１ａおよび第２のカラム選択回路ＳＬ２ｂを同時に活性
化することができる。第２のカラム選択回路ＳＬ２ｂお
よび第１のカラム選択回路ＳＬ３ａを同時に活性化する
こともできる。
【０１３１】なお、同じビット線グループに接続される
第１および第２のカラム選択回路を同時に活性化するこ
とはできない。
【０１３２】図１８は、シリアルモードにおいて活性化
されるカラム選択回路およびアクセスされる範囲を示す
図である。ただし、図１８は８ビット読出の場合を示
す。図１９は、アドレスラッピングモードにおいて活性
化されるカラム選択回路およびアクセスされる範囲を示
す図である。
【０１３３】図２９を用いて説明したように、出力され
るデータ間にギャップが生じ得るのは、スタートアドレ
スとして、Ｙ４，Ｙ８のように各ビット線グループ内の
最上位のカラムアドレスが選択された場合である。した
がって、この場合には、スタートアドレスに対応する第
１のカラム選択回路および次のカラムアドレスに対応す
る第２のカラム選択回路を同時または順次活性化するか
あるいはスタートアドレスに対応する第２のカラム選択
回路および次のカラムアドレスに対応する第１のカラム
選択回路を同時または順次活性化する必要がある。
【０１３４】その他の場合には、図２９に示すようなデ
ータギャップは生じないので、選択されたカラムアドレ
スに対応して、第１または第２のカラム選択回路を任意
に順次活性化することができる。第１および第２の選択
回路のどちらを活性化するかは、カラムデコーダ５ｂの
構成によって決定される。
【０１３５】図１８および図１９の例では、最初に必ず
第１のカラム選択回路が活性化される。その最初のカラ
ム選択回路が活性化されている期間にアクセスされるビ
ット数、すなわち読出されるデータの数が偶数のときに
は、以後は、第１のカラム選択回路が順に活性化され
る。最初のカラム選択回路が活性化されている期間にア
クセスされるビット数、すなわち読出されるデータの数
が奇数のときには、以後は、第２のカラム選択回路が順
に活性化される。
【０１３６】図１８の８ビット読出の場合において、た
とえば、スタートアドレスがＹ１に設定されると、予め
定められた論理により第１のカラム選択回路ＳＬ１ａお
よび第１のカラム選択回路ＳＬ２ａが順に活性化され
る。この場合、カラムアドレスＹ１，Ｙ２，Ｙ３，Ｙ４
にアクセスが行なわれ、さらにカラムアドレスＹ５，Ｙ
６，Ｙ７，Ｙ８にアクセスが行なわれる。
【０１３７】すなわち、ビット線対ＢＬ１，ＢＬ２，Ｂ
Ｌ３，ＢＬ４上のデータが、第１のカラム選択回路ＳＬ
１ａを介して、入出力線対ＩＯ１，ＩＯ２，ＩＯ３，Ｉ
Ｏ４に与えられ、さらに、ビット線対ＢＬ５，ＢＬ６，
ＢＬ７，ＢＬ８上のデータが、第１のカラム選択回路Ｓ
Ｌ２ａを介して、入出力線対ＩＯ５，ＩＯ６，ＩＯ７，
ＩＯ８に与えられる。
【０１３８】スタートアドレスがＹ２に設定されると、
予め定められた論理により第１のカラム選択回路ＳＬ１
ａ、第２のカラム選択回路ＳＬ２ｂおよび第２のカラム
選択回路ＳＬ３ｂが順に活性化される。この場合、カラ
ムアドレスＹ２，Ｙ３，Ｙ４にアクセスが行なわれ、カ
ラムアドレスＹ５，Ｙ６，Ｙ７，Ｙ８にアクセスが行な
われ、さらにカラムアドレスＹ９にアクセスが行なわれ
る。
【０１３９】すなわち、ビット線対ＢＬ２，ＢＬ３，Ｂ
Ｌ４上のデータが、第１のカラム選択回路ＳＬ１ａを介
して、入出力線対ＩＯ２，ＩＯ３，ＩＯ４に与えられ、
ビット線対ＢＬ５，ＢＬ６，ＢＬ７，ＢＬ８上のデータ
が、第２のカラム選択回路ＳＬ２ｂを介して、入出力線
対ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８に与えられ、さら
に、ビット線対ＢＬ９上のデータが、第２のカラム選択
回路ＳＬ３ｂを介して、入出力線対ＩＯ５に与えられ
る。
【０１４０】スタートアドレスがＹ３に設定されると、
予め定められた論理により第１のカラム選択回路ＳＬ１
ａ、第１のカラム選択回路ＳＬ２ａおよび第１のカラム
選択回路ＳＬ３ａが順に活性化される。この場合、カラ
ムアドレスＹ３，Ｙ４にアクセスが行なわれ、カラムア
ドレスＹ５，Ｙ６，Ｙ７，Ｙ８にアクセスが行なわれ、
さらにカラムアドレスＹ９，Ｙ１０にアクセスが行なわ
れる。
【０１４１】すなわち、ビット線対ＢＬ３，ＢＬ４上の
データが、第１のカラム選択回路ＳＬ１ａを介して、入
出力線対ＩＯ３，ＩＯ４に与えられ、ビット線対ＢＬ
５，ＢＬ６，ＢＬ７，ＢＬ８上のデータが、第１のカラ
ム選択回路ＳＬ２ａを介して、入出力線対ＩＯ１，ＩＯ
２，ＩＯ３，ＩＯ４に与えられ、さらに、ビット線対Ｂ
Ｌ９，ＢＬ１０上のデータが、第１のカラム選択回路Ｓ
Ｌ３ａを介して、入出力線対ＩＯ１，ＩＯ２に与えられ
る。
【０１４２】スタートアドレスがＹ４に設定されると、
予め定められた論理により第１のカラム選択回路ＳＬ１
ａおよび第２のカラム選択回路ＳＬ２ｂが同時または順
に活性化され、さらに第２のカラム選択回路ＳＬ３ｂが
活性化される。この場合、カラムアドレスＹ４にアクセ
スが行なわれ、カラムアドレスＹ５，Ｙ６，Ｙ７，Ｙ８
にアクセスが行なわれ、さらにカラムアドレスＹ９，Ｙ
１０，Ｙ１１にアクセスが行なわれる。
【０１４３】すなわち、ビット線対ＢＬ４上のデータ
が、第１のカラム選択回路ＳＬ１ａを介して、入出力線
対ＩＯ１に与えられ、ビット線対ＢＬ５，ＢＬ６，ＢＬ
７，ＢＬ８上のデータが、第２のカラム選択回路ＳＬ２
ｂを介して、入出力線対ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ
８に与えられ、さらに、ビット線対ＢＬ９，ＢＬ１０，
ＢＬ１１上のデータが、第２のカラム選択回路ＳＬ３ｂ
を介して、入出力線対ＩＯ５，ＩＯ６，ＩＯ７に与えら
れる。
【０１４４】このように、スタートアドレスがＹ４に設
定された場合には、第１のカラム選択回路ＳＬ１ａおよ
び第２のカラム選択回路ＳＬ２ｂが同時または順次活性
化される。
【０１４５】したがって、スタートアドレスとしてどの
カラムアドレスが選択された場合でも、連続的なシリア
ルアクセスが可能となる。
【０１４６】図１９において、たとえば、スタートアド
レスがＹ１に設定されると、予め定められた論理により
第１のカラム選択回路ＳＬ１ａおよび第１のカラム選択
回路ＳＬ２ａが順に活性化される。この場合、カラムア
ドレスＹ１，Ｙ２，Ｙ３，Ｙ４にアクセスが行なわれ、
さらにカラムアドレスＹ５，Ｙ６，Ｙ７，Ｙ８にアクセ
スが行なわれる。
【０１４７】すなわち、ビット線対ＢＬ１，ＢＬ２，Ｂ
Ｌ３，ＢＬ４上のデータが、第１のカラム選択回路ＳＬ
１ａを介して、入出力線対ＩＯ１，ＩＯ２，ＩＯ３，Ｉ
Ｏ４に与えられ、さらに、ビット線対ＢＬ５，ＢＬ６，
ＢＬ７，ＢＬ８上のデータが、第１のカラム選択回路Ｓ
Ｌ２ａを介して、入出力線対ＩＯ１，ＩＯ２，ＩＯ３，
ＩＯ４に与えられる。
【０１４８】スタートアドレスがＹ２に設定されると、
予め定められた論理により第１のカラム選択回路ＳＬ１
ａ、第２のカラム選択回路ＳＬ２ｂおよび第２のカラム
選択回路ＳＬ１ｂが順に活性化される。この場合、カラ
ムアドレスＹ２，Ｙ３，Ｙ４にアクセスが行なわれ、カ
ラムアドレスＹ５，Ｙ６，Ｙ７，Ｙ８にアクセスが行な
われ、さらにカラムアドレスＹ１にアクセスが行なわれ
る。
【０１４９】すなわち、ビット線対ＢＬ２，ＢＬ３，Ｂ
Ｌ４上のデータが、第１のカラム選択回路ＳＬ１ａを介
して、入出力線対ＩＯ２，ＩＯ３，ＩＯ４に与えられ、
ビット線対ＢＬ５，ＢＬ６，ＢＬ７，ＢＬ８上のデータ
が、第２のカラム選択回路ＳＬ２ｂを介して、入出力線
対ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８に与えられ、さら
に、ビット線対ＢＬ１上のデータが、第２のカラム選択
回路ＳＬ１ｂを介して、入出力線対ＩＯ５に与えられ
る。
【０１５０】スタートアドレスがＹ３に設定されると、
予め定められた論理により第１のカラム選択回路ＳＬ１
ａ、第１のカラム選択回路ＳＬ２ａおよび第１のカラム
選択回路ＳＬ１ａが順に活性化される。この場合、カラ
ムアドレスＹ３，Ｙ４にアクセスが行なわれ、カラムア
ドレスＹ５，Ｙ６，Ｙ７，Ｙ８にアクセスが行なわれ、
さらにカラムアドレスＹ１，Ｙ２にアクセスが行なわれ
る。
【０１５１】すなわち、ビット線対ＢＬ３，ＢＬ４上の
データが、第１のカラム選択回路ＳＬ１ａを介して、入
出力線対ＩＯ３，ＩＯ４に与えられ、さらに、ビット線
対ＢＬ５，ＢＬ６，ＢＬ７，ＢＬ８上のデータが、第１
のカラム選択回路ＳＬ２ａを介して、入出力線対ＩＯ
１，ＩＯ２，ＩＯ３，ＩＯ４に与えられ、さらに、ビッ
ト線対ＢＬ１，ＢＬ２上のデータが、第１のカラム選択
回路ＳＬ１ａを介して、入出力線対ＩＯ１，ＩＯ２に与
えられる。
【０１５２】スタートアドレスがＹ４に設定されると、
予め定められた論理により第１のカラム選択回路ＳＬ１
ａ、第２のカラム選択回路ＳＬ２ｂが同時または順に活
性化され、さらに第２のカラム選択回路ＳＬ１ｂが活性
化される。この場合、カラムアドレスＹ４にアクセスが
行なわれ、カラムアドレスＹ５，Ｙ６，Ｙ７，Ｙ８にア
クセスが行なわれ、さらにカラムアドレスＹ１，Ｙ２，
Ｙ３にアクセスが行なわれる。
【０１５３】すなわち、ビット線対ＢＬ４上のデータ
が、第１のカラム選択回路ＳＬ１ａを介して、入出力線
対ＩＯ４に与えられ、ビット線対ＢＬ５，ＢＬ６，ＢＬ
７，ＢＬ８上のデータが、第２のカラム選択回路ＳＬ２
ｂを介して、入出力線対ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ
８に与えられ、さらに、ビット線対ＢＬ１，ＢＬ２上の
データが、第２のカラム選択回路ＳＬ１ｂを介して、入
出力線対ＩＯ５，ＩＯ６，ＩＯ７に与えられる。
【０１５４】このように、スタートアドレスがＹ４に設
定された場合には、第１のカラム選択回路ＳＬ１ａおよ
び第２のカラム選択回路ＳＬ２ｂが同時にまたは順次活
性化される。
【０１５５】したがって、スタートアドレスとしてどの
カラムアドレスが選択された場合でも、連続的なアドレ
スラッピングが可能となる。
【０１５６】次に図２０および図２１を参照しながらこ
の実施例のＤＲＡＭにおけるシリアルモードおよびペー
ジモードの動作を説明する。図２０は、シリアルモード
においてスタートアドレスがＹ４に設定された場合の動
作を示すタイミング図である。図２１は、ページモード
においてランダムなカラム選択が行なわれる場合の動作
を示すタイミング図である。
【０１５７】シリアルモードにおいては、図２０に示さ
れるように、外部ロウアドレスストローブ信号／ＲＡＳ
がローに立下がると、外部から与えられるアドレス信号
ＡＤＤがロウアドレス信号ＡＸとしてロウデコーダ２に
与えられる。その後、外部カラムアドレスストローブ信
号／ＣＡＳがローに立下がると、外部から与えられるア
ドレス信号ＡＤＤがカラムアドレス信号ＡＹとしてアド
レスカウンタ１６ａに与えられる。
【０１５８】カラムアドレス信号ＡＹがカラムアドレス
Ｙ４を指定している場合には、スタートアドレスがＹ４
に設定される。カラムデコーダ５ｂは、カラムアドレス
信号ＡＹに応答して、予め定められた論理に従って、第
１のカラム選択信号ＣＳＬ１ａおよび第２のカラム選択
信号ＣＳＬ２ｂを順次活性化する。それにより、ビット
線対ＢＬ１〜ＢＬ４上のデータＤ１〜Ｄ４が入出力線対
ＩＯ１〜ＩＯ４に読出され、ビット線対ＢＬ５〜ＢＬ８
上のデータＤ５〜Ｄ８が入出力線対ＩＯ５〜ＩＯ８に読
出される。
【０１５９】入出力線対ＩＯ１〜ＩＯ４上のデータＤ１
〜Ｄ４および入出力線対ＩＯ５〜ＩＯ８上のデータＤ５
〜Ｄ８は、プリアンプ９により増幅され、それぞれ読出
データバスＲＤＢ１〜ＲＤＢ８に与えられる。並／直変
換回路１０は、順次カウントアップされるカラムアドレ
ス信号ＡＹの３ビットＡ０，Ａ１，Ａ２に応答して、デ
ータＤ４〜Ｄ８を順次選択して出力バッファ１１に与え
る。
【０１６０】カラム選択信号ＣＳＬ２ｂの立下がり後、
カラムデコーダ５ｂは、カラムアドレス信号ＡＹに応答
して、予め定められた論理に従って、第２のカラム選択
信号ＣＳＬ３ｂをハイに立上げる。それにより、データ
Ｄ９〜Ｄ１２が入出力線対ＩＯ５〜ＩＯ８に読出され
る。入出力線対ＩＯ５〜ＩＯ８上のデータＤ９〜Ｄ１２
は、プリアンプ９により増幅され、それぞれ読出データ
バスＲＤＢ５〜ＲＤＢ８に与えられる。並／直変換回路
１０は、順次カウントアップされるカラムアドレス信号
ＡＹの３ビットＡ０，Ａ１，Ａ２に応答して、データＤ
９〜Ｄ１２を順次選択して出力バッファ１１に与える。
【０１６１】カラム選択信号ＣＳＬ３ｂの立下がり後、
カラムデコーダ５ｂは、カラムアドレス信号ＡＹに応答
して、予め定められた論理に従って、第２のカラム選択
信号ＣＳＬ４ｂをハイに立上げる。それにより、データ
Ｄ１３〜Ｄ１６が入出力線対ＩＯ５〜ＩＯ８に読出され
る。
【０１６２】このようにして、入出力端子Ｉ／Ｏからシ
リアルにデータが出力される。ページモードにおいて
も、図２１に示されるように、外部ロウアドレスストロ
ーブ信号／ＲＡＳがローに立下がると、外部から与えら
れるアドレス信号ＡＤＤがロウアドレス信号ＡＸとして
ロウデコーダ２に与えられる。その後、外部カラムアド
レスストローブ信号／ＣＡＳがローに立下がると、外部
からランダムに与えられるアドレス信号ＡＤＤがカラム
アドレス信号ＡＹ１，ＡＹ２，ＡＹ３，…としてアドレ
スカウンタ１６ａに与えられる。
【０１６３】図２１の例においては、カラムアドレス信
号ＡＹ１〜ＡＹ１０がそれぞれカラムアドレスＹ３，Ｙ
６，Ｙ１１，Ｙ４，Ｙ８，Ｙ７，Ｙ２，Ｙ９，Ｙ５，Ｙ
１０を指定している。
【０１６４】カラムデコーダ５ｂは、カラムアドレス信
号ＡＹ１に応答して、予め定められた論理に従って、第
１のカラム選択信号ＣＳＬ１ａをハイに立上げ、第１の
カラム選択回路ＳＬ１ａを活性化する。それにより、ビ
ット線対ＢＬ１〜ＢＬ４上のデータＤ１〜Ｄ４が入出力
線対ＩＯ１〜ＩＯ４に読出される。入出力線対ＩＯ１〜
ＩＯ４上のデータＤ１〜Ｄ４はプリアンプ９により増幅
され、それぞれ読出データバスＲＤＢ１〜ＲＤＢ４に与
えられる。並／直変換回路１０は、カラムアドレス信号
ＡＹ１の３ビットＡ０，Ａ１，Ａ２に応答して、データ
Ｄ３を選択して出力バッファ１１に与える。
【０１６５】次に、カラムデコーダ５ｂは、カラムアド
レス信号ＡＹ２に応答して、予め定められた論理に従っ
て、第２のカラム選択信号ＣＳＬ２ｂをハイに立上げ、
第２のカラム選択回路ＳＬ２ｂを活性化する。それによ
り、ビット線対ＢＬ５〜ＢＬ８上のデータＤ５〜Ｄ８が
入出力線対ＩＯ５〜ＩＯ８に読出される。入出力線対Ｉ
Ｏ５〜ＩＯ８上のデータＤ５〜Ｄ８は、プリアンプ９に
より増幅され、それぞれ読出データバスＲＤＢ５〜ＲＤ
Ｂ８に与えられる。並／直変換回路１０は、カラムアド
レス信号ＡＹ２の３ビットＡ０，Ａ１，Ａ２に応答し
て、データＤ６を選択して出力バッファ１１に与える。
【０１６６】カラムデコーダ５ｂは、第１のカラム選択
信号ＣＳＬ１ａの立下がり後、カラムアドレス信号ＡＹ
３に応答して、予め定められた論理に従って、第１のカ
ラム選択信号ＣＳＬ３ａをハイに立上げ、第１のカラム
選択回路ＳＬ３ａを活性化する。それにより、ビット線
対ＢＬ９〜ＢＬ１２上のデータＤ９〜Ｄ１２が入出力線
対ＩＯ１〜ＩＯ４に読出される。入出力線対ＩＯ１〜Ｉ
Ｏ４上のデータは、プリアンプ９により増幅され、それ
ぞれ読出データバスＲＤＢ１〜ＲＤＢ４に与えられる。
並／直変換回路１０は、カラムアドレス信号ＡＹ３の３
ビットＡ０，Ａ１，Ａ２に応答して、データＤ１１を選
択して出力バッファ１１に与える。
【０１６７】カラムデコーダ５ｂは、第２のカラム選択
信号ＣＳＬ２ｂの立下がり後、カラムアドレス信号ＡＹ
４に応答して、予め定められた論理に従って、第２のカ
ラム選択信号ＣＳＬ１ｂをハイに立上げ、第２のカラム
選択回路ＳＬ１ｂを活性化する。それにより、ビット線
対ＢＬ１〜ＢＬ４上のデータＤ１〜Ｄ４が入出力線対Ｉ
Ｏ５〜ＩＯ８に読出される。入出力線対ＩＯ５〜ＩＯ８
上のデータＤ１〜Ｄ４は、プリアンプ９により増幅さ
れ、それぞれ読出データバスＲＤＢ５〜ＲＤＢ８に与え
られる。並／直変換回路１０は、カラムアドレス信号Ａ
Ｙ４の３ビットＡ０，Ａ１，Ａ２に応答して、データＤ
４を選択して出力バッファ１１に与える。
【０１６８】さらに、カラムデコーダ５ｂは、第１のカ
ラム選択信号ＣＳＬ３ａの立下がり後、第１のカラム選
択信号ＣＬＳ２ａをハイに立上げ、第２のカラム選択信
号ＣＳＬ１ｂの立下がり後、第２のカラム選択信号ＣＳ
Ｌ３ｂをハイに立上げ、第１のカラム選択回路ＳＬ２ａ
および第２のカラム選択回路ＳＬ３ｂを順次活性化す
る。それにより、ビット線対ＢＬ５〜ＢＬ８上のデータ
Ｄ５〜Ｄ８が入出力線対ＩＯ１〜ＩＯ４に読出され、ビ
ット線対ＢＬ９〜ＢＬ１２上のデータＤ９〜Ｄ１２が入
出力線対ＩＯ５〜ＩＯ８に読出される。
【０１６９】このようにして、入出力端子Ｉ／Ｏからデ
ータＤ３，Ｄ６，Ｄ１１，Ｄ４，Ｄ８，Ｄ７，Ｄ２，Ｄ
９，Ｄ５，Ｄ１０がシリアルに出力される。
【０１７０】このようにランダムなカラム選択を行なう
ページモードにおいては、第１のカラム選択回路および
第２のカラム選択回路が交互に選択される。
【０１７１】したがって、２つのビット線グループを第
１および第２の入出力線グループＩＯＧ１，ＩＯＧ２に
同時にまたは順次接続することができるので、あるカラ
ムアドレスにアクセスを行なっている間に、次のカラム
アドレスのためのカラム選択を同時に行なうことができ
る。したがって、ページモードにおいても連続的な高速
のアクセスが可能となる。
【０１７２】図２２は、カラムデコーダ５ｂの主要部の
構成を示す図である。カラムデコーダ５ｂは、カラムメ
インデコーダ５０ａ，５０ｂ、カラムプリデコーダ５１
ａ、５１ｂ、アドレスラッチ５２ａ，５２ｂ、アドレス
比較器５３およびＡＮＤゲート５４ａ，５４ｂを含む。
【０１７３】外部カラムアドレスストローブ信号／ＣＡ
Ｓがローのときに、カラムアドレスバッファ１３から与
えられるカラムアドレス信号がアドレスカウンタ１６ａ
にセットされる。
【０１７４】アドレスカウンタ１６ａは、外部カラムア
ドレスストローブ信号／ＣＡＳがハイのときに、カウン
トアップ動作を行なう。
【０１７５】アドレスラッチ５２ａ，５２ｂおよびアド
レス比較器５３には、アドレスカウンタ１６ａからのカ
ラムアドレス信号のビットＡ２〜Ａｎが与えられる。ア
ドレス比較器５３は、アドレスカウンタ１６ａからのカ
ラムアドレス信号をアドレスラッチ５２ａ，５２ｂの各
々にラッチされたカラムアドレス信号と比較し、比較結
果を示す出力信号ＭＭを発生する。
【０１７６】ＡＮＤゲート５４ａの一方の入力端子には
奇数クロック信号ＣＬＫｏが与えられる。ＡＮＤゲート
５４ｂの一方の入力端子には偶数クロック信号ＣＬＫｅ
が与えられる。奇数クロック信号ＣＬＫｏは、最初のカ
ラムアドレス信号が入力された後クロック信号ＣＬＫの
奇数番目のパルスに応答してハイになる信号である。偶
数クロック信号ＣＬＫｅは、最初のカラムアドレス信号
が入力された後クロック信号ＣＬＫの偶数番目のパルス
に応答してハイになる信号である。また、アドレス比較
器５３の出力信号ＭＭは、比較結果が一致を表わす場合
にローとなり、比較結果が不一致を表わす場合にハイと
なる。
【０１７７】ＡＮＤゲート５４ａの出力信号がハイにな
ると、アドレスラッチ５２ａは、アドレスカウンタ１６
ａから与えられるカラムアドレス信号をラッチしてカラ
ムプリデコーダ５１ａに出力する。カラムプリデコーダ
５１ａは、アドレスラッチ５２ａから与えられるカラム
アドレス信号をプリデコードし、プリデコードされた信
号をカラムメインデコーダ５０ａに与える。カラムメイ
ンデコーダ５０ａは、カラムプリデコーダ５１ａの出力
信号をデコードし、複数の第１のカラム選択信号ＣＳＬ
１ａ〜ＣＳＬｍａのうちいずれか１つを活性化する。
【０１７８】ＡＮＤゲート５４ｂの出力信号がハイにな
ると、アドレスラッチ５２ｂは、アドレスカウンタ１６
ａから与えられるカラムアドレス信号をラッチしてカラ
ムプリデコーダ５１ｂに出力する。カラムプリデコーダ
５１ｂは、アドレスラッチ５２ｂから与えられるカラム
アドレス信号をプリデコードし、プリデコードされた信
号をカラムメインデコーダ５０ｂに与える。カラムメイ
ンデコーダ５０ｂは、カラムプリデコーダ５１ｂの出力
信号をデコードし、複数の第２のカラム選択信号ＣＳＬ
１ｂ〜ＣＳＬｍｂのうちいずれか１つを活性化する。
【０１７９】図２２のカラムデコーダ５ｂによれば、最
初のカラムアドレス信号が入力された後クロック信号Ｃ
ＬＫの奇数番目のパルス発生時に新たなカラムアドレス
信号が与えられると、複数の第１のカラム選択信号のう
ち１つが活性化される。また、最初のカラムアドレス信
号が入力された後クロック信号ＣＬＫの偶数番目のパル
スの発生時に新たなカラムアドレス信号が与えられる
と、複数の第２のカラム選択信号のうち１つが活性化さ
れる。
【０１８０】（３） 第３の実施例 図２３は、第３の実施例によるＤＲＡＭの主要部の詳細
な構成を示す図である。第３の実施例によるＤＲＡＭの
全体の構成は、図１に示される構成と同様である。図２
３のＤＲＡＭは、レイアウトにおいてのみ図２のＤＲＡ
Ｍと異なる。
【０１８１】メモリアレイ１（図１参照）は、第１およ
び第２のメモリアレイ１１，１２に分割される。第１の
メモリアレイ１１は複数の第１のビット線グループを含
み、第２のメモリアレイ１２は複数の第２のビット線グ
ループを含む。図２３においては、メモリアレイ１１が
第１のビット線グループＢＧ１，ＢＧ３を含み、第２の
メモリアレイ１２が第２のビット線グループＢＧ２，Ｂ
Ｇ４を含む。
【０１８２】センスアンプ群３は、第１および第２のセ
ンスアンプ群３１，３２に分割される。また、カラム選
択回路群４は、第１および第２のカラム選択回路群４
１，４２に分割される。図２３においては、第１のカラ
ム選択回路群４１がカラム選択回路ＳＬ１，ＳＬ３を含
み、第２のカラム選択回路群４２がカラム選択回路ＳＬ
２，ＳＬ４を含む。
【０１８３】第１のメモリアレイ１１内の第１のビット
線グループＢＧ１，ＢＧ３の一端側に、第１の入出力線
グループＩＯＧ１が各ビット線対と垂直に配置される。
また、第２のメモリアレイ１２内の第２のビット線グル
ープＢＧ２，ＢＧ４の一端側に、第２の入出力線グルー
プＩＯＧ２が各ビット線対と垂直に配置される。
【０１８４】第１の入出力線グループＩＯＧ１と第２の
入出力線グループＩＯＧ２との間に入出力線切換回路１
８が配置される。
【０１８５】また、カラムデコーダ５ａは、第１および
第２のカラムデコーダ５ｃ，５ｄに分割されている。第
１のカラムデコーダ５ｃは、第１のメモリアレイ１１内
の複数のビット線グループをそれぞれ選択する複数のカ
ラム選択信号を発生する。第２のカラムデコーダ５ｄ
は、第２のメモリアレイ１２内の複数のビット線グルー
プをそれぞれ選択する複数のカラム選択信号を発生す
る。
【０１８６】この実施例のＤＲＡＭの動作は、レイアウ
ト上の差異による信号経路の違いを除いて第１の実施例
のＤＲＡＭの動作と同様である。
【０１８７】
【発明の効果】以上のように、第１ないし第４の発明に
よれば、複数のビット線グループを同時にまたは所定の
時間差をもってそれぞれ対応する入出力線グループに接
続することが可能となるので、ある１つの入出力線グル
ープ内の入出力線にアクセスしている間に他の入出力線
グループ内の入出力線にデータを準備することができ
る。そのため、アクセス速度が高速化され、かつアクセ
スされたデータ間にギャップが生じない。
【０１８８】したがって、高速なアクセスが可能な半導
体記憶装置が得られる。また、ページモード、ラップモ
ード、シリアルモード等の各種のアクセスモードの高速
化および高ビットレート化が可能な半導体記憶装置が得
られる。さらに、スタートアドレスの制限なく高速のシ
リアルモードが実現された半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】第１の実施例によるＤＲＡＭの全体の構成を示
すブロック図である。
【図２】図１のＤＲＡＭの主要部の詳細な構成を示す図
である。
【図３】図２に示される構成のうち主要部のみを概略的
に示す図である。
【図４】シリアルモードにおいて新たなカラム選択回路
の活性化を必要とせずにアクセスできる範囲を示す図で
ある。
【図５】アドレスラッピングモードにおいて新たなカラ
ム選択回路の活性化を必要とせずにアクセスできる範囲
を示す図である。
【図６】図１および図２のＤＲＡＭにおけるシリアルモ
ードの動作を説明するためのタイミング図である。
【図７】図１および図２のＤＲＡＭにおけるアドレスラ
ッピングモードの動作を説明するためのタイミング図で
ある。
【図８】アドレスカウンタの構成の一例を示す図であ
る。
【図９】図８のアドレスカウンタの真理値表を示す図で
ある。
【図１０】カラムデコーダの一部の構成を示す図であ
る。
【図１１】最下位プリデコーダの真理値表を従来の最下
位プリデコーダの真理値表と比較して示す図である。
【図１２】入出力線切換回路の構成を示す図である。
【図１３】入出力線切換回路に含まれるアドレス変換論
理回路の真理値表を示す図である。
【図１４】入出力線切換回路に含まれる切換回路の構成
を示す回路図である。
【図１５】第２の実施例によるＤＲＡＭの全体の構成を
示すブロック図である。
【図１６】図１５のＤＲＡＭの主要部の詳細な構成を示
す図である。
【図１７】図１６に示される構成のうち主要部のみを概
略的に示す図である。
【図１８】シリアルモードにおいて活性化されるカラム
選択回路およびアクセスされる範囲を示す図である。
【図１９】アドレスラッピングモードにおいて活性化さ
れるカラム選択回路およびアクセスされる範囲を示す図
である。
【図２０】図１５のＤＲＡＭにおけるシリアルモードの
動作を説明するためのタイミング図である。
【図２１】図１５のＤＲＡＭにおけるページモードの動
作を説明するためのタイミング図である。
【図２２】図１５のＤＲＡＭに含まれるカラムデコーダ
の構成の一例を示すブロック図である。
【図２３】第３の実施例によるＤＲＡＭの主要部の詳細
な構成を示す図である。
【図２４】従来のＤＲＡＭの全体の構成を示すブロック
図である。
【図２５】図２４のＤＲＡＭの主要部の詳細な構成を示
す図である。
【図２６】図２５に示される構成のうち主要部のみを概
略的に示す図である。
【図２７】図２４および図２５のＤＲＡＭにおいて新た
なカラム選択回路の活性化を必要とせずにアクセスでき
る範囲を示す図である。
【図２８】図２４および図２５のＤＲＡＭにおけるシリ
アルモードの動作を説明するためのタイミング図であ
る。
【図２９】図２４および図２５のＤＲＡＭにおけるシリ
アルモードの動作の問題点を説明するためのタイミング
図である。
【符号の説明】 １ メモリアレイ ２ ロウデコーダ ３ センスアンプ群 ４，４ｂ カラム選択回路群 ５ａ，５ｂ カラムデコーダ １０ 並／直変換回路 １６ａ アドレスカウンタ １８ 入出力線切換回路 ＢＧ１，ＢＧ２ 第１のビット線グループ ＢＧ３，ＢＧ４ 第２のビット線グループ ＢＬ１〜ＢＬ１６ ビット線対 ＷＬ ワード線 ＭＣ メモリセル ＳＬ１〜ＳＬ４ カラム選択回路 ＳＬ１ａ〜ＳＬ４ａ 第１のカラム選択回路 ＳＬ１ｂ〜ＳＬ４ｂ 第２のカラム選択回路 ＩＯＧ１ 第１の入出力線グループ ＩＯＧ２ 第２の入出力線グループ ＴＧ トランスファゲート ＣＳＬ１〜ＣＳＬ４，ＣＳＬ１ａ〜ＣＳＬ４ａ，ＣＳＬ
１ｂ〜ＣＳＬ４ｂ カラム選択信号 なお、各図中同一符号は同一または相当部分を示す。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正内容】
【図２１】

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数行および複数列に配列され、各々が
    データを記憶する複数のメモリセルと、 前記複数列に対応して設けられ、各々が対応する列のメ
    モリセルに接続された複数のビット線とを備え、 前記複数のビット線は、各々が所定数のビット線を含む
    複数のビット線グループに区分され、前記複数のビット
    線グループはｎ個のメイングループに分類され、 前記ｎ個のメイングループに対応して設けられ、各々が
    所定数の入出力線を含むｎ個の入出力線グループと、 前記複数のビット線グループに対応して設けられ、各々
    が対応するビット線グループと対応する入出力線グルー
    プとの間に接続された複数の接続手段と、 前記複数のビット線グループのいずれかを選択するため
    に前記複数の接続手段に対応する複数の選択信号を選択
    的に発生する列選択手段とをさらに備え、 前記複数の接続手段の各々は、対応する選択信号に応答
    して活性化され、対応するビット線グループ内の各ビッ
    ト線を対応する入出力線グループ内の各入出力線にそれ
    ぞれ接続し、 前記列選択手段は、異なる入出力線グループに接続され
    た複数の接続手段を同時にまたは所定の時間差をもって
    活性化する手段を含む、半導体記憶装置。
  2. 【請求項２】 複数行および複数列に配列され、各々が
    データを記憶する複数のメモリセルと、 前記複数列に対応して設けられ、各々が対応する列のメ
    モリセルに接続された複数のビット線とを備え、 前記複数のビット線は、各々が所定数のビット線を含む
    複数のビット線グループに区分され、 各々が所定数の入出力線を含むｎ個の入出力線グループ
    と、 前記ｎ個の入出力線グループに対応して設けられたｎ個
    の接続手段グループとをさらに備え、 前記ｎ個の接続手段グループの各々は、前記複数のビッ
    ト線グループに対応して設けられた複数の接続手段を含
    み、前記複数の接続手段の各々は、対応するビット線グ
    ループと対応する入出力線グループとの間に接続され、 前記複数のビット線グループのいずれかを選択するため
    に各接続手段グループ内の前記複数の接続手段に対応す
    る複数の選択信号を選択的に発生する列選択手段をさら
    に備え、 各接続手段グループ内の前記複数の接続手段の各々は、
    対応する選択信号に応答して活性化され、対応するビッ
    ト線グループ内の各ビット線を対応する入出力線グルー
    プ内の各入出力線にそれぞれ接続し、 前記列選択手段は、異なる入出力線グループに接続され
    た複数の接続手段を同時にまたは所定の時間差をもって
    活性化する手段を含む、半導体記憶装置。
  3. 【請求項３】 複数行および複数列に配列され、各々が
    データを記憶する複数のメモリセルと、 前記複数列に対応して設けられ、各々が対応する列のメ
    モリセルに接続された複数のビット線とを備え、 前記複数のビット線は、各々が所定数のビット線を含む
    複数のビット線グループに区分され、前記複数のビット
    線グループはｎ個のメイングループに分類され、 前記ｎ個のメイングループの各ビット線グループは交互
    に配置され、 前記ｎ個のメイングループに対応して設けられ、各々が
    所定数の入出力線を含むｎ個の入出力線グループと、 前記複数のビット線グループに対応して設けられ、各々
    が対応するビット線グループと対応する入出力線グルー
    プとの間に接続された複数の接続手段と、 前記複数のビット線グループのいずれかを選択するため
    に前記複数の接続手段に対応する複数の選択信号を選択
    的に発生する列選択手段とをさらに備え、 前記複数の接続手段の各々は、対応する選択信号に応答
    して活性化され、対応するビット線グループ内の各ビッ
    ト線を対応する入出力線グループ内の各入出力線にそれ
    ぞれ接続し、 前記列選択信号は、異なる入出力線グループに接続され
    た複数の接続手段を同時にまたは所定の時間差をもって
    活性化する手段を含み、 前記ｎ個の入出力線グループに共通に設けられ、所定数
    の入出力線を含むグローバル入出力線グループと、 前記ｎ個の入出力線グループ内の各入出力線を選択的に
    前記グローバル入出力線グループ内の対応する入出力線
    に接続する切換手段と、 前記グローバル入出力線グループ内の各入出力線を順次
    選択する入出力線選択手段とをさらに備えた、半導体記
    憶装置。
  4. 【請求項４】 隣接して配置されるｎ個のメモリアレイ
    を備え、 前記ｎ個のメモリアレイの各々は、複数行および複数列
    に配列されかつ各々がデータを記憶する複数のメモリセ
    ル、および前記複数列に対応して設けられかつ各々が対
    応する列のメモリセルに接続された複数のビット線を含
    み、前記複数のビット線は、各々が所定数のビット線を
    含む複数のビット線グループに区分され、 前記ｎ個のメモリアレイに対応して設けられ、各々が対
    応するメモリアレイ内の前記複数のビット線グループの
    一端側に各ビット線と垂直に配置された所定数の入出力
    線を含むｎ個の入出力線グループと、 前記ｎ個のメモリアレイ内の前記複数のビット線グルー
    プに対応して設けられ、各々が対応するビット線グルー
    プと対応する入出力線グループとの間に接続された複数
    の接続手段と、 前記ｎ個のメモリアレイ内の前記複数のビット線グルー
    プのいずれかを選択するために前記複数の接続手段に対
    応する複数の選択信号を選択的に発生する列選択手段と
    をさらに備え、 前記複数の接続手段の各々は、対応する選択信号に応答
    して活性化され、対応するビット線グループ内の各ビッ
    ト線を対応する入出力線グループ内の各入出力線にそれ
    ぞれ接続し、 前記列選択手段は、異なる入出力線グループに接続され
    た複数の接続手段を同時にまたは所定の時間差をもって
    活性化する手段を含み、 前記ｎ個の入出力線グループに共通に設けられ、所定数
    の入出力線を含むグローバル入出力線グループと、 前記ｎ個の入出力線グループ内の各入出力線を選択的に
    前記グローバル入出力線グループ内の対応する入出力線
    に接続する切換手段と、 前記グローバル入出力線グループ内の各入出力線を順次
    選択する入出力線選択手段とをさらに備えた、半導体記
    憶装置。
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Effective date: 19980707