JP2914345B2

JP2914345B2 - フリップチップ型半導体装置

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Publication number: JP2914345B2
Application number: JP11028397A
Authority: JP
Inventors: 和義上村
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1997-04-11
Filing date: 1997-04-11
Publication date: 1999-06-28
Anticipated expiration: 2017-04-11
Also published as: JPH10289966A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フリップチップ実
装型の半導体装置に関し、特に半導体チップの小型化、
及び高周波動作の安定性の点で好適とされるフリップチ
ップ型半導体装置に関する。

【０００２】

【従来の技術】従来のフリップチップ型半導体装置とし
て、例えば特開昭６１−５３７４８号公報には、整合回
路の小型化、貫通孔の廃止によるチップ小型化、及びウ
ェハ割れを生ずることなく容易にウェハ状態で高周波特
性測定を可能とする、ことを目的として、図６に示すよ
うな、超高周波用半導体装置が提案されている。図６
（ａ）はマイクロ波モノリシック集積回路装置の平面
図、図６（ｂ）は、図６（ａ）のマイクロストリップラ
インにより形成される整合回路部分Ａ−Ａ′線の断面図
である。

【０００３】図６（ｂ）を参照して、半絶縁性ヒ化ガリ
ウム基板１０１の一主面に形成された第１層金属化層１
０３と、その上に形成された誘電体層１０２と、さらに
その上に形成された第２層金属化層１０５と、を有する
半導体チップが、フリップチップ型に実装され、第１層
金属化層１０３が、半導体実装面の容器接地導体１０８
に、接地面接続用電極１０４により接続されている。こ
の構成により、第２層金属化層１０５を中心導体、第１
層金属化層１０３を接地導体とするマイクロストリップ
型伝送線路を形成している。

【０００４】またフリップチップ型半導体装置の別の従
来技術として、例えば特開平２−１２２６４０号公報に
は、回路基板に半導体チップをフェースダウンに実装す
る構造において、放熱性に優れ、且つ高周波特性が良好
な半導体チップの実装構造を提供することを目的とし
て、図８に示すような構成が提案されている。

【０００５】図８を参照して、半導体チップ２０１の一
主面に形成された信号用パッド２２１と、それをとり囲
むように形成されたアース用パッド２２２と、を有し、
半導体チップがフリップチップ型に実装される回路基板
２０５は、アース層２１０を有し、アース層バンプ２３
２により、半導体チップのアース用パッド２２２と接続
されている。この構成により、半導体チップの放熱の改
善と各信号線間の信号の漏れ防止を行なっている。

【０００６】また例えば特開平７−１８３７０８号公報
には、設計自由度を増し、分布結合線路の結合度の調整
を容易とし低損失な高周波半導体装置を提供することを
目的として、図９に示すような構成が提案されている。

【０００７】図９を参照して、第１の中心導体３０３と
第１の誘電体３０２と第１の接地導体３０１とからなる
マイクロストリップ型伝送線路が、第２の中心導体３０
４と第１の誘電体膜３０６と第２の接地導体３０５から
なる別のマイクロストリップ型伝送線路と、互いに中心
導体が向い合う方向で、バンプ３０７により固定されて
おり、互いのマイクロストリップ型伝送線路の位置関係
により線路間の結合度を調整できる構成とされている。

【０００８】また特開昭６２−１７１２０１号公報に
は、低特性インピーダンスの電源供給用線路を形成する
ことによって高周波域でも安定した電源電圧を供給でき
るパッケージを提供することを目的として、図１０に示
すような構成が提案されている。図１０（ａ）、図１０
（ｂ）は概略図、図１０（ｃ）は平面図、図１０
（ｄ）、図１０（ｅ）は側面図である。

【０００９】図１０を参照して、このパッケージは、平
衡型ストリップ線路または遮へい型コプレナー線路を用
いた電源供給用線路を有し、電源供給用線路４０４と接
地電位導体４０２により、平衡型ストリップ線路又は遮
へい型コプレナー線路を形成して、低インピーダンスで
かつ周辺線路からのカップリングの影響を防止してい
る。図１０において、４０１はパッケージ基板、４０３
は誘電体層、４０５は半導体素子、４０６は入力信号
線、４０７は出力信号線、４０８はボンディングワイヤ
である。

【００１０】

【発明が解決しようとする課題】しかしながら、上記し
た各従来技術はそれぞれ以下のような各種問題点を有し
ている。

【００１１】（１）前述した特開昭６１−５３７４８号
公報に記載の半導体装置においては、図７（ａ）に示す
ように、平面基板半導体チップを実装する実装面上に、
比較的低インピーダンスの別の配線パターン（図中、実
装基板配線層１１１で示す）が存在した場合、第２層金
属化層１０５と実装基板配線層１１１との位置関係によ
り、第２層金属化層１０５と誘電体層１０２と第１層金
属化相１０３とで構成されるマイクロストリップ線路型
伝送線路のインピーダンスに、バラツキ又は変動を生じ
るという不都合が生じる。

【００１２】その理由は、第２層金属化層１０５と実装
基板配線層１１１との間に容量が形成されるため、その
分、上記伝送線路のインピーダンスが低くなるからであ
る。図７（ｃ）は、上記伝送線路のインピーダンスが低
くなることを模式的に示した図である。

【００１３】（２）次に、前述した特開平２−１２２６
４０号公報に記載の半導体チップの実装構造において
は、半導体チップのチップ面積が必要以上に大きくな
る、という問題点を有している。

【００１４】その理由は、図８に示すように、半導体チ
ップは、表面に所定のピッチで格子を想定し、その交点
行列より所望の交点を選択して信号用パッド２２１を配
列し、それぞれの信号パッド２２１を取り囲むように、
同一平面上、前後左右の格子の交点にアース用パッド２
２２を配設している、ためである。

【００１５】（３）次に、前述した特開平７−１８３７
０８号公報の問題点は、記載の半導体装置を例えば量産
した場合、互いに対向する２つのマイクロストリップ型
伝送線路の結合度の再現性を確保することが容易ではな
い、ことである。

【００１６】その理由は、第２の中心導体３０４と第１
の誘電体膜３０６と第２の接地導体３０５からなるマイ
クロストリップ型伝送線路をフリップチップ方式で後か
ら実装するためミクロンオーダの位置精度の確保が難し
いためである。

【００１７】（４）そして、前述した特開昭６２−１７
１２０１号公報には、パッケージの構成が開示されてお
り、接地電位導体層４０２'及び４０２''の接地電位を
確保するために、通常、例えば図１１（ａ）、図１１
（ｂ）のように、スルーホールを用いて実際に外部との
接地電位を確保する層（図１１（ａ）及び図１１（ｂ）
では、最上層の接地電位導体４０２）に電気的導通をと
るか、もしくは図１１（ｃ）、図１１（ｄ）のようにパ
ッケージの周辺部にて、側面メタライズされる。

【００１８】このパッケージを半導体チップに用いる
と、図１１（ａ）、図１１（ｂ）の接続の場合、最上層
の接地電位導体４０２へ接続するためのスルーホール４
０９のため、半導体チップの面積が大きくなるという不
都合を生じる。

【００１９】また、図１１（ｃ）、図１１（ｄ）の接続
の場合、最上層の接地電位導体４０２は少なくとも一部
を半導体チップの周辺まで伸ばしていく必要があり、チ
ップ面積の増加及び配線上の制約を受けるという不都合
を生じる。

【００２０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、半導体チップ上
に形成された伝送線路のインピーダンスが、該半導体チ
ップをフリップチップ方式で実装する場合の実装面の導
体配線のパターン位置によらず、所望の値を確保可能と
したフリップチップ型半導体装置を提供することにあ
る。

【００２１】本発明の他の目的は、上記半導体チップの
チップ面積を低減するフリップチップ型半導体装置を提
供することにある。

【００２２】

【課題を解決するための手段】前記目的を達成するた
め、本発明のフリップチップ型半導体装置は、半導体チ
ップのオモテ面（表面）に形成した第１の導体層と、前
記第１の導体層を含む前記半導体チップのオモテ面に形
成した誘電体層と、前記誘電体層上に形成した第２の導
体層と、前記第２の導体層上に形成した少なくとも一つ
のバンプ導体と、を有する半導体チップが、実装基板上
に、フリップチップ型に実装され、前記バンプ導体が前
記実装基板上に形成された接地導体と電気的接続手段に
より接続されている、ことを特徴とする。

【００２３】また本発明においては、前記第１の導体層
を中心導体とし、前記第２の導体層を接地導体とし、所
望の特性インピーダンスをもつマイクロストリップ型伝
送線路を形成している、ことを特徴とする。

【００２４】また、本発明においては、前記第１の導体
層が、スパイラル型又はミヤンダ型のインダクタンス回
路であり、前記インダクタンス回路のもつインダクタン
ス成分（Ｌ）と、前記インダクタンス回路が、前記第２
の導体層との間に形成する静電容量のキャパシタンス成
分（Ｃ）との間で共振回路を構成したことを特徴とす
る。

【００２５】［発明の概要］本発明の原理・作用につい
て以下に説明する。本発明においては、半導体チップ上
に形成された第１の導体層（図１の２）と、第１の導体
層上に形成された誘電体層（図１の３）と、その誘電体
層の上に形成された第２の導体層（図１の４）を有し、
第１の導体層を中心導体、第２の導体層を接地導体とす
るマイクロストリップ型伝送線路を形成する（図１
（ｃ）参照）。

【００２６】また、第２の導体層は、誘電体層上の他の
接地用導体層に接続されるか、もしくはバンプを通して
直接実装基板上の接地電位導体層に接続される。すなわ
ち、第２の導体層は独立に半導体チップの下層の電極と
スルーホールで接続する必要がないという特徴を有す
る。

【００２７】本発明におけるフリップチップ型半導体装
置は、第１の導体層とその上に形成された誘電体層とそ
の上に形成された第２の導体層とにより、第２の導体層
を接地導体、第１の導体層を中心導体とするマイクロス
トリップ型伝送線路を形成しており、かつ第２の導体層
のシールド効果により、半導体チップ実装面の他の配線
パターンの影響による伝送線路のインピーダンスの変
動、バラツキを防止できる。

【００２８】本発明のフリップチップ型半導体装置にお
ける第２の導体層はバンプを通じて直接実装基板上の接
地電位導体層に接続することにより、マイクロストリッ
プ型伝送線路の接地導体として働くため、第２の導体層
とその下層（半導体チップにおいての下層）とをスルー
ホール等の電気的接続手段をとらなくともよいので、ス
ルーホール形成に関わるチップ面積の増加を低減でき
る。

【００２９】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００３０】図１は、本発明の実施の形態の構成を示す
図であり、図１（ａ）は平面図、図１（ｂ）は図１
（ａ）のＡ−Ａ′線断面図、図１（ｃ）は実装基板への
実装時の断面を示す図である。

【００３１】図１を参照すると、この実施の形態は、半
導体チップ１の表（オモテ）面に第１の導体層２による
配線パターンが形成されている。その配線パターンを含
む半導体チップ１の表（オモテ）面上に、誘電体層３が
形成されている。第１の導体層２上の誘電体層３上の所
望の箇所に、第２の導体層４が形成されている。第２の
導体層４の上には、導体による接地用バンプ５が形成さ
れている。

【００３２】この実施の形態では、第２の導体層４は、
より下層（半導体チップ側）の配線層とスルーホール等
で電気的接続はされていない。

【００３３】以上の構成を有する半導体チップをフリッ
プチップ方式で実装基板６あるいはパッケージ等に銀ペ
ースト８等で実装する（図１（ｃ）参照）。

【００３４】接地用バンプ５は、実装基板６上の接地パ
ターン７に接続されると、第１の導体層２と誘電層３と
第２の導体層４は、第１の導体層２を中心導体、第２の
導体層４を接地導体とするマイクロストリップ伝送線路
を形成する。

【００３５】第１の導体層２の幅Ｗに対して、第２の導
体層４の幅Ｗ'を十分広く（通常Ｗの３倍程度）してお
けば、マイクロストリップ型地伝送線路の特性インピー
ダンスＺ_oは、第１の導体層２の幅Ｗと誘電体層３の厚
さ（第１の導体層と第２の導体層の間隔）Ｈ、及び比誘
電体率ε_rにより決まる。

【００３６】

【数１】

【００３７】ここで、

【数２】

【００３８】ここで、ε_effは「実効誘電率」という。

【００３９】この実施の形態においては、これらの関係
式を用いて、半導体チップの所望の箇所に所望の特性イ
ンピーダンスを有するマイクロストリップ型の伝送線路
を形成している。

【００４０】

【実施例】上記した本発明の実施の形態について更に具
体的に説明するため、本発明の実施例について図面を参
照して説明する。

【００４１】［第１の実施例］図２は、本発明の第１の
実施例の構成を示す図であり、ＧａＡｓ基板２２上に２
つのＦＥＴ部Ｑ１、Ｑ２と、バイアス回路部２０と整合
回路部２１が形成されており、整合回路部２１の一部
は、図２（ａ）のように、第１の導体層２による配線層
を含んでいる。

【００４２】第１の導体層２の幅Ｗは約５５μｍでパタ
ーニングされている。第１の導体層２を含む前記ＧａＡ
ｓ基板２２の表面上に厚さ３０μｍ程度のポリイミド層
２３（ε_r≒４．７）が形成されており、第１導体層２
の所望の箇所のポリイミド層の上には、さらに第２の導
体層４が形成されている。この第２の導体層４には、Ａ
ｕ材による直径約１００μｍの接地用バンプ５が形成さ
れている。

【００４３】図３は、本実施例の半導体チップ（図２
（ａ）及び図２（ｂ）参照）の製造工程を、工程順に示
した断面図である。

【００４４】ＧａＡｓ基板に既存のイオン注入技術を用
いてＦＥＴ部３２を形成し、その上に既存のＣＶＤ法に
よりＳｉＯ₂等の第１の絶縁膜３３を形成する（図３
（ａ）参照）。

【００４５】次に公知のエッチング技術で第１の絶縁膜
３３に必要な箇所の窓開けを行ない、公知のスパッタ技
術及び蒸着技術でショットキーメタル３４及びオーミッ
クメタル３５を形成する（図３（ｂ）参照）。この際、
窓開けしない第１の絶縁膜上にも配線用のショットキー
メタル３４'を形成しても良い。

【００４６】さらにその上に既存のＣＶＤ法により、Ｓ
ｉＯ₂等の第２の絶縁膜３６を形成し、既存のドライエ
ッチング技術により、必要箇所に第１のスルーホール３
７を設け、下層にある所望の箇所の前記ショットキーメ
タル３４及び３４'や、前記オーミックメタル３５に第
１のコンタクト配線を行なう。こうして構成した半導体
チップに第１の導体層３８と他の導体層（１）３９をＡ
ｕメッキ技術等の既存の配線技術で形成する（図３
（ｃ）参照）。

【００４７】その上に、公知の成膜技術によりポリイミ
ド層４０を形成し、所望の箇所にはエッチング技術を用
いて窓明けを行ない、下層にある所望の金メッキ配線層
に第２のスルーホール４１を形成する。

【００４８】さらに、第２の導体層４２と他の導体層
（２）４３を、公知のＡｕメッキ配線技術で形成し、所
望の箇所にＡｕによる接地用バンプ４４と他のバンプ４
５を既存のバンプ形成技術で形成する（図３（ｄ）参
照）。

【００４９】最後に半導体チップとして、ダイシングす
ることにより、半導体チップとして切り出す。

【００５０】以上のように製造した半導体チップ７１に
実装基板に、フリップチップ方式で銀ペースト８を用い
て実装する実装基板には、所望の箇所に接地パターン７
３と他の導体層（３）７４が形成されており、この実装
により、第２の導体層４は接地用配線メタルとして電気
的に接地電位に保たれている。実装基板７２上に前記半
導体チップ７１を実装する際のマウント剤はＡｇペース
トの代わりに半田等のロー材を用いてもよい。

【００５１】以上のように構成されてなる本発明の実施
例の半導体装置の作用効果について説明する。第１の導
体層２と誘電体層（ポリイミド層）２３と第２の導体層
４は、第１の導体層２を中心導体、第２の導体層４を接
地導体とするマイクロストリップ型伝送線路を形成して
いる。この実施例では、マイクロストリップ型伝送線路
の特性インピーダンスが約５０Ωになるように、第１の
導体層幅及び誘電体材質及び同厚さが設定されている。
第２の導体層４のシールド効果により第１の導体層は実
装基板７２上の他の配線パターニングの存在によるイン
ピーダンスのバラツキを生ずることが低減される。

【００５２】［第２の実施例］図４は、本発明のフリッ
プチップ型半導体装置の第２の実施例の構成を示す図で
ある。本実施例の基本構造、及び製造方法は、前述の第
１の実施例と同じである。

【００５３】本実施例においては、第１の導体層２によ
りスパイラル型インダクタンス素子５０を形成してお
り、その上に誘電体層３を形成し、さらに第２の導体層
４を形成し、前述のごとくフリップチップ実装により第
２の導体層４を接地電位にすることにより、スパイラル
型インダクタンス素子５０と接地間容量（第１の導体層
と第２の導体層の間の容量）との間で共振させて半導体
回路に用いるものである。

【００５４】図４を参照して、スパイラル型インダクタ
ンス素子（５回巻）の導体幅：Ｐを１０μｍ、ギャップ
幅：ｑを１０μｍとし、第１の導体層と第２の導体層
間：Ｈを１０μｍ（誘電体層はポリイミド）とすると、
共振周波数ｆ_oは、次式（４）のようになる。

【００５５】

【数３】

【００５６】ｃは光速、ε_effは実効誘電体率であり上
式（２）参照。

【００５７】［第３の実施例］図５は、本発明のフリッ
プチップ型半導体装置の第３の実施例の構成を示す図で
ある。図５（ａ）は平面図、図５（ｂ）は図５（ａ）の
Ｄ−Ｄ′線断面図、図５（ｃ）は実装状態を示す平面図
である。本実施例の基本構造は、前記第１の実施例と同
じであるが、本実施例では、半導体チップ１上に第１の
導体層２の他に、半導体チップ上に形成された第３の導
体層６０と、その上に形成された第２の誘電体層６１を
備え、第１の導体層２は第３の導体層６０を介して第２
の導体層と対向して容量素子を形成している。

【００５８】図５において、第２の誘電体層６１はＳｉ
Ｎ膜であり、厚さ２００ｎｍ程度である。また、第３の
導体層６０はスルーホール６２を通じて、第２の導体層
４と電気的に接続されている。このことは第３の実施例
特有のものである。

【００５９】また、第２の導体層４は、図５（ａ）に示
すように、分割（４、４'、４''、４'''）されている。

【００６０】本実施例は、第２の導体層４と、第１の導
体層２との間の容量を回路の容量調整に使うことが目的
であり、分割した第２の導体層（４、４'、４''、
４'''）をボンディングワイヤ６３で所望に接続するこ
とにより（図５（ｃ）参照）、容量回路の容量調整が可
能である。

【００６１】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００６２】（１）本発明の第１の効果は、半導体チッ
プに形成した伝送線路のインピーダンスがその半導体チ
ップをフリップチップ方式で実装した場合に、実装基板
上に存在する配線パターンの影響を受けて変化すること
を低減できる、ということである。

【００６３】その理由は、本発明においては、伝送線路
を構成する接地導体（第２の導体層）がフリップチップ
実装面に接する面に形成できるので、その接地導体のシ
ールド効果により中心導体からの電界の漏れが低減でき
るからである。

【００６４】（２）本発明の第２の効果は、フリップチ
ップ型半導体装置において、半導体チップのチップ面積
を低減し実装面積の低減を図ることができる、というこ
とである。

【００６５】その理由は、本発明においては、半導体チ
ップ上に構成する伝送線路の接地導体を、直接、実装基
板に接続しているので、チップ上の余分なスルーホール
形成が不要だからである。

【００６６】（３）本発明の第３の効果は、半導体チッ
プ上に形成する伝送線路の結合度（インピーダンス）の
再現性が良い、ということである。

【００６７】その理由は、本発明においては、伝送線路
構造を半導体プロセスで作製するため、ミクロン（μ
ｍ）オーダの寸法制御ができるからである。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す図であり、（ａ）は
平面図、（ｂ）は（ａ）のＡ−Ａ′線断面図、（ｃ）は
実装時断面図である。

【図２】本発明の第１の実施例を示す図であり、（ａ）
は平面図、（ｂ）は（ａ）のＢ−Ｂ′線断面図、（ｃ）
は実装時断面図である。

【図３】本発明の第１の実施例における半導体チップの
製造工程を工程順に示す断面図である。

【図４】本発明の第２の実施例を示す図であり、（ａ）
は平面図、（ｂ）は実装時断面図、（ｃ）はスパイラル
型インダクタンス素子を示す図である。

【図５】本発明の第３の実施例の構成を示す図であり、
（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ′線断面図、
（ｃ）は実装状態を示す平面図である。

【図６】従来技術（特開昭６１−５３７４８号公報）の
半導体装置を示す図である。

【図７】特開昭６１−５３７４８号公報に記載の半導体
装置の問題点を模式的に示す説明図である。

【図８】従来技術（特開平２−１２２６４０号公報）の
半導体装置の構成を示す図である。

【図９】別の従来技術（特開平７−１８３７０８号公
報）の半導体装置の構成を示す図である。

【図１０】さらに別の従来技術（特開昭６２−１７１２
０１号公報）のパッケージの構成を示す図である。

【図１１】特開昭６２−１７１２０１号公報に記載のパ
ッケージの問題点を説明するための図である。

【符号の説明】

１半導体チップ２第１の導体層３誘電体層４第２の導体層５接地用バンプ６実装基板７接地パターン８銀ペースト９他の導体層（２）１０スルーホール１１他の導体層（１）１２他のバンプ１３他の導体層（３）Ｑ１、Ｑ２ＦＥＴ部２０バイアス回路部２１整合回路部２２ＧａＡｓ基板２３ポリイミド層３１ＧａＡｓ基板３２ＦＥＴ部３３第１の絶縁膜３４、３４' ショットキーメタル３５オーミックメタル３６第２の絶縁膜３７第１のスルーホール３８第１の導体層３９他の導体層（１）４０ポリイミド層４１第２のスルーホール４２第２の導体層４３他の導体層（２）４４接地用バンプ４５他のバンプ５０スパイラル型インダクタンス素子５１スルーホール５２下層の配線導体６０第３の導体層６１第２の誘電体層６２スルーホール６３ボンディングワイヤ７１半導体チップ７２実装基板７３接地パターン７４他の導体層（３）１０１半絶縁性ヒ化ガリウム基板１０２誘電体層１０３第１層金属化層１０４接地面接続用電極１０５マイクロストリップライン１０６、１０７スルーホールコンタクト１０８容器接地導体１０９容器入出力伝送線路１１０容器絶縁体基板１１１実装基板配線層２０１半導体チップ２０２パッド２０３バンプ２０５回路基板２０６導体パターン２１０アース層２１１誘電体パターン２１２信号線パターン２２１信号用パッド２２２アース用パッド２３１信号用バンプ２３２アース用バンプ３０１第１の接地導体３０２第１の誘電体３０３第１の中心導体３０４第２の中心導体３０５第２の接地導体３０６第１の誘電体膜３０７バンプ４０１パッケージ基板４０２接地電位導体４０３誘電体層４０４電源供給用導体４０５半導体素子４０６入力信号線４０７出力信号線４０８ボンディングワイヤ４０９スルーホール４１０側面メタライズ

Claims

(57)【特許請求の範囲】

【請求項１】半導体チップのオモテ面（表面）に形成し
た第１の導体層と、前記第１の導体層を含む前記半導体チップのオモテ面に
形成した誘電体層と、前記誘電体層上に形成した第２の導体層と、前記第２の導体層上に形成した少なくとも一つのバンプ
導体と、を有する半導体チップが、実装基板上に、フリップチッ
プ型に実装され、前記バンプ導体が前記実装基板上に形成された接地導体
と電気的接続手段により接続されている、ことを特徴と
するフリップチップ型半導体装置。
【請求項２】前記第１の導体層を中心導体とし、前記第
２の導体層を接地導体とし、所望の特性インピーダンス
をもつマイクロストリップ型伝送線路を形成している、
ことを特徴とする請求項１記載のフリップチップ型半導
体装置。
【請求項３】前記第１の導体層が、スパイラル型又はミ
ヤンダ型のインダクタンス回路であり、前記インダクタ
ンス回路のもつインダクタンス成分（Ｌ）と、前記イン
ダクタンス回路が、前記第２の導体層との間に形成する
静電容量のキャパシタンス成分（Ｃ）との間で共振回路
を構成したことを特徴とする請求項１記載のフリップチ
ップ型半導体装置。
【請求項４】前記第１の導体層が、他の導体層である第
３の導体層との間で平行平板型のキャパシタンスを形成
するキャパシタンス回路を構成し、前記第２の導体層の前記キャパシタンス回路との対向面
は、少なくとも２つ以上の複数個に分離されており、前記複数個に分離された第２の導体層のうち、所望の数
の第２の導体層を電気的に接続することにより、前記キ
ャパシタンス回路のキャパシタンスを調整することがで
きることを特徴とする請求項１記載のフリップチップ型
半導体装置。