JP2924708B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は主記憶の内容の写しを保
持するキャッシュメモリを備えた情報処理装置に関す
る。

【０００２】

【従来の技術】プロセッサの性能は半導体技術の向上や
アーキテクチャ的な工夫によって著しく向上している
が、データを記憶する主記憶装置のアクセスタイムはプ
ロセッサの性能向上に追いついておらず、メモリアクセ
スのコストが相対的に増大している。高性能プロセッサ
では、メモリアクセスの時間的局所性や空間的局所性を
活用して、高速なキャッシュメモリを設けることによっ
て、このメモリアクセスコストを低減し、この問題に対
処している。しかしながら、大規模な科学技術計算の中
にはメモリアクセスの局所性がほとんどないため、キャ
ッシュメモリが有効に働かず、メモリアクセスによる遅
延によって汎用のプロセッサでこれらの計算を高速処理
するのは難しいという問題があった。

【０００３】このような大規模な科学技術計算を高速に
処理するために、従来のスーパコンピュータでは、主記
憶へのバンド幅を増やしたり、計算のデータのための大
容量のベクトルレジスタを用意し、キャッシュメモリに
頼らないシステムを構成していることは周知の技術であ
る（例えば、情報処理学会学会誌Ｖol.34,NO.3,pp.361-
371,1993）。このような計算機の構成例を図６に示す。
図６において、ベクトルレジスタ９０５は、レジスタ記
憶装置９０８と、その読み出しと書き込みを行う位置を
指定する読み出しポインタ９０９，読み出しセレクタ９
１１，書き込みポインタ９１０および書き込みセレクタ
９１２と、加算器９１３などから構成されており、主記
憶装置９０１上の不連続配置のデータを連続的にロード
パイプライン９０２からロードし、演算パイプライン９
０４で連続的に演算を行えるようになっている。なお、
９０３はストアパイプライン、９０６はレジスタ書き込
み用バス、９０７はレジスタ読み出し用バスである。こ
のようなシステム構成はコストが高くなり、用途が限定
されてしまうという問題が生じる。

【０００４】また、汎用のマイクロプロセッサに、上述
のようなベクトルレジスタやそれに代わる専用のレジス
タを付加して、前述のような科学技術計算に適用しよう
とする技術もいくつか提案されている。例えば、中村氏
らが１９９３年に発表した論文（中村 宏，位守 弘
充，中澤 喜三郎，「レジスタウィンドウ方式を用いた
疑似ベクトルプロセッサの評価」，情報処理学会論文誌
Ｖol,34,No.4,pp669-680,1993)では、科学技術計算に用
いられる浮動小数点を格納するレジスタをウィンドウ方
式で拡張して、このレジスタに値をプリフェッチするこ
とによって、主記憶装置のレイテンシ問題に対処してい
る。この方式による浮動小数点レジスタの構成を図７に
示す。この方式では、ローカルレジスタ１００６，オー
バラップレジスタ１００７，グローバルレジスタ１００
８から構成される物理レジスタ１００１をハードウェア
で用意し、ウィンドウを切り替えることによって、現在
有効であるレジスタを切り替える。これによって、演算
に使用しているレジスタ以外のレジスタに対するデータ
のロード、ストアを演算と同時に行うことができ、演算
の効率が向上する。なお、図７において、１００２〜１
００５は物理レジスタで、それぞれウィンドウ０〜３に
対応している。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
処理方式は、数値計算に特化した専用レジスタを用意す
るため、大規模計算に必要充分なレジスタを用意するの
はコストが大きい。また、レジスタが有効に使用できる
用途以外では、これらの資源を活用できない。従って、
価格性能比の向上を要求される汎用のプロセッサには採
用することは難しい。このため、通常のキャッシュメモ
リを有する汎用プロセッサを用いらざるを得ないが、不
連続配置のデータを用いる計算を従来の汎用プロセッサ
で実行した場合、 ・データ参照の局所性が少ないため、キャッシュのヒッ
ト率が低下し、主記憶装置のアクセス遅延が隠蔽できな
くなる。従って、演算パイプラインを有する汎用プロセ
ッサでは、所望データの供給が追いつかないためにパイ
プラインストールが多く発生する。 ・キャッシュメモリでは、所定サイズのラインと呼ばれ
る単位（例えば４ワード）でデータをキャッシングする
ため、１つのデータを読み出す場合にも計算に不必要な
隣接する複数のデータもキャッシングされてしまう。と
いう問題が生じ、性能低下の要因となる。

【０００６】そこで本発明では、汎用プロセッサに広く
使用されているキャッシュメモリを不連続配置のデータ
に対して有効に活用できるようにしてキャッシュのヒッ
ト率を高め、上述した問題を解決しようとするものであ
る。

【０００７】

【課題を解決するための手段】上記問題を解決するため
に、本発明の情報処理装置は、主記憶装置よりも高速な
記憶装置であって再配置したデータを記憶するためのデ
ータ再配置用記憶装置と、主記憶装置上に不連続に存在
する一連のデータをデータ再配置用記憶装置上に連続す
る一連のデータとして再配置する、プロセッサコアとは
別に設けられたアドレス変換装置とを備え、キャッシュ
メモリはデータ再配置用記憶装置の内容および主記憶装
置の内容の写しを保持するようにし、また主記憶装置上
に不連続に存在する一連のデータを使用するアプリケー
ションプログラムは、前記再配置後のデータをアクセス
するように構成されている。

【０００８】また、別の実施例においては、再配置した
データを記憶するために前記データ再配置用記憶装置に
代えて主記憶装置上のデータ再配置領域を使用し、アド
レス変換装置は主記憶装置上に不連続に存在する一連の
データを前記データ再配置領域上に連続する一連のデー
タとして再配置し、キャッシュメモリは主記憶装置の内
容の写しを保持するようにし、主記憶装置上に不連続に
存在する一連のデータを使用するアプリケーションプロ
グラムは、前記再配置後のデータをアクセスするように
構成される。

【０００９】アドレス変換装置は、主記憶装置上に不連
続に存在する一連のデータのアドレスが或る規則性を持
っている場合には、その規則性を示す再配置情報に従っ
て再配置すべきデータの読み出しを行い、主記憶装置上
に不連続に存在する一連のデータのアドレスが、主記憶
装置上の別の箇所に格納されたポインタで示される場合
には、そのポインタの格納アドレスを示す再配置情報に
従ってポインタの読み出しと再配置すべきデータの読み
出しとを行う。

【００１０】

【作用】本発明においては、アプリケーションプログラ
ムが使用する、主記憶装置上に不連続に存在する一連の
データを、アドレス変換装置が、主記憶装置とは別のデ
ータ再配置用記憶装置上または主記憶装置上に設けられ
たデータ再配置領域上に、アドレスの連続する一連のデ
ータとして再配置し、キャッシュメモリがこの再配置後
のデータをキャッシング対象とする。

【００１１】

【実施例】図２は本発明の一実施例の情報処理装置にお
けるメモリアクセスの概念図である。本実施例において
は、プロセッサコア１０１上で動作するソフトウェアが
アクセスする仮想アドレス空間２０１中に存在する不連
続配置データ２０６を、データ再配置仮想アドレス空間
２０２上で連続データ２０５としてアクセス可能になる
ように再配置を行う。このために、物理アドレス空間上
にデータ再配置メモリ空間２０３を用意し、アドレス変
換装置１０７を用いて物理アドレス空間２０４上の不連
続データ２０８（不連続配置データ２０６に対応する）
を、データ再配置メモリ空間２０３上に連続データ２０
７（連続データ２０５に対応する）としてコピーするも
のである。

【００１２】このように再配置されたデータは、別の仮
想アドレス空間に写像される。従って、不連続データを
アクセスするアプリケーションコードは、別アドレス空
間の連続データをアクセスするように書き替えられてい
る。この書き替えは、ユーザやコンパイラによって行わ
れる。

【００１３】図１は図２で説明したようなデータ再配置
機能を備えた本発明の情報処理装置の一実施例の要部ブ
ロック図である。図１において、プロセッサコア１０１
は演算パイプラインやレジスタセットから構成される通
常のプロセッサのコア部分である。プロセッサコア１０
１は、必要なデータの読み出しと書き込みの為にプロセ
ッサデータバス１５１によりキャッシュメモリインタフ
ェース１０３と接続されている。キャッシュメモリイン
タフェース１０３は、キャッシュデータバス１５３及び
キャッシュアドレスバス１６７によりキャッシュメモリ
１０４に接続されると共に、主記憶装置データバス１５
２及び主記憶装置物理アドレスバス１６６により主記憶
装置インタフェース１０５に接続され、主記憶装置イン
タフェース１０５は主記憶装置内部データバス１５４及
び主記憶装置内部アドレスバス１６８により主記憶装置
１０６に接続されている。また、仮想アドレスを物理ア
ドレスに変換するためにＴＬＢ（Translation Lookasid
e Buffer）１０２が設けられており、プロセッサコア１
０１とプロセッサ仮想アドレスバス１６５及びＴＬＢ制
御線１８１で接続され、キャッシュメモリインタフェー
ス１０３とアドレスバス１７５で接続されている。ここ
までの部分は通常のプロセッサと相違ない。

【００１４】本実施例ではさらに、データ再配置のため
に、アドレス変換装置１０７と、データ再配置用記憶装
置１０９と、データ再配置用記憶装置インタフェース１
０８とが備えられている。

【００１５】アドレス変換装置１０７は、キャッシュメ
モリインタフェース１０３と信号線１８３，アドレス変
換主記憶装置アクセス用物理アドレスバス１７３および
アドレス変換装置用リードデータバス１５７で接続さ
れ、主記憶装置インタフェース１０５とアドレス変換主
記憶装置アクセス用物理アドレスバス１７３，アドレス
変換装置用リードデータバス１５８及びアドレス変換装
置用ライトデータバス１５９で接続され、ＴＬＢ１０２
とアドレス変換用仮想アドレスバス１７１，１７２およ
び信号線１８６で接続され、更に、データ再配置用記憶
装置インタフェース１０８とアドレス変換再配置用記憶
装置アクセス用物理アドレスバス１７４，アドレス変換
装置用ライトデータバス１６０およびアドレス変換装置
用リードデータバス１６２で接続されている。また、デ
ータ再配置用記憶装置インタフェース１０８はデータ再
配置用記憶装置データバス１５５及びデータ再配置用物
理アドレスバス１６９によりキャッシュメモリインタフ
ェース１０３にも接続され、更にデータ再配置用記憶装
置内部データバス１５６及びデータ再配置用内部アドレ
スバス１７０を介してデータ再配置用記憶装置１０９に
接続されている。

【００１６】アドレス変換装置１０７は、再配置をソフ
トウェアから指定するための特殊レジスタ１３１，再配
置後の物理アドレスを生成するための再配置アドレス生
成装置１３２，再配置元の物理アドレスを生成するため
の物理アドレス生成装置１３３，全体の制御を行うシー
ケンサ１３４，変換情報を保存する変換情報テーブル装
置１３５を有し、また、実際にデータを再配置するため
に、リードバッファ１３６，シフタ１３７，マルチプレ
クサ１３８，ライトバッファ１３９，ライトバス１４０
およびリードバス１４１を備えている。

【００１７】特殊レジスタ１３１は、プロセッサコア１
０１と特殊レジスタアクセス制御線１８２により、変換
情報テーブル装置１３５と変換情報テーブル入出力バス
１８４により、シーケンサ１３４と信号線１９１によ
り、物理アドレス生成装置１３３と信号線１９３によ
り、それぞれ接続される。シーケンサ１３４は特殊レジ
スタ１３１に接続されると共に、ＴＬＢ１０２と信号線
１８６により接続され、また再配置アドレス生成装置１
３２，物理アドレス生成装置１３３，リードバッファ１
３６，シフタ１３７，マルチプレクサ１３８およびライ
トバッファ１３９の制御のためにそれらとシーケンサ制
御線１８５により接続されている。再配置アドレス生成
装置１３２は、制御線１８５によりシーケンサ１３４か
らの制御を受けて、シーケンサ１３４から信号線１９４
を通じて伝達される値とＴＬＢ１０２から供給される物
理アドレスとから再配置アドレスを生成し、アドレス変
換再配置用記憶装置アクセス用物理アドレスバス１７４
を通じてデータ再配置用記憶装置インタフェース１０８
に伝達する。物理アドレス生成装置１３３は、制御線１
８５によりシーケンサ１３４からの制御を受けて、アド
レス変換用物理アドレスバス１７２を通じてＴＬＢ１０
２から供給される物理アドレスと信号線１９３を通じて
特殊レジスタ１３１から供給される値とからアドレス変
換用物理アドレスを生成し、アドレス変換用物理アドレ
スバス１７３を通じてキャッシュメモリインタフェース
１０３及び主記憶装置インタフェース１０５に伝達す
る。

【００１８】また、ライトバス１４０は、アドレス変換
装置用ライトデータバス１５９により主記憶装置インタ
フェース１０５に、アドレス変換装置用ライトデータバ
ス１６０によりデータ再配置用記憶装置インタフェース
１０８に、アドレス変換装置用ライトデータバス１６１
によりライトバッファ１３９に接続される。リードバス
１４１は、アドレス変換装置用リードデータバス１５７
によりキャッシュメモリインタフェース１０３に、アド
レス変換装置用リードデータバス１５８により主記憶装
置インタフェース１０５に、アドレス変換装置用リード
データバス１６２によりデータ再配置用記憶装置インタ
フェース１０８に、出力バス１９５によりリードバッフ
ァ１３６に、出力バス１９６によりマルチプレクサ１３
８に、それぞれ接続される。

【００１９】更に、リードバッファ１３６の出力はシフ
タ１３７の入力に接続され、シフタ１３７の出力は、リ
ードバス１４１の出力およびライトバッファ１３９の出
力と共にマルチプレクサ１３８の入力に接続される。マ
ルチプレクサ１３８の出力はライトバッファ１３９の入
力に接続され、ライトバッファ１３９の出力は、アドレ
ス変換装置用ライトデータバス１６１によりライトバス
１４０に接続されると共に、マルチプレクサ１３８の入
力にフィードバックされる。

【００２０】以下、このように構成された本実施例の動
作について順を追って説明する。

【００２１】本発明によるデータの再配置は、ハードウ
ェアとソフトウェアの協調によって実現される。最初
に、データ再配置情報を設定する必要がある。このデー
タ再配置情報は、ソフトウェアのデータ参照の順序に応
じて決まるため、その設定はソフトウェアによって行わ
れる。ソフトウェアで指示する方法には命令セットを拡
張する方法や、特殊レジスタに値を設定する方法が考え
られるが、本実施例では特殊レジスタ１３１によって設
定する方法を採用している。特殊レジスタ１３１は図１
に示すようにアドレス変換装置１０７中にあり、 ・データの単位（バイト，ワード，ロングワードなど） ・データの開始仮想アドレス ・データ配置の規則 ・データ数 ・再配置仮想アドレス といった再配置情報が、プロセッサコア１０１上で動作
するソフトウェアからの指示により特殊レジスタアクセ
ス制御線１８２を通じて特殊レジスタ１３１に設定され
る。なお、この特殊レジスタ１３１に設定された再配置
情報は、変換情報テーブル入出力バス１８４を通じて変
換情報テーブル装置１３５にも伝達され、後述する書き
戻し時まで保存される。

【００２２】例えば、仮想アドレス０ｘ１０００番地か
ら始まるデータで、０ｘ１０１０，０ｘ１０２０，０ｘ
１０３０，…と合計１００個のデータを、読み出しのみ
で仮想アドレス０ｘ２００００番地以降に再配置する場
合には、 ・データの単位 ワード ・データの開始仮想アドレス ０ｘ１０００ ・データ配置の規則 ＋０ｘ１０ ・データ数 １００ ・再配置仮想アドレス ０ｘ４００００ といった再配置情報が特殊レジスタ１３１に設定され
る。

【００２３】ソフトウェアによって特殊レジスタ１３１
に必要な再配置情報が設定されると、シーケンサ１３４
が起動され、その制御の下で再配置処理が実行される。
先ず、シーケンサ１３４は特殊レジスタ１３１に設定さ
れたデータの開始仮想アドレスをアドレスバス１７１を
通じてＴＬＢ１０２に送り物理アドレスに変換させる。
ＴＬＢ１０２で変換されて得られた物理アドレスはバス
１７２を通じて物理アドレス生成装置１３３に伝達され
る。物理アドレス生成装置１３３は、シーケンサ１３４
の制御よって、最初はＴＬＢ１０２から伝達された物理
アドレスを選択し、この選択した物理アドレスをそのま
ま物理アドレスバス１７３を通じて主記憶装置インタフ
ェース１０５に送出する。なお、そのアドレスの最新デ
ータがキャッシュメモリ１０４中に存在する可能性もあ
るためキャッシュメモリインタフェース１０３に対して
も同じアドレスを送出する。その後、物理アドレス生成
装置１３３は、今回生成した物理アドレスと特殊レジス
タ１３１に設定されているデータ配置の規則とから２番
目以降の物理アドレスを順次に生成して物理アドレスバ
ス１７３に順次に出力する動作を、特殊レジスタ１３１
に設定されたデータ数分の物理アドレスを発生し終える
まで続ける。つまり、前述の例では、仮想アドレス０ｘ
１０００が物理アドレス０ｘ２０００にマッピングされ
ているとすると、ＴＬＢ１０２によって０ｘ１０００が
０ｘ２０００番地に変換され、物理アドレス生成装置１
３３では、０ｘ２０００から０ｘ１０番地毎の合計１０
０個のアドレスを生成して出力する。

【００２４】物理アドレス生成装置１３３からバス１７
３を介して物理アドレスの供給を受けたキャッシュメモ
リインタフェース１０３は、キャッシュメモリ１０４中
に該当するデータが存在する場合には、そのデータを含
むラインをデータバス１５７を介してリードバス１４１
に送る。また、主記憶装置インタフェース１０５は主記
憶装置１０６から読み出した該当データを含むラインを
データバス１５８を介してリードバス１４１に送信す
る。

【００２５】リードバス１４１は、キャッシュメモリイ
ンタフェース１０３からデータが送られてきた場合には
そのデータを、送られてきていない場合には主記憶装置
インタフェース１０５から送られてきたデータをリード
バッファ１３６に書き込む。このリードバッファ１３６
に書き込まれたデータは、次段のシフタ１３７によって
必要に応じて論理シフトされてマルチプレクサ１３８に
供給される。マルチプレクサ１３８は、シフタ１３７か
ら供給されたデータとライトバッファ１３９に格納され
ているデータとをバイト単位で選択して新たにライトバ
ッファ１３９に書き込むことで、再配置すべきデータを
ライトバッファ１３９上で連続するデータとして整列化
する。そして、このライトバッファ１３９のデータがデ
ータバス１６１，ライトバス１４０およびデータバス１
６０を介してデータ再配置用記憶装置インタフェース１
０８に供給され、データ再配置用記憶装置インタフェー
ス１０８は再配置アドレス生成装置１３２から物理アド
レスバス１７４を通じて同時に供給されている物理アド
レスが指し示すデータ再配置用記憶装置１０９に、上記
のデータを書き込む。

【００２６】これらの機能の動作の詳細を以下具体例を
用いて説明する。なお、データバスは８バイト幅、デー
タ再配置用仮想メモリ空間の０ｘ４００００番地はデー
タ再配置用記憶装置１０９の０ｘ０番地にＴＬＢ１０２
によってマッピングされているとし、その他の設定は前
述した例と同じものとする。

【００２７】この場合、主記憶装置インタフェース１０
５或いはキャッシュメモリインタフェース１０３からは
８バイト単位で、０ｘ２００７−０ｘ２０００番地のデ
ータが最初に送信されて、８バイト容量のリードバッフ
ァ１３６に格納される。このデータ中の０ｘ２００３−
０ｘ２０００番地の部分がデータ再配置用記憶装置１０
９の０ｘ３−０ｘ０番地に格納すべきデータであり、こ
の場合はシフトする必要がないので、シフタ１３７でシ
フトされることなくマルチプレクサ１３８を通じてライ
トバッファ１３９に格納される。次に、０ｘ２０１７−
０ｘ２０１０番地のデータが送られてきて、リードバッ
ファ１３６に格納される。このデータ中の０ｘ２０１３
−０ｘ２０１０番地の部分がデータ再配置用記憶装置１
０９の０ｘ７−０ｘ４番地に格納すべきデータであるの
で、シフタ１３７によって４バイト左シフトを行い、マ
ルチプレクサ１３９は、下位４バイトはライトバッファ
１３９の内容を、上位４バイトはシフタ１３７の内容を
選択し、ライトバッファ１３９に格納する。これにより
ライトバッファ１３９には、順に、物理アドレス０ｘ２
０１３，０ｘ２０１２，０ｘ２０１１，０ｘ２０１０，
０ｘ２００３，０ｘ２００２，０ｘ２００１，０ｘ２０
００番地のデータが格納されることになる。

【００２８】このデータはデータ再配置用記憶装置１０
９の０ｘ０番地から格納すべきデータなので、再配置ア
ドレス生成装置１３２は０ｘ０番地を発生する。これ
は、シーケンサ１３４が特殊レジスタ１３１に設定され
た再配置仮想アドレス０ｘ４００００番地をＴＬＢ１０
２によって物理アドレス０ｘ０に変換してバス１７２を
通じて再配置アドレス生成装置１３２に伝達し、再配置
アドレス生成装置１３２がこの伝達された物理アドレス
０ｘ０をそのまま出力することで行われる。なお、再配
置アドレス生成装置１３２は、最初の物理アドレス０ｘ
０を生成した後は、自ら生成した物理アドレスとシーケ
ンサ１３４から信号線１９４を通じて入力される増分値
（０ｘ８）とから、物理アドレス０ｘ８，０ｘ１６，…
というように、０ｘ８番地毎にアドレスを生成する。

【００２９】再配置アドレス生成装置１３２で発生され
た物理アドレス０ｘ０は物理アドレスバス１７４を通じ
てデータ再配置用記憶装置インタフェース１０８に送出
され、同時にライトバッファ１３９に格納されていた上
記のデータがライトデータバス１６１，ライトバス１４
０及びライトデータバス１６０を通じてデータ再配置用
記憶装置インタフェース１０８に送出され、データ再配
置用記憶装置インタフェース１０８がデータ再配置用記
憶装置１０９の０ｘ０番地から上記のデータを格納す
る。以上で、再配置すべきデータのうち最初の２ワード
のデータ（合計８バイト）のデータ再配置用記憶装置１
０９への再配置が完了したことになる。アドレス変換装
置１０７は以上のような動作を繰り返すことにより、特
殊レジスタ１３１に設定された全ての再配置対象データ
についての再配置を実施する。そして、再配置の完了
時、シーケンサ１３４はＴＬＢ１０２に対して、プロセ
ッサコア１０１及びキャッシュメモリインタフェース１
０３からの当該データ再配置仮想アドレス空間２０２に
対応する変換要求を有効化するよう指示する。

【００３０】次に、プロセッサコア１０１上で動作する
ソフトウェアによるメモリアクセス時の動作について説
明する。

【００３１】プロセッサコア１０１上で動作するアプリ
ケーションプログラムは、前述のようにして再配置され
たデータを、再配置された仮想アドレスに対してアクセ
スし、計算等の所定の処理を実行することになる。この
ため、アプリケーションプログラム中の、例えば、 のように再配置前のアドレスでデータを参照しているコ
ード部分は、例えば、 のように書き替えられている。なお、ここではＣ言語レ
ベルで書き替える例を示したが、通常はコンパイラによ
ってこれらの再配置と先の再配置情報の特殊レジスタへ
の設定とを組み合わせて自動的に行うのが望ましい。

【００３２】さて、上記アプリケーションコードを実行
中のプロセッサコア１０１が上記の再配置仮想アドレ
ス、例えば０ｘ４００００番地に対してアクセスを起こ
すと、当初は該当するデータがキャッシュメモリ１０４
中に存在しないため、キャッシュメモリインタフェース
１０３は、該当するデータを含むラインをデータ再配置
用記憶装置インタフェース１０８を通じてデータ再配置
用記憶装置１０９から読み出してキャッシュメモリ１０
４に格納すると共に、当該ライン中の該当するデータを
プロセッサコア１０１に返却する。これは次のようにし
て行われる。

【００３３】先ず、アクセス番地０ｘ４００００がアド
レスバス１７５によってＴＬＢ１０２に伝達されて、Ｔ
ＬＢ１０２によってデータ再配置メモリ空間２０３への
アクセスにかかるアドレスに変換される。次にキャッシ
ュメモリインタフェース１０３はこの変換後のアドレス
を含むラインアドレスをアドレスバス１６９を通じてデ
ータ再配置用記憶装置インタフェース１０８に伝達す
る。データ再配置用記憶装置インタフェース１０８は、
伝達されたラインアドレスのラインをデータ再配置用記
憶装置１０９から読み出し、キャッシュメモリインタフ
ェース１０３に返却する。キャッシュメモリインタフェ
ース１０３は、この返却されたラインをキャッシュメモ
リ１０４に格納し、且つ、そのライン中の該当するデー
タをプロセッサコア１０１に返却する。このように、再
配置後は通常のデータと同様に再配置データを扱うこと
ができる。なお、プロセッサコア１０１が再配置完了前
にデータ再配置仮想アドレス空間２０２をアクセスした
場合、ＴＬＢ１０２では、当該データ再配置仮想アドレ
ス空間に対するプロセッサコア１０１からの変換要求が
未だ有効化されていないので、再配置が終了するまでプ
ロセッサコア１０１の処理が待たされる。

【００３４】またキャッシュメモリ１０４へはライン単
位でキャッシングされるものであり、データ再配置用記
憶装置１０９にはアプリケーションコードがアクセスす
るデータのみを連続したアドレスに詰め込んで配置して
あるため、キャッシュのミスヒット時にデータ再配置用
記憶装置１０９からキャッシュメモリ１０４にキャッシ
ングされるデータは全てアプリケーションコードがアク
セス対象とするデータとなる。この結果、キャッシュの
ミスヒット率が低下する。

【００３５】以上説明したように、本実施例によれば、
プロセッサコア１０１はキャッシュメモリ１０４であた
かも連続したアドレスのデータを扱うことが可能にな
る。この結果、 ・キャッシュメモリに不要なデータをロードすることが
なくなる。 ・キャッシュメモリの浪費を回避し、必要なデータがキ
ャッシュメモリからリプレイスされてしまう可能性が低
減する。という効果があり、キャッシュメモリ１０４を
効率良く利用することができる。なお、再配置の処理を
データを実際に使用するよりも十分前に行うことによ
り、データ再配置中の時間はプロセッサコア１０１は他
の計算処理を行うことが可能となり、さらに効率的な実
行が可能となる。

【００３６】次に、再配置したデータの使用が終了した
場合に、それらのデータを通常空間へ書き戻す際の動作
を説明する。

【００３７】プロセッサコア１０１上で動作するアプリ
ケーションプログラムは、再配置したデータの使用が終
了した場合、特殊レジスタ１３１にその旨を設定してア
ドレス変換装置１０７に対してデータの通常空間への書
き戻しを指示する。アドレス変換装置１０７では、先ず
シーケンサ１３４が、書き戻しを指示された再配置デー
タに関する再配置情報を変換情報テーブル装置１３５か
ら特殊レジスタ１３１に移し、またＴＬＢ１０２に対し
て、プロセッサコア１０１及びキャッシュメモリインタ
フェース１０３からの当該データ再配置仮想アドレス空
間２０２に対応する変換要求を無効化するよう指示す
る。

【００３８】次に、シーケンサ１３４は、再配置アドレ
ス生成装置１３２でデータ再配置用記憶装置１０９中の
再配置データのアドレスを発生させて再配置データを順
次に読み取らせ、それらを物理アドレス生成装置１３３
で発生させた主記憶装置１０６上のアドレスに順次に書
き込ませていく。ここで、前述したように主記憶装置１
０６は特定のバイト単位でしかリードライトできないた
め、書き込み先のデータを一旦読み出し、この読み出し
たデータ中の再配置データ部分をデータ再配置用記憶装
置１０９から読み出した再配置データで置換し、元のア
ドレスに書き戻すようにする。前述の例の場合、具体的
には以下のような動作が行われる。

【００３９】シーケンサ１３４は、特殊レジスタ１３１
に設定された再配置仮想アドレス０ｘ４００００をＴＬ
Ｂ１０２にて物理アドレス０ｘ０に変換して再配置アド
レス生成装置１３２に与え、再配置アドレス生成装置１
３２は、最初にこの物理アドレス０ｘ０を物理アドレス
バス１７４を通じてデータ再配置用記憶装置インタフェ
ース１０８に伝達し、データ再配置用記憶装置インタフ
ェース１０８は、データ再配置用記憶装置１０９からデ
ータ再配置メモリ空間２０３のアドレス０ｘ７−０ｘ０
番地のデータを読み出し、リードデータバス１６２，リ
ードバス１４１および出力バス１９５を通じてリードバ
ッファ１３６に格納する。同時にシーケンサ１３４は、
特殊レジスタ１３１に設定されている開始仮想アドレス
０ｘ１０００をＴＬＢ１０２に与えて物理アドレス（例
えば０ｘ２０００とする）に変換させてアドレスバス１
７２を通じて物理アドレス生成装置１３３に供給させ、
物理アドレス生成装置１３３は、最初はこのアドレス０
ｘ２０００番地を発生してアドレスバス１７３を通じキ
ャッシュメモリインタフェース１０３および主記憶装置
インタフェース１０５に伝達してリードを要求する。こ
れにより読み出された物理アドレス０ｘ２００７−０ｘ
２０００番地のデータはキャッシュメモリインタフェー
ス１０３または主記憶装置インタフェース１０５からリ
ードバス１４１に伝達され、リードバス１４１はこれを
出力バス１９６を通じてマルチプレクサ１３８に出力す
る。

【００４０】データ再配置メモリ空間の０ｘ３−０ｘ０
番地のデータは物理アドレス０ｘ２００３−０ｘ２００
０番地に書き戻せばよいので、シフタ１３７はこの場合
はシフト動作を行わずにリードバッファ１３６に格納さ
れた０ｘ２００７−０ｘ２０００のデータをマルチプレ
クサ１３８に出力し、マルチプレクサ１３８は上位４バ
イトはリードバス１４１からきたデータ（０ｘ２００７
−０ｘ２００４番地のデータ）を、下位４バイトはシフ
タ１３７からきたデータ（０ｘ３−０ｘ０番地のデー
タ）を選択し、ライトバッファ１３９に格納する。ライ
トバッファ１３９に格納されたデータは、ライトバス１
４０を通じて主記憶装置インタフェース１０５に送ら
れ、そのとき物理アドレス生成装置１３３で発生されて
いる０ｘ２０００番地を先頭とする８バイトの領域に書
き込まれる。これで、０ｘ３−０ｘ０の再配置データの
書き戻しが終了したことになる。

【００４１】次にシーケンサ１３４は、物理アドレス生
成装置１３３から次のアドレス０ｘ２０１０を発生させ
て、主記憶装置１０６またはキャッシュメモリ１０４か
ら０ｘ２０１７−０ｘ２０１０番地のデータをリードバ
ス１４１にロードし、マルチプレクサ１３８の入力とす
る。リードバッファ１３６の上位４バイトに残っている
０ｘ７−０ｘ４番地のデータは物理アドレス０ｘ２０１
３−０ｘ２０１０番地に書き戻せばよいので、シフタ１
３７はこの場合は右に４バイトシフトし、マルチプレク
サ１３８は上位４バイトはリードバス１４１からきたデ
ータ（０ｘ２０１７−０ｘ２０１４番地のデータ）を、
下位４バイトはシフタ１３７からきたデータ（０ｘ７−
０ｘ４番地のデータ）を選択し、ライトバッファ１３９
に格納する。ライトバッファ１３９に格納されたデータ
は、ライトバス１４０を通じて主記憶装置インタフェー
ス１０５に送られ、そのとき物理アドレス生成装置１３
３で発生されている０ｘ２０１０番地を先頭とする８バ
イトの領域に書き込まれる。これで、０ｘ７−０ｘ４の
再配置データの書き戻しが終了したことになる。

【００４２】以上のような動作が繰り返されることによ
って、再配置したデータが全て主記憶装置１０６に書き
戻される。

【００４３】図３は本発明の別の実施例にかかる情報処
理装置の要部ブロック図、図４は当該実施例におけるメ
モリアクセスの概念図である。図１および図２で説明し
た実施例では、データ再配置メモリ空間のために、専用
の記憶装置としてデータ再配置用記憶装置１０９と、そ
のためのインタフェースとしてデータ再配置用記憶装置
インタフェース１０８を設けた。データ再配置用記憶装
置１０９は主記憶装置１０６よりも記憶容量的に少なく
て済むため高速な記憶装置を用いることも可能であり、
使用するデータをその使用に先立って明示的に再配置す
るため、その効果も十分あると考えられる。但し、汎用
システムではできるだけ装置数を減らして低コストにす
る必要がある。そこで、図３および図４に示す実施例で
は、データ再配置専用の記憶装置を省き、メモリ管理を
行うソフトウェアを拡張することによって、主記憶装置
上に再配置データを配置することを可能にする。以下、
本実施例について説明する。

【００４４】図３に示すように、本実施例では、図１の
実施例に対して、データ再配置用記憶装置１０９および
データ再配置用記憶インタフェース１０８を取り除き、
アドレス変換装置１０７の内部構造を変更して、再配置
アドレス生成装置１３２と物理アドレス生成装置１３３
の出力をセレクタ３０１によって選択して、アドレスバ
ス３０２を通じて主記憶装置インタフェース１０５とキ
ャッシュメモリインタフェース１０３に供給する構成と
している。

【００４５】データの再配置を行う場合には、アプリケ
ーションプログラムはＯＳなどに対してシステムコール
を発行し、図４に示すように、仮想アドレス空間４０１
上にデータ再配置仮想アドレス空間４０２を確保する。
このとき物理アドレス空間４０４中に、データ再配置仮
想アドレス空間４０２に対応するデータ再配置物理アド
レス空間４０３が割り付けられる。その後、アプリケー
ションプログラムは特殊レジスタ１３１に図１の実施例
と同様な再配置情報を設定する。アドレスの再配置処理
は図１の実施例と同様であるが、ライトバッファ１３９
に所望のデータが格納された時点でセレクタ３０１は再
配置アドレス生成装置１３２で発生するアドレスを選択
し、主記憶装置インタフェース１０５に送る。これによ
り、主記憶装置１０６のデータ再配置物理アドレス空間
４０３にデータを再配置することが可能となる。

【００４６】再配置データの書き戻しの際も図１の実施
例とほぼ同様に処理が進められる。但し、再配置データ
は主記憶装置１０６中に存在するので、再配置データを
リードバッファ１３６にロードする際にはセレクタ３０
１によって、再配置アドレス生成装置１３２により生成
されたアドレスを主記憶装置インタフェース１０５に送
信し、主記憶装置インタフェース１０５は、リードバッ
ファ１３６に対して再配置データを送るという部分が異
なる。

【００４７】図５は本発明の更に別の実施例にかかる情
報処理装置の要部ブロック図である。図１および図３で
説明した実施例では、不連続配置のデータの参照の順序
を数式でアドレス変換装置に与えることによって連続デ
ータに並べ替えた。しかしながら、不連続データの参照
は数式で示すことが可能な規則性でなく、以下のように
ポインタによって示される場合も科学技術計算では多く
出現する。

【００４８】このような処理の場合には、データ参照の
規則を数式でアドレス変換装置に与えることができな
い。そこで、図５に示す実施例では、このような場合に
対処するために、データ格納情報を示す変数が格納され
ているポインタを指定することによって、アドレス変換
装置がそのポインタを自動的に読み出してデータの再配
置を行うようにしている。これにより変数のインデック
スによる不連続データの参照を同じ再配置機構の枠組み
で行うことが可能となる。

【００４９】図５の実施例は、図３の実施例に対して、
アドレス変換装置１０７にアドレスキュー５０１が新た
に設けられている。アドレスキュー５０１は主記憶装置
１０６に格納されたポインタ変数の内容を蓄えるＦＩＦ
Ｏ（First In First Out）型のキューである。また、セ
レクタ３０１は、アドレスキュー５０１の内容をアドレ
ス変換用仮想アドレスバス１７１を通じてＴＬＢ１０２
に送って物理アドレスに変換したアドレスをも選択可能
となるように拡張されている。以下、図３の実施例との
相違部分を中心に、図５および図４を参照して本実施例
の動作を説明する。

【００５０】プロセッサコア１０１上で動作するアプリ
ケーションプログラムは、仮想メモリ空間４０１上にデ
ータ再配置仮想アドレス空間４０２を確保した後に、特
殊レジスタ１３１に例えば下記のような再配置情報を設
定する。 ・参照種類 ポインタ ・データの単位 ワード ・ポインタ開始仮想アドレス ０ｘ１０００ ・ポインタ配置の規則 ＋０ｘ１０ ・ポインタ数 １００ ・再配置仮想アドレス ０ｘ４００００

【００５１】このような再配置情報の場合、０ｘ１００
０番地に格納されているアドレスが指す番地のデータを
最初のデータとしてロードする必要がある。そこで、シ
ーケンサ１３４は特殊レジスタ１３１に設定されたポイ
ンタ開始仮想アドレス０ｘ１０００をＴＬＢ１０２で物
理アドレスに変換し、この物理アドレスを物理アドレス
生成装置１３３から最初に発生させる。このときセレク
タ３０１はこのアドレスを選択し、キャッシュメモリイ
ンタフェース１０３及び主記憶装置インタフェース１０
５に送信する。これによって読み出された該当番地のデ
ータ（仮想アドレス表現のポインタ）はリードバス１４
１を介してアドレスキュー５０１に格納される。アドレ
スキュー５０１に格納されたポインタはＴＬＢ１０２に
よって物理アドレスに変換され、セレクタ３０１はこの
アドレスを選択しキャッシュメモリインタフェース１０
３及び主記憶装置インタフェース１０５に送信する。こ
れによって得られるデータが再配置対象のデータとな
り、リードバッファ１３６に格納され、以下、図３の実
施例と同様の並べ替え，アドレス変換再配置が行われ
る。

【００５２】再配置したデータを主記憶装置１０６に書
き戻す時にも同様に、アドレスキュー５０１を介して、
データのポインタをロードして、必要データをロード，
再配置後、書き戻すことになる。再配置後書き戻すまで
にポインタが書き替えられていた場合には新たなポイン
タ変数が示す場所にデータを書き戻すため、データのコ
ピーにもこのアドレス変換装置１０７を利用することが
可能である。

【００５３】

【発明の効果】以上説明したように本発明は、主記憶装
置上に不連続に存在する一連のデータを別のメモリ領域
上に連続するアドレスのデータとして再配置し、この再
配置後のデータを、キャッシング対象にすると共にアプ
リケーションプログラムのアクセス対象にしたので、ア
プリケーションプログラム実行時におけるメモリアクセ
スの局所性が高まり、その分キャッシュヒット率が向上
してアプリケーションプログラムの実行処理速度が向上
する。なお、本発明では、データの再配置処理がオーバ
ヘッドとなるが、一旦再配置すれば、その後の再配置は
不要なので、主記憶装置上に不連続に存在する一連のデ
ータを何度もアクセスするような場合には余り問題には
ならない。

【００５４】また、主記憶装置上のデータ再配置領域を
使用する構成によれば、専用のデータ再配置用記憶装置
を使用する場合に比べてハードウェア量を削減でき、低
コスト化が可能である。

【図面の簡単な説明】

【図１】本発明の一実施例の情報処理装置の要部ブロッ
ク図である

【図２】図１の実施例の情報処理装置におけるメモリア
クセスの概念図である。

【図３】本発明の別の実施例の情報処理装置の要部ブロ
ック図である

【図４】図３の実施例の情報処理装置におけるメモリア
クセスの概念図である。

【図５】本発明の更に別の実施例の情報処理装置の要部
ブロック図である。

【図６】従来のベクトル計算機の構成を示すブロック図
である。

【図７】レジスタウィンドウの概念図である。

【符号の説明】

１０１…プロセッサコア １０２…ＴＬＢ（Translation Lookaside Buffer） １０３…キャッシュメモリインタフェース １０４…キャッシュメモリ １０５…主記憶装置インタフェース １０６…主記憶装置 １０７…アドレス変換装置 １０８…データ再配置用記憶装置インタフェース １０９…データ再配置用記憶装置 １３１…特殊レジスタ １３２…再配置アドレス生成装置 １３３…物理アドレス生成装置 １３４…シーケンサ １３５…変換情報テーブル装置 １３６…リードバッファ １３７…シフタ １３８…マルチプレクサ １３９…ライトバッファ １４０…ライトバス １４１…リードバス １５１…プロセッサデータバス １５２…主記憶装置データバス １５３…キャッシュデータバス １５４…主記憶装置内部データバス １５５…データ再配置用記憶装置データバス １５６…データ再配置用記憶装置内部データバス １５７…アドレス変換装置用リードデータバス １５８…アドレス変換装置用リードデータバス １５９…アドレス変換装置用ライトデータバス １６０…アドレス変換装置用ライトデータバス １６１…アドレス変換装置用ライトデータバス １６２…アドレス変換装置用リードデータバス １６５…プロセッサ仮想アドレスバス １６６…主記憶装置物理アドレスバス １６７…キャッシュアドレスバス １６８…主記憶装置内部アドレスバス １６９…データ再配置用物理アドレスバス １７０…データ再配置用内部アドレスバス １７１…アドレス変換用仮想アドレスバス １７２…アドレス変換用物理アドレスバス １７３…アドレス変換主記憶装置アクセス用物理アドレ
スバス １７４…アドレス変換再配置用記憶装置アクセス用物理
アドレスバス １７５…アドレスバス １８１…ＴＬＢ制御線 １８２…特殊レジスタアクセス制御線 １８３…アドレス変換装置〜キャッシュ情報伝達用の信
号線 １８４…変換情報テーブル入出力バス １８５…シーケンサ制御線 １８６…アドレス変換装置〜ＴＬＢ情報伝達用の信号線 ２０１…仮想アドレス空間 ２０２…データ再配置仮想アドレス空間 ２０３…データ再配置メモリ空間 ２０４…物理アドレス空間 ２０５…仮想アドレス空間上の再配置データ ２０６…仮想アドレス空間上の不連続配置データ ２０７…データ再配置メモリ空間上の再配置データ ２０８…物理アドレス空間上の不連続データ ３０１…セレクタ ３０２…アドレス変換主記憶装置アクセス用物理アドレ
スバス ４０１…仮想アドレス空間 ４０２…データ再配置仮想アドレス空間 ４０３…データ再配置物理アドレス空間 ４０４…物理アドレス空間 ４０５…仮想アドレス空間上の再配置データ ４０６…仮想アドレス空間上の不連続データ ４０７…データ再配置物理アドレス空間上の再配置デー
タ ４０８…物理アドレス空間上の不連続データ ５０１…アドレスキュー

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 主記憶装置よりも高速な記憶装置であっ
   て再配置したデータを記憶するためのデータ再配置用記
   憶装置と、主記憶装置上に不連続に存在する一連のデー
   タを前記データ再配置用記憶装置上に連続する一連のデ
   ータとして再配置する、プロセッサコアとは別に設けら
   れたアドレス変換装置と、データ再配置用記憶装置の内
   容および主記憶装置の内容の写しを保持するキャッシュ
   メモリとを備え、前記主記憶装置上に不連続に存在する
   一連のデータを使用するアプリケーションプログラム
   は、前記再配置後のデータをアクセスするように構成さ
   れることを特徴とする情報処理装置。
2. 【請求項２】 主記憶装置上に不連続に存在する一連の
   データのアドレスが或る規則性を持っている場合に、そ
   の規則性を示す再配置情報に従って前記アドレス変換装
   置が再配置すべきデータの読み出しを行うことを特徴と
   する請求項１記載の情報処理装置。
3. 【請求項３】 主記憶装置上に不連続に存在する一連の
   データのアドレスが、主記憶装置上の別の箇所に格納さ
   れたポインタで示される場合に、そのポインタの格納ア
   ドレスを示す再配置情報に従って前記アドレス変換装置
   がポインタに従って再配置すべきデータの読み出しを行
   うことを特徴とする請求項１記載の情報処理装置。
4. 【請求項４】 主記憶装置の内容の写しを保持するキャ
   ッシュメモリと、再配置したデータを記憶するための、
   主記憶装置上のデータ再配置領域と、主記憶装置上に不
   連続に存在する一連のデータを前記データ再配置領域上
   に連続する一連のデータとして再配置するアドレス変換
   装置とを備え、前記主記憶装置上に不連続に存在する一
   連のデータのアドレスが或る規則性を持っている場合
   に、その規則性を示す再配置情報に従って前記アドレス
   変換装置が再配置すべきデータの読み出しを行い、か
   つ、前記主記憶装置上に不連続に存在する一連のデータ
   を使用するアプリケーションプログラムは、前記再配置
   後のデータをアクセスするように構成されることを特徴
   とする情報処理装置。
5. 【請求項５】 主記憶装置の内容の写しを保持するキャ
   ッシュメモリと、再配置したデータを記憶するための、
   主記憶装置上のデータ再配置領域と、主記憶装置上に不
   連続に存在する一連のデータを前記データ再配置領域上
   に連続する一連のデータとして再配置するアドレス変換
   装置とを備え、前記主記憶装置上に不連続に存在する一
   連のデータのアドレスが、主記憶装置上の別の箇所に格
   納されたポインタで示される場合に、そのポインタの格
   納アドレスを示す再配置情報に従って前記アドレス変換
   装置がポインタに従って再配置すべきデータの読み出し
   を行い、かつ、前記主記憶装置上に不連続に存在する一
   連のデータを使用するアプリケーションプログラムは、
   前記再配置後のデータをアクセスするように構成される
   ことを特徴とする情報処理装置。