JP2936624B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2936624B2 JP2936624B2 JP2046114A JP4611490A JP2936624B2 JP 2936624 B2 JP2936624 B2 JP 2936624B2 JP 2046114 A JP2046114 A JP 2046114A JP 4611490 A JP4611490 A JP 4611490A JP 2936624 B2 JP2936624 B2 JP 2936624B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に微細な絶
縁ゲート型電界効果トランジスタ（以下、MOSトランジ
スタと略記する）を歩留り良く形成する半導体装置の製
造方法に関する。
縁ゲート型電界効果トランジスタ（以下、MOSトランジ
スタと略記する）を歩留り良く形成する半導体装置の製
造方法に関する。
半導体装置の高集積化に伴い、該装置内で使用される
MOSトランジスタの微細化が急がれている。微細化に従
いMOSトランジスタの内部電界強度が増大し、これがデ
バイスの信頼性に関し、問題となりつつある。
MOSトランジスタの微細化が急がれている。微細化に従
いMOSトランジスタの内部電界強度が増大し、これがデ
バイスの信頼性に関し、問題となりつつある。
第５図はこの種の半導体装置の従来例を示す縦断面
図、第６図（ａ），（ｂ），〜，（ｅ）は第５図の従来
例を形成する工程を示す縦断面図である。
図、第６図（ａ），（ｂ），〜，（ｅ）は第５図の従来
例を形成する工程を示す縦断面図である。
第６図（ａ）に示すように、Ｐ型シリコン基板１上に
選択酸化法等により素子分離用の厚い酸化膜２を形成
し、その後、活性領域上に、ゲート酸化膜12を形成す
る。続いて、基板表面上にゲート電極用の導電膜として
例えば多結晶シリコン膜４を成長し、その上にレジスト
膜のゲート電極パターン５を形成する。なお、図示しな
いが、フィールド酸化膜２の直下にはチャネルストッパ
ー用のＰ型高不純物層を形成してもよい。また、チャネ
ル領域の半導体基板表面には、トランジスタのしきい値
を調整するため、適当な不純物添加をする。
選択酸化法等により素子分離用の厚い酸化膜２を形成
し、その後、活性領域上に、ゲート酸化膜12を形成す
る。続いて、基板表面上にゲート電極用の導電膜として
例えば多結晶シリコン膜４を成長し、その上にレジスト
膜のゲート電極パターン５を形成する。なお、図示しな
いが、フィールド酸化膜２の直下にはチャネルストッパ
ー用のＰ型高不純物層を形成してもよい。また、チャネ
ル領域の半導体基板表面には、トランジスタのしきい値
を調整するため、適当な不純物添加をする。
次に第６図（ｂ）に示すように、ゲート電極13を形成
し、ゲート電極13とフィールド酸化膜２に対して自己整
合的に例えばリンを1013cm-2程度イオン注入して、n-ソ
ース・ドレイン層6,7を形成する。その後、第６図
（ｃ）に示すように、基板上に例えば気相成長法により
酸化膜８を堆積する。そして、この酸化膜を選択的に異
方性エッチし、ゲート４の側壁にのみ残すようにする。
次に、第６図（ｄ）に示すように、側壁酸化膜８を含む
ゲート領域に例えばヒ素を1015cm-2程度イオン注入し、
n+ソース・ドレイン層9,10を形成する。その後、第６図
（ｃ）に示すように層間絶縁膜15を堆積し、以下、通常
のプロセスにより、金属配線をほどこしして、第５図に
示すMOSトランジスタを得る。この構造のMOSトランジス
タは、ソース・ドレイン層がゲートとオーバーラップす
るチャネル領域側にn-層を有するため、従来の単独ドレ
イン構造に比べ、ドレイン端での電界強度が緩和される
という利点がある。
し、ゲート電極13とフィールド酸化膜２に対して自己整
合的に例えばリンを1013cm-2程度イオン注入して、n-ソ
ース・ドレイン層6,7を形成する。その後、第６図
（ｃ）に示すように、基板上に例えば気相成長法により
酸化膜８を堆積する。そして、この酸化膜を選択的に異
方性エッチし、ゲート４の側壁にのみ残すようにする。
次に、第６図（ｄ）に示すように、側壁酸化膜８を含む
ゲート領域に例えばヒ素を1015cm-2程度イオン注入し、
n+ソース・ドレイン層9,10を形成する。その後、第６図
（ｃ）に示すように層間絶縁膜15を堆積し、以下、通常
のプロセスにより、金属配線をほどこしして、第５図に
示すMOSトランジスタを得る。この構造のMOSトランジス
タは、ソース・ドレイン層がゲートとオーバーラップす
るチャネル領域側にn-層を有するため、従来の単独ドレ
イン構造に比べ、ドレイン端での電界強度が緩和される
という利点がある。
ところで、MOSトランジスタの微細化には、ゲート長
の微小と同時にゲート絶縁膜の薄膜化が重要である。
の微小と同時にゲート絶縁膜の薄膜化が重要である。
しかし、上述した従来の製造方法では、ゲート絶縁膜
を薄膜化する際、下記のような問題が生じる。まず従来
法では、形成されたゲート電極に対して、自己整合的に
ソース・ドレイン拡散層を形成することを目的に、高ド
ーズのイオン注入をゲート形成後に行なっている。イオ
ン注入法は荷電粒子を半導体基板に打込む方法であるた
め、本質的に帯電現象を伴う。ゲート絶縁膜が薄膜化さ
れるに従い、このイオン注入工程による静電破壊が顕在
化し、今後、前述した従来法では、MOSトランジスタの
製品歩留りの低下が懸念される。
を薄膜化する際、下記のような問題が生じる。まず従来
法では、形成されたゲート電極に対して、自己整合的に
ソース・ドレイン拡散層を形成することを目的に、高ド
ーズのイオン注入をゲート形成後に行なっている。イオ
ン注入法は荷電粒子を半導体基板に打込む方法であるた
め、本質的に帯電現象を伴う。ゲート絶縁膜が薄膜化さ
れるに従い、このイオン注入工程による静電破壊が顕在
化し、今後、前述した従来法では、MOSトランジスタの
製品歩留りの低下が懸念される。
また、MOSトランジスタの短チャネル化に際し、チャ
ネル領域の半導体基板表面濃度を高める必要があるが、
従来法では、チャネル領域以外の余分な領域にも、チャ
ネルドープが行なわれる。このためソース・ドレインの
拡散層容量が増大し、デバイスの動作速度を低下させる
原因となる。
ネル領域の半導体基板表面濃度を高める必要があるが、
従来法では、チャネル領域以外の余分な領域にも、チャ
ネルドープが行なわれる。このためソース・ドレインの
拡散層容量が増大し、デバイスの動作速度を低下させる
原因となる。
本発明は上記の欠点に鑑み、ソース・ドレイン拡散層
を形成した後、チャネル領域上に薄いゲート酸化膜を介
して自己整合的にゲート電極を配置して、製造歩留りの
よい、かつ、デバイスの動作速度を低下させない半導体
装置の製造方法を提供することを解決すべき課題とす
る。
を形成した後、チャネル領域上に薄いゲート酸化膜を介
して自己整合的にゲート電極を配置して、製造歩留りの
よい、かつ、デバイスの動作速度を低下させない半導体
装置の製造方法を提供することを解決すべき課題とす
る。
本発明の半導体装置の製造方法は、半導体基板上に素
子分離領域を形成する工程と、前記素子分離領域により
分離された素子形成領域に第１絶縁膜を形成する工程
と、前記基板上に第２被膜を形成し、前記第２被膜のゲ
ート電極予定部上にレジストパターンを形成する工程
と、前記レジストパターンをマスクとして、前記第２被
膜を選択的にエッチングする工程と、前記ゲート電極パ
ターンを有する第２被膜に対し、自己整合的に低濃度ソ
ース・ドレイン層を形成する工程と、前記第２被膜の少
なくとも側壁に第３被膜を形成する工程と、前記第３被
膜を形成された第２被膜パターンに対し、自己整合的に
高濃度ソース・ドレイン層を形成する工程と、前記基板
上の全面に絶縁性被膜を堆積し、前記絶縁性被膜を前記
第２及び第３被膜で構成されたゲート電極パターンの上
面が露出するまで選択的にエッチング除去する工程と、
少なくとも前記第２被膜を選択的に除去し、露出したゲ
ート電極予定部上の第１絶縁膜を除去する工程と、前記
ゲート電極予定部の半導体基板表面上にゲート絶縁膜を
形成する工程と、前記基板上に導電膜を堆積し、前記導
電膜をゲート電極予定部にのみ残るように選択的にエッ
チング除去し、ゲート電極を形成する工程とを有する。
子分離領域を形成する工程と、前記素子分離領域により
分離された素子形成領域に第１絶縁膜を形成する工程
と、前記基板上に第２被膜を形成し、前記第２被膜のゲ
ート電極予定部上にレジストパターンを形成する工程
と、前記レジストパターンをマスクとして、前記第２被
膜を選択的にエッチングする工程と、前記ゲート電極パ
ターンを有する第２被膜に対し、自己整合的に低濃度ソ
ース・ドレイン層を形成する工程と、前記第２被膜の少
なくとも側壁に第３被膜を形成する工程と、前記第３被
膜を形成された第２被膜パターンに対し、自己整合的に
高濃度ソース・ドレイン層を形成する工程と、前記基板
上の全面に絶縁性被膜を堆積し、前記絶縁性被膜を前記
第２及び第３被膜で構成されたゲート電極パターンの上
面が露出するまで選択的にエッチング除去する工程と、
少なくとも前記第２被膜を選択的に除去し、露出したゲ
ート電極予定部上の第１絶縁膜を除去する工程と、前記
ゲート電極予定部の半導体基板表面上にゲート絶縁膜を
形成する工程と、前記基板上に導電膜を堆積し、前記導
電膜をゲート電極予定部にのみ残るように選択的にエッ
チング除去し、ゲート電極を形成する工程とを有する。
ソース・ドレイン形成のための高濃度のイオン注入を
行なった後、薄いゲート絶縁膜を形成し、ソース・ドレ
イン層に対して、自己整合的にゲート電極を形成し、イ
オン注入によるゲート絶縁膜の静電破壊を防止する。
行なった後、薄いゲート絶縁膜を形成し、ソース・ドレ
イン層に対して、自己整合的にゲート電極を形成し、イ
オン注入によるゲート絶縁膜の静電破壊を防止する。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の半導体装置の製造方法の第１の実施
例を示す半導体装置（MOSトランジスタ）の縦断面図、
第２図（ａ），（ｂ），〜，（ｊ）は第１図の実施例の
製造工程を示す工程図である。
例を示す半導体装置（MOSトランジスタ）の縦断面図、
第２図（ａ），（ｂ），〜，（ｊ）は第１図の実施例の
製造工程を示す工程図である。
第２図（ａ）に示すように、Ｐ型シリコン基板１上に
選択酸化法によりフィールド酸化膜２（以降、酸化膜２
と記す）を形成し、素子形成領域上には、熱酸化膜３を
形成する。さらに、例えばリン添加多結晶シリコン膜４
を2000Å〜8000Å堆積する。そして、ゲート電極パター
ンを有するレジスト膜５を例えばフォトリソグラフィに
より形成する。次にレジスト膜５をマスクに多結晶シリ
コン膜を選択的に異方性エッチし、第２図（ｂ）に示す
ように、この多結晶シリコン膜４に対し自己整合的に例
えばリンを加速エネルギー20KeVないし50KeVで1013cm-2
程度イオン注入し、n-層6,7を形成する。そして基板上
に例えば酸化膜を1000Å〜4000Å程度気相成長法により
堆積する。次に第２図（ｃ）に示すように、酸化膜８を
異方性エッチし、多結晶シリコン膜４の側壁にのみ残
す。そして、この側壁酸化膜８に対して自己整合的に、
例えばヒ素を注入エネルギー50KeV〜80KeVで1015cm-2程
度、イオン注入し、n+層9,10を形成する。その後、第２
図（ｄ）に示すように、基板上に絶縁膜11、例えばBPS
G、スピンガラスあるいは、その他溶融性絶縁膜を堆積
する。そして、この絶縁膜11を第２図（ｅ）に示すよう
に、多結晶シリコン層４の上面が露出するまで選択エッ
チする。次に、第２図（ｆ）に示すように、露出した多
結晶シリコン層をウェットエッチ等により選択的に除去
する。そして、露出した酸化膜３をウェットエッチし、
第２図（ｇ）に示すように、所望の膜厚のゲート酸化膜
12を形成する。その後ゲート電極予定部を含む基板表面
上に導電膜13、例えば多結晶シリコンを堆積し、第２図
（ｈ）に示すように、少なくともゲート領域には残るよ
うに基板上の導電膜を選択エッチすることによりゲート
電極13を形成する。その後、基板全面に、例えばタング
ステン、チタン等の高融点金属膜14を第２図（ｉ）に示
すように被着し、窒素雰囲気中でアニールすることによ
り、ゲート電極上のみにシリサイド層16を形成してもよ
い。その後、第２図（ｊ）に示すように層間絶縁膜15を
形成し、以下通常の工程を経て、第１図のMOSトランジ
スタを得る。
選択酸化法によりフィールド酸化膜２（以降、酸化膜２
と記す）を形成し、素子形成領域上には、熱酸化膜３を
形成する。さらに、例えばリン添加多結晶シリコン膜４
を2000Å〜8000Å堆積する。そして、ゲート電極パター
ンを有するレジスト膜５を例えばフォトリソグラフィに
より形成する。次にレジスト膜５をマスクに多結晶シリ
コン膜を選択的に異方性エッチし、第２図（ｂ）に示す
ように、この多結晶シリコン膜４に対し自己整合的に例
えばリンを加速エネルギー20KeVないし50KeVで1013cm-2
程度イオン注入し、n-層6,7を形成する。そして基板上
に例えば酸化膜を1000Å〜4000Å程度気相成長法により
堆積する。次に第２図（ｃ）に示すように、酸化膜８を
異方性エッチし、多結晶シリコン膜４の側壁にのみ残
す。そして、この側壁酸化膜８に対して自己整合的に、
例えばヒ素を注入エネルギー50KeV〜80KeVで1015cm-2程
度、イオン注入し、n+層9,10を形成する。その後、第２
図（ｄ）に示すように、基板上に絶縁膜11、例えばBPS
G、スピンガラスあるいは、その他溶融性絶縁膜を堆積
する。そして、この絶縁膜11を第２図（ｅ）に示すよう
に、多結晶シリコン層４の上面が露出するまで選択エッ
チする。次に、第２図（ｆ）に示すように、露出した多
結晶シリコン層をウェットエッチ等により選択的に除去
する。そして、露出した酸化膜３をウェットエッチし、
第２図（ｇ）に示すように、所望の膜厚のゲート酸化膜
12を形成する。その後ゲート電極予定部を含む基板表面
上に導電膜13、例えば多結晶シリコンを堆積し、第２図
（ｈ）に示すように、少なくともゲート領域には残るよ
うに基板上の導電膜を選択エッチすることによりゲート
電極13を形成する。その後、基板全面に、例えばタング
ステン、チタン等の高融点金属膜14を第２図（ｉ）に示
すように被着し、窒素雰囲気中でアニールすることによ
り、ゲート電極上のみにシリサイド層16を形成してもよ
い。その後、第２図（ｊ）に示すように層間絶縁膜15を
形成し、以下通常の工程を経て、第１図のMOSトランジ
スタを得る。
第３図は本発明の第２の実施例を示すMOSトランジス
タの縦断面図、第４図（ａ），（ｂ），〜，（ｉ）は第
３図の実施例の製造工程を示す工程図である。本実施例
では、n-層とゲート電極をオーバーラップさせているた
め、LDDトランジスタのn-層による寄生抵抗の影響を緩
和することができる。
タの縦断面図、第４図（ａ），（ｂ），〜，（ｉ）は第
３図の実施例の製造工程を示す工程図である。本実施例
では、n-層とゲート電極をオーバーラップさせているた
め、LDDトランジスタのn-層による寄生抵抗の影響を緩
和することができる。
素子分離領域を形成し、第４図（ａ）に示すように、
素子領域上に熱酸化膜３を成長し、ゲート電極予定部を
おおう多結晶シリコンパターン４を形成した後、この多
結晶シリコン膜に対し、自己整合的にn-層6,7を形成す
るまでは、第１の実施例１と同様である。次に第４図
（ｂ）に示すように、多結晶シリコン表面にタングステ
ン膜14等を選択的に1000Å〜3000Å程度気相成長法によ
り成長する。そして第４図（ｃ）に示すように、タング
ステン膜14に対して、自己整合的にn+層9,10を形成す
る。次に第４図（ｄ）に示すように、絶縁膜11例えば気
相成長による酸化膜、BPSG膜、あるいは塗布膜等を成長
する。その後、第４図（ｅ）に示すように、絶縁膜11を
タングステン膜14の上面が露出するまで選択エッチす
る。次に第４図（ｆ）に示すように露出したタングステ
ン膜及び多結晶シリコン膜を順次ウェットエッチ等によ
り選択的に除去する。ここで、表出したゲート領域のシ
リコン基板表面に、パンチスルー防止及び、しきい値電
圧調整のため、例えばボロンを20KeV〜200KeVの加速エ
ネルギーで1011〜1012cm-2程度イオン注入する。その
後、酸化膜３をウェットエッチ等により除去した後、30
Å〜100Å程度のゲート酸化膜12を形成する。そして第
４図（ｇ）に示すように、ゲート電極予定部を含む基板
上に、導電膜13、例えば多結晶シリコン膜あるいは高融
点金属膜等を形成する。その後、第４図（ｈ）に示すよ
うに、導電膜13を少なくともゲート領域に残るように選
択エッチする。そして第４図（ｉ）に示すように層間絶
縁膜15を形成し、以下通常の工程を経て、第２図に示す
MOSトランジスタを得る。
素子領域上に熱酸化膜３を成長し、ゲート電極予定部を
おおう多結晶シリコンパターン４を形成した後、この多
結晶シリコン膜に対し、自己整合的にn-層6,7を形成す
るまでは、第１の実施例１と同様である。次に第４図
（ｂ）に示すように、多結晶シリコン表面にタングステ
ン膜14等を選択的に1000Å〜3000Å程度気相成長法によ
り成長する。そして第４図（ｃ）に示すように、タング
ステン膜14に対して、自己整合的にn+層9,10を形成す
る。次に第４図（ｄ）に示すように、絶縁膜11例えば気
相成長による酸化膜、BPSG膜、あるいは塗布膜等を成長
する。その後、第４図（ｅ）に示すように、絶縁膜11を
タングステン膜14の上面が露出するまで選択エッチす
る。次に第４図（ｆ）に示すように露出したタングステ
ン膜及び多結晶シリコン膜を順次ウェットエッチ等によ
り選択的に除去する。ここで、表出したゲート領域のシ
リコン基板表面に、パンチスルー防止及び、しきい値電
圧調整のため、例えばボロンを20KeV〜200KeVの加速エ
ネルギーで1011〜1012cm-2程度イオン注入する。その
後、酸化膜３をウェットエッチ等により除去した後、30
Å〜100Å程度のゲート酸化膜12を形成する。そして第
４図（ｇ）に示すように、ゲート電極予定部を含む基板
上に、導電膜13、例えば多結晶シリコン膜あるいは高融
点金属膜等を形成する。その後、第４図（ｈ）に示すよ
うに、導電膜13を少なくともゲート領域に残るように選
択エッチする。そして第４図（ｉ）に示すように層間絶
縁膜15を形成し、以下通常の工程を経て、第２図に示す
MOSトランジスタを得る。
以上説明したように、本発明は、ソース・ドレイン形
成のための高濃度のイオン注入を行なった後、薄いゲー
ト絶縁膜を形成し、ソース・ドレイン層に対して、自己
整合的にゲート電極を形成できることにより、イオン注
入によるゲート絶縁膜の静電破壊を防止できる効果があ
り、プロセス制御性の良いイオン注入法が、従来通り適
用できるため高集積度の半導体装置の高歩留りで再現性
良く製造できる効果もあり、さらに、チャネル領域にの
み、パンチスルー防止用の不純物添加が可能なため、拡
散層容量の増大を抑制でき、高速な半導体装置を製造で
きる効果もある。
成のための高濃度のイオン注入を行なった後、薄いゲー
ト絶縁膜を形成し、ソース・ドレイン層に対して、自己
整合的にゲート電極を形成できることにより、イオン注
入によるゲート絶縁膜の静電破壊を防止できる効果があ
り、プロセス制御性の良いイオン注入法が、従来通り適
用できるため高集積度の半導体装置の高歩留りで再現性
良く製造できる効果もあり、さらに、チャネル領域にの
み、パンチスルー防止用の不純物添加が可能なため、拡
散層容量の増大を抑制でき、高速な半導体装置を製造で
きる効果もある。
第１図は本発明の半導体装置の製造方法の第１の実施例
を示す半導体装置（MOSトランジスタ）の縦断面図、第
２図（ａ），（ｂ），〜，（ｊ）は第１図の実施例の製
造工程を示す工程図、第３図は本発明の第２の実施例を
示すMOSトランジスタの縦断面図、第４図）（ａ），
（ｂ），〜，（ｉ）は第３図の実施例の製造工程を示す
工程図、第５図はこの種の半導体の従来例を示す縦断面
図、第６図（ａ），（ｂ），〜，（ｅ）は第５図の従来
例を形成する工程を示す縦断面図である。 １……Ｐ型シリコン基板、 2,3,8,12……酸化膜、 ４……多結晶シリコン膜、 ５……レジスト膜、 6,7……n-層、 9,10……n+層、 11……絶縁膜、 13……導電膜 16……シリサイド膜、 17……金属膜。
を示す半導体装置（MOSトランジスタ）の縦断面図、第
２図（ａ），（ｂ），〜，（ｊ）は第１図の実施例の製
造工程を示す工程図、第３図は本発明の第２の実施例を
示すMOSトランジスタの縦断面図、第４図）（ａ），
（ｂ），〜，（ｉ）は第３図の実施例の製造工程を示す
工程図、第５図はこの種の半導体の従来例を示す縦断面
図、第６図（ａ），（ｂ），〜，（ｅ）は第５図の従来
例を形成する工程を示す縦断面図である。 １……Ｐ型シリコン基板、 2,3,8,12……酸化膜、 ４……多結晶シリコン膜、 ５……レジスト膜、 6,7……n-層、 9,10……n+層、 11……絶縁膜、 13……導電膜 16……シリサイド膜、 17……金属膜。
Claims (1)
- 【請求項１】半導体基板上に素子分離領域を形成する工
程と、前記素子分離領域により分離された素子形成領域
に第１絶縁膜を形成する工程と、前記基板上に第２被膜
を形成し、前記第２被膜のゲート電極予定部上にレジス
トパターンを形成する工程と、前記レジストパターンを
マスクとして、前記第２被膜を選択的にエッチングする
工程と、前記ゲート電極パターンを有する第２被膜に対
し、自己整合的に低濃度ソース・ドレイン層を形成する
工程と、前記第２被膜の少なくとも側壁に第３被膜を形
成する工程と、前記第３被膜を形成された第２被膜パタ
ーンに対し、自己整合的に高濃度ソース・ドレイン層を
形成する工程と、前記基板上の全面に絶縁性被膜を堆積
し、前記絶縁性被膜を前記第２及び第３被膜で構成され
たゲート電極パターンの上面が露出するまで選択的にエ
ッチング除去する工程と、少なくとも前記第２被膜を選
択的に除去し、露出したゲート電極予定部上の第１絶縁
膜を除去する工程と、前記ゲート電極予定部の半導体基
板表面上にゲート絶縁膜を形成する工程と、前記基板上
に導電膜を堆積し、前記導電膜をゲート電極予定部にの
み残るように選択的にエッチング除去し、ゲート電極を
形成する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046114A JP2936624B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046114A JP2936624B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248433A JPH03248433A (ja) | 1991-11-06 |
| JP2936624B2 true JP2936624B2 (ja) | 1999-08-23 |
Family
ID=12737977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046114A Expired - Fee Related JP2936624B2 (ja) | 1990-02-26 | 1990-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936624B2 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4580914B2 (ja) * | 1996-07-12 | 2010-11-17 | 株式会社東芝 | 半導体装置の製造方法 |
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