JP2953213B2 - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JP2953213B2 JP2953213B2 JP4245898A JP24589892A JP2953213B2 JP 2953213 B2 JP2953213 B2 JP 2953213B2 JP 4245898 A JP4245898 A JP 4245898A JP 24589892 A JP24589892 A JP 24589892A JP 2953213 B2 JP2953213 B2 JP 2953213B2
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- Japan
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- well
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- substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣＭＯＳアナログ・ディ
ジタル混載のＬＳＩの基板雑音分離技術に関し、特にデ
ィジタル雑音のアナログ回路への回り込みを防止したＣ
ＭＯＳ集積回路に関する。
ジタル混載のＬＳＩの基板雑音分離技術に関し、特にデ
ィジタル雑音のアナログ回路への回り込みを防止したＣ
ＭＯＳ集積回路に関する。
【０００２】
【従来の技術】従来、ディジタル雑音のアナログ回路へ
の回り込みを防止する最も有効な手段として、ＳＯＩ
（Silicon On Insulator）を用いる方法があった。例え
ば、“Ａbonded -SOI- wafer CMOS 16-bit 50-KSPS del
ta-sigma ADC”，IEEE 1991 Custam Integrated Circui
ts Conf.,18.1 にＳＯＩの有効性が示されている。図４
にＳＯＩの原理的なプロセス断面図を示す。図におい
て、４７はシリコン基板であり、ＳｉＯ2 ５２でｎ基板
４８及び５０を絶縁分離した状態で支持している。４９
及び５１はこれらｎ基板４８，５０内に形成されたｐウ
ェルである。
の回り込みを防止する最も有効な手段として、ＳＯＩ
（Silicon On Insulator）を用いる方法があった。例え
ば、“Ａbonded -SOI- wafer CMOS 16-bit 50-KSPS del
ta-sigma ADC”，IEEE 1991 Custam Integrated Circui
ts Conf.,18.1 にＳＯＩの有効性が示されている。図４
にＳＯＩの原理的なプロセス断面図を示す。図におい
て、４７はシリコン基板であり、ＳｉＯ2 ５２でｎ基板
４８及び５０を絶縁分離した状態で支持している。４９
及び５１はこれらｎ基板４８，５０内に形成されたｐウ
ェルである。
【０００３】そして、ｎ基板４８，５０にはｎ基板コン
タクト５３，５９と、ｐチャネルトランジスタのソース
・ドレイン５４，５５，６０，６１を形成し、Ｐウェル
４９，５１にはｎチャネルトランジスタのソース・ドレ
イン５６，５７，６２，６３と、Ｐウェルコンタクト５
８，６４を形成する。また、６５〜６８はゲートポリシ
リコン、ＤＶＤＤはディジタル正電源、ＤＶＳＳはディ
ジタル負電源、ＡＶＤＤはアナログ正電源、ＡＶＳＳは
アナログ負電源を示す。このようなＳＯＩ構造をとるこ
とにより、ディジタル回路を構成する領域４８，４９
と、アナログ回路を構成する領域５０，５１をＳｉＯ2
５２で絶縁分離することができるため、ディジタル回路
からアナログ回路へ回り込む雑音を低減することができ
る。
タクト５３，５９と、ｐチャネルトランジスタのソース
・ドレイン５４，５５，６０，６１を形成し、Ｐウェル
４９，５１にはｎチャネルトランジスタのソース・ドレ
イン５６，５７，６２，６３と、Ｐウェルコンタクト５
８，６４を形成する。また、６５〜６８はゲートポリシ
リコン、ＤＶＤＤはディジタル正電源、ＤＶＳＳはディ
ジタル負電源、ＡＶＤＤはアナログ正電源、ＡＶＳＳは
アナログ負電源を示す。このようなＳＯＩ構造をとるこ
とにより、ディジタル回路を構成する領域４８，４９
と、アナログ回路を構成する領域５０，５１をＳｉＯ2
５２で絶縁分離することができるため、ディジタル回路
からアナログ回路へ回り込む雑音を低減することができ
る。
【０００４】
【発明が解決しようとする課題】この従来のＳＯＩを用
いたＣＭＯＳ集積回路は、基板４７にＳｉＯ2 ５２を形
成し、この上に選択的にｎ基板４８，５０を形成し、か
つその一部にＰウェル４９，５１を形成した上でゲート
ポリシリコン，コンタクト，ソース・ドレインを形成
し、かつＳｉＯ2 ５２で被覆し、更にそれぞれの配線を
形成するという製造プロセスが要求されるため、この製
造プロセスが複雑となり、製造期間が長くなるとともに
コストが高くなるという問題がある。本発明の目的は、
アナログ回路への雑音の回り込みを防止するとともに、
製造プロセスが簡易化されたＣＭＯＳ集積回路を提供す
ることにある。
いたＣＭＯＳ集積回路は、基板４７にＳｉＯ2 ５２を形
成し、この上に選択的にｎ基板４８，５０を形成し、か
つその一部にＰウェル４９，５１を形成した上でゲート
ポリシリコン，コンタクト，ソース・ドレインを形成
し、かつＳｉＯ2 ５２で被覆し、更にそれぞれの配線を
形成するという製造プロセスが要求されるため、この製
造プロセスが複雑となり、製造期間が長くなるとともに
コストが高くなるという問題がある。本発明の目的は、
アナログ回路への雑音の回り込みを防止するとともに、
製造プロセスが簡易化されたＣＭＯＳ集積回路を提供す
ることにある。
【０００５】
【課題を解決するための手段】本発明は、第二導電型の
基板と、この基板の表面に形成された複数の第一導電型
ウェル及び第二導電型ウェルと、第一導電型の深いウェ
ルとを有し、この第一導電型の深いウェルに一部の第二
導電型ウェルが完全に包含され、かつ一部の第一導電型
ウェルが部分的に包含され、前記第一導電型の深いウェ
ルに包含される前記第二導電型ウェル及び第一導電型ウ
ェルにそれぞれアナログ回路を構成するＭＯＳトランジ
スタが形成され、他の第一導電型ウェル及び第二導電型
ウェルにそれぞれディジタル回路を構成するＭＯＳトラ
ンジスタが形成され、それぞれのＭＯＳトランジスタに
アナログ系電源とディジタル系電源を個別に接続する。
基板と、この基板の表面に形成された複数の第一導電型
ウェル及び第二導電型ウェルと、第一導電型の深いウェ
ルとを有し、この第一導電型の深いウェルに一部の第二
導電型ウェルが完全に包含され、かつ一部の第一導電型
ウェルが部分的に包含され、前記第一導電型の深いウェ
ルに包含される前記第二導電型ウェル及び第一導電型ウ
ェルにそれぞれアナログ回路を構成するＭＯＳトランジ
スタが形成され、他の第一導電型ウェル及び第二導電型
ウェルにそれぞれディジタル回路を構成するＭＯＳトラ
ンジスタが形成され、それぞれのＭＯＳトランジスタに
アナログ系電源とディジタル系電源を個別に接続する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の断面図を示す。図中
１はｐ基板であり、このｐ基板１には選択的にｎウェル
２，３，６が形成され、かつその一部には深いｎウェル
（ディープｎウェル）４が形成される。ここで、前記ｎ
ウェル３，６はその一部が深いｎウェル４と重なるよう
に形成される。また、前記ｐ基板１及び深いｎウェル４
にはそれぞれｐウェル５及び５’が形成される。このｐ
基板１の表面にはＳｉＯ2 ７が形成され、かつ前記各ウ
ェルに対応した位置にゲート２０〜２３が形成される。
更に、前記ｎウェル２，３，６にはｐチャネルトランジ
スタを構成するソース・ドレイン領域８，９，１４，１
５と、ｎウェルコンタクト１０，１６が形成される。ま
た、前記ｐウェル５，５’にはｐウェルコンタクト１
１，１７と、ｎチャネルトランジスタを構成するソース
・ドレイン領域１２，１３，１８，１９が形成される。
る。図１は本発明の第１の実施例の断面図を示す。図中
１はｐ基板であり、このｐ基板１には選択的にｎウェル
２，３，６が形成され、かつその一部には深いｎウェル
（ディープｎウェル）４が形成される。ここで、前記ｎ
ウェル３，６はその一部が深いｎウェル４と重なるよう
に形成される。また、前記ｐ基板１及び深いｎウェル４
にはそれぞれｐウェル５及び５’が形成される。このｐ
基板１の表面にはＳｉＯ2 ７が形成され、かつ前記各ウ
ェルに対応した位置にゲート２０〜２３が形成される。
更に、前記ｎウェル２，３，６にはｐチャネルトランジ
スタを構成するソース・ドレイン領域８，９，１４，１
５と、ｎウェルコンタクト１０，１６が形成される。ま
た、前記ｐウェル５，５’にはｐウェルコンタクト１
１，１７と、ｎチャネルトランジスタを構成するソース
・ドレイン領域１２，１３，１８，１９が形成される。
【０００７】ここで、ディジタル回路はｎウェル２に形
成されたｐチャネルトランジスタ及びｐウェル５’に形
成されたｎチャネルトランジスタにより構成されるもの
とする。また、アナログ回路はｎウェル３に形成された
ｐチャネルトランジスタ及びｐウェル５に形成されたｎ
チャネルトランジスタにより構成されるものとする。そ
して、ディジタル用のｐチャネルトランジスタが形成さ
れたｎウェル２の電位はディジタル正電源ＤＶＤＤによ
り与えられ、ディジタル用ｎチャネルトランジスタが形
成されたｐウェル５’の電位はディジタル負電源ＤＶＳ
Ｓにより与えられる。また、アナログ用ｐチャネルトラ
ンジスタが形成されたｎウェル３の電位はアナログ正電
源ＡＶＤＤにより与えられ、アナログ用ｎチャネルトラ
ンジスタが形成されたｐウェル５の電位はアナログ負電
源ＡＶＳＳにより与えられる。
成されたｐチャネルトランジスタ及びｐウェル５’に形
成されたｎチャネルトランジスタにより構成されるもの
とする。また、アナログ回路はｎウェル３に形成された
ｐチャネルトランジスタ及びｐウェル５に形成されたｎ
チャネルトランジスタにより構成されるものとする。そ
して、ディジタル用のｐチャネルトランジスタが形成さ
れたｎウェル２の電位はディジタル正電源ＤＶＤＤによ
り与えられ、ディジタル用ｎチャネルトランジスタが形
成されたｐウェル５’の電位はディジタル負電源ＤＶＳ
Ｓにより与えられる。また、アナログ用ｐチャネルトラ
ンジスタが形成されたｎウェル３の電位はアナログ正電
源ＡＶＤＤにより与えられ、アナログ用ｎチャネルトラ
ンジスタが形成されたｐウェル５の電位はアナログ負電
源ＡＶＳＳにより与えられる。
【０００８】このことによりｐ基板１の電位はディジタ
ル用ｐウェル５’と同電位となり、ディープｎウェル４
はアナログ用ｎウェル３と同電位になる。したがって、
隣接するｐウェル５’とｎウェル２，３との間、ｐ基板
１とｎウェル２，３，６との間、ｐ基板１とディープｎ
ウェル４との間、ディープｎウェル４とその内部のｐウ
ェル５との間に、それぞれｐｎ接合逆バイアスによる空
乏層が形成される。図２にこの空乏層の形成される領域
を太線で示す。同図から判るように、アナログ回路を構
成する領域３及び５を空乏層によりｐ基板１から分離す
ることができる。したがって、ディジタル回路からアナ
ログ回路へ回り込む雑音を低減することが可能となる。
これにより、ｐ基板１に対して選択的に不純物を導入す
る工程のみで、ディジタル回路とアナログ回路とを基板
から分離した構成を形成することが可能となり、製造プ
ロセスを簡易化し、製造期間を短縮し、かつ低コスト化
が可能となる。
ル用ｐウェル５’と同電位となり、ディープｎウェル４
はアナログ用ｎウェル３と同電位になる。したがって、
隣接するｐウェル５’とｎウェル２，３との間、ｐ基板
１とｎウェル２，３，６との間、ｐ基板１とディープｎ
ウェル４との間、ディープｎウェル４とその内部のｐウ
ェル５との間に、それぞれｐｎ接合逆バイアスによる空
乏層が形成される。図２にこの空乏層の形成される領域
を太線で示す。同図から判るように、アナログ回路を構
成する領域３及び５を空乏層によりｐ基板１から分離す
ることができる。したがって、ディジタル回路からアナ
ログ回路へ回り込む雑音を低減することが可能となる。
これにより、ｐ基板１に対して選択的に不純物を導入す
る工程のみで、ディジタル回路とアナログ回路とを基板
から分離した構成を形成することが可能となり、製造プ
ロセスを簡易化し、製造期間を短縮し、かつ低コスト化
が可能となる。
【０００９】次に本発明による第２の実施例を図３を参
照して説明する。この第２実施例ではｎ基板２４を用い
ており、この点において第１の実施例と相違している。
同図において、２４はｎ基板、２５，２６，２８はｐウ
ェル、２７は深いｐウェル（ディープｐウェル）、４
１，４１’はｎウェル、２９はＳｉＯ2 、３０，３１，
３６，３７はｎチャネルトランジスタを構成するソース
・ドレイン領域、３２，３８はｐウェルコンタクト、３
４，３５，４０，４２はｐチャネルトランジスタを構成
するソース・ドレイン領域、４３〜４６は各トランジス
タのゲート、ＡＶＤＤはアナログ正電源、ＡＶＳＳはア
ナログ負電源、ＤＶＤＤはディジタル正電源、ＤＶＳＳ
はディジタル負電源を示す。
照して説明する。この第２実施例ではｎ基板２４を用い
ており、この点において第１の実施例と相違している。
同図において、２４はｎ基板、２５，２６，２８はｐウ
ェル、２７は深いｐウェル（ディープｐウェル）、４
１，４１’はｎウェル、２９はＳｉＯ2 、３０，３１，
３６，３７はｎチャネルトランジスタを構成するソース
・ドレイン領域、３２，３８はｐウェルコンタクト、３
４，３５，４０，４２はｐチャネルトランジスタを構成
するソース・ドレイン領域、４３〜４６は各トランジス
タのゲート、ＡＶＤＤはアナログ正電源、ＡＶＳＳはア
ナログ負電源、ＤＶＤＤはディジタル正電源、ＤＶＳＳ
はディジタル負電源を示す。
【００１０】ここで、ディジタル回路はｐウェル２５に
形成されるｎチャネルトランジスタと、ｎウェル４１’
に形成されるｐチャネルトランジスタにより構成され
る。また、アナログ回路はｐウェル２６に形成されるｎ
チャネルトランジスタと、ｎウェル４１に形成されるｐ
チャネルトランジスタにより構成される。この場合も図
に示す電源により各々のウェルに電圧を与えることによ
り、第１実施例と同様に各ウェル，デープｐウェル，ｎ
基板との境界部に形成される空乏層によりアナログ領域
を基板から分離することができ、雑音の低減を図ること
ができる。
形成されるｎチャネルトランジスタと、ｎウェル４１’
に形成されるｐチャネルトランジスタにより構成され
る。また、アナログ回路はｐウェル２６に形成されるｎ
チャネルトランジスタと、ｎウェル４１に形成されるｐ
チャネルトランジスタにより構成される。この場合も図
に示す電源により各々のウェルに電圧を与えることによ
り、第１実施例と同様に各ウェル，デープｐウェル，ｎ
基板との境界部に形成される空乏層によりアナログ領域
を基板から分離することができ、雑音の低減を図ること
ができる。
【００１１】
【発明の効果】以上説明したように本発明は、深いウェ
ルに包含されるウェルにアナログ回路を構成するＭＯＳ
トランジスタを構成し、このＭＯＳトランジスタに対す
る電位をアナログ系電源で与えているので、これにより
形成される空乏層によりアナログ回路領域を基板から分
離することができる。これにより、ディジタル部からア
ナログ部への雑音の回り込みを防止することができると
共に、この集積回路の製造プロセスは通常のＣＭＯＳプ
ロセスにディープウェルの形成プロセスを追加するだけ
で実現できるため、製造期間の短縮化、及び低コスト化
が実現できる。
ルに包含されるウェルにアナログ回路を構成するＭＯＳ
トランジスタを構成し、このＭＯＳトランジスタに対す
る電位をアナログ系電源で与えているので、これにより
形成される空乏層によりアナログ回路領域を基板から分
離することができる。これにより、ディジタル部からア
ナログ部への雑音の回り込みを防止することができると
共に、この集積回路の製造プロセスは通常のＣＭＯＳプ
ロセスにディープウェルの形成プロセスを追加するだけ
で実現できるため、製造期間の短縮化、及び低コスト化
が実現できる。
【図１】本発明の第１実施例の模式的な断面図である。
【図２】図１の集積回路に生じる空乏層を示す図であ
る。
る。
【図３】本発明の第２実施例の模式的な断面図である。
【図４】従来のＳＯＩの模式的な断面図である。
１ ｐ基板 ２，３，６ ｎウェル ４ ディープｎウェル ５，５’ ｐウェル ８，９，１１，１４，１５，１７ ｐ+ 層 １０，１２，１３，１６，１８，１９ ｎ+ 層 ２０，２１，２２，２３ ゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088 - 27/092
Claims (1)
- 【請求項１】 第二導電型の基板と、この基板の表面に
形成された複数の第一導電型ウェル及び第二導電型ウェ
ルと、第一導電型の深いウェルとを有し、この第一導電
型の深いウェルに前記第二導電型ウェルの一部のウェル
が完全に包含され、かつ前記第一導電型ウェルの一部の
ウェルが部分的に包含され、前記第一導電型の深いウェ
ルに包含される前記第二導電型ウェル及び第一導電型ウ
ェルにそれぞれアナログ回路を構成するＭＯＳトランジ
スタが形成され、他の第一導電型ウェル及び第二導電型
ウェルにそれぞれディジタル回路を構成するＭＯＳトラ
ンジスタが形成され、それぞれのＭＯＳトランジスタに
アナログ系電源とディジタル系電源を個別に接続したこ
とを特徴とするＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245898A JP2953213B2 (ja) | 1992-08-22 | 1992-08-22 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245898A JP2953213B2 (ja) | 1992-08-22 | 1992-08-22 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669436A JPH0669436A (ja) | 1994-03-11 |
| JP2953213B2 true JP2953213B2 (ja) | 1999-09-27 |
Family
ID=17140464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4245898A Expired - Lifetime JP2953213B2 (ja) | 1992-08-22 | 1992-08-22 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953213B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4533099B2 (ja) * | 2004-11-17 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2006228942A (ja) | 2005-02-17 | 2006-08-31 | Nec Electronics Corp | 半導体装置 |
| US7884440B2 (en) | 2006-04-26 | 2011-02-08 | Magnachip Semiconductor, Ltd. | Semiconductor integrated circuit |
| KR100854440B1 (ko) * | 2006-04-26 | 2008-08-26 | 매그나칩 반도체 유한회사 | 반도체 집적회로 |
-
1992
- 1992-08-22 JP JP4245898A patent/JP2953213B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669436A (ja) | 1994-03-11 |
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