JPH04206660A

JPH04206660A - 半導体装置およびその製造方法

Info

Publication number: JPH04206660A
Application number: JP2330391A
Authority: JP
Inventors: Norishige Tanaka; 田中　教成
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1992-07-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体装置およびその製造方法に係り、特に
低電圧駆動に適した半導体装置の素子分離領域およびそ
の形成方法に関する。

（従来の技術）第３図は、従来のＣＭＯ３ＦＥＴ（相補性絶縁ゲート型
電界効果トランジスタ）を有する半導体集積回路の一例
について、その一部の断面構造を示しており、３０はＮ
型の半導体基板、３１はＮ型基板の一部領域に設けられ
たＰウェル、３２・・・は基板表層部に選択的に形成さ
れた素子分離領域用のフィールド酸化膜、３３・・・は
フィールド酸化膜の底面下に形成された反転防止用不純
物拡散層、３４・・・はＮ型基板の表層部に選択的に形
成されたＰチャネルトランジスタのソース・ドレイン用
のＰ１型の不純物拡散層、３５・・・はＰウェルの表層
部に選択的に形成されたＮチャネルトランジスタのソー
ス・ドレイン用のＮ“型の不純物拡散層、３６は基板表
面上のゲート絶縁膜、３７・・・は０ＭＯ５ＦＥＴのポ
リシリコンゲート電極、３８は層間絶縁膜、３９・・・
は０ＭＯ５ＦＥＴのソース配線またはドレイン配線であ
る。

上記したように、従来の半導体装置の素子分離領域は、
通常は、フィールド酸化膜３２およびその底面下に形成
された反転防止用不純物拡散層３３か用いられている。

しかし、このような構造の素子分離領域は、素子分離領
域のバターニングおよびフィールド酸化を行うＬＯＣＯ
５（選択酸化技術）を必要とするので、製造工程数か多
いという欠点かある。

また、一般に、ＣＭＯＳ　　Ｆ　Ｅ　Ｔが形成されてい
る半導体装置における特有の現象として、何らかの原因
により基板に電流か流れ込むと、基板電位が浮き、ラッ
チアップか生じるという欠点がある。

（発明が解決しようとする課題）上記したように従来の半導体装置は、素子分離領域の製
造工程数か多く、ＣＭＯ３ＦＥＴか形成されている場合
にはラッチアップ現象が発生し易いという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、素子分離領域の製造工程数か少なくて済み、
素子領域の不純物拡散層と素子分離領域用の不純物拡散
層との接合部の電気的耐圧以下の低電源電圧による駆動
に適した半導体装置を提供することにある。

また、本発明の他の目的は、０ＭＯ５ＦＥＴのラッチア
ップ現象の発生を防止し得る半導体装置およびその製造
工程数が極めて少なくて済む製造方法を提供することに
ある。

［発明の構成］（課題を解決するための手段）本発明の半導体装置は、半導体基板の表層部に形成され
た素子領域の不純物拡散層と、半導体チップ上の少なく
とも一部の領域における基板表層部で上記素子領域の不
純物拡散層に隣接して形成され、この素子領域の不純物
拡散層とは逆導電型であってこの不純物拡散層と同等の
不純物濃度を有する素子分離領域用の不純物拡散層とを
有し、上記素子分離領域用の不純物拡散層は電源電位ま
たは接地電位に固定されることを特徴とする。

（作　用）素子分離領域が不純物拡散層からなるので、素子分離領
域の製造工程数か少なくて済む。また、素子分離領域用
の不純物拡散層は、素子領域の不純物拡散層に隣接して
形成され、この素子領域の不純物拡散層とは逆導電型で
あってこの不純物拡散層と同等の不純物濃度を有し、か
つ、電源電位または接地電位に固定されるので、素子領
域の不純物拡散層と素子分離領域用の不純物拡散層との
接合部の電気的耐圧（例えば５〜６Ｖ）以下の低電源電
圧（例えば５■とか３．３■以下）で駆動される半導体
装置に適している。

特に、０ＭＯ５ＦＥＴを有する半導体装置においては、
第１導電型の不純物拡散により素子領域の第１導電型の
不純物拡散層と素子分離領域用の第１導電型の不純物拡
散層を同時に形成でき、第２導電型の不純物拡散により
素子領域の第２導電型の不純物拡散層と素子分離領域用
の第２導電型の不純物拡散層を同時に形成できるので、
素子分離領域の製造工程数が極めて少なくて済む。また
、素子分離領域か基板表層部に分散して多数形成される
と共にそれぞれ電源電位または接地電位に固定されてい
るので、何らかの原因により基板に電流か流れ込んでも
、基板電位は安定しており、ランチアップ現象の発生が
防止される。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、ＣＭＯＳ　　ＦＥＴを有する半導体集積回路
の一部の断面構造を示しており、１０はＮ型の半導体基
板、１１はＮ型基板の一部領域に設けられたＰウェル（
Ｎチャネルトランジスタ用の基板）である。１２・・・
はＮ型基板の表層部に選択的に形成されたＰチャネルト
ランジスタのソース・ドレイン用のＰ゛型の不純物拡散
層、１３・・・はＰチャネルトランジスタ相互間（つま
り、素子領域相互間）の基板表層部に形成された素子分
離領域用のＮ“型の不純物拡散層であり、上記Ｐチャネ
ルトランジスタのソース・ドレイン用のＰ＋型の不純物
拡散層１２・・・に隣接して形成されている。

１３゛はＮ型基板表層部の一部に形成された素子分離・
基板電極用のＮ＋型の不純物拡散層であり、一部のＰチ
ャネルトランジスタのソース・ドレイン用のＰ゛型の不
純物拡散層１２に隣接して形成サレテいる。１４・・は
Ｐウェルの表層部に選択的に形成されたＮチャネルトラ
ンジスタのソース・ドレイン用のＮ゛型の不純物拡散層
、１５・・・はＮチャネルトランジスタ相互間（つまり
、素子領域相互間）の基板表層部に形成された素子分離
領域用のＰ゛型の不純物拡散層であり、上記Ｎチャネル
トランジスタのソース・ドレイン用のＮ”型の不純物拡
散層１４・・・に隣接して形成されて（Ａる。

１５゛はＰウェル表層部の一部に形成された素子分離・
基板電極用のＰ゛型の不純物拡散層であり、一部のＮチ
ャネルトランジスタのソース・ドレイン用のＮ＋型の不
純物拡散層１４に隣接して形成されていると共に、前記
素子分離・基板電極用のＮ＋型の不純物拡散層１３°に
隣接して形成されている。

そして、上記素子分離領域用のＮ＋型の不純物拡散層１
３・・・および１３“　はそれぞれ電源電位Ｖｃｃに固
定されており、素子分離領域用のＰ＋型の不純物拡散層
１５・・・および１５°はそれぞれ接地電位ＶＳＳに固
定されている。

なお、１７は基板表面上のゲート絶縁膜、１８・・・は
ＣＭＯＳ　　ＦｊＴの例えばポリシリコンゲート電極、
１９は層間絶縁膜、２０・・・はＣＭＯＳＦＥＴのソー
ス配線またはドレイン配線または素子分離領域電位供給
配線である。

上記のようなＣＭＯＳ　　ＦＥＴを有する集積回路の製
造に際しては、Ｎ型基板１０の一部領域にＰウェル（Ｎ
チャネルトランジスタ用の基板）１１を形成し、半導体
基板の表層部に第１導電型（例えばＰ型）の不純物拡散
を行ってＰチャネルトランジスタのソース・ドレイン領
域１２・・・および素子分離領域用のＰ＋型の不純物拡
散層１５・・・および１５゛を同時に形成する工程と、
上記半導体基板の表層部に第２導電型（例えばＮ型）の
不純物拡散を行ってＮチャネルトランジスタのソース・
ドレイン領域１４・・・および素子分離領域用のＮ＋型
の不純物拡散層１３・・・および１３′を同時に形成す
る工程とを具備し、半導体基板上の少なくとも一部の領
域における基板表層部で、Ｐチャネルトランジスタのソ
ース串ドレイン領域１２・、。

およびこれに隣接するＮ゛型の不純物拡散層からなる素
子分離領域１３・・・、１３°　と、Ｎチャネルトラン
ジスタのソース・ドレイン領域１４２．・およびこれに
隣接するＰ”型の不純物拡散層からなる素子分離領域１
５・・・、１５′を形成する。

なお、上記Ｐチャネルトランジスタのソース・ドレイン
領域１２・・・および素子分離領域用のＰ＋型の不純物
拡散層１５・・・、１５′の不純物濃度は例えばほぼ５
　×１０１５ｃｍ−３であり、Ｎチャネルトランジスタ
のソース・ドレイン領域１４・・・および素子分離領域
用のＮ゛型の不純物拡散層１３・・・、１３°の不純物
濃度はほぼ５Ｘ１０１５ｃｍ−’である。

上記構成の半導体集積回路は、素子分離領域が不純物拡
散層からなるので、素子分離領域の製造工程数が少なく
て済む。特に、ＣＭＯＳ　　ＦＥＴを有する半導体集積
回路においては、第１導電型（例えばＰ型）の不純物拡
散により素子領域の第〕導電型の不純物拡散層１２・・
・と素子分離領域用の第１導電型の不純物拡散層１５・
・・および１５′を同時に形成でき、第２導電型（例え
ばＮ型）の不純物拡散により素子領域の第２導電型の不
純物拡散層１４・・・と素子分離領域用の第２導電型の
不純物拡散層１３・・・および１３′を同時に形成でき
るので、素子分離領域の製造工程数が極めて少なくて済
む。

また、上記構成の半導体集積回路は、素子分離領域用の
不純物拡散層が、素子領域の不純物拡散層に隣接して形
成され、この素子領域の不純物拡散層とは逆導電型であ
ってこの不純物拡散層と同等の不純物濃度を有し、かつ
、電源電位ＶＣＣまたは接地電位ＶＳＳに固定されるの
で、素子領域の不純物拡散層と素子分離領域用の不純物
拡散層との接合部の電気的耐圧（例えば５〜６Ｖ）以下
の低電源電圧（例えば５Ｖとか３．３Ｖ以下）で駆動さ
れる場合に適している。

また、上記構成の半導体集積回路は、素子分離領域か基
板表層部に分散して多数形成されると共にそれぞれ電源
電位ＶＣＣまたは接地電位ＶＳＳに固定されているので
、何らがの原因により基板に電流が流れ込んでも、基板
電位は安定しており、ＣＭ　ＯＳ　　Ｆ　Ｅ　Ｔのラッ
チアップ現象の発生が防止される。

なお、上記実施例の半導体集積回路では、素子分離領域
用の不純物拡散層が素子領域の不純物拡散層に隣接して
形成されている場合を示したが、素子間分離を必要とし
ない配線領域においては素子分離領域用の不純物拡散層
を形成しなくてもよい。

また、半導体集積回路の入力回路あるいは出力回路にお
いて高耐圧特性を必要とする場合には、素子分離領域用
の不純物拡散層と素子領域の不純物拡散層との距離をと
ることにより、高耐圧特性を容易に達成することが可能
になる。換言すれば、第２図に示すように、素子分離領
域用の不純物拡散層の一部を素子領域の不純物拡散層か
ら離して形成してもよく、第２図において、第１図中と
同一部分には同一符号を付している。

［発明の効果コ上述したように本発明によれば、素子分離領域の製造工
程数が少なくて済み、素子領域の不純物拡散層と素子分
離領域用の不純物拡散層との接合部の電気的耐圧以下の
低電源電圧による駆動に適した半導体装置を実現するこ
とができる。

また、本発明によれば、ＣＭＯ５ＦＥＴのラッチアップ
現象の発生を防止し得る半導体装置およびその製造工程
数が極めて少なくて済む製造方法を実現することができ
る。

【図面の簡単な説明】

第１図は本発明の半導体装置の一実施例を示す断面図、
第２図は同じく他の実施例を示す断面図、第３図は従来
の半導体装置を示す断面図である。１０・・・Ｎ型の半導体基板、１１・・・Ｐウェル、１
２・・・Ｐチャネルトランジスタのソース・ドレイン用
のＰ＋型の不純物拡散層、１３・・・素子分離領域用の
Ｎ“型の不純物拡散層、１３゛・・・素子分離・基板電
極用のＮ＋型の不純−物拡散層、１４・・・Ｎチャネル
トランジスタのソース・ドレイン用のＮ゛型の不純物拡
散層、１５′・・・素子分離領域用のＰ゛型の不純物拡
散層、１５°・・・素子分離・基板電極用のＰ＋型の不
純物拡散層。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】

（１）半導体基板の表層部に形成された素子領域の不純
物拡散層と、半導体基板上の少なくとも一部の領域にお
ける基板表層部で上記素子領域の不純物拡散層に隣接し
て形成され、この素子領域の不純物拡散層とは逆導電型
であってこの不純物拡散層と同等の不純物濃度を有する
素子分離領域用の不純物拡散層とを有し、上記素子分離領域用の不純物拡散層は電源電位または接
地電位に固定されることを特徴とする半導体装置。
（２）相補性絶縁ゲート型電界効果トランジスタを有す
ることを特徴とする請求項１記載の半導体装置。
（３）相補性絶縁ゲート型電界効果トランジスタを有す
る半導体装置の製造に際して、半導体基板の表層部に第
１導電型の不純物拡散を行って第１導電型のＭＯＳトラ
ンジスタのソース・ドレイン領域および素子分離領域用
の第１導電型の不純物拡散層を同時に形成する工程と、
上記半導体基板の表層部に第２導電型の不純物拡散を行
って第２導電型のＭＯＳトランジスタのソース・ドレイ
ン領域および素子分離領域用の第２導電型の不純物拡散
層を同時に形成する工程とを具備し、半導体基板上の少
なくとも一部の領域における基板表層部で、第１導電型
のＭＯＳトランジスタのソース・ドレイン領域に隣接す
る第２導電型の不純物拡散層からなる素子分離領域およ
び第２導電型のＭＯＳトランジスタのソース・ドレイン
領域に隣接する第１導電型の不純物拡散層からなる素子
分離領域を形成することを特徴とする半導体装置の製造
方法。