JP2956786B2 - 合成ハイブリッド半導体ストラクチャ - Google Patents

合成ハイブリッド半導体ストラクチャ

Info

Publication number
JP2956786B2
JP2956786B2 JP3515727A JP51572791A JP2956786B2 JP 2956786 B2 JP2956786 B2 JP 2956786B2 JP 3515727 A JP3515727 A JP 3515727A JP 51572791 A JP51572791 A JP 51572791A JP 2956786 B2 JP2956786 B2 JP 2956786B2
Authority
JP
Japan
Prior art keywords
substrate
terminal
support plate
spots
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3515727A
Other languages
English (en)
Other versions
JPH06501816A (ja
Inventor
ロタール ガーデマン，
ペーター フローアス，
ユルゲン ハルトマン，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of JPH06501816A publication Critical patent/JPH06501816A/ja
Application granted granted Critical
Publication of JP2956786B2 publication Critical patent/JP2956786B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/012—Manufacture or treatment of encapsulations on active surfaces of flip-chip devices, e.g. forming underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07231—Techniques
    • H10W72/07236—Soldering or alloying
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/853—On the same surface
    • H10W72/856—Bump connectors and die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 従来の技術 本発明は、支持体板サブストレートと、この支持体板
サブストレートの表面上の少なくとも２つの支持体端子
スポットと、半導体チップサブストレートまたは半導体
ウエハーサブストレートと、この半導体チップサブスト
レートまたは半導体ウエハーサブストレートの表面上の
少なくとも２つのチップ端子スポットとを有するハイブ
リッド半導体ストラクチャに関する。
米国特許第3292240号（ドイツ連邦共和国特許第12334
48号も参照のこと）および米国特許第3303393号に、請
求の範囲１の上位概念に記載のハイブリッド半導体スト
ラクチャが示されている。支持体板サブストレート上で
の半導体チップサブストレートの接触接続は、それぞれ
金属球接点により構成されている。この接点は、一方で
は半導体チップサブストレートのチップ端子スポットに
より、他方では支持体板サブストレートの所属の支持体
端子スポットにより、それぞれ鉛錫軟ろうでろう付けさ
れている。
米国特許第3517279号（ドイツ連邦共和国特許第16277
62号も参照のこと）に、いわゆるフリップ・チップ技術
のこの公知の方法の別の構成が示されている。この構成
においては、金属球が省略され、チップ端子スポット上
におよび／または支持体端子スポット上に軟ろう層が被
着され、ハイブリッド半導体ストラクチャだけがこの軟
ろう層を用いて還流ろう付け法でまとめてろう付けされ
る。
さらにドイツ連邦共和国特許公開公報第1614374号
に、金属端子スポットの設けられた半導体チップサブス
トレートの表面の少なくとも一部の上にパッシベーショ
ン層を設ける構成が示されている。
このフリップ・チップ技術の公知の方法の欠点は、軟
ろうをチップ端子スポット上へおよび／または支持体端
子スポット上へ多量に被着して、溶融の際にここに次の
ことを維持することが困難であることによる。これによ
り一方では当該の端子スポット間の確実な機械的、電気
的接続を達成し、他方では互いに隣り合う端子スポット
の短絡を回避することが困難である。別の欠点として、
半導体チップサブストレートまたは半導体ウエハーサブ
ストレートの面積が大きいと、ハイブリッド半導体スト
ラクチャは、両方のサブストレートの異なる熱膨張のた
めに、両方のサブストレートの固着のろう接続により定
まるせん断応力を受けてしまう。
発明が解決しようとする課題 本発明の課題は、上述の欠点を回避することである。
課題を解決するための手段 この課題は、支持体板サブストレートの表面の支持体
端子スポットの領域内に、各１つの熱伝導性かつ導電性
の接着層が設けられており、サブストレートは端子スポ
ットで互いに対向しており、かつサブストレートは導電
性かつ機械的に固定して接続されるように導電性の接着
層を介して互いに接続されており、サブストレートの機
械的な固定の接続と熱伝導性とを改善するために、少な
くとも１つの熱伝導性かつ導電性の接着層が、支持体端
子スポットの領域の外側で支持体板サブストレートの表
面上に設けられている構成により解決される。
本発明の利点 使用された導電性の接着層の柔軟性のため、大きな面
積の半導体チップサブストレートまたは半導体ウエハー
サブストレートもハイブリッド半導体ストラクチャの中
に取り付け可能となり、この場合、完成されたハイブリ
ッド半導体ストラクチャに、両方のサブストレートの異
なる熱膨張により定められるせん断応力が生じなくな
る。
図面 次に本発明を図面を用いて詳細に説明する。
第１図は、フリップ・チップ技術で実施された公知の
半導体ストラクチャの簡単化された横断面図である。第
２図は、支持体板サブストレート上へ半導体チップ−ま
たは半導体ウエハーサブストレートを載置する前の、本
発明によるハイブリッド半導体ストラクチャの斜傾図で
ある。
第３図は、接触接続のために前もって準備された支持
体板サブストレートの部分断面図である。
第4a図は、接触接続のために準備された、ダイオード
として形成された半導体チップサブストレートの部分切
欠図である。
第4b図は、第4a図の半導体チップサブストレートを対
称線に沿って切欠して示す平面図である。
第５図は、接触接続のために準備処理された、トラン
ジスタとして構成された半導体チップサブストレートの
平面図を示す。
第６図は、両方のサブストレートがその端子スポット
により相互に配向されて相互に接着されている、本発明
のハイブリッド半導体ストラクチャの部分切欠図であ
る。
発明の説明 第１図は米国特許第3303393号公報によるフリップ−
チップ技術で実施されたハイブリッド半導体ストラクチ
ャを示す。支持板サブストレート11は上の半導体チップ
サブストレート10の接触接続は、金属球接点12により形
成されている。この接点は、第１図に示されていない、
半導体チップサブストレート10の金属端子スポットに取
り付けられている。鉛錫軟ろうから形成されている金属
球接点12は、半導体チップサブストレート10の前記図示
されていない金属チップ端子スポットと、および所属
の、支持体板サブストレート11の金属の支持体端子スポ
ット13と、鉛錫軟ろうによりろう付けされている。金属
の支持体端子スポット13は、支持体板サブストレート11
の上へ被着されている回路パターンを構成する。
第２図は本発明によるハイブリッド半導体ストラクチ
ャを、半導体チップ−または半導体ウエハサブストレー
ト10を矢印方向Ａへ取り付ける前に示した切欠斜視図を
示す。支持体板サブストレート11の上に破線10aで、半
導体チップ−または半導体ウエハーサブストレート−10
が接着される際に位置定めされる個所が示されている。
第２図のサブストレート２はその下面に、同じく破線で
示されている多数のチップ端子スポット16を有する。前
記のチップ端子スポット16を有するサブストレート10の
下面の上に、端子スポット16の外側の領域に、第２図に
は示されていないパッシベーション層が設けられてい
る。支持体板サブストレート11の上の支持体端子スポッ
トは13で、所属の導体路も14で示されている。支持体板
サブストレート11の回路パターンの構成部材として、第
２図には17または18で厚膜抵抗または薄膜抵抗が示され
ている。この回路パターンを有する支持体板サブストレ
ート11の上に、支持体端子スポット13の外側の領域に、
第２図に示されていないパッシベーション層が設けられ
ている。半導体チップサブストレートまたは半導体ウエ
ハーサブストレート10の金属端子スポット16と支持体板
サブストレート11の金属端子スポット13との間の導電接
続を形成可能にする目的で、端子スポット13の上へ、ス
クリーン印刷法により形成されている導電接着層13′が
被着されている。
第２図に破線で示されている位置に、半導体チップサ
ブストレートまたは半導体ウエハーサブストレート10を
支持体板サブストレート11へ載置する際に、サブストレ
ート10の金属のチップ端子スポット16とサブストレート
11の金属の支持体端子スポット13との間の機械的に固定
された導電接続は、次のようにして形成される。即ち前
記の端子スポット16と13を、スクリーン印刷法により被
着された接着層13′を用いて、相互に接着することによ
り、形成される。
第３図に、第２図の支持体板サブストレート11の、２
つの互いに隣り合う支持体端子スポット13の切欠横断面
が示されている。支持体端子スポット13の外側領域にお
いて、支持体板サブストレート11の上に全面にわたりパ
ッシベーション層40が設けられている。回路パターンを
支持する、パッシベーション層40の設けられた支持体板
サブストレート11の上へ、支持体端子スポット13の領域
に、導電接着層13′がスクリーン印刷法で被着されてい
る。図示されている様に、接着層13′は支持体端子スポ
ット13を完全には被わない。
本発明による方法において用いられる半導体チップサ
ブストレートまたは半導体ウエハ−サブストレート10の
構成が、まず最初に第4a図と第4b図を用いて、半導体チ
ップサブストレートの実施例で示されている。このサブ
ストレートは、プレーナ技術で実施されたダイオードと
して構成されている。しかし本発明は、このようにして
構成された半導体チップサブストレートを有するハイブ
リッド半導体ストラクチャの製造法だけに限定されるも
のではない。本発明は公知のフリップチップ技術法を、
ハイブリッド半導体ストラクチャへ拡張可能に修正する
のに適しており、さらに次の目的に用いられる。即ち著
しく大きい面積の半導体チップサブストレートまたは半
導体ウエハーサブストレートを例えばトランジスタ、集
積回路、SCRを含むハイブリッド半導体ストラクチャへ
拡張することである。
ディスク状の単結晶シリコンから形成されるｎ形半導
体19（逆の層順序も可能である）において、その上面か
ら、Ｐ形陽極領域20とこの陽極領域を中心とするn+ドー
ピングされたリング状の陰極領域21が拡散されている。
この拡散過程の結果として、半導体19の前記の上面に二
酸化シリコン層23が形成されている。陽極領域20と陰極
領域21との接触接続の目的で二酸化シリコン層23の中へ
接触窓24,25がエッチングされている。接触窓25は接触
窓24をリング状に囲む。陽極領域20の上へ、接触窓24の
領域に金属化部26が被着されている。リング状に形成さ
れた接触窓25の領域における陰極領域21の上に金属化部
27が設けられている。金属化部26,27は、それらの縁に
おいてわずかに二酸化シリコン層23も越えて、延在す
る。金属化部26,27はアルミニウム、ニッケルまたは
金、またはこれらの金属と他の金属との合金から形成で
きる。特別に適した合金はアルミニウム・ニッケル・銀
から成る合金である。
二酸化シリコン層23と金属化部26,27の設けられた半
導体19の上へ、例えばフオトマスキング技術を用いて、
パッシベーション層28が設けられている。パッシベーシ
ョン層28は二酸化シリコン23の、金属化部26,27におお
われない部分を付加的に不動態化する目的で、さらにチ
ップ端子スポット16の面領域を区画する目的で用いられ
る。この場合、外側のチップ端子に対して用いてはなら
ない、金属化部26,27の表面領域がパッシベーション層2
8により被われる。パッシベーション層28で被われな
い、金属化部26,27のこの部分が、チップ端子スポット1
6を形成する。
第５図に接触接続のために前もって準備処理された、
トランジスタとして構成された半導体チップサブストレ
ート10が、平面図で示されている。チップ端子スポット
16がパッシベーション層28を用いて、このパッシベーシ
ョン層によりおおわれない、金属化部の部分領域が区画
され、これらの領域とトランジスタの相応の領域（エミ
ッタ、ベースおよびコレクタ）が接触接続される。
本発明によるハイブリッド半導体ストラクチャの製造
は次のように行なわれる； 回路パターンとパッシベーション層40の設けられた支
持体板サブストレート11の上へ、まず最初にスクリーン
印刷法を用いて、支持体端子スポット13の領域内に導電
接着層13′が被着される。次にこのように前もって準備
処理された支持体板サブストレート11の上へ、半導体チ
ップサブストレートまたは半導体ウエハーサブストレー
ト10が次のように載置される。即ち、チップ端子スポッ
ト16が支持体端子スポット13と接着層13′により接触す
るように載置される。両方のサブストレート10,11の相
互の押圧により、チップ端子スポット16が支持体端子ス
ポット13と、接着層13′を用いて接着される（第６
図）。
接着される層に対してぬれ性を有する接着層13′は、
表面を下にして（“フェースダウン”で）組み立てられ
た半導体チップサブストレート10の押圧力により、次の
ように拡大される。即ち端子スポット13,16の表面全体
が、この場合、電位の異なる端子スポットへの十分な間
隔を下回わらない程度に拡大される。そのため接着層1
3′の硬化後に十分に薄い厚さの層（γ＞280mのリング
状端子スポットの場合、例えばｄ＝45m）が、半導体に
典型的なRth＜1.3K/Wで実現できる。
載置圧力に対して、ぬれ性を有する導電接着剤の凝集
が反対に作用する。この作用は電極の少ない部品（例え
ばダイオード、トランジスタ）の場合は、次の時に付加
的なブラインド接点により増加されて安定化できる。即
ち端子スポット16,13が、半導体チップサブストレート
または半導体ウエハーサブストレート10のまたは支持体
板サブストレート11の表面にわたり一様に分布してはな
らず、そのため、両方のサブストレート10,11が、相互
に押圧の際に傾斜するおそれがある時は、前記の拡大と
安定化がなされる。ブラインド接点とは、接触接続のた
めに用いられる接触層13′のほかに、支持体板サブスト
レート11の表面の支持体端子スポット13の外側の領域
に、スクリーン印刷法により接着層13′と共通に製造さ
れて、さらに１つまたは複数の別の接着層130′が被着
される（第６図）ことである。このようにして形成され
たブラインド接点は、両方のサブストレートの相互の押
圧の際にスペーサのように作用する。そのため接点の全
体にわたり一様に分布される載置圧力が形成される。さ
らにこのブラインド接点により熱放出用の付加的な移行
個所が形成される。
わずかな電極の構成素子の場合、端子スポットと間隔
との最小の大きさにより予め定められる所要面積は、従
来の表面を上にして（“フェースアップ”で）組み立て
られた半導体の場合よりもわずかに大きくなるが、この
場合に必要とされるボンド接続体を考慮すれば著しく小
さくなる。多極の構成素子の場合は、外部端子を、相応
のIC設計により、マトリクス状に表面にわたり分布して
設けることができる。そのため所要スペースは周辺に配
置される“ボンドパッド”に比較して著しく少なくな
り、さらにサブストレート上に配置可能な、導体路の端
子密度だけにより定められる。
支持体板サブストレート11は酸化アルミニウムAl
2O3、ちっ素化アルミニウムAlN、ガラス、または各々の
適切な層ストラクチャ（例えばサブストレート上のテー
プ、多層体）から構成でき、これらにより十分に平らな
表面が形成できる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハルトマン， ユルゲン ドイツ連邦共和国 Ｄ−7410 ロイトリ ンゲン カイザーシュトラーセ 27

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】支持体板サブストレート（11）と、該支持
    体板サブストレート（11）の表面の少なくとも２つの支
    持体端子スポット（13）と、半導体チップサブストレー
    トまたは半導体ウエハーサブストレート（10）と、該半
    導体チップサブストレートまたは半導体ウエハーサブス
    トレート（10）の面の少なくとも２つのチップ端子スポ
    ット（16）とを有する 合成ハイブリッド半導体ストラクチャにおいて、 支持体板サブストレート（11）の表面の支持体端子スポ
    ット（13）の領域内に、各１つの熱伝導性かつ導電性の
    接着層（13′）が設けられており、 サブストレート（10,11）は端子スポット（13,16）で互
    いに対向しており、かつサブストレート（10,11）は導
    電性かつ機械的に固定して接続されるように導電性の接
    着層（13′）を介して互いに接続されており、 サブストレート（10,11）の機械的な固定の接続と熱伝
    導性とを改善するために、少なくとも１つの熱伝導性か
    つ導電性の接着層（130′）が、支持体端子スポット（1
    3）の領域の外側で支持体板サブストレート（11）の表
    面上に設けられている、 ことを特徴とする合成ハイブリッド半導体ストラクチ
    ャ。
JP3515727A 1990-10-12 1991-10-09 合成ハイブリッド半導体ストラクチャ Expired - Fee Related JP2956786B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE4032397.8 1990-10-12
DE4032397A DE4032397A1 (de) 1990-10-12 1990-10-12 Verfahren zur herstellung einer hybriden halbleiterstruktur und nach dem verfahren hergestellte halbleiterstruktur
PCT/DE1991/000789 WO1992007378A1 (de) 1990-10-12 1991-10-09 Verfahren zur herstellung einer hybriden halbleiterstruktur und nach dem verfahren hergestellte halbleiterstruktur

Publications (2)

Publication Number Publication Date
JPH06501816A JPH06501816A (ja) 1994-02-24
JP2956786B2 true JP2956786B2 (ja) 1999-10-04

Family

ID=6416146

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3515727A Expired - Fee Related JP2956786B2 (ja) 1990-10-12 1991-10-09 合成ハイブリッド半導体ストラクチャ

Country Status (4)

Country Link
EP (1) EP0552195B1 (ja)
JP (1) JP2956786B2 (ja)
DE (2) DE4032397A1 (ja)
WO (1) WO1992007378A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5611140A (en) * 1989-12-18 1997-03-18 Epoxy Technology, Inc. Method of forming electrically conductive polymer interconnects on electrical substrates
US5074947A (en) * 1989-12-18 1991-12-24 Epoxy Technology, Inc. Flip chip technology using electrically conductive polymers and dielectrics
WO1995005675A1 (en) * 1993-08-17 1995-02-23 Epoxy Technology, Inc. Method of forming electrically conductive polymer interconnects on electrical substrates
SE9402082L (sv) * 1994-06-14 1995-12-15 Ericsson Telefon Ab L M Optisk miniatyrkapsel
JP3197788B2 (ja) * 1995-05-18 2001-08-13 株式会社日立製作所 半導体装置の製造方法
DE19639934A1 (de) * 1996-09-27 1998-04-09 Siemens Ag Verfahren zur Flipchip-Kontaktierung eines Halbleiterchips mit geringer Anschlußzahl
WO1998029261A1 (fr) * 1996-12-26 1998-07-09 Hitachi, Ltd. Dispositif a semiconducteur et son procede de production
DE19712219A1 (de) * 1997-03-24 1998-10-01 Bosch Gmbh Robert Verfahren zur Herstellung von Lothöckern definierter Größe
US20020066523A1 (en) * 2000-12-05 2002-06-06 Sundstrom Lance L. Attaching devices using polymers
US6927471B2 (en) 2001-09-07 2005-08-09 Peter C. Salmon Electronic system modules and method of fabrication
US7297572B2 (en) 2001-09-07 2007-11-20 Hynix Semiconductor, Inc. Fabrication method for electronic system modules
JP3918708B2 (ja) 2002-10-08 2007-05-23 セイコーエプソン株式会社 回路基板及びその製造方法、転写チップ、転写元基板、電気光学装置、電子機器
DE102007041892A1 (de) 2007-09-04 2009-03-05 Robert Bosch Gmbh Elektrische Schaltanordnung mit einem MID-Schaltungsträger und einer damit verbundenen Verbindungsschnittstelle
DE102008041656A1 (de) 2008-08-28 2010-03-04 Robert Bosch Gmbh Verfahren zur Herstellung eines Bauelements und Bauelement

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5279773A (en) * 1975-12-26 1977-07-05 Seiko Epson Corp Bonding method of ic
FR2492164B1 (fr) * 1980-10-15 1987-01-23 Radiotechnique Compelec Procede de realisation simultanee de liaisons electriques multiples, notamment pour le raccordement electrique d'une micro-plaquette de semiconducteurs
EP0265077A3 (en) * 1986-09-25 1989-03-08 Sheldahl, Inc. An anisotropic adhesive for bonding electrical components
US5068714A (en) * 1989-04-05 1991-11-26 Robert Bosch Gmbh Method of electrically and mechanically connecting a semiconductor to a substrate using an electrically conductive tacky adhesive and the device so made

Also Published As

Publication number Publication date
DE4032397A1 (de) 1992-04-16
EP0552195A1 (de) 1993-07-28
JPH06501816A (ja) 1994-02-24
DE59108684D1 (de) 1997-05-28
WO1992007378A1 (de) 1992-04-30
EP0552195B1 (de) 1997-04-23

Similar Documents

Publication Publication Date Title
US8564049B2 (en) Flip chip contact (FCC) power package
JP3526788B2 (ja) 半導体装置の製造方法
US4620215A (en) Integrated circuit packaging systems with double surface heat dissipation
JP2002353398A (ja) 半導体装置
US20060145319A1 (en) Flip chip contact (FCC) power package
US20110076808A1 (en) Packaging configurations for vertical electronic devices using conductive traces disposed on laminated board layers
JP2009124176A (ja) 半導体デバイス用非モールドパッケージ
JPH0897217A (ja) 半導体装置及びその製造方法
JP3336982B2 (ja) 半導体装置およびその製造方法
JPH06501816A (ja) 合成ハイブリッド半導体ストラクチャ
US5866951A (en) Hybrid circuit with an electrically conductive adhesive
US20030162382A1 (en) Semiconductor device
JP2735912B2 (ja) インバータ装置
US9337132B2 (en) Methods and configuration for manufacturing flip chip contact (FCC) power package
JPH07176664A (ja) 半導体装置およびその製造方法
US6291893B1 (en) Power semiconductor device for “flip-chip” connections
JPH05315467A (ja) 混成集積回路装置
JP4084984B2 (ja) 半導体装置の製造方法
JP3639390B2 (ja) 半導体装置
JP2715974B2 (ja) 半導体装置及びその製造方法
JP3462591B2 (ja) 混成集積回路装置
JP3500016B2 (ja) 半導体装置及びその製造方法
JPS62281453A (ja) チツプキヤリアモジユ−ル
JPH0797616B2 (ja) 半導体装置の製造方法
JP2841822B2 (ja) 混成集積回路の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070723

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080723

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090723

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100723

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees