JP2965638B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2965638B2 JP2965638B2 JP21460990A JP21460990A JP2965638B2 JP 2965638 B2 JP2965638 B2 JP 2965638B2 JP 21460990 A JP21460990 A JP 21460990A JP 21460990 A JP21460990 A JP 21460990A JP 2965638 B2 JP2965638 B2 JP 2965638B2
- Authority
- JP
- Japan
- Prior art keywords
- dielectric film
- upper electrode
- semiconductor device
- mim capacitor
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、化合物半導体を用いた特にモノリシック
型マイクロ波集積回路からなる半導体装置に関する。
型マイクロ波集積回路からなる半導体装置に関する。
（従来の技術） GaAsFETを能動素子とするモノリシック型マイクロ波
集積回路（MMIC）は、ディスクリートのFET素子を用い
るハイブリッドICに比べ、小形化が可能なこと、量産に
よる低価格化が見込めることなどの理由により近年精力
的に開発が進められていると同時に、特性仕様の多様化
も求められている。しかしながら、要求される仕様が異
なっても、MMICの素子構成が同じ場合が多い。
集積回路（MMIC）は、ディスクリートのFET素子を用い
るハイブリッドICに比べ、小形化が可能なこと、量産に
よる低価格化が見込めることなどの理由により近年精力
的に開発が進められていると同時に、特性仕様の多様化
も求められている。しかしながら、要求される仕様が異
なっても、MMICの素子構成が同じ場合が多い。
例えば、広帯域増幅用MMICにおいては素子構成が同じ
でも、内部に組み込まれるFETの電流値、動作電圧、利
得、帯域、及び効率などの異なる仕様を要求される場合
が多い。そこで、この仕様を満足するためには、MMICを
構成するFET、容量、抵抗等の半導体素子個々の特性の
一部を変更する必要が出てくる。
でも、内部に組み込まれるFETの電流値、動作電圧、利
得、帯域、及び効率などの異なる仕様を要求される場合
が多い。そこで、この仕様を満足するためには、MMICを
構成するFET、容量、抵抗等の半導体素子個々の特性の
一部を変更する必要が出てくる。
これに関し、まず、FETの電流値や抵抗値は動作層や
抵抗層を形成する際のイオン注入条件を変更することに
よって、所望の特性を得ることができる。
抵抗層を形成する際のイオン注入条件を変更することに
よって、所望の特性を得ることができる。
しかし、容量値の変更に際しては、次に例示する問題
点がある。
点がある。
第４図に、容量を実現する方法として一般にMMICで用
いられているMIMキャパシタの構造の従来例を斜視図で
示す。第４図に示すMIMキャパシタは、GaAs基板101の上
面に形成された下部電極102と、この下部電極102上を被
覆し堆積された誘電体膜103と、この誘電体膜103上に形
成された上部電極104から構成されている。なお、上記
上部電極104は下部電極102とは非接触にGaAs基板101上
面に延在された引出し部114を備えた構造になってい
る。
いられているMIMキャパシタの構造の従来例を斜視図で
示す。第４図に示すMIMキャパシタは、GaAs基板101の上
面に形成された下部電極102と、この下部電極102上を被
覆し堆積された誘電体膜103と、この誘電体膜103上に形
成された上部電極104から構成されている。なお、上記
上部電極104は下部電極102とは非接触にGaAs基板101上
面に延在された引出し部114を備えた構造になってい
る。
（発明が解決しようとする課題） 上記構造によると、例えばMMICの一部のMIMキャパシ
タの容量値の変更は、該誘電体膜103の膜厚や材質の変
更を行うことにより可能であるが、そうすると、MMIC内
すべてのMIMキャパシタの容量値が変化してしまうとい
う欠点がある。更に、一般に、誘電体膜はFETの保護膜
や電極間の層間絶縁膜として同時に利用している場合が
多く、その場合、他のFETの容量値までもが設計値とず
れてしまうという欠点がある。
タの容量値の変更は、該誘電体膜103の膜厚や材質の変
更を行うことにより可能であるが、そうすると、MMIC内
すべてのMIMキャパシタの容量値が変化してしまうとい
う欠点がある。更に、一般に、誘電体膜はFETの保護膜
や電極間の層間絶縁膜として同時に利用している場合が
多く、その場合、他のFETの容量値までもが設計値とず
れてしまうという欠点がある。
以上により、誘電体膜の膜厚や材質の変更を行うこと
では、MMIC内の一部のMIMキャパシタのみの特性の変更
を行うことは困難であった。
では、MMIC内の一部のMIMキャパシタのみの特性の変更
を行うことは困難であった。
また、トリミングによる容量値の調整も行えなかった
ために、容量に関し所望の特性を実現するためには、仕
様毎にマスクを作りかえなければならないという欠点が
あった。
ために、容量に関し所望の特性を実現するためには、仕
様毎にマスクを作りかえなければならないという欠点が
あった。
本発明は上記の欠点を除去するものであり、MMICを構
成する個々のMIMキャパシタの容量値の補正が可能な構
造の半導体装置を提供することにある。
成する個々のMIMキャパシタの容量値の補正が可能な構
造の半導体装置を提供することにある。
（課題を解決するための手段） 本発明に係る半導体装置は、相互の間に誘電体膜を介
した上部電極および下部電極が半導体基板に取付けされ
てなるMIMキャパシタを備えた半導体装置において、MIM
キャパシタはその上部電極が半導体基板に取付けされた
引出し部と下部電極上の誘電体膜上に空気層を介した分
岐部とを備え、該分岐部は誘電体膜に接触可能に形成さ
れて該MIMキャパシタを所望の電気容量にすることを特
徴とする。
した上部電極および下部電極が半導体基板に取付けされ
てなるMIMキャパシタを備えた半導体装置において、MIM
キャパシタはその上部電極が半導体基板に取付けされた
引出し部と下部電極上の誘電体膜上に空気層を介した分
岐部とを備え、該分岐部は誘電体膜に接触可能に形成さ
れて該MIMキャパシタを所望の電気容量にすることを特
徴とする。
（作 用） 本発明に係る半導体装置は上記構造上の特徴、すなわ
ち、分岐された上部電極の内の適当な部分を、仕様に応
じて、直接誘電体膜に接触させることにより、所望の容
量を得ることができる半導体装置を提供する。
ち、分岐された上部電極の内の適当な部分を、仕様に応
じて、直接誘電体膜に接触させることにより、所望の容
量を得ることができる半導体装置を提供する。
（実施例） 以下、本発明の実施例について第１図ないし第３図を
参照して説明する。
参照して説明する。
第１図に本発明の一実施例のMIMIキャパシタを斜視図
で示す。
で示す。
第２図に示すMIMキャパシタは、GaAs基板11の上面に
形成された下部電極12と、この下部電極12上を被覆し堆
積された誘電体膜13と、前記GaAs基板11に上部電極14が
その引出し部14pで取付けされ、前記誘電体膜13上にこ
れと空気層15（第３図（ｆ））を介して延在し複数に分
岐した上部電極分岐部14a、14b、14c、14dを備え、かつ
この電極分岐部の少くとも一部は、仕様に応じて第１図
に示すように曲げなどの変形を施して誘電体膜13に接触
させ所望の容量を得るように構成されている。なお、第
１図には一部の上部電極分岐部14aが曲げ加工されて形
成された上部電極分岐部14aaが示されている。
形成された下部電極12と、この下部電極12上を被覆し堆
積された誘電体膜13と、前記GaAs基板11に上部電極14が
その引出し部14pで取付けされ、前記誘電体膜13上にこ
れと空気層15（第３図（ｆ））を介して延在し複数に分
岐した上部電極分岐部14a、14b、14c、14dを備え、かつ
この電極分岐部の少くとも一部は、仕様に応じて第１図
に示すように曲げなどの変形を施して誘電体膜13に接触
させ所望の容量を得るように構成されている。なお、第
１図には一部の上部電極分岐部14aが曲げ加工されて形
成された上部電極分岐部14aaが示されている。
次に第３図（ａ）〜（ｆ）は、この構造を実現する方
法を説明するための工程毎の断面図であり、製造工程は
FETのソース電極形成等の時に使用されるエアブリッジ
形成工程を利用したものである。
法を説明するための工程毎の断面図であり、製造工程は
FETのソース電極形成等の時に使用されるエアブリッジ
形成工程を利用したものである。
まず第３図（ａ）に示すように、GaAs基板11の上面
に、例えばTi/Al/Tiを夫々500Å/5000Å/1000Å厚に蒸
着し、リフトオフを施すことにより下部電極12を形成す
る。次に第３図（ｂ）に示すように、誘電体膜13とし
て、プラズマCVD法により、Si3N4膜を2000Å堆積させ、
選択エッチングを施し必要部分以外を除去する。そして
第３図（ｃ）に示すように、エアブリッジ用アンダーレ
ジスト層16を形成し、続いて、配線用電極としてAu層17
を800Å厚に蒸着させる（第３図（ｄ））。
に、例えばTi/Al/Tiを夫々500Å/5000Å/1000Å厚に蒸
着し、リフトオフを施すことにより下部電極12を形成す
る。次に第３図（ｂ）に示すように、誘電体膜13とし
て、プラズマCVD法により、Si3N4膜を2000Å堆積させ、
選択エッチングを施し必要部分以外を除去する。そして
第３図（ｃ）に示すように、エアブリッジ用アンダーレ
ジスト層16を形成し、続いて、配線用電極としてAu層17
を800Å厚に蒸着させる（第３図（ｄ））。
次に上部電極14として、該上部電極を複数個の互いに
導通された部分14a〜14d（上部電極分岐部）に分岐する
ように、フォトレジスト18を用いて該上部電極部のパタ
ーンを形成し、この後、該上部電極の厚さが４μｍにな
るようAuめっきを施す（第３図（ｅ））。そして、該フ
ォトレジスト層18を除去し、ウエハ全面のAu層に対し
て、800Åエッチバックを施し、該アンダーレジスト18
を除去する（第３図（ｆ））ことにより14a〜14dの分離
がはかられ、第２図に示す構造を完成する。
導通された部分14a〜14d（上部電極分岐部）に分岐する
ように、フォトレジスト18を用いて該上部電極部のパタ
ーンを形成し、この後、該上部電極の厚さが４μｍにな
るようAuめっきを施す（第３図（ｅ））。そして、該フ
ォトレジスト層18を除去し、ウエハ全面のAu層に対し
て、800Åエッチバックを施し、該アンダーレジスト18
を除去する（第３図（ｆ））ことにより14a〜14dの分離
がはかられ、第２図に示す構造を完成する。
上記構造とすることにより、該上部電極の分岐された
部分14a〜14dの内の適当な数個を選択し、例えば、ワイ
ヤボンダの圧着端子を用いて直接誘電体膜に接触させる
ことにより、所望の容量の変更が可能である半導体装置
を提供することができる（第１図参照）。
部分14a〜14dの内の適当な数個を選択し、例えば、ワイ
ヤボンダの圧着端子を用いて直接誘電体膜に接触させる
ことにより、所望の容量の変更が可能である半導体装置
を提供することができる（第１図参照）。
また、上記の例における、上部電極の分岐形状は一例
であり、これに限定されない。
であり、これに限定されない。
以上述べたように本発明によれば、誘電体膜における
誘電率や膜厚を変更すること無く、MIMキャパシタの容
量値を個々に変更できる。これにより、他の構成要素に
影響を及ぼすことなく同一マスクにより、基本構造を同
じにして、少量品種でも多種の仕様要求にきめ細かに対
応できるMMICの製造が可能になった。
誘電率や膜厚を変更すること無く、MIMキャパシタの容
量値を個々に変更できる。これにより、他の構成要素に
影響を及ぼすことなく同一マスクにより、基本構造を同
じにして、少量品種でも多種の仕様要求にきめ細かに対
応できるMMICの製造が可能になった。
第１図は本発明の一実施例のMIMキャパシタを示す斜視
図、第２図は本発明の一実施例を説明するためのMIMキ
ャパシタの斜視図、第３図（ａ）〜（ｆ）は本発明のMI
Mキャパシタの製造を説明するための工程毎の断面図、
第４図は従来例のMIMキャパシタの斜視図である。 12……下部電極、13……誘電体膜、14……上部電極、 14aa,14b〜ｄ……上部電極分岐部、 15……（上部電極分岐部−誘電体膜間の）空気層。
図、第２図は本発明の一実施例を説明するためのMIMキ
ャパシタの斜視図、第３図（ａ）〜（ｆ）は本発明のMI
Mキャパシタの製造を説明するための工程毎の断面図、
第４図は従来例のMIMキャパシタの斜視図である。 12……下部電極、13……誘電体膜、14……上部電極、 14aa,14b〜ｄ……上部電極分岐部、 15……（上部電極分岐部−誘電体膜間の）空気層。
Claims (1)
- 【請求項１】相互の間に誘電体膜を介した上部電極およ
び下部電極が半導体基板に取付けされてなるMIMキャパ
シタを備えた半導体装置において、MIMキャパシタはそ
の上部電極が半導体基板に取付けされた引出し部と下部
電極上の誘電体膜上に空気層を介した分岐部とを備え、
該分岐部は誘電体膜に接触可能に形成されて該MIMキャ
パシタを所望の電気容量にすることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21460990A JP2965638B2 (ja) | 1990-08-14 | 1990-08-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21460990A JP2965638B2 (ja) | 1990-08-14 | 1990-08-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496359A JPH0496359A (ja) | 1992-03-27 |
| JP2965638B2 true JP2965638B2 (ja) | 1999-10-18 |
Family
ID=16658554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21460990A Expired - Lifetime JP2965638B2 (ja) | 1990-08-14 | 1990-08-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2965638B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6880134B2 (en) | 2003-04-09 | 2005-04-12 | Freescale Semiconductor, Inc. | Method for improving capacitor noise and mismatch constraints in a semiconductor device |
-
1990
- 1990-08-14 JP JP21460990A patent/JP2965638B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0496359A (ja) | 1992-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5370766A (en) | Methods for fabrication of thin film inductors, inductor networks and integration with other passive and active devices | |
| US4638400A (en) | Refractory metal capacitor structures, particularly for analog integrated circuit devices | |
| US6023086A (en) | Semiconductor transistor with stabilizing gate electrode | |
| US6746912B2 (en) | MIM capacitor and manufacturing method therefor | |
| US5869381A (en) | RF power transistor having improved stability and gain | |
| US5320570A (en) | Method for realizing high frequency/speed field emission devices and apparatus | |
| JPH0640591B2 (ja) | モノリシツク半導体構造とその製法 | |
| JP2965638B2 (ja) | 半導体装置 | |
| US4194174A (en) | Method for fabricating ballasted finger electrode | |
| JPS6271256A (ja) | 化合物半導体集積回路 | |
| JPH01158801A (ja) | マイクロストリップライン | |
| US3409807A (en) | Semiconductor arrangement with capacitative shielding means between conductive strips and semiconductor body | |
| US5210599A (en) | Semiconductor device having a built-in capacitor and manufacturing method thereof | |
| JPH08195479A (ja) | 半導体装置及びその製造方法 | |
| US7005360B2 (en) | Method for fabricating a microelectronic circuit including applying metal over and thickening the integrated coil to increase conductivity | |
| JPH0812929B2 (ja) | マイクロ波集積回路の製造方法 | |
| JP4553722B2 (ja) | 抵抗分割回路及びその製造方法 | |
| US6627936B2 (en) | Semiconductor device and method of producing the same | |
| JPS6211257A (ja) | マイクロ波集積回路 | |
| JPH10199886A (ja) | 半導体装置及びその製造方法 | |
| JPH07202123A (ja) | 半導体結合コンデンサ | |
| JPH04168762A (ja) | コンデンサおよびそれを含む集積回路 | |
| JPH05259383A (ja) | 半導体容量素子 | |
| JPS62177957A (ja) | 半導体集積回路装置 | |
| JP3934752B2 (ja) | 半導体装置 |