JP2978794B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に全体の動作を停止し低消費電力状態にするスタ
ンバイ機能の有し、ＲＯＭ，ＲＡＭ，セレクタ等に対す
るデコーダを内蔵したマイクロコンピュータ等の大規模
な半導体集積回路に関する。
し、特に全体の動作を停止し低消費電力状態にするスタ
ンバイ機能の有し、ＲＯＭ，ＲＡＭ，セレクタ等に対す
るデコーダを内蔵したマイクロコンピュータ等の大規模
な半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路の製造技術におけ
る微細化技術の進展に伴い、ゲート酸化膜厚が極度に薄
くなり、製造中に作り込まれるゲート酸化膜の破壊によ
るリーク電流不良が問題となっている。この問題は、マ
イクロコンピュータ（以下、マイコンと呼ぶ）などの半
導体集積回路で、消費電力の削減の為、外部端子からの
信号入力やプログラムによる全体の動作を停止した状態
（以下、スタンバイモードと呼ぶ）で特に顕著であり、
回路規模が大きくなる程不良発生の可能性が高まる。
る微細化技術の進展に伴い、ゲート酸化膜厚が極度に薄
くなり、製造中に作り込まれるゲート酸化膜の破壊によ
るリーク電流不良が問題となっている。この問題は、マ
イクロコンピュータ（以下、マイコンと呼ぶ）などの半
導体集積回路で、消費電力の削減の為、外部端子からの
信号入力やプログラムによる全体の動作を停止した状態
（以下、スタンバイモードと呼ぶ）で特に顕著であり、
回路規模が大きくなる程不良発生の可能性が高まる。
【０００３】まず、スタンバイモードを有したマイコン
の一般的な構成について、図６に示されたブロック図を
参照して説明する。
の一般的な構成について、図６に示されたブロック図を
参照して説明する。
【０００４】通常動作時、このマイコンは、発振器１２
で生成されるシステムクロックＳＣＫを、ＣＰＵ部１
１、及びシリアルインターフェイス，ＲＯＭ，ＲＡＭ，
タイマなどを含む各周辺ユニット１３ａ〜１３ｄへ供給
し、これにより全体が動作している。スタンバイモード
への遷移の要求が発生すると、ＣＰＵ部１１内部でスタ
ンバイモードに設定する為の制御信号のスタンバイ信号
ＳＴＢＹが生成され、発振器１２へ入力される。これに
より発振器１２は発振を停止し、ＣＰＵ部１１及び各周
辺ユニット１３ａ〜１３ｄへのシステムクロックＳＣＫ
の供給が断たれ、マイコン全体の動作が停止する。
で生成されるシステムクロックＳＣＫを、ＣＰＵ部１
１、及びシリアルインターフェイス，ＲＯＭ，ＲＡＭ，
タイマなどを含む各周辺ユニット１３ａ〜１３ｄへ供給
し、これにより全体が動作している。スタンバイモード
への遷移の要求が発生すると、ＣＰＵ部１１内部でスタ
ンバイモードに設定する為の制御信号のスタンバイ信号
ＳＴＢＹが生成され、発振器１２へ入力される。これに
より発振器１２は発振を停止し、ＣＰＵ部１１及び各周
辺ユニット１３ａ〜１３ｄへのシステムクロックＳＣＫ
の供給が断たれ、マイコン全体の動作が停止する。
【０００５】次に、スタンバイモード時に特に問題とな
る、リーク電流が発生する原因について説明する。図７
はマイコンなどのＣＭＯＳ型の半導体集積回路に含まれ
る、インバータ回路部分の断面図である。ゲートＧｎと
ソースＳｎ，ドレインＤｎとでＮチャンネル型のトラン
ジスタ（以下、Ｎチャンネルトランジスタと呼ぶ）が構
成され、ゲートＧｐとソースＳｐ，ドレインＤｐとでＰ
チャンネル型のトランジスタ（以下、Ｐチャンネルトラ
ンジスタと呼ぶ）が構成されている。
る、リーク電流が発生する原因について説明する。図７
はマイコンなどのＣＭＯＳ型の半導体集積回路に含まれ
る、インバータ回路部分の断面図である。ゲートＧｎと
ソースＳｎ，ドレインＤｎとでＮチャンネル型のトラン
ジスタ（以下、Ｎチャンネルトランジスタと呼ぶ）が構
成され、ゲートＧｐとソースＳｐ，ドレインＤｐとでＰ
チャンネル型のトランジスタ（以下、Ｐチャンネルトラ
ンジスタと呼ぶ）が構成されている。
【０００６】製造過程において、Ｎチャンネルトランジ
スタ及びＰチャンネルトランジスタのゲート酸化膜ＧＯ
ｎ，ＧＯｐが破壊された場合、電気的絶縁性が低下し、
ＮチャンネルトランジスタのゲートＧｎと、ソースＳ
ｎ，ドレインＤｎ，Ｐウェル１０２，Ｐ型基板１０１と
の間、及びＰチャンネルトランジスタのゲートＧｐと、
ソースＳｐ，ドレインＤｐ，Ｎウェル１０３，Ｐ型基板
１０１との間にリーク電流が流れる。この様なスタンバ
イモード時のリーク電流不良が有る製品の市場への流出
を防止する為に、通常はＲＡＭセル，レジスタなどのあ
らゆる記憶素子に“０”，“１”のデータを書き込ん
で、それぞれ２回スタンバイモード時の電流の測定を実
施し、市場への出荷を行っている。
スタ及びＰチャンネルトランジスタのゲート酸化膜ＧＯ
ｎ，ＧＯｐが破壊された場合、電気的絶縁性が低下し、
ＮチャンネルトランジスタのゲートＧｎと、ソースＳ
ｎ，ドレインＤｎ，Ｐウェル１０２，Ｐ型基板１０１と
の間、及びＰチャンネルトランジスタのゲートＧｐと、
ソースＳｐ，ドレインＤｐ，Ｎウェル１０３，Ｐ型基板
１０１との間にリーク電流が流れる。この様なスタンバ
イモード時のリーク電流不良が有る製品の市場への流出
を防止する為に、通常はＲＡＭセル，レジスタなどのあ
らゆる記憶素子に“０”，“１”のデータを書き込ん
で、それぞれ２回スタンバイモード時の電流の測定を実
施し、市場への出荷を行っている。
【０００７】一方、スタンバイモード時に、ＲＯＭ，Ｒ
ＡＭ，セレクタ等の回路に対するデコーダは、どの出力
がアクティブレベルとなるか一定せず、リーク電流不良
が有る製品の市場への流出を防止する為には、その出力
を１本づつアクティブレベルにして電流の測定をする必
要が有る。その為に、デコーダの規模が大きくなる程リ
ーク電流の測定に要する時間が増大する。この事を、６
４ｋバイトのマスクＲＯＭを例（従来の半導体集積回路
の第１の例）にとり、その構成を示す図８を参照して説
明する。
ＡＭ，セレクタ等の回路に対するデコーダは、どの出力
がアクティブレベルとなるか一定せず、リーク電流不良
が有る製品の市場への流出を防止する為には、その出力
を１本づつアクティブレベルにして電流の測定をする必
要が有る。その為に、デコーダの規模が大きくなる程リ
ーク電流の測定に要する時間が増大する。この事を、６
４ｋバイトのマスクＲＯＭを例（従来の半導体集積回路
の第１の例）にとり、その構成を示す図８を参照して説
明する。
【０００８】まず、行デコーダ２ｘは、アドレスデータ
Ａ６〜Ａ１５をデコードし、メモリセルアレイ１ｘのワ
ード線ＷＬ１〜ＷＬｍへ出力する。つまり、１６ビット
のアドレスデータＡ０〜Ａ１５のうちの上位１０ビット
によって、６４ｋバイトのメモリセルアレイ１ｘの１０
２４本のワード線ＷＬ１〜ＷＬｍ（ｍ＝１０２４）のう
ちから１本を選択しアクティブレベル（選択レベル）と
する。
Ａ６〜Ａ１５をデコードし、メモリセルアレイ１ｘのワ
ード線ＷＬ１〜ＷＬｍへ出力する。つまり、１６ビット
のアドレスデータＡ０〜Ａ１５のうちの上位１０ビット
によって、６４ｋバイトのメモリセルアレイ１ｘの１０
２４本のワード線ＷＬ１〜ＷＬｍ（ｍ＝１０２４）のう
ちから１本を選択しアクティブレベル（選択レベル）と
する。
【０００９】次に、列デコーダ１４は、１６ビットのア
ドレスデータＡ０〜Ａ１５のうちのＡ２〜Ａ５をデコー
ドし、１６の列選択信号ＹＳ１〜ＹＳｋ（ｋ＝１６）を
列セレクタ１５へ出力する。列セレクタ１５にはメモリ
セルアレイ１ｘからの５１２本のビット線ＢＬ１１〜Ｂ
Ｌ１ｋ，〜ＢＬｎ１〜ＢＬｎｋ（ｎ＝３２）が入力して
おり、列デコーダ１４からの列選択信号ＹＳ１〜ＹＳｋ
のうちの入力のいずれが“１”になっているかにより、
５１２本のビット線を１６本づつの３２グループに分け
たそれぞれのグループから各々１本が選択され、センス
増幅回路１６へ出力される。例えば、列選択信号ＹＳ１
が“１”の場合、ビット線の各グループの１６本のうち
の１本づつのビット線ＢＬ１１〜ＢＬｎ１が選択され
て、センス増幅回路１６に出力される。つまり、１６ビ
ットのアドレスデータＡ０〜Ａ１５のうちの最下位の２
ビットＡ０，Ａ１を除く下位側４ビット（最下位の２ビ
ットＡ０，Ａ１は、１バイト単位のデータ読出し場合の
み必要で、この例では３２ビット単位のデータ読出しで
あるので使用していない）によって、メモリセルアレイ
１ｘの５１２本のビット線ＢＬ１１〜ＢＬ１ｋ，〜，Ｂ
Ｌｎ１〜ＢＬｎｋのうちから３２本が選択される。
ドレスデータＡ０〜Ａ１５のうちのＡ２〜Ａ５をデコー
ドし、１６の列選択信号ＹＳ１〜ＹＳｋ（ｋ＝１６）を
列セレクタ１５へ出力する。列セレクタ１５にはメモリ
セルアレイ１ｘからの５１２本のビット線ＢＬ１１〜Ｂ
Ｌ１ｋ，〜ＢＬｎ１〜ＢＬｎｋ（ｎ＝３２）が入力して
おり、列デコーダ１４からの列選択信号ＹＳ１〜ＹＳｋ
のうちの入力のいずれが“１”になっているかにより、
５１２本のビット線を１６本づつの３２グループに分け
たそれぞれのグループから各々１本が選択され、センス
増幅回路１６へ出力される。例えば、列選択信号ＹＳ１
が“１”の場合、ビット線の各グループの１６本のうち
の１本づつのビット線ＢＬ１１〜ＢＬｎ１が選択され
て、センス増幅回路１６に出力される。つまり、１６ビ
ットのアドレスデータＡ０〜Ａ１５のうちの最下位の２
ビットＡ０，Ａ１を除く下位側４ビット（最下位の２ビ
ットＡ０，Ａ１は、１バイト単位のデータ読出し場合の
み必要で、この例では３２ビット単位のデータ読出しで
あるので使用していない）によって、メモリセルアレイ
１ｘの５１２本のビット線ＢＬ１１〜ＢＬ１ｋ，〜，Ｂ
Ｌｎ１〜ＢＬｎｋのうちから３２本が選択される。
【００１０】センス増幅回路１６は、この様にして１４
ビットのアドレスデータＡ２〜Ａ１５により指定された
メモリセルアレイ１ｘ上のアドレスのデータを検知，増
幅し論理値“０”又は“１”に変換して３２ビットの出
力データＤＯ１〜ＤＯｎとして出力する。
ビットのアドレスデータＡ２〜Ａ１５により指定された
メモリセルアレイ１ｘ上のアドレスのデータを検知，増
幅し論理値“０”又は“１”に変換して３２ビットの出
力データＤＯ１〜ＤＯｎとして出力する。
【００１１】この様な構成のマスクＲＯＭでは、スタン
バイモードに入るタイミングによりアドレスデータＡ２
〜Ａ１５の内容が変わると、行デコーダ２ｘにより選択
される１０２４本のワード線ＷＬ１〜ＷＬｍのうちの１
本、列デコーダ１４の１６の列選択信号ＹＳ１〜ＹＳｋ
により選択される５１２本のビット線ＢＬ１１〜ＢＬ１
ｋ，〜，ＢＬｎ１〜ＢＬｎｋのうちの３２本の内容が変
化する。よって、スタンバイモード時のメモリセルアレ
イ１ｘにおけるリーク電流不良を完全に検出する為に
は、アドレスデータＡ２〜Ａ１５があらゆる状態でスタ
ンバイモードに入った場合を想定しなければならない。
つまり、スタンバイモード時に１０２４本のワード線Ｗ
Ｌ１〜ＷＬｎと列選択信号ＹＳ１〜ＹＳｋの何れをもア
クティブレベルにしてリーク電流の測定をする必要があ
る。ワード線ＷＬ１〜ＷＬｍは１度に１本しかアクティ
ブレベルに出来ないので、その為には、ワード線ＷＬ１
〜ＷＬｍが１本づつ選択される毎に、列選択信号ＹＳ１
〜ＹＳｋも１６のうちの所定の１つが選択される様なア
ドレスデータＡ２〜Ａ１５を、１０２４回設定しなけれ
ばならない。よって、１回の電流測定に１ミリ秒の時間
を要する場合、１秒以上の時間がかかる事になる。この
様に、ＲＯＭ，ＲＡＭ，セレクタ等の回路に対するデコ
ーダの規模及び数が大きくなる程、スタンバイモード時
のリーク電流の測定に要する時間が増大する。
バイモードに入るタイミングによりアドレスデータＡ２
〜Ａ１５の内容が変わると、行デコーダ２ｘにより選択
される１０２４本のワード線ＷＬ１〜ＷＬｍのうちの１
本、列デコーダ１４の１６の列選択信号ＹＳ１〜ＹＳｋ
により選択される５１２本のビット線ＢＬ１１〜ＢＬ１
ｋ，〜，ＢＬｎ１〜ＢＬｎｋのうちの３２本の内容が変
化する。よって、スタンバイモード時のメモリセルアレ
イ１ｘにおけるリーク電流不良を完全に検出する為に
は、アドレスデータＡ２〜Ａ１５があらゆる状態でスタ
ンバイモードに入った場合を想定しなければならない。
つまり、スタンバイモード時に１０２４本のワード線Ｗ
Ｌ１〜ＷＬｎと列選択信号ＹＳ１〜ＹＳｋの何れをもア
クティブレベルにしてリーク電流の測定をする必要があ
る。ワード線ＷＬ１〜ＷＬｍは１度に１本しかアクティ
ブレベルに出来ないので、その為には、ワード線ＷＬ１
〜ＷＬｍが１本づつ選択される毎に、列選択信号ＹＳ１
〜ＹＳｋも１６のうちの所定の１つが選択される様なア
ドレスデータＡ２〜Ａ１５を、１０２４回設定しなけれ
ばならない。よって、１回の電流測定に１ミリ秒の時間
を要する場合、１秒以上の時間がかかる事になる。この
様に、ＲＯＭ，ＲＡＭ，セレクタ等の回路に対するデコ
ーダの規模及び数が大きくなる程、スタンバイモード時
のリーク電流の測定に要する時間が増大する。
【００１２】これに対し、特開平６−３５７４３号公報
には、制御信号により全ワード線をアクティブレベル、
全ビット線をインアクティブレベルにしてリーク電流を
検出するようにした例が記載されている。図９はこの特
開平６−３５７４３号公報を参照して作成したダイナミ
ックＲＯＭ（従来の半導体集積回路の第２の例）の回路
図である。
には、制御信号により全ワード線をアクティブレベル、
全ビット線をインアクティブレベルにしてリーク電流を
検出するようにした例が記載されている。図９はこの特
開平６−３５７４３号公報を参照して作成したダイナミ
ックＲＯＭ（従来の半導体集積回路の第２の例）の回路
図である。
【００１３】このダイナミックＲＯＭは、通常動作時に
は、制御信号ＣＮＴは低レベルにあり、ワード線プリチ
ャージ／ディスチャージ信号ＷＰ・Ｄ及びビット線プリ
チャージ／ディスチャージ信号ＢＰ・Ｄによって全ワー
ド線ＷＬ１〜ＷＬＭ及び全ビット線ＢＬ１〜ＢＬＮを所
定のタイミングでプリチャージ又はディスチャージし、
アドレスデータＡ０〜Ａｊで指定されるメモリセルアレ
イ１ｙのアドレスにアクセスする。
は、制御信号ＣＮＴは低レベルにあり、ワード線プリチ
ャージ／ディスチャージ信号ＷＰ・Ｄ及びビット線プリ
チャージ／ディスチャージ信号ＢＰ・Ｄによって全ワー
ド線ＷＬ１〜ＷＬＭ及び全ビット線ＢＬ１〜ＢＬＮを所
定のタイミングでプリチャージ又はディスチャージし、
アドレスデータＡ０〜Ａｊで指定されるメモリセルアレ
イ１ｙのアドレスにアクセスする。
【００１４】また、リーク電流の測定時には、制御信号
ＣＮＴを高レベルにし、制御回路１０及び行デコーダ２
ｙに含まれるプリチャージ用のトランジスタＱ２１によ
り全ワード線ＷＬ１〜ＷＬＭをプリチャージレベルの高
レベルとし、制御回路１０及びディスチャージ用のトラ
ンジスタＱ１２により全ビット線ＢＬ１〜ＢＬＮをディ
スチャージレベルの低レベルとする。こうすることによ
り、第１の例のようにワード線を１本づつ順次高レベル
にする必要がなく、少ない回数でリーク電流の検出が可
能となる。なお、ワード線及びビット線のうちの一方を
高レベル、他方を低レベルとしているのは、ゲート酸化
膜のリーク電流をより確実に検出するようにするためで
ある。
ＣＮＴを高レベルにし、制御回路１０及び行デコーダ２
ｙに含まれるプリチャージ用のトランジスタＱ２１によ
り全ワード線ＷＬ１〜ＷＬＭをプリチャージレベルの高
レベルとし、制御回路１０及びディスチャージ用のトラ
ンジスタＱ１２により全ビット線ＢＬ１〜ＢＬＮをディ
スチャージレベルの低レベルとする。こうすることによ
り、第１の例のようにワード線を１本づつ順次高レベル
にする必要がなく、少ない回数でリーク電流の検出が可
能となる。なお、ワード線及びビット線のうちの一方を
高レベル、他方を低レベルとしているのは、ゲート酸化
膜のリーク電流をより確実に検出するようにするためで
ある。
【００１５】このような、全ワード線を高レベルにして
リーク電流を測定する技術を、スタティック型のＲＯＭ
に適用した代表的な例（従来の半導体集積回路の第３の
例）を図１０に示す（ただし、ワード線を４本とした基
本原理を説明するための例）。
リーク電流を測定する技術を、スタティック型のＲＯＭ
に適用した代表的な例（従来の半導体集積回路の第３の
例）を図１０に示す（ただし、ワード線を４本とした基
本原理を説明するための例）。
【００１６】この半導体集積回路は、インバータＩＶ２
１，ＩＶ２２及びＡＮＤゲートＧ２１〜Ｇ２４を備えア
ドレスデータＡ１，Ａ２に従ってワード線ＷＬ１〜ＷＬ
４のうちの１本を選択レベル（アクティブレベル）の高
レベルとするための信号を出力する行デコーダ２と、選
択レベルのワード線と接続するメモリセルの記憶データ
をビット線ＢＬ１〜ＢＬｍに出力するメモリセルアレイ
１と、ＯＲゲートＧ９１〜Ｇ９４を備え制御信号ＣＮＴ
が低レベルのときは行デコーダ２の出力信号を対応する
ワード線に伝達し高レベルのときはワード線ＷＬ１〜Ｗ
Ｌ４全てを高レベルとするデコード出力制御回路９とを
有する構成となっている。
１，ＩＶ２２及びＡＮＤゲートＧ２１〜Ｇ２４を備えア
ドレスデータＡ１，Ａ２に従ってワード線ＷＬ１〜ＷＬ
４のうちの１本を選択レベル（アクティブレベル）の高
レベルとするための信号を出力する行デコーダ２と、選
択レベルのワード線と接続するメモリセルの記憶データ
をビット線ＢＬ１〜ＢＬｍに出力するメモリセルアレイ
１と、ＯＲゲートＧ９１〜Ｇ９４を備え制御信号ＣＮＴ
が低レベルのときは行デコーダ２の出力信号を対応する
ワード線に伝達し高レベルのときはワード線ＷＬ１〜Ｗ
Ｌ４全てを高レベルとするデコード出力制御回路９とを
有する構成となっている。
【００１７】この半導体集積回路でも、制御信号ＣＮＴ
を高レベルとすることにより、ワード線ＷＬ１〜ＷＬ４
を１本づつ高レベルにする必要がなく、少ない回数でリ
ーク電流の検出ができる。
を高レベルとすることにより、ワード線ＷＬ１〜ＷＬ４
を１本づつ高レベルにする必要がなく、少ない回数でリ
ーク電流の検出ができる。
【００１８】図１１はデコーダを有する他の半導体集積
回路の一例（第４の例）を示す回路図である。
回路の一例（第４の例）を示す回路図である。
【００１９】この半導体集積回路は、システムクロック
ＳＣＫを互いに異なる周期の３つのクロック信号ＤＣＫ
１〜ＤＣＫ３に分周する分周器４と、インバータＩＶ５
１，ＩＶ５２及びＮＯＲゲートＧ５１〜Ｇ５３を備えク
ロック選択制御信号ＳＣ１，ＳＣ２をデコードしてクロ
ック選択信号ＳＬ１〜ＳＬ３を出力するデコーダ５と、
ＡＮＤゲートＧ６１〜Ｇ６３及びＮＯＲゲートＧ６４を
備えクロック選択信号ＳＬ１〜ＳＬ３に従って分周され
たクロック信号ＤＣＫ１〜ＤＣＫ３のうちの１つを選択
して内部クロックＩＣＫとして内部処理部７に供給する
セレクタ６とを有する構成となっている。
ＳＣＫを互いに異なる周期の３つのクロック信号ＤＣＫ
１〜ＤＣＫ３に分周する分周器４と、インバータＩＶ５
１，ＩＶ５２及びＮＯＲゲートＧ５１〜Ｇ５３を備えク
ロック選択制御信号ＳＣ１，ＳＣ２をデコードしてクロ
ック選択信号ＳＬ１〜ＳＬ３を出力するデコーダ５と、
ＡＮＤゲートＧ６１〜Ｇ６３及びＮＯＲゲートＧ６４を
備えクロック選択信号ＳＬ１〜ＳＬ３に従って分周され
たクロック信号ＤＣＫ１〜ＤＣＫ３のうちの１つを選択
して内部クロックＩＣＫとして内部処理部７に供給する
セレクタ６とを有する構成となっている。
【００２０】この半導体集積回路では、クロック選択制
御信号ＳＣ１，ＳＣ２が（０，０）のときは内部クロッ
クＩＣＫは供給されず、（０，１）のときはクロック信
号ＤＣＫ１が、（１，０）のときはクロック信号ＤＣＫ
２が、（１，１）のときはクロック信号ＤＣＫ３がそれ
ぞれ選択され、内部クロックＩＣＫとして供給される。
御信号ＳＣ１，ＳＣ２が（０，０）のときは内部クロッ
クＩＣＫは供給されず、（０，１）のときはクロック信
号ＤＣＫ１が、（１，０）のときはクロック信号ＤＣＫ
２が、（１，１）のときはクロック信号ＤＣＫ３がそれ
ぞれ選択され、内部クロックＩＣＫとして供給される。
【００２１】この半導体集積回路においても、スタンバ
イモードに入るタイミングによりクロック選択制御信号
ＳＣ１，ＳＣ２の内容が変るので、スタンバイモード時
のリーク電流の検出には、クロック選択制御信号ＳＣ
１，ＳＣ２のあらゆる状態での電流測定を行っている。
イモードに入るタイミングによりクロック選択制御信号
ＳＣ１，ＳＣ２の内容が変るので、スタンバイモード時
のリーク電流の検出には、クロック選択制御信号ＳＣ
１，ＳＣ２のあらゆる状態での電流測定を行っている。
【００２２】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、第１の例及び第４の例では、スタンバイモ
ードに入るタイミングにより行デコーダ２ｘ，デコーダ
５等に入力される信号（Ａ６〜Ａ１５、ＳＣ１，ＳＣ
２）の内容が変化するため、スタンバイモード時のリー
ク電流の検出には、これら行デコーダ２ｘ，デコーダ５
に入力される信号のあらゆる状態での電流測定が必要と
なり、リーク電流の検出に多くの時間がかかるという問
題点があり、行デコーダ２ｙ，２の出力信号を制御信号
ＣＮＴで全てのワード線をアクティブレベルにする第
３，第４の例では、行デコーダの出力信号全て、ワード
線全てと対応して論理ゲートを設ける必要があるため、
回路規模が増大するという問題点と、制御信号ＣＮＴ生
成のための回路が必要になり、やはり回路規模が増大す
るという問題点と、行デコーダ，デコーダ等そのものに
対するリーク電流の検出ができないという問題点があ
る。
集積回路は、第１の例及び第４の例では、スタンバイモ
ードに入るタイミングにより行デコーダ２ｘ，デコーダ
５等に入力される信号（Ａ６〜Ａ１５、ＳＣ１，ＳＣ
２）の内容が変化するため、スタンバイモード時のリー
ク電流の検出には、これら行デコーダ２ｘ，デコーダ５
に入力される信号のあらゆる状態での電流測定が必要と
なり、リーク電流の検出に多くの時間がかかるという問
題点があり、行デコーダ２ｙ，２の出力信号を制御信号
ＣＮＴで全てのワード線をアクティブレベルにする第
３，第４の例では、行デコーダの出力信号全て、ワード
線全てと対応して論理ゲートを設ける必要があるため、
回路規模が増大するという問題点と、制御信号ＣＮＴ生
成のための回路が必要になり、やはり回路規模が増大す
るという問題点と、行デコーダ，デコーダ等そのものに
対するリーク電流の検出ができないという問題点があ
る。
【００２３】本発明の目的は、スタンバイモード時のリ
ーク電流の検出のための回路規模を小さくし、かつ検出
時間を短縮すると共に、デコーダそのものリーク電流を
検出することができる半導体集積回路を提供することに
ある。
ーク電流の検出のための回路規模を小さくし、かつ検出
時間を短縮すると共に、デコーダそのものリーク電流を
検出することができる半導体集積回路を提供することに
ある。
【００２４】
【課題を解決するための手段】本発明の半導体集積回路
は、供給された複数ビットの第１の信号をデコードして
複数ビットのうちの所定のビットのみをアクティブレベ
ルとした第２の信号を出力するデコーダと、スタンバイ
信号が第１のレベルの通常の動作モード時には前記デコ
ーダでデコードされた第２の信号に応答して所定の処理
動作を行い前記スタンバイ信号が第２のレベルのスタン
バイモード時には前記所定の処理動作を停止して低消費
電力状態となる内部回路とを有する半導体集積回路にお
いて、前記スタンバイ信号が第２のレベルのときには前
記第１の信号の複数ビットのうちの所定のビットを所定
のレベルに固定して前記デコーダに供給する信号レベル
固定回路を設けて構成される。また、信号レベル固定回
路を、第１の信号の複数ビット全てを所定のレベルに固
定する回路として構成される。
は、供給された複数ビットの第１の信号をデコードして
複数ビットのうちの所定のビットのみをアクティブレベ
ルとした第２の信号を出力するデコーダと、スタンバイ
信号が第１のレベルの通常の動作モード時には前記デコ
ーダでデコードされた第２の信号に応答して所定の処理
動作を行い前記スタンバイ信号が第２のレベルのスタン
バイモード時には前記所定の処理動作を停止して低消費
電力状態となる内部回路とを有する半導体集積回路にお
いて、前記スタンバイ信号が第２のレベルのときには前
記第１の信号の複数ビットのうちの所定のビットを所定
のレベルに固定して前記デコーダに供給する信号レベル
固定回路を設けて構成される。また、信号レベル固定回
路を、第１の信号の複数ビット全てを所定のレベルに固
定する回路として構成される。
【００２５】また、内部回路を、複数のワード線及びビ
ット線を備え通常の動作モード時にはこれら複数のワー
ド線及びビット線のうちの選択されたワード線及びビッ
ト線と対応するアドレスをアクセスし、スタンバイモー
ド時には前記アクセスを停止して記憶内容保持状態とな
るメモリセルアレイとし、第１の信号をアドレス信号と
し、デコーダを、前記第１の信号のうちの供給された第
１のビットをデコードして前記複数のワード線のうちの
１本をアクティブレベルとしてその１本のワード線を選
択する行デコーダ、及び前記第１の信号のうちの供給さ
れた第２のビットをデコードして前記複数のビット線の
うちの所定のビット線を選択する列デコーダのうちの少
なくとも行デコーダとして構成され、更にまた、内部回
路を、選択信号に従って複数の第３の信号のうちの１つ
を選択するセレクタと、通常の動作モード時にはこのセ
レクタで選択された第３の信号に応答して所定の処理動
作を行い、スタンバイモード時には前記所定の処理動作
を停止して低消費電力状態となる内部処理部とを含む回
路とし、デコーダを、供給された第１の信号をデコード
して前記選択信号を出力する回路として構成される。
ット線を備え通常の動作モード時にはこれら複数のワー
ド線及びビット線のうちの選択されたワード線及びビッ
ト線と対応するアドレスをアクセスし、スタンバイモー
ド時には前記アクセスを停止して記憶内容保持状態とな
るメモリセルアレイとし、第１の信号をアドレス信号と
し、デコーダを、前記第１の信号のうちの供給された第
１のビットをデコードして前記複数のワード線のうちの
１本をアクティブレベルとしてその１本のワード線を選
択する行デコーダ、及び前記第１の信号のうちの供給さ
れた第２のビットをデコードして前記複数のビット線の
うちの所定のビット線を選択する列デコーダのうちの少
なくとも行デコーダとして構成され、更にまた、内部回
路を、選択信号に従って複数の第３の信号のうちの１つ
を選択するセレクタと、通常の動作モード時にはこのセ
レクタで選択された第３の信号に応答して所定の処理動
作を行い、スタンバイモード時には前記所定の処理動作
を停止して低消費電力状態となる内部処理部とを含む回
路とし、デコーダを、供給された第１の信号をデコード
して前記選択信号を出力する回路として構成される。
【００２６】また、スタンバイモード時に、デコーダか
らの第２の信号のうちのアクティブレベルとなっている
ビットを、インアクティブレベルとして内部回路に供給
する出力レベル制御回路を設けて構成される。
らの第２の信号のうちのアクティブレベルとなっている
ビットを、インアクティブレベルとして内部回路に供給
する出力レベル制御回路を設けて構成される。
【００２７】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２８】図１は本発明の第１の実施の形態を示す回
路図である。
路図である。
【００２９】この第１の実施の形態が図１０に示された
従来の半導体集積回路の第３の例（以下第３の従来例と
いう、他の例についても同様）と相違する点は、第３の
従来例のデコード出力制御回路９をなくして行デコーダ
２の出力信号をワード線ＷＬ１〜ＷＬ４に互いに対応す
るものどうしで直接供給し、また第３の従来例では、ア
ドレスデータＡ１，Ａ２を直接行デコーダ２に供給して
いたのに対し、本発明では、ＯＲゲートＧ３１，Ｇ３２
により、アドレスデータＡ１，Ａ２それぞれとスタンバ
イ信号ＳＴＢＹとの論理和をとって行デコーダ２に供給
する入力信号レベル固定回路３を設けた点にある。
従来の半導体集積回路の第３の例（以下第３の従来例と
いう、他の例についても同様）と相違する点は、第３の
従来例のデコード出力制御回路９をなくして行デコーダ
２の出力信号をワード線ＷＬ１〜ＷＬ４に互いに対応す
るものどうしで直接供給し、また第３の従来例では、ア
ドレスデータＡ１，Ａ２を直接行デコーダ２に供給して
いたのに対し、本発明では、ＯＲゲートＧ３１，Ｇ３２
により、アドレスデータＡ１，Ａ２それぞれとスタンバ
イ信号ＳＴＢＹとの論理和をとって行デコーダ２に供給
する入力信号レベル固定回路３を設けた点にある。
【００３０】次に、この第１の実施の形態の動作につい
て説明する。
て説明する。
【００３１】まず、スタンバイ信号ＳＴＢＹが低レベル
の通常の動作モード時には、入力信号レベル固定回路３
からアドレスデータＡ１，Ａ２がそのまま行デコーダ２
に供給され、アドレスデータＡ１，Ａ２に応じてワード
線ＷＬ１〜ＷＬ４のうちの１本が選択レベル（アクティ
ブレベル）となる。その結果、選択レベルのワード線と
選択されたビット線とに対応するメモリセルアレイ１の
アドレスがアクセスされる。
の通常の動作モード時には、入力信号レベル固定回路３
からアドレスデータＡ１，Ａ２がそのまま行デコーダ２
に供給され、アドレスデータＡ１，Ａ２に応じてワード
線ＷＬ１〜ＷＬ４のうちの１本が選択レベル（アクティ
ブレベル）となる。その結果、選択レベルのワード線と
選択されたビット線とに対応するメモリセルアレイ１の
アドレスがアクセスされる。
【００３２】スタンバイ信号ＳＴＢＹが高レベルのスタ
ンバイモードになると、行デコーダ２に供給されるアド
レスデータＣＡ１，ＣＡ２は共に高レベルに固定され、
常にワード線ＷＬ４のみアクティブレベル（選択レベ
ル）の高レベル、他のワード線ＷＬ１〜ＷＬ３はインア
クティブレベル（非選択レベル）の低レベルに固定され
る。すなわち、どのようなタイミングでスタンバイモー
ドに入っても、行デコーダ５に入力される信号（ＣＡ
１，ＣＡ２）は常に１つの状態に固定されるので、行デ
コーダ２の内部状態、その出力信号のレベル、及びメモ
リセルアレイ１の内部状態が１つの状態に固定され、従
ってこの１つの状態に固定されたときの電流を測定する
だけでリーク電流の検出ができ、このリーク電流の検出
に要する時間を短かくすることができる。なおリーク電
流の検出は、リーク電流がない良品の半導体集積回路の
電流を予め測定しておき、この電流とリーク電流検出対
象の半導体集積回路の電流とを比較すればよい。
ンバイモードになると、行デコーダ２に供給されるアド
レスデータＣＡ１，ＣＡ２は共に高レベルに固定され、
常にワード線ＷＬ４のみアクティブレベル（選択レベ
ル）の高レベル、他のワード線ＷＬ１〜ＷＬ３はインア
クティブレベル（非選択レベル）の低レベルに固定され
る。すなわち、どのようなタイミングでスタンバイモー
ドに入っても、行デコーダ５に入力される信号（ＣＡ
１，ＣＡ２）は常に１つの状態に固定されるので、行デ
コーダ２の内部状態、その出力信号のレベル、及びメモ
リセルアレイ１の内部状態が１つの状態に固定され、従
ってこの１つの状態に固定されたときの電流を測定する
だけでリーク電流の検出ができ、このリーク電流の検出
に要する時間を短かくすることができる。なおリーク電
流の検出は、リーク電流がない良品の半導体集積回路の
電流を予め測定しておき、この電流とリーク電流検出対
象の半導体集積回路の電流とを比較すればよい。
【００３３】図２は本発明の第２の実施の形態を示す回
路図である。
路図である。
【００３４】この第２の実施の形態は、図１１に示され
た第４の従来例に本発明を適用したものである。
た第４の従来例に本発明を適用したものである。
【００３５】第４の従来例では、デコーダ５にクロック
選択制御信号ＳＣ１，ＳＣ２を直接供給しているが、こ
の第２の実施の形態では、ＯＲゲートＧ３１，Ｇ３２を
備えた入力信号レベル固定回路３ａにより、クロック選
択制御信号ＳＣ１，ＳＣ２それぞれとスタンバイ信号Ｓ
ＴＢＹとの論理和をとってデコーダ５に供給している。
従って、どのようなタイミングでスタンバイモードに入
ってもデコーダ５に供給される信号のレベルが固定さ
れ、デコーダ５の内部状態、その出力（ＳＬ１〜ＳＬ
３）、セレクタ６及び内部処理部７の内部状態が１つの
状態に固定されるので、この１つの状態に固定されたと
きの電流を測定するだけでリーク電流の検出ができ、そ
の検出時間を短かくすることができる。
選択制御信号ＳＣ１，ＳＣ２を直接供給しているが、こ
の第２の実施の形態では、ＯＲゲートＧ３１，Ｇ３２を
備えた入力信号レベル固定回路３ａにより、クロック選
択制御信号ＳＣ１，ＳＣ２それぞれとスタンバイ信号Ｓ
ＴＢＹとの論理和をとってデコーダ５に供給している。
従って、どのようなタイミングでスタンバイモードに入
ってもデコーダ５に供給される信号のレベルが固定さ
れ、デコーダ５の内部状態、その出力（ＳＬ１〜ＳＬ
３）、セレクタ６及び内部処理部７の内部状態が１つの
状態に固定されるので、この１つの状態に固定されたと
きの電流を測定するだけでリーク電流の検出ができ、そ
の検出時間を短かくすることができる。
【００３６】図３は本発明の第３の実施の形態を示す回
路図である。
路図である。
【００３７】この第３の実施の形態は、第１の実施の形
態における入力信号レベル固定回路３のＯＲゲートＧ３
１，Ｇ３２をＡＮＤゲートＧ３３，Ｇ３４に変え、かつ
スタンバイ信号ＳＴＢＹのレベルを反転するインバータ
ＩＶ３１を設けて入力信号レベル固定回路３ｂとし、ア
ドレスデータＡ１，Ａ２それぞれとスタンバイ信号ＳＴ
ＢＹのレベル反転信号との論理積をとって行デコーダ２
に供給するようにしたものである。
態における入力信号レベル固定回路３のＯＲゲートＧ３
１，Ｇ３２をＡＮＤゲートＧ３３，Ｇ３４に変え、かつ
スタンバイ信号ＳＴＢＹのレベルを反転するインバータ
ＩＶ３１を設けて入力信号レベル固定回路３ｂとし、ア
ドレスデータＡ１，Ａ２それぞれとスタンバイ信号ＳＴ
ＢＹのレベル反転信号との論理積をとって行デコーダ２
に供給するようにしたものである。
【００３８】この第３の実施の形態では、スタンバイモ
ード時（スタンバイ信号ＳＴＢＹが高レベルのとき）、
行デコーダ２に供給される信号（ＣＡ１，ＣＡ２）は共
に低レベルに固定され、常にワード線ＷＬ１のみが高レ
ベル、他のワードセンＷＬ２〜ＷＬ４は低レベルに固定
される。この点を除いて、この第３の実施の形態の動作
及び作用効果は、基本的には第１の実施の形態と同様で
あるので、これ以上の説明は省略する。
ード時（スタンバイ信号ＳＴＢＹが高レベルのとき）、
行デコーダ２に供給される信号（ＣＡ１，ＣＡ２）は共
に低レベルに固定され、常にワード線ＷＬ１のみが高レ
ベル、他のワードセンＷＬ２〜ＷＬ４は低レベルに固定
される。この点を除いて、この第３の実施の形態の動作
及び作用効果は、基本的には第１の実施の形態と同様で
あるので、これ以上の説明は省略する。
【００３９】図４は本発明の第４の実施の形態を示す回
路図である。
路図である。
【００４０】この第４の実施の形態は、第３の実施の形
態においてスタンバイモード時に１本だけ高レベルにな
るワード線ＷＬ１のレベルも低レベルにしてメモリセル
アレイ１に供給する出力信号レベル制御回路８を設けた
ものである。すなわち、スタンバイモード時、ワード線
ＷＬ１〜ＷＬ４全てを低レベルに固定するようにしたも
のである。その他の基本的な動作及び作用効果は第３の
実施の形態と同様である。
態においてスタンバイモード時に１本だけ高レベルにな
るワード線ＷＬ１のレベルも低レベルにしてメモリセル
アレイ１に供給する出力信号レベル制御回路８を設けた
ものである。すなわち、スタンバイモード時、ワード線
ＷＬ１〜ＷＬ４全てを低レベルに固定するようにしたも
のである。その他の基本的な動作及び作用効果は第３の
実施の形態と同様である。
【００４１】図５は本発明の第５の実施の形態を示す回
路図である。
路図である。
【００４２】この第５の実施の形態は、第３の実施の形
態における２ビットのアドレスデータを３ビットのＡ
１，Ａ２，Ａ３とし、入力信号レベル固定回路３ｂに代
えて、スタンバイモード時、行デコーダ２ａに供給され
るアドレスデータＣＡ１〜ＣＡ３のうちのＣＡ１，ＣＡ
２のみを低レベルに固定し、アドレスデータＣＡ３はア
ドレスデータＡ３そのままとして供給する入力信号レベ
ル固定回路３ｃを設けたものである。なお、当然のこと
ながら、アドレスデータが３ビットとなった関係で、行
デコーダは２ａ，メモリセルアレイは１ａに変更されて
いる。
態における２ビットのアドレスデータを３ビットのＡ
１，Ａ２，Ａ３とし、入力信号レベル固定回路３ｂに代
えて、スタンバイモード時、行デコーダ２ａに供給され
るアドレスデータＣＡ１〜ＣＡ３のうちのＣＡ１，ＣＡ
２のみを低レベルに固定し、アドレスデータＣＡ３はア
ドレスデータＡ３そのままとして供給する入力信号レベ
ル固定回路３ｃを設けたものである。なお、当然のこと
ながら、アドレスデータが３ビットとなった関係で、行
デコーダは２ａ，メモリセルアレイは１ａに変更されて
いる。
【００４３】この実施の形態においては、スタンバイモ
ード時、ワード線ＷＬ２〜ＷＬ４，ＷＬ６〜ＷＬ８が低
レベルに固定され、ワード線ＷＬ１，ＷＬ５はアドレス
データＡ３のレベルに依存し、Ａ３が高レベルならＷＬ
１は低レベル、ＷＬ５は高レベルとなり、Ａ３が低レベ
ルならその逆となる。すなわち、アドレスデータＡ３の
レベルに依存する２つの状態があるが、アドレスデータ
Ａ３のレベルを変えてこれら２つの状態のときの電流を
測定するだけでよいので、ワード線全てを１本づつ順次
高レベルにして電流を測定する従来例に比べ、リーク電
流の検出に要する時間を大幅に短縮することができる。
またこの第５の実施の形態では、スタンバイモード時、
全てのアドレスデータを固定する場合に比べ、アドレス
データを固定したビットの分、論理ゲートの数を少なく
することができる。
ード時、ワード線ＷＬ２〜ＷＬ４，ＷＬ６〜ＷＬ８が低
レベルに固定され、ワード線ＷＬ１，ＷＬ５はアドレス
データＡ３のレベルに依存し、Ａ３が高レベルならＷＬ
１は低レベル、ＷＬ５は高レベルとなり、Ａ３が低レベ
ルならその逆となる。すなわち、アドレスデータＡ３の
レベルに依存する２つの状態があるが、アドレスデータ
Ａ３のレベルを変えてこれら２つの状態のときの電流を
測定するだけでよいので、ワード線全てを１本づつ順次
高レベルにして電流を測定する従来例に比べ、リーク電
流の検出に要する時間を大幅に短縮することができる。
またこの第５の実施の形態では、スタンバイモード時、
全てのアドレスデータを固定する場合に比べ、アドレス
データを固定したビットの分、論理ゲートの数を少なく
することができる。
【００４４】これら実施の形態においては、行デコーダ
２，２ａ及びデコーダ５に供給する信号（ＣＡ１〜ＣＡ
３等）のレベルをスタンバイ信号ＳＴＢＹにより固定す
る構成となっているので、行デコーダの出力信号レベ
ル、すなわちワード線のレベルを制御信号ＣＮＴによっ
て固定する第２，第３の従来例に比べ、信号レベルを固
定するための回路の規模を小さくすることができる。す
なわち、この回路の規模は、本発明の場合、例えばアド
レスデータをＮビット（Ｎは２以上の整数）としこれら
のレベルを全て固定するものとするとＮ個の論理ゲート
で済むが、従来例では２のＮ乗個の論理ゲートが必要と
なる。従って、そのビット数（Ｎ）が多くなる程本発明
の効果は大となる。
２，２ａ及びデコーダ５に供給する信号（ＣＡ１〜ＣＡ
３等）のレベルをスタンバイ信号ＳＴＢＹにより固定す
る構成となっているので、行デコーダの出力信号レベ
ル、すなわちワード線のレベルを制御信号ＣＮＴによっ
て固定する第２，第３の従来例に比べ、信号レベルを固
定するための回路の規模を小さくすることができる。す
なわち、この回路の規模は、本発明の場合、例えばアド
レスデータをＮビット（Ｎは２以上の整数）としこれら
のレベルを全て固定するものとするとＮ個の論理ゲート
で済むが、従来例では２のＮ乗個の論理ゲートが必要と
なる。従って、そのビット数（Ｎ）が多くなる程本発明
の効果は大となる。
【００４５】また、従来例では、制御信号ＣＮＴにより
信号のレベルを固定しているので、この制御信号ＣＮＴ
生成のための回路が必要となるが、本発明では既存のス
タンバイ信号ＳＴＢＹを使用しているので、その分回路
規模を小さくすることができる。
信号のレベルを固定しているので、この制御信号ＣＮＴ
生成のための回路が必要となるが、本発明では既存のス
タンバイ信号ＳＴＢＹを使用しているので、その分回路
規模を小さくすることができる。
【００４６】
【発明の効果】以上説明したように本発明は、デコーダ
に入力される信号のレベルをスタンバイモード時、スタ
ンバイ信号によって固定する構成とすることにより、ど
のようなタイミングでスタンバイモードに入っても、デ
コーダを含む各部の状態及び各部の信号レベルを１つ又
は少数の状態に固定することができるので、リーク電流
検出時の電流測定の回数を少なくしてリーク電流検出に
要する時間を短縮することができると共にデコーダその
もののリーク電流の検出もでき、かつ信号レベル固定の
ための回路、及び信号レベル固定制御のための信号の生
成等の回路等の回路規模を小さくすることができる効果
がある。
に入力される信号のレベルをスタンバイモード時、スタ
ンバイ信号によって固定する構成とすることにより、ど
のようなタイミングでスタンバイモードに入っても、デ
コーダを含む各部の状態及び各部の信号レベルを１つ又
は少数の状態に固定することができるので、リーク電流
検出時の電流測定の回数を少なくしてリーク電流検出に
要する時間を短縮することができると共にデコーダその
もののリーク電流の検出もでき、かつ信号レベル固定の
ための回路、及び信号レベル固定制御のための信号の生
成等の回路等の回路規模を小さくすることができる効果
がある。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図３】本発明の第３の実施の形態を示す回路図であ
る。
る。
【図４】本発明の第４の実施の形態を示す回路図であ
る。
る。
【図５】本発明の第５の実施の形態を示す回路図であ
る。
る。
【図６】従来の半導体集積回路のスタンバイモードを説
明するためのブロック図である。
明するためのブロック図である。
【図７】従来の半導体集積回路のリーク電流の発生原因
を説明するためのインバータ回路部分の断面図である。
を説明するためのインバータ回路部分の断面図である。
【図８】従来の半導体集積回路の第１の例を示すブロッ
ク図である。
ク図である。
【図９】従来の半導体集積回路の第２の例を示す回路図
である。
である。
【図１０】従来の半導体集積回路の第３の例を示す回路
図である。
図である。
【図１１】従来の半導体集積回路の第４の例を示す回路
図である。
図である。
１，１ａ，１ｘ，１ｙ メモリセルアレイ ２，２ａ，２ｘ，２ｙ 行デコーダ ３，３ａ〜３ｃ 入力信号レベル固定回路 ４ 分周器 ５ デコーダ ６ セレクタ ７ 内部処理部 ８ 出力信号レベル制御回路 ９ デコード出力制御回路 １０ 制御回路 １１ ＣＰＵ部 １２ 発振器 １３ａ〜１３ｄ 周辺ユニット ＢＬ１〜ＢＬｍ，ＢＬｎ，ＢＬ１１〜ＢＬｎｋ ビッ
ト線 ＷＬ１〜ＷＬ４，〜，ＷＬｍ ワード線
ト線 ＷＬ１〜ＷＬ４，〜，ＷＬｍ ワード線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−293399（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G06F 15/78
Claims (5)
- 【請求項１】 供給された複数ビットの第１の信号をデ
コードして複数ビットのうちの所定のビットのみをアク
ティブレベルとした第２の信号を出力するデコーダと、
スタンバイ信号が第１のレベルの通常の動作モード時に
は前記デコーダでデコードされた第２の信号に応答して
所定の処理動作を行い前記スタンバイ信号が第２のレベ
ルのスタンバイモード時には前記所定の処理動作を停止
して低消費電力状態となる内部回路とを有する半導体集
積回路において、前記スタンバイ信号が第２のレベルの
ときには前記第１の信号の複数ビットのうちの所定のビ
ットを所定のレベルに固定して前記デコーダに供給する
信号レベル固定回路を設けたことを特徴とする半導体集
積回路。 - 【請求項２】 信号レベル固定回路を、第１の信号の複
数ビット全てを所定のレベルに固定する回路とした請求
項１記載の半導体集積回路。 - 【請求項３】 内部回路を、複数のワード線及びビット
線を備え通常の動作モード時にはこれら複数のワード線
及びビット線のうちの選択されたワード線及びビット線
と対応するアドレスをアクセスし、スタンバイモード時
には前記アクセスを停止して記憶内容保持状態となるメ
モリセルアレイとし、第１の信号をアドレス信号とし、
デコーダを、前記第１の信号のうちの供給された第１の
ビットをデコードして前記複数のワード線のうちの１本
をアクティブレベルとしてその１本のワード線を選択す
る行デコーダ、及び前記第１の信号のうちの供給された
第２のビットをデコードして前記複数のビット線のうち
の所定のビット線を選択する列デコーダのうちの少なく
とも行デコーダとした請求項１又は請求項２記載の半導
体集積回路。 - 【請求項４】 内部回路を、選択信号に従って複数の第
３の信号のうちの１つを選択するセレクタと、通常の動
作モード時にはこのセレクタで選択された第３の信号に
応答して所定の処理動作を行い、スタンバイモード時に
は前記所定の処理動作を停止して低消費電力状態となる
内部処理部とを含む回路とし、デコーダを、供給された
第１の信号をデコードして前記選択信号を出力する回路
とした請求項１又は請求項２記載の半導体集積回路。 - 【請求項５】 スタンバイモード時に、デコーダからの
第２の信号のうちのアクティブレベルとなっているビッ
トを、インアクティブレベルとして内部回路に供給する
出力レベル制御回路を設けた請求項１又は請求項２記載
の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8296325A JP2978794B2 (ja) | 1996-11-08 | 1996-11-08 | 半導体集積回路 |
| US08/964,360 US5914905A (en) | 1996-11-08 | 1997-11-04 | Semiconductor integrated circuit |
| KR1019970058907A KR100308592B1 (ko) | 1996-11-08 | 1997-11-08 | 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8296325A JP2978794B2 (ja) | 1996-11-08 | 1996-11-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144097A JPH10144097A (ja) | 1998-05-29 |
| JP2978794B2 true JP2978794B2 (ja) | 1999-11-15 |
Family
ID=17832083
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8296325A Expired - Fee Related JP2978794B2 (ja) | 1996-11-08 | 1996-11-08 | 半導体集積回路 |
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|---|---|
| US (1) | US5914905A (ja) |
| JP (1) | JP2978794B2 (ja) |
| KR (1) | KR100308592B1 (ja) |
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