JP2995370B2 - 集積回路メモリ用の保持電圧回路とその方法 - Google Patents
集積回路メモリ用の保持電圧回路とその方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）において電圧を供給即ち印
加する際に通過させる回路に関し、特に、ＤＲＡＭメモ
リセルのキャパシタプレートに中間電圧を供給するため
に結合された電源回路に関するものである。
アクセスメモリ（ＤＲＡＭ）において電圧を供給即ち印
加する際に通過させる回路に関し、特に、ＤＲＡＭメモ
リセルのキャパシタプレートに中間電圧を供給するため
に結合された電源回路に関するものである。
【０００２】
【従来の技術】本発明はＤＲＡＭを対象としたものであ
るが、スタティックＲＡＭ及びその他の半導体メモリ、
そして、直交方向に沿って多くの場合サブアレイの集合
体内に網状に配されたメモリセルのアレイを有するその
他の集積回路にも、応用範囲を見出し得るものである。
一般的に、セルは、ワード線に直交するビット線によっ
て規定されるカラム（列）に沿っている。例えば、ＤＲ
ＡＭの概要的な説明には、「ダイナミックＲＡＭ用冗長
機構」という題のイートンジュニア等の米国特許第４３
８９７１５号明細書、そしてＳＲＡＭの概要的説明に
は、「非同期的に平衡され、プリチャージされたスタテ
ィックＲＡＭ」という題のサッド、ハーディ及びハイト
レーの米国特許第４３５５３７７号明細書を参照された
い。
るが、スタティックＲＡＭ及びその他の半導体メモリ、
そして、直交方向に沿って多くの場合サブアレイの集合
体内に網状に配されたメモリセルのアレイを有するその
他の集積回路にも、応用範囲を見出し得るものである。
一般的に、セルは、ワード線に直交するビット線によっ
て規定されるカラム（列）に沿っている。例えば、ＤＲ
ＡＭの概要的な説明には、「ダイナミックＲＡＭ用冗長
機構」という題のイートンジュニア等の米国特許第４３
８９７１５号明細書、そしてＳＲＡＭの概要的説明に
は、「非同期的に平衡され、プリチャージされたスタテ
ィックＲＡＭ」という題のサッド、ハーディ及びハイト
レーの米国特許第４３５５３７７号明細書を参照された
い。
【０００３】このようなメモリでは、「ビット線プリチ
ャージ及び平衡回路」という題のハーディ等の米国特許
第４４９４２２１号明細書のように、平衡及びプリチャ
ージ回路に、関心が向けられている。
ャージ及び平衡回路」という題のハーディ等の米国特許
第４４９４２２１号明細書のように、平衡及びプリチャ
ージ回路に、関心が向けられている。
【０００４】今日の形式のＤＲＡＭにおいて共通な１組
の代表的信号を示した図１について説明する。最上部の
波形は、RAS BAR と呼ばれるローアドレスストローブの
反転信号を図示したものである。RAS BAR が低レベルの
時、メモリはアクティブ期間にあるが、RAS BAR が高レ
ベルの時、メモリはプリチャージ期間となる。メモリで
は１秒当たり何回もこれら２種類の期間が交互に現われ
る。
の代表的信号を示した図１について説明する。最上部の
波形は、RAS BAR と呼ばれるローアドレスストローブの
反転信号を図示したものである。RAS BAR が低レベルの
時、メモリはアクティブ期間にあるが、RAS BAR が高レ
ベルの時、メモリはプリチャージ期間となる。メモリで
は１秒当たり何回もこれら２種類の期間が交互に現われ
る。
【０００５】よく知られているように、ＤＲＡＭは揮発
性であり、ダイナミックである。即ち、典型的に、デー
タは、キャパシタ上に少量の電荷となって、記憶され
る。この電荷は種々の機構のいずれかから漏れ出してお
り、そのためデータが失われていく。この破滅的な結果
を防止するために、キャパシタを含むメモリセルを繰り
返し読み出しそしてリフレッシュしている。メモリセル
を読み出す時、何のデータがセルに記憶されていたのか
を判断するようにセンス増幅器が動作し、そのデータを
セルに再び書込む。読み出し及びリフレッシュを行わな
いと、データは失われてしまう。
性であり、ダイナミックである。即ち、典型的に、デー
タは、キャパシタ上に少量の電荷となって、記憶され
る。この電荷は種々の機構のいずれかから漏れ出してお
り、そのためデータが失われていく。この破滅的な結果
を防止するために、キャパシタを含むメモリセルを繰り
返し読み出しそしてリフレッシュしている。メモリセル
を読み出す時、何のデータがセルに記憶されていたのか
を判断するようにセンス増幅器が動作し、そのデータを
セルに再び書込む。読み出し及びリフレッシュを行わな
いと、データは失われてしまう。
【０００６】センス増幅器は、通常、１つまたは一対の
ビット線に結合されている。これらのビット線を時々ビ
ット線及びビットバー線と呼ぶことがある。メモリの中
には、特にＳＲＡＭでは、データの相補的状態を、メモ
リセルまたは一対の相補的なメモリセルに記憶する。リ
フレッシュ動作中に用いられる、このような相補的デー
タが記憶されているか否かについてのセンス動作には、
リフレッシュすべきメモリセルに接続されているビット
線を所定の値にセットすることが含まれている。
ビット線に結合されている。これらのビット線を時々ビ
ット線及びビットバー線と呼ぶことがある。メモリの中
には、特にＳＲＡＭでは、データの相補的状態を、メモ
リセルまたは一対の相補的なメモリセルに記憶する。リ
フレッシュ動作中に用いられる、このような相補的デー
タが記憶されているか否かについてのセンス動作には、
リフレッシュすべきメモリセルに接続されているビット
線を所定の値にセットすることが含まれている。
【０００７】この値は、一般的に、「プリチャージ電
圧」または「平衡電圧」と呼ばれている。平衡電圧は、
ビット線をプリチャージさせるもので、図１の２番目の
波形は、この平衡電圧即ちφeqとも呼ばれている信号を
図示している。φeqは、RAS BAR に対して少し右にずれ
ていることが、見て取れよう。RAS BAR が低レベルに落
ちたすぐ後に、φeqも低レベルに落ちている。また、RA
S BAR が高状態（Ｖcc）に上昇した数ナノ秒後、これは
プリチャージ期間の開始を示しているが、この時点でφ
eqが、典型的に電源電圧Ｖccに上昇する。
圧」または「平衡電圧」と呼ばれている。平衡電圧は、
ビット線をプリチャージさせるもので、図１の２番目の
波形は、この平衡電圧即ちφeqとも呼ばれている信号を
図示している。φeqは、RAS BAR に対して少し右にずれ
ていることが、見て取れよう。RAS BAR が低レベルに落
ちたすぐ後に、φeqも低レベルに落ちている。また、RA
S BAR が高状態（Ｖcc）に上昇した数ナノ秒後、これは
プリチャージ期間の開始を示しているが、この時点でφ
eqが、典型的に電源電圧Ｖccに上昇する。
【０００８】復元期間は、通常、数ナノ秒かかるもので
あり、図１の３番目の波形はφrcである。φrcの立ち下
がりエッジは、φeqの立ち上がりエッジとほぼ同時また
はわずか１０ナノ秒後に発生する。
あり、図１の３番目の波形はφrcである。φrcの立ち下
がりエッジは、φeqの立ち上がりエッジとほぼ同時また
はわずか１０ナノ秒後に発生する。
【０００９】ビット線をプリチャージ及び平衡化する回
路は、よく知られているものである。図２は、ＤＲＡＭ
アレイの簡素化した部分における、従来技術の方法を表
わしている。１本のカラムは、ビットバー線１１ａと対
をなすビット線１０ａを含んでいる。それらの各々は、
夫々ヒューズ１２ａ、１３ａを介して、センス増幅器１
４ａに接続されている。各ビット線に沿って、ヒューズ
１２、１３を介してセンス増幅器に結合された、複数の
メモリセル１５Ｍ、及び、ＤＲＡＭでは、同じく結合さ
れた各ビット線に対するダミーセル１５Ｄが配置され
る。
路は、よく知られているものである。図２は、ＤＲＡＭ
アレイの簡素化した部分における、従来技術の方法を表
わしている。１本のカラムは、ビットバー線１１ａと対
をなすビット線１０ａを含んでいる。それらの各々は、
夫々ヒューズ１２ａ、１３ａを介して、センス増幅器１
４ａに接続されている。各ビット線に沿って、ヒューズ
１２、１３を介してセンス増幅器に結合された、複数の
メモリセル１５Ｍ、及び、ＤＲＡＭでは、同じく結合さ
れた各ビット線に対するダミーセル１５Ｄが配置され
る。
【００１０】各メモリセル１５Ｍは、例示するように、
１つのトランジスタと１つのキャパシタを備えている。
キャパシタの一方のプレートは、Ｖssに結合されてい
る。他方のプレートは、トランジスタを介してビット線
に接続されており、このトランジスタの導電率制御可能
な経路を、ワード線ＷＬの電圧によって制御するように
している。ワード線ＷＬ−１からＷＬ−Ｎは、Ｎ行のア
レイを構成し、図２に示すように、ビット線１０、１１
と直交している。夫々のダミーセル１５Ｄは、各カラム
に含まれており、ダミーワード線ＷＬ−Ｄによって制御
されている。ダミーセルは、各メモリセル１５Ｍのキャ
パシタンスと同等の、それより大きな、またはそれより
小さなキャパシタンスを有する。
１つのトランジスタと１つのキャパシタを備えている。
キャパシタの一方のプレートは、Ｖssに結合されてい
る。他方のプレートは、トランジスタを介してビット線
に接続されており、このトランジスタの導電率制御可能
な経路を、ワード線ＷＬの電圧によって制御するように
している。ワード線ＷＬ−１からＷＬ−Ｎは、Ｎ行のア
レイを構成し、図２に示すように、ビット線１０、１１
と直交している。夫々のダミーセル１５Ｄは、各カラム
に含まれており、ダミーワード線ＷＬ−Ｄによって制御
されている。ダミーセルは、各メモリセル１５Ｍのキャ
パシタンスと同等の、それより大きな、またはそれより
小さなキャパシタンスを有する。
【００１１】平衡トランジスタ１６ａのソース−ドレイ
ン経路は、このトランジスタがオンの時は何時でも、ビ
ット線１０ａ、１１ａを共に結合している。トランジス
タ１６ａのゲート電極は、図１の平衡信号φeqを受け取
るように結合されている。
ン経路は、このトランジスタがオンの時は何時でも、ビ
ット線１０ａ、１１ａを共に結合している。トランジス
タ１６ａのゲート電極は、図１の平衡信号φeqを受け取
るように結合されている。
【００１２】トランジスタ１６ａに隣接して、「保持用
トランジスタ」１８ａ及び２０ａがある。トランジスタ
１８ａのソース−ドレイン経路は、保持線２２とビット
線１０ａとの間に結合されている。保持用トランジスタ
２０ａのソース−ドレイン経路は、保持線２２とビット
線１１ａとの間に結合されている。トランジスタ１８及
び２０のゲート電極も、平衡信号φeqを受け取るように
結合されている。この場合、トランジスタ１６、１８及
び２０がｎチャンネルトランジスタであり、φeqとして
相対的に正の電圧を印加する時にオンとなるが、他の種
類のスイッチング素子を用いることもできることは理解
されよう。これらのトランジスタに平衡信号φeqを印加
すると、ビット線１０ａ及び１１ａ上の電圧を平衡化即
ち等しくし、保持線２２を介して印加されたいかなる電
圧でも受け取るように、これらのビット線を結合する。
トランジスタ」１８ａ及び２０ａがある。トランジスタ
１８ａのソース−ドレイン経路は、保持線２２とビット
線１０ａとの間に結合されている。保持用トランジスタ
２０ａのソース−ドレイン経路は、保持線２２とビット
線１１ａとの間に結合されている。トランジスタ１８及
び２０のゲート電極も、平衡信号φeqを受け取るように
結合されている。この場合、トランジスタ１６、１８及
び２０がｎチャンネルトランジスタであり、φeqとして
相対的に正の電圧を印加する時にオンとなるが、他の種
類のスイッチング素子を用いることもできることは理解
されよう。これらのトランジスタに平衡信号φeqを印加
すると、ビット線１０ａ及び１１ａ上の電圧を平衡化即
ち等しくし、保持線２２を介して印加されたいかなる電
圧でも受け取るように、これらのビット線を結合する。
【００１３】図２のカラム回路は、線１０ａ、１１ａ、
１２ａ、１３ａ、１４ａ、１６ａ、１８ａ、及び２０ａ
を含んでおり、カラムＡ及びＡ* と呼ぶことにする。同
一構造のカラムＢ及びＢ* もカラムＡ及びＡ* と並列
に、配置されている。実際、複数のこのような同様のカ
ラムを共にメモリチップに集合し、アレイまたはサブア
レイを形成している。
１２ａ、１３ａ、１４ａ、１６ａ、１８ａ、及び２０ａ
を含んでおり、カラムＡ及びＡ* と呼ぶことにする。同
一構造のカラムＢ及びＢ* もカラムＡ及びＡ* と並列
に、配置されている。実際、複数のこのような同様のカ
ラムを共にメモリチップに集合し、アレイまたはサブア
レイを形成している。
【００１４】この従来技術の方法の１つの変更例が、
「半導体メモリに用いられるビット線及びカラム回路」
という題のハーディーの米国特許第４７９１６１３号明
細書に示されている。これは、平衡トランジスタに印加
する平衡信号に異なる電圧を用い、更に電源電圧Ｖccを
「保持用トランジスタ」１８、２０に印加するものであ
る。
「半導体メモリに用いられるビット線及びカラム回路」
という題のハーディーの米国特許第４７９１６１３号明
細書に示されている。これは、平衡トランジスタに印加
する平衡信号に異なる電圧を用い、更に電源電圧Ｖccを
「保持用トランジスタ」１８、２０に印加するものであ
る。
【００１５】従来技術では、元来ビット線は、プリチャ
ージまたは平衡動作中、ゼロボルト或は電源電圧Ｖccに
設定されている。より新しいＤＲＡＭはビット線を 1/2
Ｖccにプリチャージしている。このプリチャージ電圧を
得る為に、典型的にはビット線及びビットバー線をプリ
チャージサイクルの開始時に、共に短絡させている（一
方のビット線はＶccレベルを有し、他方はＶssレベルを
有する。短絡させると、結果として 1/2Ｖccが得られ
る。）。この電圧を保持するために、一対の抵抗、また
は抵抗として用いられるトランジスタを、図２に示すよ
うにＶccとグラウンドとの間に結合することによって、
分圧器２４を形成する。分圧器から得られる電圧を、次
に、保持線２２を介して印加し、ビット線を所望のプリ
チャージ値の近傍に保持する。
ージまたは平衡動作中、ゼロボルト或は電源電圧Ｖccに
設定されている。より新しいＤＲＡＭはビット線を 1/2
Ｖccにプリチャージしている。このプリチャージ電圧を
得る為に、典型的にはビット線及びビットバー線をプリ
チャージサイクルの開始時に、共に短絡させている（一
方のビット線はＶccレベルを有し、他方はＶssレベルを
有する。短絡させると、結果として 1/2Ｖccが得られ
る。）。この電圧を保持するために、一対の抵抗、また
は抵抗として用いられるトランジスタを、図２に示すよ
うにＶccとグラウンドとの間に結合することによって、
分圧器２４を形成する。分圧器から得られる電圧を、次
に、保持線２２を介して印加し、ビット線を所望のプリ
チャージ値の近傍に保持する。
【００１６】また、上述のように、ＤＲＡＭ内のメモリ
セルはキャパシタプレートを有し、従来はこれをグラウ
ンドに結合していた。現在の傾向は、これらのキャパシ
タプレートを 1/2Ｖccに結合することであり、これによ
ってセルのキャパシタの誘電体を薄くすることができ
る。即ち、電界（通常ブレークダウンの原因となる）の
半分を用いることができるようになる。したがって、従
来技術では、セルのキャパシタプレートを、Ｖss、 1/2
ＶccまたはＶccにさえも、結合することもある。典型的
な 1/2Ｖcc回路を図３に示す。図３は、第１のｎチャン
ネルトランジスタ２６のソース−ドレイン経路が第１の
ｐチャンネルトランジスタ２８のソース−ドレイン経路
と直列に接続された、４個のトランジスタからなる電源
回路を示すものである。
セルはキャパシタプレートを有し、従来はこれをグラウ
ンドに結合していた。現在の傾向は、これらのキャパシ
タプレートを 1/2Ｖccに結合することであり、これによ
ってセルのキャパシタの誘電体を薄くすることができ
る。即ち、電界（通常ブレークダウンの原因となる）の
半分を用いることができるようになる。したがって、従
来技術では、セルのキャパシタプレートを、Ｖss、 1/2
ＶccまたはＶccにさえも、結合することもある。典型的
な 1/2Ｖcc回路を図３に示す。図３は、第１のｎチャン
ネルトランジスタ２６のソース−ドレイン経路が第１の
ｐチャンネルトランジスタ２８のソース−ドレイン経路
と直列に接続された、４個のトランジスタからなる電源
回路を示すものである。
【００１７】トランジスタ２６のドレインがＶccに結合
され、ノード３０がトランジスタ２８のソースに結合さ
れ、更にトランジスタ２８のドレインがグラウンドに結
合されている。第２のｎチャンネルトランジスタ４０の
ソース−ドレイン経路が、第２のｐチャンネルトランジ
スタ３２のソース−ドレイン経路と直列に結合されてい
る。また、ノード３４が抵抗３６を介して動作電圧Ｖcc
の供給源に結合されている。このノード３４は更に、ｎ
チャンネルトランジスタ４０のゲート電極及びドレイン
に結合されている。トランジスタ４０のソースは、ｐチ
ャンネルトランジスタ３２のソース電極に結合されてい
る。トランジスタ３２のドレインは、抵抗３８及びそれ
らの間にあるノード３９を介して、グラウンド（Ｖss）
に結合されている。ノード３４に生じる電圧は 1/2Ｖcc
＋Ｖtnであることが理解されよう。ノード３９に生じる
電圧は、 1/2Ｖcc−Ｖtpであり、ここでＶtnはｎチャン
ネルスレッシュホールド電圧であり、Ｖtpはｐチャンネ
ルスレッシュホールド電圧である。出力ノード３０に生
じる電圧は 1/2Ｖccである。
され、ノード３０がトランジスタ２８のソースに結合さ
れ、更にトランジスタ２８のドレインがグラウンドに結
合されている。第２のｎチャンネルトランジスタ４０の
ソース−ドレイン経路が、第２のｐチャンネルトランジ
スタ３２のソース−ドレイン経路と直列に結合されてい
る。また、ノード３４が抵抗３６を介して動作電圧Ｖcc
の供給源に結合されている。このノード３４は更に、ｎ
チャンネルトランジスタ４０のゲート電極及びドレイン
に結合されている。トランジスタ４０のソースは、ｐチ
ャンネルトランジスタ３２のソース電極に結合されてい
る。トランジスタ３２のドレインは、抵抗３８及びそれ
らの間にあるノード３９を介して、グラウンド（Ｖss）
に結合されている。ノード３４に生じる電圧は 1/2Ｖcc
＋Ｖtnであることが理解されよう。ノード３９に生じる
電圧は、 1/2Ｖcc−Ｖtpであり、ここでＶtnはｎチャン
ネルスレッシュホールド電圧であり、Ｖtpはｐチャンネ
ルスレッシュホールド電圧である。出力ノード３０に生
じる電圧は 1/2Ｖccである。
【００１８】図３のような典型的な 1/2Ｖcc回路は、セ
ルのキャパシタプレートと結合された時、かなりのスタ
ンバイ電流を引き出す。理想的には、 1/2Ｖccの供給
は、プレートのバウンスを防止するために別個の低イン
ピーダンス電源によって行なうのがよいが、集積回路チ
ップの余分なピンは望ましいものではない。また、主電
源から殆ど電流を引き出さないような低インピーダンス
中間値電源を「チップ上に」設計するのは、ほぼ不可能
である。
ルのキャパシタプレートと結合された時、かなりのスタ
ンバイ電流を引き出す。理想的には、 1/2Ｖccの供給
は、プレートのバウンスを防止するために別個の低イン
ピーダンス電源によって行なうのがよいが、集積回路チ
ップの余分なピンは望ましいものではない。また、主電
源から殆ど電流を引き出さないような低インピーダンス
中間値電源を「チップ上に」設計するのは、ほぼ不可能
である。
【００１９】
【発明が解決しようとする課題】１つの問題は、今日の
メモリは容量が非常に大きいので（非常に多くのメモリ
セルを有するので）、保持線２２からトランジスタ１
８、２０を介してビット線に印加されるプリチャージ電
圧を保持するために、別個の電源電圧を用いようとする
ことである。しかしながら、産業上の実施面からは別個
の電源電圧やそのプリチャージ電圧を伝える余分なピン
を加えたくはないので、このような方法は望ましいもの
ではない。
メモリは容量が非常に大きいので（非常に多くのメモリ
セルを有するので）、保持線２２からトランジスタ１
８、２０を介してビット線に印加されるプリチャージ電
圧を保持するために、別個の電源電圧を用いようとする
ことである。しかしながら、産業上の実施面からは別個
の電源電圧やそのプリチャージ電圧を伝える余分なピン
を加えたくはないので、このような方法は望ましいもの
ではない。
【００２０】ビット線をゼロボルトとＶccとの中間電圧
に、その中間電圧用の別個の電源を用いずに、プリチャ
ージすることに伴う１つの問題は、このプリチャージ電
圧がリフレッシュ期間中に洩れ出す傾向があり、ビット
線が短絡した場合その電圧を保持できないことである。
プリチャージ電圧が万一完全に消散した場合、セルをセ
ンス増幅器回路によって読み取ることができないので、
データが本質的に失われることになる。
に、その中間電圧用の別個の電源を用いずに、プリチャ
ージすることに伴う１つの問題は、このプリチャージ電
圧がリフレッシュ期間中に洩れ出す傾向があり、ビット
線が短絡した場合その電圧を保持できないことである。
プリチャージ電圧が万一完全に消散した場合、セルをセ
ンス増幅器回路によって読み取ることができないので、
データが本質的に失われることになる。
【００２１】図２において、プリチャージ中に、トラン
ジスタ１６、１８及び２０がオンになった時、全てのビ
ット線が保持線２２を介して共に結合されることに注意
されたい。したがって、多数のビット線がプリチャージ
動作中１つに集められることになる。１つの問題は、１
本でも不良のビット線があると、メモリ全体を破滅させ
てしまうことである。ビット線に短絡が生じこれによっ
て常に電流を引き出している場合、単に分圧器２４から
プリチャージを供給するだけでは、短絡の克服が不可能
であり、メモリ全体が動作不能となってしまう。
ジスタ１６、１８及び２０がオンになった時、全てのビ
ット線が保持線２２を介して共に結合されることに注意
されたい。したがって、多数のビット線がプリチャージ
動作中１つに集められることになる。１つの問題は、１
本でも不良のビット線があると、メモリ全体を破滅させ
てしまうことである。ビット線に短絡が生じこれによっ
て常に電流を引き出している場合、単に分圧器２４から
プリチャージを供給するだけでは、短絡の克服が不可能
であり、メモリ全体が動作不能となってしまう。
【００２２】この破壊的結果を回避するために、ヒュー
ズ１２及び１３を設けると共にテストを行ない、全ての
そのような短絡したビット線を識別する。そして、適切
なヒューズ１２を飛ばすことによって（そして代用する
ことができる冗長ビット線によって）、不良ビット線を
回路から分離する。この処方は、しかしながら、ヒュー
ズの追加と、その上テスト工程を必要とするので、メモ
リのコストを上昇させてしまうことになる。
ズ１２及び１３を設けると共にテストを行ない、全ての
そのような短絡したビット線を識別する。そして、適切
なヒューズ１２を飛ばすことによって（そして代用する
ことができる冗長ビット線によって）、不良ビット線を
回路から分離する。この処方は、しかしながら、ヒュー
ズの追加と、その上テスト工程を必要とするので、メモ
リのコストを上昇させてしまうことになる。
【００２３】したがって、本発明の目的は、１つの不良
メモリセルまたは不良ビット線がメモリ全体を動作不能
にしてしまう問題を回避することである。
メモリセルまたは不良ビット線がメモリ全体を動作不能
にしてしまう問題を回避することである。
【００２４】本発明の別の目的は、ビット線ヒューズ等
を加えることなく、不良ビット線の問題を解決すること
である。
を加えることなく、不良ビット線の問題を解決すること
である。
【００２５】本発明の更に別の目的は、「保持」即ちプ
リチャージ電圧を供給するために従来技術で用いられて
いる分圧器を用いる必要性をなくすことである。
リチャージ電圧を供給するために従来技術で用いられて
いる分圧器を用いる必要性をなくすことである。
【００２６】本発明の別の目的は、従来技術では見られ
た高スタンバイ電流を大幅に減少させることである。
た高スタンバイ電流を大幅に減少させることである。
【００２７】本発明の価値ある目的は、ビット線を所望
のプリチャージ電圧により近く、長期間にわたって保持
し、電圧を良好に制御するＤＲＡＭ用保持電圧回路を提
供することである。
のプリチャージ電圧により近く、長期間にわたって保持
し、電圧を良好に制御するＤＲＡＭ用保持電圧回路を提
供することである。
【００２８】また、本発明の更なる目的は、中間電圧を
メモリセルのキャパシタプレートに供給する際の問題
を、この動作に用いられるスタンバイ電流を制御しつ
つ、克服することである。
メモリセルのキャパシタプレートに供給する際の問題
を、この動作に用いられるスタンバイ電流を制御しつ
つ、克服することである。
【００２９】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明は、請求項１〜１１に記載の構成を有す
る。請求項１によれば、メモリアレイ内に複数のビット
線を有し、該ビット線の各々に沿ってメモリセルを配置
しかつ前記ビット線に接続された一組のセンスアンプを
有しており、前記ビット線が、前記複数のビット線と保
持線との間に接続された平衡／プリチャージ手段を介し
て平衡化されかつプリチャージされ、前記保持線が保持
電圧回路に接続されている、集積回路メモリにおいて、
前記保持線に目標保持電圧を供給するための前記保持電
圧回路が、１つの論理回路とこの論理回路に応答するよ
うに接続したトランジスタを有し、前記目標保持電圧に
関連した第１電圧を第１のノードに発生するための第１
回路と、前記第１のノードに接続され前記第１電圧を蓄
積するための記憶手段と、この記憶手段に接続されかつ
この記憶手段に応答して前記目標保持電圧を発生するた
めの第２回路とを備えていることを特徴としている。請
求項２によれば、この保持電圧回路は、ＲＡＭのプリチ
ャージ期間の一部において信号を与えるために接続され
たプリチャージ制御手段と、第１のトランジスタが、動
作電圧（Ｖｃｃ）の供給を受けるように接続され、共に
第１のノードに接続された第１，第２のトランジスタが
前記プリチャージ制御手段に応答するように接続された
制御電極を有し、これにより、前記第１，第２のトラン
ジスタを介して前記保持線に電圧を供給し、前記第１の
ノードに目標保持電圧からオフセットされた第１電圧を
発生させるようにした第１，第２のトランジスタと、前
記第１のノードに接続される制御電極と、さらに動作電
圧（Ｖｃｃ）の供給を受けるように接続され、前記第１
電圧がその制御電極に印加される時、保持電圧を保持線
に与えるように構成されている駆動トランジスタと、前
記第１のノードに接続されたキャパシタとを備えてい
る。これにより、保持用トランジスタに結合されている
保持ノードに結合される分圧器を必要としない。本発明
にしたがって構成された素子は、むしろ、保持線に結合
された新しい回路を用いるものである。本発明の別の態
様によれば、保持線はセルのキャパシタプレートにも結
合されている。
めに、本発明は、請求項１〜１１に記載の構成を有す
る。請求項１によれば、メモリアレイ内に複数のビット
線を有し、該ビット線の各々に沿ってメモリセルを配置
しかつ前記ビット線に接続された一組のセンスアンプを
有しており、前記ビット線が、前記複数のビット線と保
持線との間に接続された平衡／プリチャージ手段を介し
て平衡化されかつプリチャージされ、前記保持線が保持
電圧回路に接続されている、集積回路メモリにおいて、
前記保持線に目標保持電圧を供給するための前記保持電
圧回路が、１つの論理回路とこの論理回路に応答するよ
うに接続したトランジスタを有し、前記目標保持電圧に
関連した第１電圧を第１のノードに発生するための第１
回路と、前記第１のノードに接続され前記第１電圧を蓄
積するための記憶手段と、この記憶手段に接続されかつ
この記憶手段に応答して前記目標保持電圧を発生するた
めの第２回路とを備えていることを特徴としている。請
求項２によれば、この保持電圧回路は、ＲＡＭのプリチ
ャージ期間の一部において信号を与えるために接続され
たプリチャージ制御手段と、第１のトランジスタが、動
作電圧（Ｖｃｃ）の供給を受けるように接続され、共に
第１のノードに接続された第１，第２のトランジスタが
前記プリチャージ制御手段に応答するように接続された
制御電極を有し、これにより、前記第１，第２のトラン
ジスタを介して前記保持線に電圧を供給し、前記第１の
ノードに目標保持電圧からオフセットされた第１電圧を
発生させるようにした第１，第２のトランジスタと、前
記第１のノードに接続される制御電極と、さらに動作電
圧（Ｖｃｃ）の供給を受けるように接続され、前記第１
電圧がその制御電極に印加される時、保持電圧を保持線
に与えるように構成されている駆動トランジスタと、前
記第１のノードに接続されたキャパシタとを備えてい
る。これにより、保持用トランジスタに結合されている
保持ノードに結合される分圧器を必要としない。本発明
にしたがって構成された素子は、むしろ、保持線に結合
された新しい回路を用いるものである。本発明の別の態
様によれば、保持線はセルのキャパシタプレートにも結
合されている。
【００３０】本発明の回路は、目標保持電圧となる電圧
を発生する。「保持電圧」または「目標保持電圧」と
は、プリチャージ／平衡動作の結果として、ビット線に
保持されることを我々が望む電圧を意味する。発生され
る電圧は、目標保持電圧から一方のスレッシュホールド
電圧だけ単にずれたものであり、この電圧はキャパシタ
に保持され、そして後にビット線平衡電圧を正確に所望
の保持電圧に保持するのに用いるのが好ましい。
を発生する。「保持電圧」または「目標保持電圧」と
は、プリチャージ／平衡動作の結果として、ビット線に
保持されることを我々が望む電圧を意味する。発生され
る電圧は、目標保持電圧から一方のスレッシュホールド
電圧だけ単にずれたものであり、この電圧はキャパシタ
に保持され、そして後にビット線平衡電圧を正確に所望
の保持電圧に保持するのに用いるのが好ましい。
【００３１】好ましくは、論理信号を用いてプリチャー
ジ期間の開始部分中の時間間隔を決定するのがよい。こ
の時間間隔の間、トランジスタがオンとなり、保持線に
所望の保持電圧を発生する。好ましくは、これは、回路
の内部ノードにおいて、目標とする保持電圧より１スレ
ッシュホールド電圧だけ高い電圧を発生し、次にその電
圧を保持用トランジスタを介してビット線に結合された
保持線にそれを印加して、１スレッシュホールド電圧だ
けその電圧を低下させる動作を伴う。一方、内部ノード
からの電圧をキャパシタにも記憶する。
ジ期間の開始部分中の時間間隔を決定するのがよい。こ
の時間間隔の間、トランジスタがオンとなり、保持線に
所望の保持電圧を発生する。好ましくは、これは、回路
の内部ノードにおいて、目標とする保持電圧より１スレ
ッシュホールド電圧だけ高い電圧を発生し、次にその電
圧を保持用トランジスタを介してビット線に結合された
保持線にそれを印加して、１スレッシュホールド電圧だ
けその電圧を低下させる動作を伴う。一方、内部ノード
からの電圧をキャパシタにも記憶する。
【００３２】また、本発明は、各請求項に記載の構成に
おいて、プリチャージ期間において、保持電圧回路の第
１ノードに目標保持電圧に関連した第１電圧を発生さ
せ、保持線に供給される電力によりビット線をプリチャ
ージするとともに、第１のノードの電圧を記憶手段（キ
ャパシタ）に保持し、この電圧によって、アクティブな
半導体素子（請求項６）または駆動トランジスタ（請求
項１０）をオンさせて、他の素子がオフになっても保持
線を保持電圧にクランプすることができ、別個の1/2 Ｖ
cc電源を接続することなく保持電圧がプリチャージ期間
保存される。すなわち、第１のノードが保持線から分離
されても、記憶手段に保持された電圧で大きな駆動手段
を制御でき、複数のビット線が短絡してもプリチャージ
電圧はリフレッシュ時間より大幅に長い期間維持される
ので、１つの不良メモリセルまたは不良ビット線がメモ
リ全体を動作不能にしてしまう問題を回避できる。ま
た、請求項６の発明では、さらに、記憶手段に蓄積され
た電圧を維持するための次のステップにおいて、第１の
ノードを記憶手段以外の回路から分離することを含んで
いるので、記憶手段の保持電圧は、電力消費を発生させ
る必要なしに維持できる。
おいて、プリチャージ期間において、保持電圧回路の第
１ノードに目標保持電圧に関連した第１電圧を発生さ
せ、保持線に供給される電力によりビット線をプリチャ
ージするとともに、第１のノードの電圧を記憶手段（キ
ャパシタ）に保持し、この電圧によって、アクティブな
半導体素子（請求項６）または駆動トランジスタ（請求
項１０）をオンさせて、他の素子がオフになっても保持
線を保持電圧にクランプすることができ、別個の1/2 Ｖ
cc電源を接続することなく保持電圧がプリチャージ期間
保存される。すなわち、第１のノードが保持線から分離
されても、記憶手段に保持された電圧で大きな駆動手段
を制御でき、複数のビット線が短絡してもプリチャージ
電圧はリフレッシュ時間より大幅に長い期間維持される
ので、１つの不良メモリセルまたは不良ビット線がメモ
リ全体を動作不能にしてしまう問題を回避できる。ま
た、請求項６の発明では、さらに、記憶手段に蓄積され
た電圧を維持するための次のステップにおいて、第１の
ノードを記憶手段以外の回路から分離することを含んで
いるので、記憶手段の保持電圧は、電力消費を発生させ
る必要なしに維持できる。
【００３３】
【作用】記憶キャパシタ上の電圧は、論理信号が終了し
た後でも存続するので、その終了後のプリチャージ期間
の残りの間でも、この記憶された電圧で大きな駆動トラ
ンジスタを制御することができる。この駆動トランジス
タは、電源と保持線との間に、そしてこれによってビッ
ト線に結合される。その大きなサイズのため、個々のビ
ット線或はある本数のビット線における短絡でも、全て
のビット線に対して、プリチャージ電圧をゼロまで引き
下げることはなく、とるに足らぬ乱れを発生するに留ま
り、ある限られた数のビット線の短絡を許容することが
できる。
た後でも存続するので、その終了後のプリチャージ期間
の残りの間でも、この記憶された電圧で大きな駆動トラ
ンジスタを制御することができる。この駆動トランジス
タは、電源と保持線との間に、そしてこれによってビッ
ト線に結合される。その大きなサイズのため、個々のビ
ット線或はある本数のビット線における短絡でも、全て
のビット線に対して、プリチャージ電圧をゼロまで引き
下げることはなく、とるに足らぬ乱れを発生するに留ま
り、ある限られた数のビット線の短絡を許容することが
できる。
【００３４】更に、プリチャージ電圧は、通常ＤＲＡＭ
に指定されているリフレッシュ時間より大幅に長い期間
存続する。また、本発明の特色は、オフセット電圧が生
じる内部ノードをビット線から切断することである。或
いは、内部ノードを永久的にキャパシタに結合する必要
はないが、それに選択的に結合できるようにして、ある
方法で、記憶した電荷が消散する可能性のある保持線及
びその他のルートからキャパシタを切断することによっ
て、キャパシタに記憶した電圧が保持される。
に指定されているリフレッシュ時間より大幅に長い期間
存続する。また、本発明の特色は、オフセット電圧が生
じる内部ノードをビット線から切断することである。或
いは、内部ノードを永久的にキャパシタに結合する必要
はないが、それに選択的に結合できるようにして、ある
方法で、記憶した電荷が消散する可能性のある保持線及
びその他のルートからキャパシタを切断することによっ
て、キャパシタに記憶した電圧が保持される。
【００３５】
【実施例】本発明の実施例を図面に基づいて説明する。
図４は、多くの点で図２と類似した本発明の技術的構成
を示す回路である。図２と同様な部分には同様な参照番
号を付してある。したがって、従来技術と本発明の両方
の構成において、１対のビット線１０、１１には、セン
ス増幅器１４に結合され、さらに図２において上述した
ように、平衡トランジスタ１６、及び保持用トランジス
タ１８及び２０で構成される平衡／プリチャージ手段が
結合されている。
図４は、多くの点で図２と類似した本発明の技術的構成
を示す回路である。図２と同様な部分には同様な参照番
号を付してある。したがって、従来技術と本発明の両方
の構成において、１対のビット線１０、１１には、セン
ス増幅器１４に結合され、さらに図２において上述した
ように、平衡トランジスタ１６、及び保持用トランジス
タ１８及び２０で構成される平衡／プリチャージ手段が
結合されている。
【００３６】これらの平衡及び保持用トランジスタのゲ
ート電極に平衡信号φeqを印加する。複数のメモリセル
がビット線１０、１１の各々に結合されている。便宜
上、１対のビット線のみを示すが、複数のビット線対を
有するアレイ全体を意図しているのであるが、図示して
いないことは理解されよう。また、米国特許第４３８９
７１５号明細書に記載されているように、ＤＲＡＭに共
通なＩ／Ｏバッファ、データバッファ及びその他の周辺
回路と同様、カラム（列）及びロー（行）のための適切
なデコーダも設けられていることも理解されよう。
ート電極に平衡信号φeqを印加する。複数のメモリセル
がビット線１０、１１の各々に結合されている。便宜
上、１対のビット線のみを示すが、複数のビット線対を
有するアレイ全体を意図しているのであるが、図示して
いないことは理解されよう。また、米国特許第４３８９
７１５号明細書に記載されているように、ＤＲＡＭに共
通なＩ／Ｏバッファ、データバッファ及びその他の周辺
回路と同様、カラム（列）及びロー（行）のための適切
なデコーダも設けられていることも理解されよう。
【００３７】保持用トランジスタを保持線２２に結合す
る。この線は、図２の回路では、分圧器に結合されてい
たが、図４に図示した実施例では、新しい回路４０に結
合されている。回路４０によって保持線２２に与えられ
る即ち印加される電圧を、「保持電圧」Ｖh と呼ぶこと
にする。
る。この線は、図２の回路では、分圧器に結合されてい
たが、図４に図示した実施例では、新しい回路４０に結
合されている。回路４０によって保持線２２に与えられ
る即ち印加される電圧を、「保持電圧」Ｖh と呼ぶこと
にする。
【００３８】保持電圧回路４０について説明する前に、
図４の回路では、保持線２２を、トランジスタ１８、２
０並びに、セルのキャパシタプレートにも結合している
ことに、注意すべきである。したがって、保持線２２＊
（キャパシタプレート線）は保持線２２と結合され、そ
して全てのメモリセルの底部キャパシタプレートに結合
されている。保持線２２＊を、ビット線と平行に、また
はワード線と平行に、配線してもよいことが、認められ
よう。第１の保持線２２＊をメモリセルの１つ以上のロ
ーの底部キャパシタプレートの全てと結合するか、或
は、１つ以上のカラムの底部キャパシタプレートに結合
するように、変更することもできる。
図４の回路では、保持線２２を、トランジスタ１８、２
０並びに、セルのキャパシタプレートにも結合している
ことに、注意すべきである。したがって、保持線２２＊
（キャパシタプレート線）は保持線２２と結合され、そ
して全てのメモリセルの底部キャパシタプレートに結合
されている。保持線２２＊を、ビット線と平行に、また
はワード線と平行に、配線してもよいことが、認められ
よう。第１の保持線２２＊をメモリセルの１つ以上のロ
ーの底部キャパシタプレートの全てと結合するか、或
は、１つ以上のカラムの底部キャパシタプレートに結合
するように、変更することもできる。
【００３９】セルのキャパシタプレート電極を、保持用
トランジスタに結合していることは、注目すべきことで
あり、これが発明の特徴である。即ち、電力をセルのキ
ャパシタプレート及びビット線の両方に与える保持線２
２に、保持電圧回路４０を結合したことは、本発明の特
色の１つである。同様に、本発明の別の特徴によれば、
回路４０をビット線には結合せずに、キャパシタプレー
トを回路４０に結合してもよいことを、当業者は認める
であろう。また、回路４０をビット線に結合し、キャパ
シタプレートにはそれを結合しなくても良いことと同様
であろう。しかしながら、好適実施例では、回路４０を
ビット線及びセルのキャパシタプレートの両方に結合し
てある。
トランジスタに結合していることは、注目すべきことで
あり、これが発明の特徴である。即ち、電力をセルのキ
ャパシタプレート及びビット線の両方に与える保持線２
２に、保持電圧回路４０を結合したことは、本発明の特
色の１つである。同様に、本発明の別の特徴によれば、
回路４０をビット線には結合せずに、キャパシタプレー
トを回路４０に結合してもよいことを、当業者は認める
であろう。また、回路４０をビット線に結合し、キャパ
シタプレートにはそれを結合しなくても良いことと同様
であろう。しかしながら、好適実施例では、回路４０を
ビット線及びセルのキャパシタプレートの両方に結合し
てある。
【００４０】この新しい方法の利点は、ビット線及びキ
ャパシタプレートを「平衡」している、即ち、同じ電位
にしていることである。通常、「１」または「０」を読
み出す場合の電圧マージンは、Ｖccの値と共に変化す
る。即ち、「１」を低いＶccで書き込み、高いＶccで読
み出すとすると、より高いＶccではビット線の平衡電圧
も上昇し、したがって、メモリセルの「１」とビット線
との間の電圧差が減少するので、「１」を読み出す際の
マージンは少なくなる。この結果、信号の損失が生じ
る。本発明のこの特色によれば、プレート電圧がＶccと
共に上昇した時、同じ量だけセル電圧を引き上げ、これ
によって、セル／ビット線電圧及び信号を一定に保って
いる。
ャパシタプレートを「平衡」している、即ち、同じ電位
にしていることである。通常、「１」または「０」を読
み出す場合の電圧マージンは、Ｖccの値と共に変化す
る。即ち、「１」を低いＶccで書き込み、高いＶccで読
み出すとすると、より高いＶccではビット線の平衡電圧
も上昇し、したがって、メモリセルの「１」とビット線
との間の電圧差が減少するので、「１」を読み出す際の
マージンは少なくなる。この結果、信号の損失が生じ
る。本発明のこの特色によれば、プレート電圧がＶccと
共に上昇した時、同じ量だけセル電圧を引き上げ、これ
によって、セル／ビット線電圧及び信号を一定に保って
いる。
【００４１】従来技術の回路では、電流をできるだけ低
く保持しているので、これを行なうには時間がかかる。
即ち、プレート電圧がＶccの変化にリアルタイムで追従
しないかもしれないのである。また、従来技術には、プ
レート及びビット線の電圧を等しくする機構が記載され
ていない。
く保持しているので、これを行なうには時間がかかる。
即ち、プレート電圧がＶccの変化にリアルタイムで追従
しないかもしれないのである。また、従来技術には、プ
レート及びビット線の電圧を等しくする機構が記載され
ていない。
【００４２】このように、図４において行なったよう
な、電圧を平衡化することの利点は、Ｖccレベルのより
広い範囲にわたって一定の信号レベルが得られることで
ある。この構成では、ビット線のキャパシタンスを用い
て低インピーダンスプレート電圧を発生させていること
を、当業者は認めるであろう。したがって、容量式駆動
電流を用いることによって、外部電源及びそれと共に用
いるピンを追加する必要がなく、効果的に低インピーダ
ンスプレート供給電圧を得ることができる。
な、電圧を平衡化することの利点は、Ｖccレベルのより
広い範囲にわたって一定の信号レベルが得られることで
ある。この構成では、ビット線のキャパシタンスを用い
て低インピーダンスプレート電圧を発生させていること
を、当業者は認めるであろう。したがって、容量式駆動
電流を用いることによって、外部電源及びそれと共に用
いるピンを追加する必要がなく、効果的に低インピーダ
ンスプレート供給電圧を得ることができる。
【００４３】次に、図４の保持電圧回路４０の説明に移
る。この保持電圧回路は、目標保持電圧に関連した第１
電圧を第１のノード４５に発生するための第１回路と、
第１ノード４５に接続されかつ第１電圧を蓄積するため
のキャパシタ（記憶手段）５２と、このキャパシタ５２
に接続されかつこのキャパシタに応答して目標保持電圧
を発生するための第２回路とを備えている。第１回路
は、図４において、論理回路（タイミング回路）で構成
されるプリチャージ制御手段４２からの信号を受ける第
１トランジスタ４６と第２トランジスタ４４を含み、動
作電圧源Ｖｃｃ、第１トランジスタ４６、第１のノード
４５、第２トランジスタ４４、第２のノード４７、及び
第３トランジスタ４８が順次接続された回路であり、第
２回路は、動作電圧源Ｖｃｃに接続された駆動トランジ
スタ５０が第１のノード４５からの信号を受けて作動す
る回路である。また、保持電圧回路４０内には、例示的
にアンドゲートの形を取っている信号供給回路としての
論理回路（プリチャージ制御手段）４２があり、これは
プリチャージ期間中信号を与えるものである。これは、
図１に見られるように、プリチャージ期間の早期即ち開
始部分における約１０ナノ秒の期間、共に高レベルにあ
る信号φｅｑとφｒｃとのアンドを取ることによって、
容易に行なうことができる。本発明の応用では別の論理
回路を用いて、プリチャージ期間の開始部分の間、高レ
ベルの信号を生成することもできることは理解されよ
う。更に、別個のタイミング信号を発生する必要のない
ような、変更した他の回路でも可能である。
る。この保持電圧回路は、目標保持電圧に関連した第１
電圧を第１のノード４５に発生するための第１回路と、
第１ノード４５に接続されかつ第１電圧を蓄積するため
のキャパシタ（記憶手段）５２と、このキャパシタ５２
に接続されかつこのキャパシタに応答して目標保持電圧
を発生するための第２回路とを備えている。第１回路
は、図４において、論理回路（タイミング回路）で構成
されるプリチャージ制御手段４２からの信号を受ける第
１トランジスタ４６と第２トランジスタ４４を含み、動
作電圧源Ｖｃｃ、第１トランジスタ４６、第１のノード
４５、第２トランジスタ４４、第２のノード４７、及び
第３トランジスタ４８が順次接続された回路であり、第
２回路は、動作電圧源Ｖｃｃに接続された駆動トランジ
スタ５０が第１のノード４５からの信号を受けて作動す
る回路である。また、保持電圧回路４０内には、例示的
にアンドゲートの形を取っている信号供給回路としての
論理回路（プリチャージ制御手段）４２があり、これは
プリチャージ期間中信号を与えるものである。これは、
図１に見られるように、プリチャージ期間の早期即ち開
始部分における約１０ナノ秒の期間、共に高レベルにあ
る信号φｅｑとφｒｃとのアンドを取ることによって、
容易に行なうことができる。本発明の応用では別の論理
回路を用いて、プリチャージ期間の開始部分の間、高レ
ベルの信号を生成することもできることは理解されよ
う。更に、別個のタイミング信号を発生する必要のない
ような、変更した他の回路でも可能である。
【００４４】図４では、第１及び第２のスイッチング素
子４６及び４４を共に結合し、導電率制御可能なこれら
の素子の経路間に第１のノード（制御ノード）４５を、
直列に結合している。例示的に、これら第１，第２のト
ランジスタ４６，４４は、ｎチャンネルの電界効果トラ
ンジスタ（ＦＥＴ）の形を取っているが、別の種類の制
御可能なスイッチング素子を用いることもできる。第１
トランジスタ（ＦＥＴ）４６のソース電極を、動作電圧
Ｖｃｃの電源に結合する。第１トランジスタ（ＦＥＴ）
４６のドレイン電極を、第２トランジスタ（ＦＥＴ）４
４のソースに結合された第１のノード４５に結合する。
ＦＥＴ４４のドレインを第２のノード４７に結合し、更
に、この第２のノード４７を第３のトランジスタ４８の
ソース及びゲート電極に結合する。プリチャージ制御手
段としてのアンドゲート４２の出力を、ＦＥＴ４４及び
４６の制御（ゲート）電極に結合し、アンドゲート４２
の出力が高レベルになった時、これら第１，第２トラン
ジスタ４６，４４をオンにする。トランジスタ４４，４
６のソースードレイン経路は、第１のノード４５と第２
のノード４７とを動作電圧Ｖｃｃに結合するものであ
る。トランジスタ４４及び４６は負荷を形成するので、
グラウンドとＶｃｃとの中間電圧が第１及び第２のノー
ド４５及び４７に発生する。
子４６及び４４を共に結合し、導電率制御可能なこれら
の素子の経路間に第１のノード（制御ノード）４５を、
直列に結合している。例示的に、これら第１，第２のト
ランジスタ４６，４４は、ｎチャンネルの電界効果トラ
ンジスタ（ＦＥＴ）の形を取っているが、別の種類の制
御可能なスイッチング素子を用いることもできる。第１
トランジスタ（ＦＥＴ）４６のソース電極を、動作電圧
Ｖｃｃの電源に結合する。第１トランジスタ（ＦＥＴ）
４６のドレイン電極を、第２トランジスタ（ＦＥＴ）４
４のソースに結合された第１のノード４５に結合する。
ＦＥＴ４４のドレインを第２のノード４７に結合し、更
に、この第２のノード４７を第３のトランジスタ４８の
ソース及びゲート電極に結合する。プリチャージ制御手
段としてのアンドゲート４２の出力を、ＦＥＴ４４及び
４６の制御（ゲート）電極に結合し、アンドゲート４２
の出力が高レベルになった時、これら第１，第２トラン
ジスタ４６，４４をオンにする。トランジスタ４４，４
６のソースードレイン経路は、第１のノード４５と第２
のノード４７とを動作電圧Ｖｃｃに結合するものであ
る。トランジスタ４４及び４６は負荷を形成するので、
グラウンドとＶｃｃとの中間電圧が第１及び第２のノー
ド４５及び４７に発生する。
【００４５】上述のように、第２のノード４７を、例示
的にｎチャンネルＦＥＴである第３のトランジスタ４８
に結合してある。ノード４７をＦＥＴ４８のソース及び
ゲート電極の双方に結合することによって、ドレイン電
圧は、ソース電圧より１（ｎチャンネル）スレッシュホ
ールド電圧Ｖｔだけ低くなる。トランジスタ４８のドレ
インは保持線２２に結合されている。したがって、この
第３のトランジスタは保持線２２と制御ノード４５間に
接続されて、制御ノード側に保持線側よりも１スレッシ
ュホールド電圧（Ｖｔ）分高い電圧を発生させる差電圧
発生手段を構成する。
的にｎチャンネルＦＥＴである第３のトランジスタ４８
に結合してある。ノード４７をＦＥＴ４８のソース及び
ゲート電極の双方に結合することによって、ドレイン電
圧は、ソース電圧より１（ｎチャンネル）スレッシュホ
ールド電圧Ｖｔだけ低くなる。トランジスタ４８のドレ
インは保持線２２に結合されている。したがって、この
第３のトランジスタは保持線２２と制御ノード４５間に
接続されて、制御ノード側に保持線側よりも１スレッシ
ュホールド電圧（Ｖｔ）分高い電圧を発生させる差電圧
発生手段を構成する。
【００４６】保持線２２に結果的に生じる電圧（ＦＥＴ
４４及び４６がオンの時）を、保持電圧Ｖh 、または目
標保持電圧と呼ぶことにする。ノード４５及び４７にお
ける電圧は、この保持電圧に１Ｖt を加えたものとな
る。
４４及び４６がオンの時）を、保持電圧Ｖh 、または目
標保持電圧と呼ぶことにする。ノード４５及び４７にお
ける電圧は、この保持電圧に１Ｖt を加えたものとな
る。
【００４７】もう１つの能動半導体素子である大型トラ
ンジスタ（駆動手段）５０のソース−ドレイン経路をＶ
ｃｃと保持線２２との間に結合する。このトランジスタ
のゲート電極をノード４５に結合する。例示すれば、ト
ランジスタ５０はＦＥＴであり、駆動トランジスタと呼
ぶこともできる。駆動トランジスタ５０を介して保持線
２２に結合される電圧は、以下に論ずる他の係数の中
の、ゲート電圧の関数である。
ンジスタ（駆動手段）５０のソース−ドレイン経路をＶ
ｃｃと保持線２２との間に結合する。このトランジスタ
のゲート電極をノード４５に結合する。例示すれば、ト
ランジスタ５０はＦＥＴであり、駆動トランジスタと呼
ぶこともできる。駆動トランジスタ５０を介して保持線
２２に結合される電圧は、以下に論ずる他の係数の中
の、ゲート電圧の関数である。
【００４８】ノード４５を記憶手段としてのキャパシタ
５２の一方のプレートにも結合する。キャパシタ５２の
他方のプレートをグランドに接続し、キャパシタ５２
は、洩れがなければ、ノード４５に現れる電圧を記憶す
ることになる。
５２の一方のプレートにも結合する。キャパシタ５２の
他方のプレートをグランドに接続し、キャパシタ５２
は、洩れがなければ、ノード４５に現れる電圧を記憶す
ることになる。
【００４９】図４の回路の動作方法について、トランジ
スタ４４及び４６がオンの間、既に述べたようにノード
４５に第１電圧が発生し、これは保持電圧より１スレッ
シュホールド電圧だけ高いものである。これはｎチャン
ネル駆動トランジスタ５０をオンするのには十分なもの
である。（ｎチャンネルＦＥＴは、そのゲート電圧がソ
ース電圧より少なくとも１Ｖｔ高い時、オンとなること
は理解されよう。ここで、ソース電圧は、定義により、
保持電圧Ｖｈである。既に説明したように、ノード４５
に発生する第１電圧は、Ｖｈより正確に１Ｖｔ高い。し
たがって、トランジスタ５０はオンとなり、そのソース
ードレイン経路は導通するので、電源電圧Ｖｃｃを、ト
ランジスタ５０を介して保持線２２に結合することにな
る。）したがって、プリチャージ期間の最初の部分で
は、電力がトランジスタ４６及びトランジスタ５０を介
して、保持線またはノード２２に供給され、ビット線を
プリチャージする。ノード４５の電圧は、保持電圧より
１スレッシュホールド電圧だけ高いもので、キャパシタ
５２に記憶される。
スタ４４及び４６がオンの間、既に述べたようにノード
４５に第１電圧が発生し、これは保持電圧より１スレッ
シュホールド電圧だけ高いものである。これはｎチャン
ネル駆動トランジスタ５０をオンするのには十分なもの
である。（ｎチャンネルＦＥＴは、そのゲート電圧がソ
ース電圧より少なくとも１Ｖｔ高い時、オンとなること
は理解されよう。ここで、ソース電圧は、定義により、
保持電圧Ｖｈである。既に説明したように、ノード４５
に発生する第１電圧は、Ｖｈより正確に１Ｖｔ高い。し
たがって、トランジスタ５０はオンとなり、そのソース
ードレイン経路は導通するので、電源電圧Ｖｃｃを、ト
ランジスタ５０を介して保持線２２に結合することにな
る。）したがって、プリチャージ期間の最初の部分で
は、電力がトランジスタ４６及びトランジスタ５０を介
して、保持線またはノード２２に供給され、ビット線を
プリチャージする。ノード４５の電圧は、保持電圧より
１スレッシュホールド電圧だけ高いもので、キャパシタ
５２に記憶される。
【００５０】次に起こる事象は、回復完了信号φrcが低
レベルに低下することである。これは論理回路４２に０
ボルトを出力させることになる。この電圧は、トランジ
スタ４４及び４６のソース電圧より低いので、結果的に
これらをオフすることになる。トランジスタ４４がオフ
になると、保持線、ＦＥＴ４８及びノード４７がノード
４５から切断される。トランジスタ４６がオフになるの
で、Ｖccもキャパシタ５２から切断される。ノード４５
の電圧Ｖh ＋Ｖt は、キャパシタ５２に残り、トランジ
スタ５０のゲート電極に供給され続ける。
レベルに低下することである。これは論理回路４２に０
ボルトを出力させることになる。この電圧は、トランジ
スタ４４及び４６のソース電圧より低いので、結果的に
これらをオフすることになる。トランジスタ４４がオフ
になると、保持線、ＦＥＴ４８及びノード４７がノード
４５から切断される。トランジスタ４６がオフになるの
で、Ｖccもキャパシタ５２から切断される。ノード４５
の電圧Ｖh ＋Ｖt は、キャパシタ５２に残り、トランジ
スタ５０のゲート電極に供給され続ける。
【００５１】図１から、平衡信号φeqはプリチャージ期
間の残りの間高レベルに留まっているので、ビット線と
組み合わされたトランジスタ１６、１８及び２０はオン
を維持する。ビット線は相当数のｎ+ 接合部と拡散部を
有するので、本来洩れが速い。しかしながら、トランジ
スタ５０がオンである限り、プリチャージ電圧をそのソ
ース−ドレイン経路を介して保持線２２に供給し続け
る。トランジスタ５０は、例示的に幅７５ミクロン、長
さ１ミクロンで、かなり大きく構成されているので、ビ
ット線の合理的な数の短絡を克服することができる。
間の残りの間高レベルに留まっているので、ビット線と
組み合わされたトランジスタ１６、１８及び２０はオン
を維持する。ビット線は相当数のｎ+ 接合部と拡散部を
有するので、本来洩れが速い。しかしながら、トランジ
スタ５０がオンである限り、プリチャージ電圧をそのソ
ース−ドレイン経路を介して保持線２２に供給し続け
る。トランジスタ５０は、例示的に幅７５ミクロン、長
さ１ミクロンで、かなり大きく構成されているので、ビ
ット線の合理的な数の短絡を克服することができる。
【００５２】トランジスタ４４及び４６がオンでなく、
トランジスタ５０のみによって保持線２２に印加する電
圧は、既に定義した保持電圧であることが好ましい。本
発明の回路は、論理回路４２がローレベルになった後で
も、保持線２２に全く同じ電圧を印加し続ける。キャパ
シタ５２に記憶されている電圧は、洩れがなければ、ノ
ード４５に残る。ノード４５におけるこの電圧は、Ｖh
＋Ｖt である。保持線２２上の電圧がＶh 以下に低下し
た時はいつでも、ゲート電圧がそれより１Ｖtだけ高い
ので、トランジスタ５０がオンとなる。これによってＶ
ccを保持線２２に結合し、保持線２２上の電圧は上昇し
始める。トランジスタ５０は、それが保持線２２に与え
る電圧がＶh 以上に上昇した時、オフとなる。これは、
ゲート電圧が正確にＶh ＋Ｖt であり、しかもゲート電
圧はもはやドレイン電圧を１Ｖtだけ越えることはない
からである。したがって、Ｖh ＋Ｖt である電圧を保存
（記憶）し、それを洩れから防ぎ、そしてこの電圧を駆
動トランジスタのゲート電極に印加することによって、
トランジスタ４４及び４６がオフとなった後でも、保持
線２２を保持電圧Ｖh にクランプすることができる。こ
れは、保持電圧がプリチャージ期間中保存されるとい
う、望ましい動作である。
トランジスタ５０のみによって保持線２２に印加する電
圧は、既に定義した保持電圧であることが好ましい。本
発明の回路は、論理回路４２がローレベルになった後で
も、保持線２２に全く同じ電圧を印加し続ける。キャパ
シタ５２に記憶されている電圧は、洩れがなければ、ノ
ード４５に残る。ノード４５におけるこの電圧は、Ｖh
＋Ｖt である。保持線２２上の電圧がＶh 以下に低下し
た時はいつでも、ゲート電圧がそれより１Ｖtだけ高い
ので、トランジスタ５０がオンとなる。これによってＶ
ccを保持線２２に結合し、保持線２２上の電圧は上昇し
始める。トランジスタ５０は、それが保持線２２に与え
る電圧がＶh 以上に上昇した時、オフとなる。これは、
ゲート電圧が正確にＶh ＋Ｖt であり、しかもゲート電
圧はもはやドレイン電圧を１Ｖtだけ越えることはない
からである。したがって、Ｖh ＋Ｖt である電圧を保存
（記憶）し、それを洩れから防ぎ、そしてこの電圧を駆
動トランジスタのゲート電極に印加することによって、
トランジスタ４４及び４６がオフとなった後でも、保持
線２２を保持電圧Ｖh にクランプすることができる。こ
れは、保持電圧がプリチャージ期間中保存されるとい
う、望ましい動作である。
【００５３】この結果を達成するためには、キャパシタ
５２からトランジスタ５０のゲート電極に印加される電
圧を良好に制御することが必要である。その電圧の洩れ
は、不利益なことである。これを制御するために、キャ
パシタ５２を、駆動トランジスタのゲート電極（電流を
引き出さない）、及びトランジスタ４４及び４６のソー
ス電極の３箇所にしか結合しないように回路を設計す
る。トランジスタ４４及び４６は両方とも、キャパシタ
５２上の電圧を保存すべき間はオフとなっている（プリ
チャージ期間の後半部分の間）。
５２からトランジスタ５０のゲート電極に印加される電
圧を良好に制御することが必要である。その電圧の洩れ
は、不利益なことである。これを制御するために、キャ
パシタ５２を、駆動トランジスタのゲート電極（電流を
引き出さない）、及びトランジスタ４４及び４６のソー
ス電極の３箇所にしか結合しないように回路を設計す
る。トランジスタ４４及び４６は両方とも、キャパシタ
５２上の電圧を保存すべき間はオフとなっている（プリ
チャージ期間の後半部分の間）。
【００５４】トランジスタ４４は、図５に示すように、
その接合領域を最少にするレイアウトを有するものであ
る。これによって、キャパシタ５２のトランジスタ４４
の接合領域に対する比率を最大にすることになる。これ
は、例示的には、正方形のレイアウトで行われる。キャ
パシタ５２は、例示的に、１０ピコファラッドを有する
ものとする。トランジスタ４４には約１平方ミクロンの
接合領域がある。このような構成では、キャパシタ５２
上の電圧がトランジスタ４４の接合部を通って基板に洩
れ出す前に、かなりの時間間隔が見込まれる。したがっ
て、キャパシタ５２上の電圧は、プリチャージ期間全体
にわたって保存され、高レベルを保持し、トランジスタ
５０においてゲート電圧を制御する。トランジスタ４６
も同様に構成することができる。
その接合領域を最少にするレイアウトを有するものであ
る。これによって、キャパシタ５２のトランジスタ４４
の接合領域に対する比率を最大にすることになる。これ
は、例示的には、正方形のレイアウトで行われる。キャ
パシタ５２は、例示的に、１０ピコファラッドを有する
ものとする。トランジスタ４４には約１平方ミクロンの
接合領域がある。このような構成では、キャパシタ５２
上の電圧がトランジスタ４４の接合部を通って基板に洩
れ出す前に、かなりの時間間隔が見込まれる。したがっ
て、キャパシタ５２上の電圧は、プリチャージ期間全体
にわたって保存され、高レベルを保持し、トランジスタ
５０においてゲート電圧を制御する。トランジスタ４６
も同様に構成することができる。
【００５５】トランジスタ５０は保持用トランジスタ１
８または２０のいずれのサイズと比較しても巨大なもの
なので、保持用トランジスタの１つに対応するビット線
上で短絡があっても、その短絡が対応する保持用トラン
ジスタを介してノードまたは保持線２２に結合されてい
るので、殆ど障害にはならないことが認められよう。
８または２０のいずれのサイズと比較しても巨大なもの
なので、保持用トランジスタの１つに対応するビット線
上で短絡があっても、その短絡が対応する保持用トラン
ジスタを介してノードまたは保持線２２に結合されてい
るので、殆ど障害にはならないことが認められよう。
【００５６】本発明の範囲及び意図から逸脱せずに、図
４の好適実施例から種々の変更が可能である。その一例
は、図６に示す回路である。ここでは、ｐチャンネルゲ
ート上にＶh −Ｖt （Ｖh ＋Ｖt の代りに）を保持し、
「鏡像」信号を発生して、ビット線のプルダウン並びに
プルアップを防止するようにしている。したがって、図
６では回路４０を最上部にそしてもう１つの回路６０を
下側に示している。回路６０は、回路４０のほぼ鏡像で
ある。回路４０がｎチャンネルトランジスタ４４、４
６、４８及び５０を備えているのに対して、回路６０は
トランジスタ６４、６６、６８及び７０を備えている。
この内、トランジスタ６８及び７０は、ｐチャンネルト
ランジスタであることが好ましい。保持線２２をトラン
ジスタ６８及び７０に結合してある。回路４０がキャパ
シタ５２を備えているのに対し、回路６０はキャパシタ
７２を備えている。キャパシタ７２の一方のプレート
を、ノード６５に結合してあり、ノード６５を更に、ト
ランジスタ７０のゲート電極、及びトランジスタ６４及
び６６のソース−ドレイン経路に結合してある。
４の好適実施例から種々の変更が可能である。その一例
は、図６に示す回路である。ここでは、ｐチャンネルゲ
ート上にＶh −Ｖt （Ｖh ＋Ｖt の代りに）を保持し、
「鏡像」信号を発生して、ビット線のプルダウン並びに
プルアップを防止するようにしている。したがって、図
６では回路４０を最上部にそしてもう１つの回路６０を
下側に示している。回路６０は、回路４０のほぼ鏡像で
ある。回路４０がｎチャンネルトランジスタ４４、４
６、４８及び５０を備えているのに対して、回路６０は
トランジスタ６４、６６、６８及び７０を備えている。
この内、トランジスタ６８及び７０は、ｐチャンネルト
ランジスタであることが好ましい。保持線２２をトラン
ジスタ６８及び７０に結合してある。回路４０がキャパ
シタ５２を備えているのに対し、回路６０はキャパシタ
７２を備えている。キャパシタ７２の一方のプレート
を、ノード６５に結合してあり、ノード６５を更に、ト
ランジスタ７０のゲート電極、及びトランジスタ６４及
び６６のソース−ドレイン経路に結合してある。
【００５７】以上説明したことから明らかなように、本
発明は、電力をメモリセルのキャパシタプレート及びビ
ット線の両方に与える保持線に接続した新規の保持電圧
回路を備えており、プリチャージ期間において、この保
持電圧回路の第１ノードに保持電圧より１スレッショル
ド電圧だけ高い第１電圧を発生させ、保持線に供給され
る電力によりビット線をプリチャージするとともに、第
１のノードの電圧を記憶手段（キャパシタ）に記憶する
ことができる。 そして、保持電圧回路の素子（トランジ
スタ）を選択的にオフすることにより、第１のノードが
保持線から分離され、記憶手段上の電圧は、保持電圧回
路に設けた論理回路の論理信号が終了した後でも存続す
るので、その終了後のプリチャージ期間の残りの間で
も、この記憶された電圧で大きな駆動トランジスタを制
御でき、複数のビット線が短絡してもプリチャージ電圧
は、リフレッシュ時間より大幅に長い期間維持できる。
すなわち、第１ノードに発生した第１電圧は、記憶手段
に保存され、この電圧によって駆動トランジスタをオン
させて、他のトランジスタがオフになっても保持線を保
持電圧にクランプすることができ、別個の１／２Ｖｃｃ
電源を接続することなく、保持電圧がプリチャージ期間
中保存されるので、１つの不良メモリセルまたは不良ビ
ット線がメモリ全体を動作不能にしてしまう問題を回避
できる。
発明は、電力をメモリセルのキャパシタプレート及びビ
ット線の両方に与える保持線に接続した新規の保持電圧
回路を備えており、プリチャージ期間において、この保
持電圧回路の第１ノードに保持電圧より１スレッショル
ド電圧だけ高い第１電圧を発生させ、保持線に供給され
る電力によりビット線をプリチャージするとともに、第
１のノードの電圧を記憶手段（キャパシタ）に記憶する
ことができる。 そして、保持電圧回路の素子（トランジ
スタ）を選択的にオフすることにより、第１のノードが
保持線から分離され、記憶手段上の電圧は、保持電圧回
路に設けた論理回路の論理信号が終了した後でも存続す
るので、その終了後のプリチャージ期間の残りの間で
も、この記憶された電圧で大きな駆動トランジスタを制
御でき、複数のビット線が短絡してもプリチャージ電圧
は、リフレッシュ時間より大幅に長い期間維持できる。
すなわち、第１ノードに発生した第１電圧は、記憶手段
に保存され、この電圧によって駆動トランジスタをオン
させて、他のトランジスタがオフになっても保持線を保
持電圧にクランプすることができ、別個の１／２Ｖｃｃ
電源を接続することなく、保持電圧がプリチャージ期間
中保存されるので、１つの不良メモリセルまたは不良ビ
ット線がメモリ全体を動作不能にしてしまう問題を回避
できる。
【図１】最近のＤＲＡＭに共通に用いられている種々の
信号を示す１組の波形図である。
信号を示す１組の波形図である。
【図２】現在使用されているＤＲＡＭの一部を示す図で
あって、特に目標電圧にプリチャージされたビット線を
保持するのに用いられる分圧器の関係を示した図であ
る。
あって、特に目標電圧にプリチャージされたビット線を
保持するのに用いられる分圧器の関係を示した図であ
る。
【図３】全てのキャパシタプレートの従来の 1/2Ｖcc分
圧器を示す図である。
圧器を示す図である。
【図４】本発明の好適実施例による回路を表す図であ
る。
る。
【図５】図４の改良した回路におけるトランジスタの１
つのレイアウトを示す図である。
つのレイアウトを示す図である。
【図６】ビット線を保持電圧にクランプするために追加
した回路を示す図である。
した回路を示す図である。
１４ センス増幅器 １０，１１ ビット線 １６ 平衡トランジスタ １８，２０ トランジスタ ２２，２２＊ 保持線 ４０ 保持電圧回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エス． シェフィールド イートン ジ ュニア アメリカ合衆国 コロラド 80906 コ ロラド スプリングス スプリング リ ッジ サークル 3361 (56)参考文献 特開 平２−201793（ＪＰ，Ａ) 特開 平１−94590（ＪＰ，Ａ) 特開 昭60−160095（ＪＰ，Ａ) 特開 昭59−180888（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409
Claims (10)
- 【請求項１】メモリアレイ内に複数のビット線(10,11)
を有し、該ビット線の各々に沿ってメモリセル(15)を配
置しかつ前記ビット線に接続された一組のセンス増幅器
(14)を有しており、前記ビット線が、前記複数のビット
線(10,11) と保持線(22)との間に接続された平衡／プリ
チャージ手段(16,18,20)を介して平衡化されかつプリチ
ャージされ、前記保持線が保持電圧回路(40)に接続され
ている、集積回路メモリにおいて、前記保持線に目標保
持電圧を供給するための前記保持電圧回路(40)が、 １つの論理回路(42)とこの論理回路に応答するように接
続したトランジスタ(46)を有し、前記目標保持電圧に関
連した第１電圧を第１のノード(45)に発生するための第
１回路と、 前記第１のノード(45)に接続され前記第１電圧を蓄積す
るための記憶手段(52)と、 この記憶手段に接続されかつこの記憶手段に応答して前
記目標保持電圧を発生するための第２回路と、 を備えていることを特徴とする集積回路メモリ用の保持
電圧回路。 - 【請求項２】プリチャージ期間と保持電圧を受け取るた
めの保持線(22)とを有するＲＡＭ用の保持電圧回路であ
って、 ＲＡＭのプリチャージ期間の一部において信号を与える
ために接続されたプリチャージ制御手段(42)と、 第１トランジスタ(46)が、動作電圧 (Ｖcc) の供給を受
けるように接続され、共に第１のノード(45)に接続され
た第１，第２のトランジスタ(46,44) が前記プリチャー
ジ制御手段(42)に応答するように接続された制御電極を
有し、これにより、前記第１，第２のトランジスタ(46,
44) を介して前記保持線(22)に電圧を供給し、前記第１
のノード(45)に目標保持電圧からオフセットされた第１
電圧を発生させるようにした第１，第２のトランジスタ
(46,44) と、 前記第１のノード(45)に接続される制御電極と、さらに
動作電圧（Ｖcc）の供給を受けるように接続され、前記
第１電圧がその制御電極に印加される時、保持電圧を保
持線(22)に与えるように構成されている駆動トランジス
タ(50)と、 前記第１のノード(45)に接続されたキャパシタ(52)と、 を備えていることを特徴とする回路。 - 【請求項３】メモリアレイ内に複数のビット線(10,11)
を有し、該ビット線の各々に沿ってメモリセル(15)を配
置しかつ前記ビット線に接続された一組のセンス増幅器
(14)を有しており、前記ビット線が、前記複数のビット
線(10,11) と保持線(22)との間に接続された平衡／プリ
チャージ手段(16,18,20)を介して平衡化されかつプリチ
ャージされ、前記保持線が保持電圧回路(40)に接続され
ている、集積回路メモリにおいて、前記保持線に目標保
持電圧を供給するための前記保持電圧回路(40)が、 第１のノード(45)を選択的に保持線(22)から分離するよ
うに接続された素子(44)を含み、前記目標保持電圧に関
連した第１電圧を第１のノード(45)に発生するための第
１回路と、 前記第１のノード(45)に接続され、前記第１電圧を蓄積
するための記憶手段(52)と、 この記憶手段に接続されかつこの記憶手段に応答して前
記目標保持電圧を発生するための第２回路と、 を備えていることを特徴とする集積回路メモリ用の保持
電圧回路。 - 【請求項４】プリチャージの間、集積回路メモリのビッ
ト線を目標保持電圧にクランプする方法であって、 前記目標保持電圧からオフセットされたオフセット電圧
を発生し、 前記オフセット電圧をキャパシタに蓄積し、 前記キャパシタをビット線から選択的に分離し、 前記キャパシタに蓄積された電圧に応じて駆動手段を動
作させることによって、前記目標保持電圧を得て、 プリチャージの間、前記目標保持電圧をビット線に供給
する、各ステップを含んでいることを特徴とする方法。 - 【請求項５】メモリアレイ内に複数のビット線(10,11)
を有し、該ビット線の各々に沿ってメモリセル(15)を配
置しかつ前記ビット線に接続された一組のセンス増幅器
(14)を有しており、前記ビット線が、前記複数のビット
線(10,11) と保持線(22)との間に接続された平衡／プリ
チャージ手段(16,18,20)を介して平衡化されかつプリチ
ャージされ、前記平衡／プリチャージ手段は、平衡／プ
リチャージ用トランジスタを含み、前記保持線が保持電
圧回路(40)に接続されて、プリチャージ期間を含む一連
の期間が繰り返されるように構成された集積回路メモリ
において、保持線(22)に目標保持電圧を供給するための
保持電圧回路(40)が、 前記目標保持電圧に関連した第１電圧を第１のノード(4
5)に発生するための第１回路と、前記第１のノード(45)
に接続され前記第１電圧を蓄積するための記憶手段(52)
と、この記憶手段に応答するように接続され、かつ前記
平衡／プリチャージ用トランジスタよりも大型の駆動ト
ランジスタ(50)を含み、前記目標保持電圧を発生するた
めの第２回路とを備えており、 前記第１回路が、動作電圧源を保持線(22)に選択的に接
続する、導電率の制御可能な径路を有する第１，第２，
第３トランジスタ(46,44,48)と、プリチャージ期間に関
連したタイミング信号を与えるタイミング回路とを含
み、 前記第１，第２，第３トランジスタ(46,44,48)の少なく
とも１つが、前記タイミング信号に応答するように接続
されており、前記第１のノード(45)は、前記３つのトラ
ンジスタの少なくとも１つに関連し、前記記憶手段(52)
及び前記駆動トランジスタに接続され、前記第２トラン
ジスタ(44)は、選択的に前記第１のノード(45)を前記保
持線(22)から分離するように接続されていることを特徴
とする集積回路メモリの保持電圧回路。 - 【請求項６】複数のメモリセルがビット線に接続されて
いる集積回路メモリにおいて、ビット線を目標保持電圧
にプリチャージする方法であって、 前記目標保持電圧に関連した第１電圧を第１のノード(4
5)に発生し、この第１のノードから記憶手段(52)に前記
第１電圧を供給して、この第１電圧を前記記憶手段(52)
に蓄積し、 アクティブな半導体素子の動作をこの第１電圧で制御す
ることによって、前記目標保持電圧に等しい電圧を与
え、 前記アクティブな半導体素子からの前記目標保持電圧
を、前記集積回路メモリ内のメモリセルの外部にある径
路を介して前記ビット線に加える、各ステップを有し、 前記第１ノード(45)に第１電圧を発生するステップは、
さらに、蓄積された電圧を維持するために次のステップ
において、前記第１のノード(45)を前記記憶手段以外の
回路から分離することを含んでいることを特徴とする方
法。 - 【請求項７】集積回路メモリにおいて、目標保持電圧を
保持線(22)に発生するための電圧供給回路であって、 １つの論理回路(42)とこの論理回路に応答するように接
続された第１トランジスタ(46)を有し、前記目標保持電
圧に関連した第１電圧を第１のノード(45)に発生するた
めの第１回路と、 前記第１のノード(45)に接続され、前記第１電圧を蓄積
するための記憶手段(52)と、 前記目標保持電圧を発生するために、前記記憶手段(52)
に応答するように接続された駆動手段(50)とを備えてい
ることを特徴とする電圧供給回路。 - 【請求項８】集積回路メモリにおいて、目標保持電圧を
保持線(22)に発生するための電圧供給回路であって、 第１のノード(45)を選択的に保持線(22)から分離するよ
うに接続された素子(44)を含み、前記目標保持電圧に関
連した第１電圧を前記第１のノード(45)に発生するため
の第１回路と、 前記第１のノード(45)に接続され、前記第１電圧を蓄積
するための記憶手段(52)と、 前記目標保持電圧を発生するために、前記記憶手段(52)
に応答するように接続された駆動手段(50)とを備えてい
ることを特徴とする電圧供給回路。 - 【請求項９】複数のビット線を有する集積回路メモリに
おいて、目標保持電圧を保持線(22)に発生するための電
圧供給回路であって、 前記目標保持電圧に関連した第１電圧を第１のノード(4
5)に発生するための第１回路と、前記第１のノード(45)
に接続され、前記第１電圧を蓄積するための記憶手段(5
2)と、前記目標保持電圧を発生するために、前記記憶手
段(52)に応答するように接続されかつ前記ビット線の一
部が短絡しても有効に作動できる駆動トランジスタ(50)
とを備え、 前記第１回路が、動作電圧源を保持線に選択的に接続す
る、導電率の制御可能な径路を有する第１，第２，第３
トランジスタ(46,44,48)と、プリチャージ期間に関連し
たタイミング信号を与えるタイミング回路とを含み、 前記第１，第２，第３トランジスタ(46,44,48)の少なく
とも１つが、前記タイミング信号に応答するように接続
されており、前記第１のノード(45)は、前記３つのトラ
ンジスタの少なくとも１つに関連しかつ前記記憶手段(5
2)及び前記駆動トランジスタ(50)に接続され、前記第２
トランジスタ(44)は、前記第１のノード(45)を前記保持
線(22)から選択的に分離するように接続されていること
を特徴とする電圧供給回路。 - 【請求項１０】プリチャージ期間と保持電圧を受け取る
ための保持線とを有するＲＡＭ用の電圧供給回路であっ
て、 前記ＲＡＭのプリチャージ期間の一部分の間に信号を供
給するように接続された信号供給回路と、 第１トランジスタ(46)が動作電圧源に接続された導電率
の制御可能なソース・ドレイン径路を有し、第１，第２
トランジスタ(46,44) が前記信号供給回路に応答するよ
うに接続された制御電極を有し、これにより、前記第
１，第２トランジスタを介して前記保持線(22)に電圧が
供給され、第１のノード(45)に発生する第１電圧が、目
標保持電圧からずれるようにした、前記第１のノードに
共に接続されている第１，第２トランジスタ(46,44)
と、 前記第１のノード(45)に接続した制御電極と、導電率の
制御可能な径路とを有し、動作電圧を受けるように接続
され、前記第１電圧がその制御電極に加えられた時、保
持電圧を前記保持線(22)に与えるように構成された駆動
トランジスタ(50)と、 前記第１のノード(45)に接続された蓄積キャパシタとを
備え、 前記第１トランジスタ(46)は、電界効果トランジスタか
らなり、ソース・ドレイン径路が動作電圧を受けるノー
ドと前記第１のノード(45)との間に接続され、かつゲー
ト電極が前記信号供給回路(42)の出力に接続されてお
り、 前記第２トランジスタ(44)は、電界効果トランジスタか
らなり、ゲート電極が前記信号供給回路(42)の出力に接
続され、かつソース・ドレイン径路が前記第１，第２の
ノード(45,47) 間に接続されており、 前記駆動トランジスタ(50)は、電界効果トランジスタか
らなり、ゲート電極が前記第１のノード(45)に接続さ
れ、かつソース・ドレイン径路の一端が前記動作電圧を
受けるように接続され、他端が前記保持線(22)に接続さ
れており、 前記キャパシタ(52)の一方のプレートは、前記第１のノ
ード(45)に接続され、 前記第１，第２トランジスタは、前記第１のノード(45)
に発生する第１電圧が前記目標保持電圧から１スレッシ
ョルド電圧だけずれるように、前記保持線(22)に接続さ
れていることを特徴とするＲＡＭ用の電圧供給回路。
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