JPH1186587A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1186587A JPH1186587A JP9245759A JP24575997A JPH1186587A JP H1186587 A JPH1186587 A JP H1186587A JP 9245759 A JP9245759 A JP 9245759A JP 24575997 A JP24575997 A JP 24575997A JP H1186587 A JPH1186587 A JP H1186587A
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- potential
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 置換された不良メモリセルのストレージノー
ドに所望の電位レベルを容易かつ迅速に行なうことが可
能な半導体記憶装置を提供する。 【解決手段】 不良素子書込モードでは、プリチャージ
電位発生回路１０５２は、外部制御信号に応じて、
“Ｈ”レベルまたは“Ｌ”レベルのプリチャージ電位を
発生し、ビット線対に供給する。主ビット線プリチャー
ジ電位供給線と副ビット線プリチャージ電位供給線との
間に設けられ、冗長メモリセル列と置換される際に切断
されるヒューズ素子８０には、不良素子書込モードにお
いて導通状態となるパストランジスタ８２が並列に設け
られる。
ドに所望の電位レベルを容易かつ迅速に行なうことが可
能な半導体記憶装置を提供する。 【解決手段】 不良素子書込モードでは、プリチャージ
電位発生回路１０５２は、外部制御信号に応じて、
“Ｈ”レベルまたは“Ｌ”レベルのプリチャージ電位を
発生し、ビット線対に供給する。主ビット線プリチャー
ジ電位供給線と副ビット線プリチャージ電位供給線との
間に設けられ、冗長メモリセル列と置換される際に切断
されるヒューズ素子８０には、不良素子書込モードにお
いて導通状態となるパストランジスタ８２が並列に設け
られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、不良素子書込モードを有する半導体記憶装
置に関する。
関し、特に、不良素子書込モードを有する半導体記憶装
置に関する。
【０００２】
【従来の技術】半導体記憶装置、特にダイナミック型Ｒ
ＡＭ（ＤＲＡＭ）の高集積化が進行するにつれ、待機動
作時の消費電力は増加していく傾向にある。特に、ＤＲ
ＡＭでは待機中も記憶情報の再読出、再書込を行なうこ
とにより記憶情報を保持しているため、原理的にも待機
中の消費電力の低減には限界がある。
ＡＭ（ＤＲＡＭ）の高集積化が進行するにつれ、待機動
作時の消費電力は増加していく傾向にある。特に、ＤＲ
ＡＭでは待機中も記憶情報の再読出、再書込を行なうこ
とにより記憶情報を保持しているため、原理的にも待機
中の消費電力の低減には限界がある。
【０００３】しかし、たとえばＤＲＡＭを大量に使用す
るシステムにおいては、この待機中の消費電力を少しで
も減少させることが必須の課題である。
るシステムにおいては、この待機中の消費電力を少しで
も減少させることが必須の課題である。
【０００４】一方で、高集積化に伴い必然的に、メモリ
セルにおける欠陥の発生頻度も増加する。
セルにおける欠陥の発生頻度も増加する。
【０００５】このようなメモリセルの欠陥により不良が
発生した場合、一般には、欠陥メモリセルの存在するメ
モリセル列等を予備のメモリセル列等と置換する、いわ
ゆる冗長回路による救済が行なわれる。
発生した場合、一般には、欠陥メモリセルの存在するメ
モリセル列等を予備のメモリセル列等と置換する、いわ
ゆる冗長回路による救済が行なわれる。
【０００６】この置換により、メモリセルのデータの読
出、書込等の基本動作は問題なく行なわれる。しかし、
当該不良を冗長回路で救済しても、不良部のリークパス
は依然として存在する。したがって、この点でもＤＲＡ
Ｍ等の待機中の消費電力は増加してしまう結果となる。
出、書込等の基本動作は問題なく行なわれる。しかし、
当該不良を冗長回路で救済しても、不良部のリークパス
は依然として存在する。したがって、この点でもＤＲＡ
Ｍ等の待機中の消費電力は増加してしまう結果となる。
【０００７】以上の事情を従来のＤＲＡＭの構成を示す
図１２により、さらに詳しく説明する。
図１２により、さらに詳しく説明する。
【０００８】まず、各構成部分の動作を簡単に説明す
る。冗長列レコーダ６０２３中のＹアドレス比較回路６
０３８には、予めテスト時に不良ビットの存在が判明し
たアドレスが、ヒューズ回路等の不揮発性メモリにより
記憶されている。
る。冗長列レコーダ６０２３中のＹアドレス比較回路６
０３８には、予めテスト時に不良ビットの存在が判明し
たアドレスが、ヒューズ回路等の不揮発性メモリにより
記憶されている。
【０００９】外部からのアドレス信号Ａ０〜Ａｉが、上
記不良ビットの存在するアドレスと一致しない場合は、
たとえば、コラム選択線ドライブ回路６０３４が活性化
され、コラム選択線（以下ＣＳ線）６０２４が“Ｈ”レ
ベルとなる。
記不良ビットの存在するアドレスと一致しない場合は、
たとえば、コラム選択線ドライブ回路６０３４が活性化
され、コラム選択線（以下ＣＳ線）６０２４が“Ｈ”レ
ベルとなる。
【００１０】ビット線対群単位６１０２のＩ／Ｏゲート
６０１８等により、ビット線対ＢＬ３、／ＢＬ３等が、
データ入出力線６０２０と接続される。
６０１８等により、ビット線対ＢＬ３、／ＢＬ３等が、
データ入出力線６０２０と接続される。
【００１１】ビット線対ＢＬ３、／ＢＬ３等の電位差
は、予めそれらに接続され、図示しないワード線の信号
により選択されたメモリセルの記憶情報に対応して、セ
ンスアンプ６０１６等が増幅している。
は、予めそれらに接続され、図示しないワード線の信号
により選択されたメモリセルの記憶情報に対応して、セ
ンスアンプ６０１６等が増幅している。
【００１２】以上の動作で、上記メモリセルの情報が外
部に読出される。一方で、仮にビット線ＢＬ１にＧＮＤ
レベルとの間のショート部分６２００が存在すると、こ
のビット線に接続されるメモリセルの読出、書込動作は
不能となる。
部に読出される。一方で、仮にビット線ＢＬ１にＧＮＤ
レベルとの間のショート部分６２００が存在すると、こ
のビット線に接続されるメモリセルの読出、書込動作は
不能となる。
【００１３】この場合、この不良の起こったビット線が
予備のビット線と置き換えられる。一般には、ビット線
単位で置き換が行なわれる場合のほか、ＣＳ線で選択さ
れるビット線対群単位で置き換が行なわれる。
予備のビット線と置き換えられる。一般には、ビット線
単位で置き換が行なわれる場合のほか、ＣＳ線で選択さ
れるビット線対群単位で置き換が行なわれる。
【００１４】つまり、この不良が生じたビット線ＢＬ１
が属するビット線対群単位６１００に対応するＣＳ線６
０２２のアドレスが、Ｙアドレス比較回路６０３８に予
めプログラムされる。
が属するビット線対群単位６１００に対応するＣＳ線６
０２２のアドレスが、Ｙアドレス比較回路６０３８に予
めプログラムされる。
【００１５】外部からのアドレス信号Ａ０〜Ａｉは、こ
のプログラムされた不良アドレスとＹアドレス比較回路
６０３８により比較される。両者が一致する場合、スペ
アコラムデコーダが活性化する信号（ＳＥ信号）がＣＳ
線ドライブ回路６０３６に入力され、スペアビット線ス
ペアＢＬ１、スペア／ＢＬ１等からなるビット線対群単
位６１０４が選択される。
のプログラムされた不良アドレスとＹアドレス比較回路
６０３８により比較される。両者が一致する場合、スペ
アコラムデコーダが活性化する信号（ＳＥ信号）がＣＳ
線ドライブ回路６０３６に入力され、スペアビット線ス
ペアＢＬ１、スペア／ＢＬ１等からなるビット線対群単
位６１０４が選択される。
【００１６】同時に不良ビット線ＢＬ１を持ったＣＳ線
を非活性化する信号（ＮＥＤ信号）が、ＣＳ線ドライブ
回路６０３２に入力される。
を非活性化する信号（ＮＥＤ信号）が、ＣＳ線ドライブ
回路６０３２に入力される。
【００１７】したがって、不良ビットの置き換が行なわ
れ、メモリセルの基本動作には問題がなくなる。
れ、メモリセルの基本動作には問題がなくなる。
【００１８】しかし、ビット線対はメモリセルの情報に
応じてセンスアンプ６０１６が増幅動作を開始する前
は、たとえば、チップ内部のビット線電位発生回路（図
示せず）により供給される電位ＶBLにプリチャージされ
ている。ここで、電位ＶBLは、一般には電源６００２か
ら供給される電位をＶCCとするとき、１／２ＶCCとなる
ように設定される。
応じてセンスアンプ６０１６が増幅動作を開始する前
は、たとえば、チップ内部のビット線電位発生回路（図
示せず）により供給される電位ＶBLにプリチャージされ
ている。ここで、電位ＶBLは、一般には電源６００２か
ら供給される電位をＶCCとするとき、１／２ＶCCとなる
ように設定される。
【００１９】また、スイッチングトランジスタ６０１０
を介して電源６００２と接続する、センスアンプへの第
１の電源供給線Ｓ２Ｐ、およびスイッチングトランジス
タ６０１２を介して接地と接続する、センスアンプへの
第２の電源供給線Ｓ２Ｎ（以下、両者を総称してＳ２線
と呼ぶ。）も、ビット線対と同様プリチャージされる。
を介して電源６００２と接続する、センスアンプへの第
１の電源供給線Ｓ２Ｐ、およびスイッチングトランジス
タ６０１２を介して接地と接続する、センスアンプへの
第２の電源供給線Ｓ２Ｎ（以下、両者を総称してＳ２線
と呼ぶ。）も、ビット線対と同様プリチャージされる。
【００２０】したがって、ショート部分６２００の存在
により、ビット線電位発生回路の電位の供給線から、ビ
ット線対ＢＬ１、／ＢＬ１を共通に電位ＶBLとするビッ
ト線イコライズ回路６０１４を通り、ビット線ＢＬ１を
経由して電流がリークする第１のリークパス６２０２
と、Ｓ２線を共通に電位ＶBLとするＳ２線イコライズ回
路６００８から、Ｓ２線およびセンスアンプ６０１６、
ビット線ＢＬ１を経由して電流がリークする第２のリー
クパス６２０４が発生する。
により、ビット線電位発生回路の電位の供給線から、ビ
ット線対ＢＬ１、／ＢＬ１を共通に電位ＶBLとするビッ
ト線イコライズ回路６０１４を通り、ビット線ＢＬ１を
経由して電流がリークする第１のリークパス６２０２
と、Ｓ２線を共通に電位ＶBLとするＳ２線イコライズ回
路６００８から、Ｓ２線およびセンスアンプ６０１６、
ビット線ＢＬ１を経由して電流がリークする第２のリー
クパス６２０４が発生する。
【００２１】その結果、メモリセル部における実際の待
機電流が増大してしまうという問題が発生する。
機電流が増大してしまうという問題が発生する。
【００２２】また、電位ＶBLが設計値よりも低くなるこ
とにより、ＶBLに対する動作マージンが著しく低下する
という問題もある。
とにより、ＶBLに対する動作マージンが著しく低下する
という問題もある。
【００２３】この点を、図１３の従来のＤＲＡＭの動作
のタイミングチャートにより説明する。
のタイミングチャートにより説明する。
【００２４】まず、時刻ｔ0 においては、ビット線対は
本来すべて、電位ＶBLにプリチャージされている。
本来すべて、電位ＶBLにプリチャージされている。
【００２５】しかし、不良ビットの存在するビット線対
ＢＬ１，／ＢＬ１の電位は、電位Ｖ BL（＝１／２ＶCC）
よりもリーク電流のために低下する。
ＢＬ１，／ＢＬ１の電位は、電位Ｖ BL（＝１／２ＶCC）
よりもリーク電流のために低下する。
【００２６】また、センスアンプのＳ２線も、リーク電
流によりプリチャージ電圧ＶBLよりも低下する。ここで
注意しなければならないのは、このＳ２線の電位低下
は、Ｓ２線に共通に接続するすべてのセンスアンプの動
作に影響を与えることである。
流によりプリチャージ電圧ＶBLよりも低下する。ここで
注意しなければならないのは、このＳ２線の電位低下
は、Ｓ２線に共通に接続するすべてのセンスアンプの動
作に影響を与えることである。
【００２７】行アドレスストローブ信号／ＲＡＳが、時
刻ｔ2 において、“Ｈ”から“Ｌ”となると、内部信号
ＢＬＥＱが時刻ｔ3 において“Ｈ”から“Ｌ”となり、
ビット線対は電気的に分離される。
刻ｔ2 において、“Ｈ”から“Ｌ”となると、内部信号
ＢＬＥＱが時刻ｔ3 において“Ｈ”から“Ｌ”となり、
ビット線対は電気的に分離される。
【００２８】同様に、Ｓ２線の対もＳ２線イコライズ回
路６００８がオフ状態となって、電気的に分離される。
路６００８がオフ状態となって、電気的に分離される。
【００２９】その後、時刻ｔ5 において信号／ＳＯＰお
よびＳＯＮにより、スイッチングトランジスタ６０１０
および６０１２が、それぞれオン状態となり、センスア
ンプ６０１６が活性化する。
よびＳＯＮにより、スイッチングトランジスタ６０１０
および６０１２が、それぞれオン状態となり、センスア
ンプ６０１６が活性化する。
【００３０】その結果、ビット線対ＢＬ１、／ＢＬ１お
よびスペアＢＬ１、スペア／ＢＬ１の電位は、それらの
それぞれに対応して選択されているメモリセルの記憶情
報に応じて、一方が電位ＶCCに、他方が接地電位に変化
する。
よびスペアＢＬ１、スペア／ＢＬ１の電位は、それらの
それぞれに対応して選択されているメモリセルの記憶情
報に応じて、一方が電位ＶCCに、他方が接地電位に変化
する。
【００３１】信号ＮＥＤおよび信号ＳＥが、時刻ｔ8 で
“Ｌ”から“Ｈ”となり、ＣＳ１線６０２２は非活性状
態のままであるのに対し、スペアＣＳ線６０２６が活性
化され、データ入出力線（Ｉ／Ｏ線）６０２０にデータ
が出力される。
“Ｌ”から“Ｈ”となり、ＣＳ１線６０２２は非活性状
態のままであるのに対し、スペアＣＳ線６０２６が活性
化され、データ入出力線（Ｉ／Ｏ線）６０２０にデータ
が出力される。
【００３２】その後、時刻ｔ12において、／ＲＡＳ信号
が“Ｌ”から“Ｈ”となり、時刻ｔ 13においてＢＬＥＱ
信号は“Ｌ”から“Ｈ”になる。
が“Ｌ”から“Ｈ”となり、時刻ｔ 13においてＢＬＥＱ
信号は“Ｌ”から“Ｈ”になる。
【００３３】同時に、信号／ＳＯＰおよびＳＯＮにより
センスアンプは非活性状態になる。ＢＬＥＱ信号によ
り、ビット線対は再び電位ＶBLにプリチャージされる。
しかし、ビット線対ＢＬ１、／ＢＬ１の電位はリーク電
流により低下し、Ｓ２線の電位も低下していく。
センスアンプは非活性状態になる。ＢＬＥＱ信号によ
り、ビット線対は再び電位ＶBLにプリチャージされる。
しかし、ビット線対ＢＬ１、／ＢＬ１の電位はリーク電
流により低下し、Ｓ２線の電位も低下していく。
【００３４】以上のように、リーク電流のためにセンス
アンプが活性化される直前のＳ２線の電位は、ＶBL（＝
１／２ＶCC）よりも低下していることになる。このため
に生じるＶBLマージンの低下は、近年におけるメモリの
大容量化とともにさらに深刻な問題となる。
アンプが活性化される直前のＳ２線の電位は、ＶBL（＝
１／２ＶCC）よりも低下していることになる。このため
に生じるＶBLマージンの低下は、近年におけるメモリの
大容量化とともにさらに深刻な問題となる。
【００３５】すなわち、メモリの大容量化とともにデバ
イスサイズも微細化し、信頼性等の観点から電源電圧の
低電圧化が必要となっている。このため、もともと低電
圧化によるＶBLマージンの低下が問題であることに加
え、リークパスによるＶBLの低下により、さらにＶBLマ
ージンが低下するという結果となるからである。
イスサイズも微細化し、信頼性等の観点から電源電圧の
低電圧化が必要となっている。このため、もともと低電
圧化によるＶBLマージンの低下が問題であることに加
え、リークパスによるＶBLの低下により、さらにＶBLマ
ージンが低下するという結果となるからである。
【００３６】以上のように、従来の半導体記憶装置で
は、第１には、不良部のリーク電流のため、メモリセル
部の実際の待機電流が増大するとともに、電位ＶBLに対
する動作マージンが低下するという問題点があった。
は、第１には、不良部のリーク電流のため、メモリセル
部の実際の待機電流が増大するとともに、電位ＶBLに対
する動作マージンが低下するという問題点があった。
【００３７】
【発明が解決しようとする課題】一方で、従来の半導体
記憶装置には、以下に説明するような第２の問題点も存
在した。
記憶装置には、以下に説明するような第２の問題点も存
在した。
【００３８】図１４は、従来のＤＲＡＭの構成を示す一
部省略した回路ブロック図、図１５は、図１４に示した
うちの１つのメモリセル列の構成を詳細に示す一部省略
した回路ブロック図である。
部省略した回路ブロック図、図１５は、図１４に示した
うちの１つのメモリセル列の構成を詳細に示す一部省略
した回路ブロック図である。
【００３９】図１４および図１５を参照して、メモリセ
ルアレイ６０５０は、行列状に配列された複数のメモリ
セルＭＣと、各行に対応して設けられたワード線ＷＬ
と、各列に対応して設けられたビット線対ＢＬ，／ＢＬ
とを含む。
ルアレイ６０５０は、行列状に配列された複数のメモリ
セルＭＣと、各行に対応して設けられたワード線ＷＬ
と、各列に対応して設けられたビット線対ＢＬ，／ＢＬ
とを含む。
【００４０】各メモリセルＭＣは、対応する行のワード
線ＷＬに接続される。奇数番の列の複数のメモリセルＭ
Ｃは、それぞれビット線ＢＬまたは／ＢＬに交互に接続
される。偶数番の列の複数のメモリセルＭＣは、それぞ
れビット線／ＢＬまたはＢＬに交互に接続される。
線ＷＬに接続される。奇数番の列の複数のメモリセルＭ
Ｃは、それぞれビット線ＢＬまたは／ＢＬに交互に接続
される。偶数番の列の複数のメモリセルＭＣは、それぞ
れビット線／ＢＬまたはＢＬに交互に接続される。
【００４１】各メモリセルＭＣは、アクセス用のＮチャ
ネルＭＯＳトランジスタ５０と情報記憶用のキャパシタ
５１とを含む。各メモリセルＭＣのＮチャネルＭＯＳト
ランジスタ５０のゲートは対応する行のワード線ＷＬに
接続される。ＮチャネルＭＯＳトランジスタ５０は、対
応する列のビット線ＢＬまたは／ＢＬとそのメモリセル
ＭＣのキャパシタ５１の一方電極（ストレージノードＳ
Ｎ）との間に接続される。各メモリセルＭＣのキャパシ
タ５１の他方電極はセル電位Ｖｃｐを受ける。ワード線
ＷＬは、行デコーダ６０２０の出力を伝達し、選択され
た行のメモリセルＭＣを活性化させる。ビット線対Ｂ
Ｌ，／ＢＬは、選択されたメモリセルＭＣとデータ信号
の入出力を行なう。
ネルＭＯＳトランジスタ５０と情報記憶用のキャパシタ
５１とを含む。各メモリセルＭＣのＮチャネルＭＯＳト
ランジスタ５０のゲートは対応する行のワード線ＷＬに
接続される。ＮチャネルＭＯＳトランジスタ５０は、対
応する列のビット線ＢＬまたは／ＢＬとそのメモリセル
ＭＣのキャパシタ５１の一方電極（ストレージノードＳ
Ｎ）との間に接続される。各メモリセルＭＣのキャパシ
タ５１の他方電極はセル電位Ｖｃｐを受ける。ワード線
ＷＬは、行デコーダ６０２０の出力を伝達し、選択され
た行のメモリセルＭＣを活性化させる。ビット線対Ｂ
Ｌ，／ＢＬは、選択されたメモリセルＭＣとデータ信号
の入出力を行なう。
【００４２】冗長メモリセルアレイ６０５２は、列の数
がメモリセルアレイ６０５０よりも少ないことを除け
ば、メモリセルアレイ６０５０と同じ構成である。メモ
リセルアレイ６０５０と冗長メモリセルアレイ６０５２
は同じ行数を有し、ワード線ＷＬはメモリセルアレイ６
０５０と冗長メモリセルアレイ６０５２とで共用されて
いる。
がメモリセルアレイ６０５０よりも少ないことを除け
ば、メモリセルアレイ６０５０と同じ構成である。メモ
リセルアレイ６０５０と冗長メモリセルアレイ６０５２
は同じ行数を有し、ワード線ＷＬはメモリセルアレイ６
０５０と冗長メモリセルアレイ６０５２とで共用されて
いる。
【００４３】センスアンプ＋入出力制御回路６０５４
は、各列に対応して設けられた列選択ゲート６０１８、
センスアンプ６０１６およびイコライザ６０１４と、す
べての列に共通に設けられた中間電位発生回路６０４０
とを含む。列選択ゲート６０１８は、それぞれビット線
ＢＬ，／ＢＬとデータ信号入出力線ＩＯ，／ＩＯの間に
接続されたＮチャネルＭＯＳトランジスタ４１，４２を
含む。ＮチャネルＭＯＳトランジスタ４１，４２のゲー
トは、列選択線ＣＳＬを介して列デコーダ６０２３ａま
たは６０２３ｂに接続される。列デコーダ６０２３ａま
たは６０２３ｂによって列選択線ＣＳＬが選択レベルの
“Ｈ”レベルに立上げられるとＮチャネルＭＯＳトラン
ジスタ４１，４２が導通し、ビット線対ＢＬ，／ＢＬと
データ信号入出力線対ＩＯ，／ＩＯとが結合される。
は、各列に対応して設けられた列選択ゲート６０１８、
センスアンプ６０１６およびイコライザ６０１４と、す
べての列に共通に設けられた中間電位発生回路６０４０
とを含む。列選択ゲート６０１８は、それぞれビット線
ＢＬ，／ＢＬとデータ信号入出力線ＩＯ，／ＩＯの間に
接続されたＮチャネルＭＯＳトランジスタ４１，４２を
含む。ＮチャネルＭＯＳトランジスタ４１，４２のゲー
トは、列選択線ＣＳＬを介して列デコーダ６０２３ａま
たは６０２３ｂに接続される。列デコーダ６０２３ａま
たは６０２３ｂによって列選択線ＣＳＬが選択レベルの
“Ｈ”レベルに立上げられるとＮチャネルＭＯＳトラン
ジスタ４１，４２が導通し、ビット線対ＢＬ，／ＢＬと
データ信号入出力線対ＩＯ，／ＩＯとが結合される。
【００４４】センスアンプ６０１６は、それぞれビット
線ＢＬ，／ＢＬとノードＮ３２との間に接続されたＰチ
ャネルＭＯＳトランジスタ４３，４４と、それぞれビッ
ト線ＢＬ，／ＢＬとノードＮ３２′との間に接続された
ＮチャネルＭＯＳトランジスタ４５，４６とを含む。Ｍ
ＯＳトランジスタ４３，４５のゲートはともにビット線
／ＢＬに接続され、ＭＯＳトランジスタ４４，４６のゲ
ートはともにビット線ＢＬに接続される。ノードＮ３
２，Ｎ３２′は、それぞれクロック発生回路（図示せ
ず）から出力されるセンスアンプ活性化信号ＳＯＮ，／
ＳＯＰを受ける。センスアンプ６０１６は、センスアン
プ活性化信号ＳＯＮ，／ＳＯＰがそれぞれ“Ｈ”レベル
および“Ｌ”レベルになったことに応じて、ビット線対
ＢＬ，／ＢＬ間の微小電位差を電源電圧Ｖｃｃに増幅す
る。
線ＢＬ，／ＢＬとノードＮ３２との間に接続されたＰチ
ャネルＭＯＳトランジスタ４３，４４と、それぞれビッ
ト線ＢＬ，／ＢＬとノードＮ３２′との間に接続された
ＮチャネルＭＯＳトランジスタ４５，４６とを含む。Ｍ
ＯＳトランジスタ４３，４５のゲートはともにビット線
／ＢＬに接続され、ＭＯＳトランジスタ４４，４６のゲ
ートはともにビット線ＢＬに接続される。ノードＮ３
２，Ｎ３２′は、それぞれクロック発生回路（図示せ
ず）から出力されるセンスアンプ活性化信号ＳＯＮ，／
ＳＯＰを受ける。センスアンプ６０１６は、センスアン
プ活性化信号ＳＯＮ，／ＳＯＰがそれぞれ“Ｈ”レベル
および“Ｌ”レベルになったことに応じて、ビット線対
ＢＬ，／ＢＬ間の微小電位差を電源電圧Ｖｃｃに増幅す
る。
【００４５】イコライザ６０１４は、ビット線ＢＬと／
ＢＬの間に接続されたＮチャネルＭＯＳトランジスタ４
７と、それぞれビット線ＢＬ，／ＢＬとノードＮ３３′
との間に接続されたＮチャネルＭＯＳトランジスタ４
８，４９とを含む。ＮチャネルＭＯＳトランジスタ４７
〜４９のゲートはともにノードＮ３３に接続される。ノ
ードＮ３３はビット線イコライズ信号ＢＬＥＱを受け、
ノードＮ３３′はビット線電位ＶＢＬ（＝Ｖｃｃ／２）
を受ける。イコライザ６０１４は、ビット線イコライズ
信号ＢＬＥＱが活性化レベルの“Ｈ”レベルになったこ
とに応じて、ビット線ＢＬと／ＢＬの電位をビット線電
位ＶＢＬにイコライズする。
ＢＬの間に接続されたＮチャネルＭＯＳトランジスタ４
７と、それぞれビット線ＢＬ，／ＢＬとノードＮ３３′
との間に接続されたＮチャネルＭＯＳトランジスタ４
８，４９とを含む。ＮチャネルＭＯＳトランジスタ４７
〜４９のゲートはともにノードＮ３３に接続される。ノ
ードＮ３３はビット線イコライズ信号ＢＬＥＱを受け、
ノードＮ３３′はビット線電位ＶＢＬ（＝Ｖｃｃ／２）
を受ける。イコライザ６０１４は、ビット線イコライズ
信号ＢＬＥＱが活性化レベルの“Ｈ”レベルになったこ
とに応じて、ビット線ＢＬと／ＢＬの電位をビット線電
位ＶＢＬにイコライズする。
【００４６】中間電位発生回路６０４０は、電源電位Ｖ
ｃｃと接地電位ＧＮＤの間の中間電位Ｖｃｃ／２を生成
し、生成した中間電位Ｖｃｃ／２をビット線電位ＶＢＬ
として出力する。
ｃｃと接地電位ＧＮＤの間の中間電位Ｖｃｃ／２を生成
し、生成した中間電位Ｖｃｃ／２をビット線電位ＶＢＬ
として出力する。
【００４７】ところで、このようなＤＲＡＭにおいて
は、不良メモリセルＭＣが冗長メモリセルＭＣと置換さ
れていても不良メモリセルＭＣの不良の状態によって
は、その周辺の正常なメモリセルＭＣが不良メモリセル
ＭＣの悪影響を受け誤動作を起こす場合がある。
は、不良メモリセルＭＣが冗長メモリセルＭＣと置換さ
れていても不良メモリセルＭＣの不良の状態によって
は、その周辺の正常なメモリセルＭＣが不良メモリセル
ＭＣの悪影響を受け誤動作を起こす場合がある。
【００４８】詳しく説明すると図１６に示すように、Ｄ
ＲＡＭはｐ型シリコン基板５２の表面に形成される。ｐ
型シリコン基板５２の表面上方にゲート酸化膜（図示せ
ず）を介してゲート電極すなわちワード線ＷＬが形成さ
れ、ワード線ＷＬの両側のシリコン基板５２表面にｎ+
型ソース／ドレイン領域５３が形成されて、メモリセル
ＭＣのＮチャネルＭＯＳトランジスタ５０が形成され
る。ＮチャネルＭＯＳトランジスタ５０のソース／ドレ
イン領域５３のうちの一方はビット線ＢＬに接続され、
他方の表面上に導電層５４、誘電体層５５および導電層
５６が積層されて、メモリセルＭＣのキャパシタ５１が
形成される。導電層５４はキャパシタ５１の一方電極す
なわちストレージノードＳＮとなり、導電層５６はキャ
パシタ５１の他方電極となる。図では、３つのメモリセ
ルＭＣ１〜ＭＣ３が示される。
ＲＡＭはｐ型シリコン基板５２の表面に形成される。ｐ
型シリコン基板５２の表面上方にゲート酸化膜（図示せ
ず）を介してゲート電極すなわちワード線ＷＬが形成さ
れ、ワード線ＷＬの両側のシリコン基板５２表面にｎ+
型ソース／ドレイン領域５３が形成されて、メモリセル
ＭＣのＮチャネルＭＯＳトランジスタ５０が形成され
る。ＮチャネルＭＯＳトランジスタ５０のソース／ドレ
イン領域５３のうちの一方はビット線ＢＬに接続され、
他方の表面上に導電層５４、誘電体層５５および導電層
５６が積層されて、メモリセルＭＣのキャパシタ５１が
形成される。導電層５４はキャパシタ５１の一方電極す
なわちストレージノードＳＮとなり、導電層５６はキャ
パシタ５１の他方電極となる。図では、３つのメモリセ
ルＭＣ１〜ＭＣ３が示される。
【００４９】今、中央のメモリセルＭＣ２のゲート電極
すなわちワード線ＷＬ２とシリコン基板５２との間に微
小な導電性の異物が存在するものとする。また異物は微
小なので、メモリセルＭＣ２は不良であるもののデータ
の書込は可能であり、ワード線ＷＬ２は正常に駆動され
るものとする。
すなわちワード線ＷＬ２とシリコン基板５２との間に微
小な導電性の異物が存在するものとする。また異物は微
小なので、メモリセルＭＣ２は不良であるもののデータ
の書込は可能であり、ワード線ＷＬ２は正常に駆動され
るものとする。
【００５０】不良メモリセルＭＣ２のストレージノード
ＳＮに“Ｌ”レベルが書込まれ、正常メモリセルＭＣ１
のストレージノードＳＮに“Ｈ”レベルが書込まれてい
る場合において、メモリセルＭＣ２に対応するワード線
ＷＬ２が“Ｈ”レベルに立上げられると、ワード線ＷＬ
２から異物を介してシリコン基板５２に正の電荷（ホー
ル）が注入される。この正の電荷によってシリコン基板
５２が局所的に正電位になり、その正電位の部分とメモ
リセルＭＣ２のストレージノードＳＮとの間のｐｎ接合
が順バイアスされるため、“Ｌ”レベルのストレージノ
ードＳＮからシリコン基板５２に負の電荷（電子）が流
出する。この負の電荷は、隣のメモリセルＭＣ１の
“Ｈ”レベルのストレージノードＳＮまで移動して、そ
のストレージＳＮを“Ｌ”レベルに立下げてしまう。
ＳＮに“Ｌ”レベルが書込まれ、正常メモリセルＭＣ１
のストレージノードＳＮに“Ｈ”レベルが書込まれてい
る場合において、メモリセルＭＣ２に対応するワード線
ＷＬ２が“Ｈ”レベルに立上げられると、ワード線ＷＬ
２から異物を介してシリコン基板５２に正の電荷（ホー
ル）が注入される。この正の電荷によってシリコン基板
５２が局所的に正電位になり、その正電位の部分とメモ
リセルＭＣ２のストレージノードＳＮとの間のｐｎ接合
が順バイアスされるため、“Ｌ”レベルのストレージノ
ードＳＮからシリコン基板５２に負の電荷（電子）が流
出する。この負の電荷は、隣のメモリセルＭＣ１の
“Ｈ”レベルのストレージノードＳＮまで移動して、そ
のストレージＳＮを“Ｌ”レベルに立下げてしまう。
【００５１】したがって、このような不良メモリセルＭ
Ｃを冗長メモリアレイ６０５２の正常なメモリセルＭＣ
と置換しても、不良メモリセルＭＣの周辺のメモリセル
ＭＣが誤動作を起こしてしまうので、ＤＲＡＭは正常に
動作しないことがある。
Ｃを冗長メモリアレイ６０５２の正常なメモリセルＭＣ
と置換しても、不良メモリセルＭＣの周辺のメモリセル
ＭＣが誤動作を起こしてしまうので、ＤＲＡＭは正常に
動作しないことがある。
【００５２】そこで、不良メモリセルＭＣのストレージ
ノードＳＮに“Ｌ”レベルを書込み、他の正常メモリセ
ルＭＣのストレージノードＳＮに“Ｈ”レベルを書込
み、不良メモリセルＭＣに対応するワード線ＷＬを
“Ｈ”レベルに立上げた後正常メモリセルＭＣのデータ
を読出し、その結果、正常メモリセルＭＣのストレージ
ノードＳＮがもとの“Ｈ”レベルの場合は正常であると
判定し、正常メモリセルＭＣのストレージノードＳＮが
“Ｌ”レベルに反転している場合は不良と判定するテス
トにより、上記不良を検出することが可能となった。
ノードＳＮに“Ｌ”レベルを書込み、他の正常メモリセ
ルＭＣのストレージノードＳＮに“Ｈ”レベルを書込
み、不良メモリセルＭＣに対応するワード線ＷＬを
“Ｈ”レベルに立上げた後正常メモリセルＭＣのデータ
を読出し、その結果、正常メモリセルＭＣのストレージ
ノードＳＮがもとの“Ｈ”レベルの場合は正常であると
判定し、正常メモリセルＭＣのストレージノードＳＮが
“Ｌ”レベルに反転している場合は不良と判定するテス
トにより、上記不良を検出することが可能となった。
【００５３】しかし、従来のＤＲＡＭでは、冗長メモリ
セルＭＣよって置換された不良メモリセルＭＣにアクセ
スすることができないので、置換された不良メモリセル
ＭＣのストレージノードＳＮに“Ｌ”レベルを書込むこ
とはできなかった。
セルＭＣよって置換された不良メモリセルＭＣにアクセ
スすることができないので、置換された不良メモリセル
ＭＣのストレージノードＳＮに“Ｌ”レベルを書込むこ
とはできなかった。
【００５４】また図１４で示したように、各列の複数の
メモリセルＭＣがビット線ＢＬと／ＢＬに交互に接続さ
れているので、各メモリセルＭＣのストレージノードＳ
Ｎに同じ論理レベルを書込む場合でもビット線ＢＬと／
ＢＬに与える論理レベルを各メモリセルＭＣのアドレス
によって切換える必要があり、各メモリセルＭＣのスト
レージノードＳＮへの論理レベルの書込は容易でなかっ
た。特に、不良メモリセルＭＣが冗長メモリセルＭＣで
置換されている場合は、ビット線ＢＬに接続された不良
メモリセルＭＣがビット線ＢＬ′に接続された冗長メモ
リセルＭＣで置換されているときとビット線／ＢＬ′に
接続された冗長メモリセルＭＣで置換されているときと
があり、冗長メモリセルＭＣのストレージノードＳＮへ
の論理レベルの書込はなおさら容易でなかった。
メモリセルＭＣがビット線ＢＬと／ＢＬに交互に接続さ
れているので、各メモリセルＭＣのストレージノードＳ
Ｎに同じ論理レベルを書込む場合でもビット線ＢＬと／
ＢＬに与える論理レベルを各メモリセルＭＣのアドレス
によって切換える必要があり、各メモリセルＭＣのスト
レージノードＳＮへの論理レベルの書込は容易でなかっ
た。特に、不良メモリセルＭＣが冗長メモリセルＭＣで
置換されている場合は、ビット線ＢＬに接続された不良
メモリセルＭＣがビット線ＢＬ′に接続された冗長メモ
リセルＭＣで置換されているときとビット線／ＢＬ′に
接続された冗長メモリセルＭＣで置換されているときと
があり、冗長メモリセルＭＣのストレージノードＳＮへ
の論理レベルの書込はなおさら容易でなかった。
【００５５】以上説明した問題点のうち、第１の問題点
に対処しうる半導体記憶装置の構成が、特開平８−１８
０６９９号公報に開示されている。
に対処しうる半導体記憶装置の構成が、特開平８−１８
０６９９号公報に開示されている。
【００５６】図１７は、特開平８−１８０６９９号公報
に開示されたＤＲＡＭの要部概略ブロック図である。
に開示されたＤＲＡＭの要部概略ブロック図である。
【００５７】図１７中、図１２と同一符号は同一の構成
要素を示す。図１２に示した従来例と異なる点は、ビッ
ト線およびセンスアンプのＳ２線のプリチャージ電位Ｖ
BLを供給する電源線ＶBL1 、ＶBL2 、…、ＶBLS を、ビ
ット線対群単位ごとに、ＣＳ線と平行に配置しているこ
とである。
要素を示す。図１２に示した従来例と異なる点は、ビッ
ト線およびセンスアンプのＳ２線のプリチャージ電位Ｖ
BLを供給する電源線ＶBL1 、ＶBL2 、…、ＶBLS を、ビ
ット線対群単位ごとに、ＣＳ線と平行に配置しているこ
とである。
【００５８】これらプリチャージ電位電源線と、対応す
るメモリセルアレイ部とは、それぞれ不揮発性のスイッ
チ手段、たとえばヒューズ素子により接続されている。
るメモリセルアレイ部とは、それぞれ不揮発性のスイッ
チ手段、たとえばヒューズ素子により接続されている。
【００５９】さらに、Ｓ２線は、不良ビットが存在する
場合に置換が行なわれる単位である、ビット線対群単位
６１００、６１０２、６１０４等ごとに、分離されてい
る。その各々には、Ｓ２線対の間の接続を開閉するＳ２
線イコライズ回路Ｓ２−ＥＱが設置されている。
場合に置換が行なわれる単位である、ビット線対群単位
６１００、６１０２、６１０４等ごとに、分離されてい
る。その各々には、Ｓ２線対の間の接続を開閉するＳ２
線イコライズ回路Ｓ２−ＥＱが設置されている。
【００６０】ここで、たとえばビット線対群単位６１０
０中のビット線ＢＬ１に接続するメモリセルに、ショー
ト部分６２００がある場合は、ヒューズ素子６０２８を
カットする。
０中のビット線ＢＬ１に接続するメモリセルに、ショー
ト部分６２００がある場合は、ヒューズ素子６０２８を
カットする。
【００６１】これにより、従来例では不良ビットの存在
するビット線対群単位の置換後にも、第１および第２の
リークパスが存在したのに対し、本構成では、両リーク
パスが遮断されリーク電流が流れない。
するビット線対群単位の置換後にも、第１および第２の
リークパスが存在したのに対し、本構成では、両リーク
パスが遮断されリーク電流が流れない。
【００６２】したがって、置換後の不良ビットによる待
機電流の増加を防ぐことが可能となる。
機電流の増加を防ぐことが可能となる。
【００６３】図１８は、第１の実施例の動作を示すタイ
ミングチャートである。基本的には、図１３に示した従
来例の動作と同様である。不良ビットの接続するビット
線対ＢＬ１、／ＢＬ１においても、センス動作が行なわ
れ、ビット線対間の電位が増幅される。
ミングチャートである。基本的には、図１３に示した従
来例の動作と同様である。不良ビットの接続するビット
線対ＢＬ１、／ＢＬ１においても、センス動作が行なわ
れ、ビット線対間の電位が増幅される。
【００６４】この場合、ビット線ＢＬ１と接地との間に
リークがあるので、ビット線ＢＬ１が“Ｌ”レベル、ビ
ット線／ＢＬ１が“Ｈ”レベルに増幅される。
リークがあるので、ビット線ＢＬ１が“Ｌ”レベル、ビ
ット線／ＢＬ１が“Ｈ”レベルに増幅される。
【００６５】しかし、このビット線対は、予備のビット
線対、スペアＢＬ１およびスペア／ＢＬ１に置換されて
いるので基本動作には何も影響が現れない。
線対、スペアＢＬ１およびスペア／ＢＬ１に置換されて
いるので基本動作には何も影響が現れない。
【００６６】その後、時刻ｔ9 において、ビット線対Ｂ
Ｌ１および／ＢＬ１は、信号ＢＬＥＱが“Ｌ”レベルか
ら“Ｈ”レベルとなって、両者が接続され、１／２ＶCC
レベルとなる。しかし、電流のリークのために、上記ビ
ット線対の電圧レベルは徐々に低下し、時刻ｔ10におい
て十分電位が下がって一定値となる。
Ｌ１および／ＢＬ１は、信号ＢＬＥＱが“Ｌ”レベルか
ら“Ｈ”レベルとなって、両者が接続され、１／２ＶCC
レベルとなる。しかし、電流のリークのために、上記ビ
ット線対の電圧レベルは徐々に低下し、時刻ｔ10におい
て十分電位が下がって一定値となる。
【００６７】ヒューズ素子２８がカットされているの
で、この後はリーク電流は流れない。図１２に示した従
来の冗長回路では、不良の属するビット線対群単位を救
済しても、待機時の電流増加を救済することは不可能で
あった。
で、この後はリーク電流は流れない。図１２に示した従
来の冗長回路では、不良の属するビット線対群単位を救
済しても、待機時の電流増加を救済することは不可能で
あった。
【００６８】それに対して図１７に示す構成のように、
置換単位でＳ２線を分離するとともに、ビット線および
Ｓ２線のプリチャージ電源配線を分離し、ヒューズ素子
によりリーク電流パスをカットすれば、上述した第１の
問題点を軽減することが可能となる。
置換単位でＳ２線を分離するとともに、ビット線および
Ｓ２線のプリチャージ電源配線を分離し、ヒューズ素子
によりリーク電流パスをカットすれば、上述した第１の
問題点を軽減することが可能となる。
【００６９】しかしながら、図１７に示したような構成
のＤＲＡＭによっても、上述したような第２の問題点、
すなわち、冗長メモリセルＭＣよって置換された不良メ
モリセルＭＣにアクセスすることができないために、置
換された不良メモリセルＭＣのストレージノードＳＮに
所望の論理レベルを書込むことはできないことに対して
は、対処することができない。
のＤＲＡＭによっても、上述したような第２の問題点、
すなわち、冗長メモリセルＭＣよって置換された不良メ
モリセルＭＣにアクセスすることができないために、置
換された不良メモリセルＭＣのストレージノードＳＮに
所望の論理レベルを書込むことはできないことに対して
は、対処することができない。
【００７０】この発明は、上記のような問題点を解決す
るためになされたものであって、その目的は、置換され
た不良メモリセルのストレージノードに所望の論理電位
レベルを書込むことが可能な半導体記憶装置を提供する
ことである。
るためになされたものであって、その目的は、置換され
た不良メモリセルのストレージノードに所望の論理電位
レベルを書込むことが可能な半導体記憶装置を提供する
ことである。
【００７１】この発明の他の目的は、メモリセルのスト
レージノードへの論理電位レベルの書込を容易かつ迅速
に行なうことができる半導体記憶装置を提供することで
ある。
レージノードへの論理電位レベルの書込を容易かつ迅速
に行なうことができる半導体記憶装置を提供することで
ある。
【００７２】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、不良素子書込モードを有する半導体記憶装置
であって、行列状に配列された複数のメモリセルを含む
メモリセルアレイと、メモリアレイ中のメモリセル列の
うち、不良なメモリセルを含むメモリセル列と置換する
ための少なくとも１つのメモリセル列を含む冗長メモリ
セルアレイと、各メモリセル行に対応して設けられ、メ
モリセルアレイおよび冗長メモリセルアレイに共通に設
けられたワード線と、各メモリセル列に対応して設けら
れるビット線対と、ビット線対のイコライズ電位を生成
する内部電位発生手段とを備え、内部電位発生手段は、
不良素子書込モードが指定されたことに応じて、第１ま
たは第２の論理レベルのイコライズ電位を出力し、ビッ
ト線対と内部電位発生手段とを導通状態または遮断状態
に設定する電位供給制御手段をさらに備え、電位供給制
御手段は、ビット線対と内部電位発生手段との接続経路
を接続状態および遮断状態のいずれか一方に不揮発的に
設定可能な第１のスイッチ手段と、第１のスイッチ手段
とは並列に設けられ、不良素子書込モードが指定されて
いる期間中は導通状態となる第２のスイッチ手段とを含
み、不良素子書込モードが指定されている期間におい
て、行アドレス信号に従ってメモリセルアレイのうちの
ワード線を選択し、内部電位発生手段からビット線を介
して供給される第１または第２の論理レベルを、選択さ
れたワード線に対応するメモリセルに同時に書き込む書
込手段をさらに備える。
憶装置は、不良素子書込モードを有する半導体記憶装置
であって、行列状に配列された複数のメモリセルを含む
メモリセルアレイと、メモリアレイ中のメモリセル列の
うち、不良なメモリセルを含むメモリセル列と置換する
ための少なくとも１つのメモリセル列を含む冗長メモリ
セルアレイと、各メモリセル行に対応して設けられ、メ
モリセルアレイおよび冗長メモリセルアレイに共通に設
けられたワード線と、各メモリセル列に対応して設けら
れるビット線対と、ビット線対のイコライズ電位を生成
する内部電位発生手段とを備え、内部電位発生手段は、
不良素子書込モードが指定されたことに応じて、第１ま
たは第２の論理レベルのイコライズ電位を出力し、ビッ
ト線対と内部電位発生手段とを導通状態または遮断状態
に設定する電位供給制御手段をさらに備え、電位供給制
御手段は、ビット線対と内部電位発生手段との接続経路
を接続状態および遮断状態のいずれか一方に不揮発的に
設定可能な第１のスイッチ手段と、第１のスイッチ手段
とは並列に設けられ、不良素子書込モードが指定されて
いる期間中は導通状態となる第２のスイッチ手段とを含
み、不良素子書込モードが指定されている期間におい
て、行アドレス信号に従ってメモリセルアレイのうちの
ワード線を選択し、内部電位発生手段からビット線を介
して供給される第１または第２の論理レベルを、選択さ
れたワード線に対応するメモリセルに同時に書き込む書
込手段をさらに備える。
【００７３】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、外部制御信号
に応じて、不良素子書込モードの指定ならびにメモリセ
ルに書き込まれるべき第１または第２の論理レベルの指
定を検知する動作モード検知手段をさらに備え、内部電
位発生手段は、イコライズ電位が供給される出力ノード
と、不良素子書込モードが指定されていない期間は、第
１の論理レベルと第２の論理レベルとの中間の所定の電
位レベルを第１の出力ノードに供給する分圧手段と、不
良素子書込モードが指定されている期間は、動作モード
検知手段に制御されて、出力ノードに外部制御信号に応
じて指定された第１の論理レベルまたは第２の論理レベ
ルのいずれかを供給する書込電位設定手段とを含む。
１記載の半導体記憶装置の構成において、外部制御信号
に応じて、不良素子書込モードの指定ならびにメモリセ
ルに書き込まれるべき第１または第２の論理レベルの指
定を検知する動作モード検知手段をさらに備え、内部電
位発生手段は、イコライズ電位が供給される出力ノード
と、不良素子書込モードが指定されていない期間は、第
１の論理レベルと第２の論理レベルとの中間の所定の電
位レベルを第１の出力ノードに供給する分圧手段と、不
良素子書込モードが指定されている期間は、動作モード
検知手段に制御されて、出力ノードに外部制御信号に応
じて指定された第１の論理レベルまたは第２の論理レベ
ルのいずれかを供給する書込電位設定手段とを含む。
【００７４】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、第２のスイッ
チ手段は、動作モード検知手段に制御されて、不良素子
書込モードが指定されている期間は導通状態となるトラ
ンスミッションゲートを含む。
２記載の半導体記憶装置の構成において、第２のスイッ
チ手段は、動作モード検知手段に制御されて、不良素子
書込モードが指定されている期間は導通状態となるトラ
ンスミッションゲートを含む。
【００７５】請求項４記載の半導体記憶装置は、不良素
子書込モードを有する半導体記憶装置であって、行列状
に配列された複数のメモリセルを含むメモリセルアレイ
を備え、メモリセルアレイは、所定数のメモリセル列を
単位とする複数のメモリセルブロックに分割され、メモ
リアレイ中のメモリセルブロックのうち、不良なメモリ
セルを含むメモリセルブロックと置換するための少なく
とも１つの冗長メモリセルブロックを含む冗長メモリセ
ルアレイと、各メモリセル行に対応して設けられ、メモ
リセルアレイおよび冗長メモリセルアレイに共通に設け
られたワード線と、各メモリセル列に対応して設けられ
るビット線対と、ビット線対のイコライズ電位を生成す
る内部電位発生手段とをさらに備え、内部電位発生手段
は、不良素子書込モードが指定されたことに応じて、第
１または第２の論理レベルのイコライズ電位を出力し、
メモリセルブロックが含む所定数のビット線対と内部電
位発生手段とを導通状態または遮断状態に設定する電位
供給制御手段をさらに備え、電位供給制御手段は、メモ
リセルブロックが含む所定数のビット線対と内部電位発
生手段との接続経路を接続状態および遮断状態のいずれ
か一方に、メモリセルブロックごとに、かつ不揮発的に
設定可能な第１のスイッチ手段と、第１のスイッチ手段
とは並列に設けられ、不良素子書込モードが指定されて
いる期間中は導通状態となる第２のスイッチ手段とを含
み、不良素子書込モードが指定されている期間におい
て、行アドレス信号に従ってメモリセルアレイのうちの
ワード線を選択し、内部電位発生手段からビット線対を
介して供給される第１または第２の論理レベルを、選択
されたワード線に対応するメモリセルに同時に書き込む
書込手段をさらに備える。
子書込モードを有する半導体記憶装置であって、行列状
に配列された複数のメモリセルを含むメモリセルアレイ
を備え、メモリセルアレイは、所定数のメモリセル列を
単位とする複数のメモリセルブロックに分割され、メモ
リアレイ中のメモリセルブロックのうち、不良なメモリ
セルを含むメモリセルブロックと置換するための少なく
とも１つの冗長メモリセルブロックを含む冗長メモリセ
ルアレイと、各メモリセル行に対応して設けられ、メモ
リセルアレイおよび冗長メモリセルアレイに共通に設け
られたワード線と、各メモリセル列に対応して設けられ
るビット線対と、ビット線対のイコライズ電位を生成す
る内部電位発生手段とをさらに備え、内部電位発生手段
は、不良素子書込モードが指定されたことに応じて、第
１または第２の論理レベルのイコライズ電位を出力し、
メモリセルブロックが含む所定数のビット線対と内部電
位発生手段とを導通状態または遮断状態に設定する電位
供給制御手段をさらに備え、電位供給制御手段は、メモ
リセルブロックが含む所定数のビット線対と内部電位発
生手段との接続経路を接続状態および遮断状態のいずれ
か一方に、メモリセルブロックごとに、かつ不揮発的に
設定可能な第１のスイッチ手段と、第１のスイッチ手段
とは並列に設けられ、不良素子書込モードが指定されて
いる期間中は導通状態となる第２のスイッチ手段とを含
み、不良素子書込モードが指定されている期間におい
て、行アドレス信号に従ってメモリセルアレイのうちの
ワード線を選択し、内部電位発生手段からビット線対を
介して供給される第１または第２の論理レベルを、選択
されたワード線に対応するメモリセルに同時に書き込む
書込手段をさらに備える。
【００７６】請求項５記載の半導体記憶装置は、請求項
４記載の半導体記憶装置の構成において、外部制御信号
に応じて、不良素子書込モードの指定ならびにメモリセ
ルに書き込まれるべき第１または第２の論理レベルの指
定を検知する動作モード検知手段をさらに備え、内部電
位発生手段は、イコライズ電位が供給される出力ノード
と、不良素子書込モードが指定されていない期間は、第
１の論理レベルと第２の論理レベルとの中間の所定の電
位レベルを第１の出力ノードに供給する分圧手段と、不
良素子書込モードが指定されている期間は、動作モード
検知手段に制御されて、出力ノードに外部制御信号に応
じて指定された第１の論理レベルまたは第２の論理レベ
ルのいずれかを供給する書込電位設定手段とを含む。
４記載の半導体記憶装置の構成において、外部制御信号
に応じて、不良素子書込モードの指定ならびにメモリセ
ルに書き込まれるべき第１または第２の論理レベルの指
定を検知する動作モード検知手段をさらに備え、内部電
位発生手段は、イコライズ電位が供給される出力ノード
と、不良素子書込モードが指定されていない期間は、第
１の論理レベルと第２の論理レベルとの中間の所定の電
位レベルを第１の出力ノードに供給する分圧手段と、不
良素子書込モードが指定されている期間は、動作モード
検知手段に制御されて、出力ノードに外部制御信号に応
じて指定された第１の論理レベルまたは第２の論理レベ
ルのいずれかを供給する書込電位設定手段とを含む。
【００７７】請求項６記載の半導体記憶装置は、請求項
５記載の半導体記憶装置の構成において、第２のスイッ
チ手段は、動作モード検知手段に制御されて、不良素子
書込モードが指定されている期間は導通状態となるトラ
ンスミッションゲートを含む。
５記載の半導体記憶装置の構成において、第２のスイッ
チ手段は、動作モード検知手段に制御されて、不良素子
書込モードが指定されている期間は導通状態となるトラ
ンスミッションゲートを含む。
【００７８】
［実施の形態１］図１は、本発明の実施の形態１のダイ
ナミックランダムアクセスメモリ（以下、ＤＲＡＭと称
す）１０００の構成を示すブロック図である。
ナミックランダムアクセスメモリ（以下、ＤＲＡＭと称
す）１０００の構成を示すブロック図である。
【００７９】図１を参照して、このＤＲＡＭ１０００
は、制御信号入力端子１００２〜１００６と、アドレス
信号入力端子群１００８と、データ信号入出力端子群１
０１６と、接地端子１０１８と、電源端子１０２０とを
備える。
は、制御信号入力端子１００２〜１００６と、アドレス
信号入力端子群１００８と、データ信号入出力端子群１
０１６と、接地端子１０１８と、電源端子１０２０とを
備える。
【００８０】また、このＤＲＡＭ１０００は、クロック
発生回路１０２２と、行および列アドレスバッファ１０
２４と、行デコーダ１０２６と、列デコーダ１０２８
と、冗長列デコーダ１０３０と、メモリマット１０３２
と、データ入力バッファ１０４０およびデータ出力バッ
ファ１０４２とを備え、メモリマット１０３２はメモリ
セルアレイ１０３４、冗長メモリセルアレイ１０３６お
よびセンスアンプ＋入出力制御回路１０３８を含む。
発生回路１０２２と、行および列アドレスバッファ１０
２４と、行デコーダ１０２６と、列デコーダ１０２８
と、冗長列デコーダ１０３０と、メモリマット１０３２
と、データ入力バッファ１０４０およびデータ出力バッ
ファ１０４２とを備え、メモリマット１０３２はメモリ
セルアレイ１０３４、冗長メモリセルアレイ１０３６お
よびセンスアンプ＋入出力制御回路１０３８を含む。
【００８１】クロック発生回路１０２２は、制御信号入
力端子１００２，１００４を介して外部から与えられる
信号ＥＸＴ．／ＲＡＳ，ＥＸＴ．／ＣＡＳに基づいて所
定の動作モードを選択し、ＤＲＡＭ全体を制御する。
力端子１００２，１００４を介して外部から与えられる
信号ＥＸＴ．／ＲＡＳ，ＥＸＴ．／ＣＡＳに基づいて所
定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【００８２】行および列アドレスバッファ１０２４は、
アドレス信号入力端子群１００８を介して外部から与え
られるアドレス信号Ａ０〜Ａｉ（ただし、ｉは自然数で
ある）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび
列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号
ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコ
ーダ１０２６および列デコーダ１０２８に与えるメモリ
マット１０３２は、それぞれが１ビットのデータを記憶
する複数のメモリセルを含む。各メモリセルは行アドレ
スおよび列アドレスによって決定される所定のアドレス
に配置される。
アドレス信号入力端子群１００８を介して外部から与え
られるアドレス信号Ａ０〜Ａｉ（ただし、ｉは自然数で
ある）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび
列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号
ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコ
ーダ１０２６および列デコーダ１０２８に与えるメモリ
マット１０３２は、それぞれが１ビットのデータを記憶
する複数のメモリセルを含む。各メモリセルは行アドレ
スおよび列アドレスによって決定される所定のアドレス
に配置される。
【００８３】行デコーダ１０２６は、行および列アドレ
スバッファ１０２４から与えられた行アドレス信号ＲＡ
０〜ＲＡｉに応答して、メモリセルアレイ１０３４の行
アドレスを指定する。列デコーダ１０２８は、行および
列アドレスバッファ１０２４から与えられた列アドレス
信号ＣＡ０〜ＣＡｉに応答して、メモリセルアレイ１０
３４の列アドレスを指定する。
スバッファ１０２４から与えられた行アドレス信号ＲＡ
０〜ＲＡｉに応答して、メモリセルアレイ１０３４の行
アドレスを指定する。列デコーダ１０２８は、行および
列アドレスバッファ１０２４から与えられた列アドレス
信号ＣＡ０〜ＣＡｉに応答して、メモリセルアレイ１０
３４の列アドレスを指定する。
【００８４】列デコーダ１０２８および冗長列デコーダ
１０３０内には、メモリセルアレイ１０３４のうちの不
良なメモリセルを含む列アドレスおよびその列アドレス
と置換される冗長メモリセルアレイ１０３６の列アドレ
スをプログラムするためのヒューズ群（図示せず）が設
けられている。ヒューズ群によってプログラムされた不
良な列アドレスに対応する列アドレス信号ＣＡ０〜ＣＡ
ｉが入力された場合は、列デコーダ１０２８はその列ア
ドレスを指定せず、冗長列デコーダ１０３０はその列ア
ドレスの代わりにプログラムされた冗長メモリセルアレ
イ１０３６の列アドレスを指定する。すなわち、メモリ
セルアレイ１０３４内の不良メモリセルを含む不良メモ
リセル列は、冗長メモリセルアレイ１０３６の正常なメ
モリセル列と置換される。
１０３０内には、メモリセルアレイ１０３４のうちの不
良なメモリセルを含む列アドレスおよびその列アドレス
と置換される冗長メモリセルアレイ１０３６の列アドレ
スをプログラムするためのヒューズ群（図示せず）が設
けられている。ヒューズ群によってプログラムされた不
良な列アドレスに対応する列アドレス信号ＣＡ０〜ＣＡ
ｉが入力された場合は、列デコーダ１０２８はその列ア
ドレスを指定せず、冗長列デコーダ１０３０はその列ア
ドレスの代わりにプログラムされた冗長メモリセルアレ
イ１０３６の列アドレスを指定する。すなわち、メモリ
セルアレイ１０３４内の不良メモリセルを含む不良メモ
リセル列は、冗長メモリセルアレイ１０３６の正常なメ
モリセル列と置換される。
【００８５】センスアンプ＋入出力制御回路１０３８
は、行デコーダ１０２６および列デコーダ１０２８（ま
たは冗長列デコーダ１０３０）によって指定されたアド
レスのメモリセルをデータ信号入出力線対ＩＯＰの一端
に接続する。データ信号入出力線対ＩＯＰの他端は、デ
ータ入力バッファ１０４０およびデータ出力バッファ１
０４２に接続される。データ入力バッファ１０４０は、
書込モード時に、制御信号入力端子１００６を介して外
部から与えられる信号ＥＸＴ．／ＷＥに応答して、デー
タ信号入出力端子群１０１６から入力されたデータをデ
ータ信号入出力端子対ＩＯＰを介して選択されたメモリ
セルに与える。データ出力バッファ１０４２は、読出モ
ード時に、選択されたメモリセルからの読出データをデ
ータ入出力端子群１０１６に出力する。
は、行デコーダ１０２６および列デコーダ１０２８（ま
たは冗長列デコーダ１０３０）によって指定されたアド
レスのメモリセルをデータ信号入出力線対ＩＯＰの一端
に接続する。データ信号入出力線対ＩＯＰの他端は、デ
ータ入力バッファ１０４０およびデータ出力バッファ１
０４２に接続される。データ入力バッファ１０４０は、
書込モード時に、制御信号入力端子１００６を介して外
部から与えられる信号ＥＸＴ．／ＷＥに応答して、デー
タ信号入出力端子群１０１６から入力されたデータをデ
ータ信号入出力端子対ＩＯＰを介して選択されたメモリ
セルに与える。データ出力バッファ１０４２は、読出モ
ード時に、選択されたメモリセルからの読出データをデ
ータ入出力端子群１０１６に出力する。
【００８６】電源回路１０５０は、外部電源電位Ｖｃｃ
と接地電位Ｖｓｓとを受けて、ＤＲＡＭ１０００の動作
に必要な種々の内部電源電位を供給する。電源回路１０
５０は、メモリセルアレイ１０３４中に含まれるビット
線対に対するプリチャージ電位ＶBLを供給するプリチャ
ージ電位発生回路１０５２を含む。
と接地電位Ｖｓｓとを受けて、ＤＲＡＭ１０００の動作
に必要な種々の内部電源電位を供給する。電源回路１０
５０は、メモリセルアレイ１０３４中に含まれるビット
線対に対するプリチャージ電位ＶBLを供給するプリチャ
ージ電位発生回路１０５２を含む。
【００８７】図２は、図１に示したＤＲＡＭ１０００の
構成のうち、１つのメモリセル列の構成を詳細に示す一
部省略した回路ブロック図であり、図１５と対比される
図である。ただし、図２においては、ビット線対とＩＯ
線対とを選択的に接続する列選択ゲート６０１８等の構
成部分については、図示省略している。
構成のうち、１つのメモリセル列の構成を詳細に示す一
部省略した回路ブロック図であり、図１５と対比される
図である。ただし、図２においては、ビット線対とＩＯ
線対とを選択的に接続する列選択ゲート６０１８等の構
成部分については、図示省略している。
【００８８】図２を参照して、メモリセルアレイ１０３
４または冗長メモリセルアレイ１０３６は、行列状に配
列された複数のメモリセルＭＣと、各行に対応して設け
られたワード線ＷＬと、各列に対応して設けられたビッ
ト線対ＢＬ，／ＢＬとを含む。
４または冗長メモリセルアレイ１０３６は、行列状に配
列された複数のメモリセルＭＣと、各行に対応して設け
られたワード線ＷＬと、各列に対応して設けられたビッ
ト線対ＢＬ，／ＢＬとを含む。
【００８９】各メモリセルＭＣは、対応する行のワード
線ＷＬに接続される。奇数番の列の複数のメモリセルＭ
Ｃは、それぞれビット線ＢＬまたは／ＢＬに交互に接続
される。偶数番の列の複数のメモリセルＭＣは、それぞ
れビット線／ＢＬまたはＢＬに交互に接続される。
線ＷＬに接続される。奇数番の列の複数のメモリセルＭ
Ｃは、それぞれビット線ＢＬまたは／ＢＬに交互に接続
される。偶数番の列の複数のメモリセルＭＣは、それぞ
れビット線／ＢＬまたはＢＬに交互に接続される。
【００９０】各メモリセルＭＣは、図１５に示した従来
例と同様の構成を有するので、同一部分には同一符号を
付して、その説明は繰り返さない。
例と同様の構成を有するので、同一部分には同一符号を
付して、その説明は繰り返さない。
【００９１】各列に対応して、センスアンプ６０１６お
よびイコライザ６０１４が設けられ、すべての列に共通
にプリチャージ電位発生回路１０５２が設けられる。
よびイコライザ６０１４が設けられ、すべての列に共通
にプリチャージ電位発生回路１０５２が設けられる。
【００９２】センスアンプ６０１６は、それぞれビット
線ＢＬ，／ＢＬとノードＮ３２との間に接続されたＰチ
ャネルＭＯＳトランジスタ４３，４４と、それぞれビッ
ト線ＢＬ，／ＢＬとノードＮ３２′との間に接続された
ＮチャネルＭＯＳトランジスタ４５，４６とを含む。Ｍ
ＯＳトランジスタ４３，４５のゲートはともにビット線
／ＢＬに接続され、ＭＯＳトランジスタ４４，４６のゲ
ートはともにビット線ＢＬに接続される。ノードＮ３
２，Ｎ３２′は、それぞれクロック発生回路１０２２か
ら出力されるセンスアンプ活性化信号ＳＯＮ，／ＳＯＰ
を受ける。
線ＢＬ，／ＢＬとノードＮ３２との間に接続されたＰチ
ャネルＭＯＳトランジスタ４３，４４と、それぞれビッ
ト線ＢＬ，／ＢＬとノードＮ３２′との間に接続された
ＮチャネルＭＯＳトランジスタ４５，４６とを含む。Ｍ
ＯＳトランジスタ４３，４５のゲートはともにビット線
／ＢＬに接続され、ＭＯＳトランジスタ４４，４６のゲ
ートはともにビット線ＢＬに接続される。ノードＮ３
２，Ｎ３２′は、それぞれクロック発生回路１０２２か
ら出力されるセンスアンプ活性化信号ＳＯＮ，／ＳＯＰ
を受ける。
【００９３】センスアンプ６０１６は、通常の読出動作
においては、センスアンプ活性化信号ＳＯＮ，／ＳＯＰ
がそれぞれ“Ｈ”レベルおよび“Ｌ”レベルになったこ
とに応じて、ビット線対ＢＬ，／ＢＬ間の微小電位差を
電源電圧Ｖｃｃに増幅する。
においては、センスアンプ活性化信号ＳＯＮ，／ＳＯＰ
がそれぞれ“Ｈ”レベルおよび“Ｌ”レベルになったこ
とに応じて、ビット線対ＢＬ，／ＢＬ間の微小電位差を
電源電圧Ｖｃｃに増幅する。
【００９４】後に説明するように、不良素子書込モード
が指定されている期間中は、センスアンプ６０１６は、
不活性化されている。
が指定されている期間中は、センスアンプ６０１６は、
不活性化されている。
【００９５】イコライザ６０１４は、ビット線ＢＬと／
ＢＬの間に接続されたＮチャネルＭＯＳトランジスタ４
７と、それぞれビット線ＢＬ，／ＢＬとノードＮ３３′
との間に接続されたＮチャネルＭＯＳトランジスタ４
８，４９とを含む。ＮチャネルＭＯＳトランジスタ４７
〜４９のゲートはともにノードＮ３３に接続される。ノ
ードＮ３３はビット線イコライズ信号ＢＬＥＱを受け、
ノードＮ３３′は、副ビット線電位供給配線ＬＶＢＬと
接続する。
ＢＬの間に接続されたＮチャネルＭＯＳトランジスタ４
７と、それぞれビット線ＢＬ，／ＢＬとノードＮ３３′
との間に接続されたＮチャネルＭＯＳトランジスタ４
８，４９とを含む。ＮチャネルＭＯＳトランジスタ４７
〜４９のゲートはともにノードＮ３３に接続される。ノ
ードＮ３３はビット線イコライズ信号ＢＬＥＱを受け、
ノードＮ３３′は、副ビット線電位供給配線ＬＶＢＬと
接続する。
【００９６】イコライザ６０１４は、ビット線イコライ
ズ信号ＢＬＥＱが活性化レベルの“Ｈ”レベルになった
ことに応じて、ビット線ＢＬと／ＢＬの電位を副ビット
線電位供給配線ＬＶＢＬにより供給されるプリチャージ
電位ＶＢＬにイコライズする。副ビット線電位供給配線
ＬＶＢＬは、互いに並列に接続されるヒューズ素子８０
とパストランジスタ８２とを介して、主ビット線電位供
給配線ＭＶＢＬと接続している。パストランジスタ８２
は、不良素子書込モードが指定されることに応じて、活
性となる不良素子書込モード指定信号ＴＭＳにより制御
されて、不良素子書込モード期間中は導通状態となる。
ズ信号ＢＬＥＱが活性化レベルの“Ｈ”レベルになった
ことに応じて、ビット線ＢＬと／ＢＬの電位を副ビット
線電位供給配線ＬＶＢＬにより供給されるプリチャージ
電位ＶＢＬにイコライズする。副ビット線電位供給配線
ＬＶＢＬは、互いに並列に接続されるヒューズ素子８０
とパストランジスタ８２とを介して、主ビット線電位供
給配線ＭＶＢＬと接続している。パストランジスタ８２
は、不良素子書込モードが指定されることに応じて、活
性となる不良素子書込モード指定信号ＴＭＳにより制御
されて、不良素子書込モード期間中は導通状態となる。
【００９７】プリチャージ電位発生回路１０５２は、出
力ノードＮＢと、内部電源電位ＶｃｃＡと接地電位Ｖｓ
ｓの間の中間電位Ｖｃｃ／２を生成するＶｃｃ／２発生
回路２１００と、Ｖｃｃ／２発生回路２１００の出力を
受けて、不良素子書込モード指定信号ＴＭＳに制御され
て出力ノードＮＢへ中間電位Ｖｃｃ／２を伝達し、また
は遮断する切換回路２２００と、特殊書込レベル指定信
号ＳＶＢＬに応じて、“Ｈ”レベルの電位（内部電源電
位ＶｃｃＡ）または“Ｌ”レベルの電位（接地電位Ｖｓ
ｓ）のいずれかの電位を出力する書込電位発生回路２３
００とを含む。
力ノードＮＢと、内部電源電位ＶｃｃＡと接地電位Ｖｓ
ｓの間の中間電位Ｖｃｃ／２を生成するＶｃｃ／２発生
回路２１００と、Ｖｃｃ／２発生回路２１００の出力を
受けて、不良素子書込モード指定信号ＴＭＳに制御され
て出力ノードＮＢへ中間電位Ｖｃｃ／２を伝達し、また
は遮断する切換回路２２００と、特殊書込レベル指定信
号ＳＶＢＬに応じて、“Ｈ”レベルの電位（内部電源電
位ＶｃｃＡ）または“Ｌ”レベルの電位（接地電位Ｖｓ
ｓ）のいずれかの電位を出力する書込電位発生回路２３
００とを含む。
【００９８】プリチャージ電位発生回路１０５２の出力
ノードＮＢから出力される電位が、主ビット線電位供給
配線ＭＶＢＬにより伝達される。
ノードＮＢから出力される電位が、主ビット線電位供給
配線ＭＶＢＬにより伝達される。
【００９９】図３は、図２に示したメモリセル列と同等
の構成が、メモリセルアレイ１０３４および冗長メモリ
セルアレイ１０３６の双方に含まれている場合におけ
る、メモリマット１０３２の一部を抽出して示す要部回
路図である。
の構成が、メモリセルアレイ１０３４および冗長メモリ
セルアレイ１０３６の双方に含まれている場合におけ
る、メモリマット１０３２の一部を抽出して示す要部回
路図である。
【０１００】メモリセルアレイ１０３４に含まれるビッ
ト線対ＢＬ，／ＢＬにプリチャージ電位を供給する副ビ
ット線電位供給配線ＬＶＢＬも、冗長メモリセルアレイ
１０３６に含まれるビット線対スペアＢＬ，スペア／Ｂ
Ｌにプリチャージ電位を供給する副ビット線電位供給配
線ＬＶＢＬも、ともにヒューズ素子８０を介して主ビッ
ト線電位供給配線ＭＶＢＬと接続している。
ト線対ＢＬ，／ＢＬにプリチャージ電位を供給する副ビ
ット線電位供給配線ＬＶＢＬも、冗長メモリセルアレイ
１０３６に含まれるビット線対スペアＢＬ，スペア／Ｂ
Ｌにプリチャージ電位を供給する副ビット線電位供給配
線ＬＶＢＬも、ともにヒューズ素子８０を介して主ビッ
ト線電位供給配線ＭＶＢＬと接続している。
【０１０１】また、各ヒューズ素子８０には、並列に、
信号ＴＭＳにより制御されるパストランジスタ８２が設
けられている。
信号ＴＭＳにより制御されるパストランジスタ８２が設
けられている。
【０１０２】したがって、ビット線対ＢＬ，／ＢＬに接
続するメモリセルに不良が存在し、このビット線対Ｂ
Ｌ，／ＢＬがビット線対スペアＢＬ，スペア／ＢＬに置
換されている場合は、ビット線対ＢＬ，／ＢＬに対応す
るヒューズ素子８０がカットされ、スタンバイ時におけ
るリーク電流の発生が防止される。
続するメモリセルに不良が存在し、このビット線対Ｂ
Ｌ，／ＢＬがビット線対スペアＢＬ，スペア／ＢＬに置
換されている場合は、ビット線対ＢＬ，／ＢＬに対応す
るヒューズ素子８０がカットされ、スタンバイ時におけ
るリーク電流の発生が防止される。
【０１０３】一方で、不良素子書込モードが指定され、
信号ＴＭＳが活性状態（“Ｈ”レベル）となると、パス
トランジスタ８０が導通状態となるので、信号ＢＬＥＱ
の活性化に応じて、ビット線対ＢＬ，／ＢＬにもビット
線対スペアＢＬ，スペア／ＢＬにも、主ビット線電位供
給配線ＭＶＢＬを介して、プリチャージ電位発生回路１
０５２からの電位が供給される。
信号ＴＭＳが活性状態（“Ｈ”レベル）となると、パス
トランジスタ８０が導通状態となるので、信号ＢＬＥＱ
の活性化に応じて、ビット線対ＢＬ，／ＢＬにもビット
線対スペアＢＬ，スペア／ＢＬにも、主ビット線電位供
給配線ＭＶＢＬを介して、プリチャージ電位発生回路１
０５２からの電位が供給される。
【０１０４】図４は、図１に示したプリチャージ電位発
生回路１０５２の構成を示す回路図である。
生回路１０５２の構成を示す回路図である。
【０１０５】プリチャージ電位発生回路１０５２は、よ
り詳しくは、信号ＴＭＳの活性化／非活性化に応じて３
つのプリチャージ電位を発生し、中間電位Ｖｃｃ／２を
生成するＶｃｃ／２発生回路２１００と、特殊書込レベ
ル指定信号ＳＶＢＬに応じて、出力ノードＮＢに“Ｈ”
レベルの電位（内部電源電位ＶｃｃＡ）または“Ｌ”レ
ベルの電位（接地電位Ｖｓｓ）のいずれかの電位を出力
する書込電位発生回路２３００と、Ｖｃｃ／２発生回路
２１００の出力と書込電位発生回路２３００の出力とを
受けて、不良素子書込モード指定信号ＴＭＳが不活性で
ある期間はＶｃｃ／２発生回路２１００の出力を、不良
素子書込モード指定信号ＴＭＳが活性である期間は書込
電位発生回路２３００の出力をそれぞれ選択的に出力ノ
ードＮＢに与える切換回路２２００とを含む。
り詳しくは、信号ＴＭＳの活性化／非活性化に応じて３
つのプリチャージ電位を発生し、中間電位Ｖｃｃ／２を
生成するＶｃｃ／２発生回路２１００と、特殊書込レベ
ル指定信号ＳＶＢＬに応じて、出力ノードＮＢに“Ｈ”
レベルの電位（内部電源電位ＶｃｃＡ）または“Ｌ”レ
ベルの電位（接地電位Ｖｓｓ）のいずれかの電位を出力
する書込電位発生回路２３００と、Ｖｃｃ／２発生回路
２１００の出力と書込電位発生回路２３００の出力とを
受けて、不良素子書込モード指定信号ＴＭＳが不活性で
ある期間はＶｃｃ／２発生回路２１００の出力を、不良
素子書込モード指定信号ＴＭＳが活性である期間は書込
電位発生回路２３００の出力をそれぞれ選択的に出力ノ
ードＮＢに与える切換回路２２００とを含む。
【０１０６】なお、以下では外部電源電位Ｖｃｃから電
源回路１０５０が生成する内部電源電位を電位Ｖｃｃａ
と呼ぶことにする。
源回路１０５０が生成する内部電源電位を電位Ｖｃｃａ
と呼ぶことにする。
【０１０７】Ｖｃｃ／２発生回路２１００は、ソースが
内部電源電位ＶｃｃＡを受け、信号ＴＭＳの不活性化に
応じて導通状態となるＰチャネルＭＯＳトランジスタ２
１０２と、ＰチャネルＭＯＳトランジスタ２１０２のド
レインとノードＮｎとの間に直列に接続される抵抗体２
１０４およびＮチャネルＭＯＳトランジスタ２１０６
と、ノードＮｎと接地電位との間に直列に接続される抵
抗体２１０８およびＮチャネルＭＯＳトランジスタ２１
１０とを含む。
内部電源電位ＶｃｃＡを受け、信号ＴＭＳの不活性化に
応じて導通状態となるＰチャネルＭＯＳトランジスタ２
１０２と、ＰチャネルＭＯＳトランジスタ２１０２のド
レインとノードＮｎとの間に直列に接続される抵抗体２
１０４およびＮチャネルＭＯＳトランジスタ２１０６
と、ノードＮｎと接地電位との間に直列に接続される抵
抗体２１０８およびＮチャネルＭＯＳトランジスタ２１
１０とを含む。
【０１０８】ＮチャネルＭＯＳトランジスタ２１０６と
ＮチャネルＭＯＳトランジスタ２１１０とは、それぞれ
内部電源電位ＶｃｃＡから接地電位に向かう方向が順方
向となるように、ダイオード接続されている。
ＮチャネルＭＯＳトランジスタ２１１０とは、それぞれ
内部電源電位ＶｃｃＡから接地電位に向かう方向が順方
向となるように、ダイオード接続されている。
【０１０９】Ｖｃｃ／２発生回路２１００は、さらに、
ＰチャネルＭＯＳトランジスタ２１０２のドレインとノ
ードＮｐとの間に直列に接続されるＰチャネルＭＯＳト
ランジスタ２１１２および抵抗体２１１４と、ノードＮ
ｐと接地電位との間に直列に接続されるＰチャネルＭＯ
Ｓトランジスタ２１１６および抵抗体２１１８とを含
む。
ＰチャネルＭＯＳトランジスタ２１０２のドレインとノ
ードＮｐとの間に直列に接続されるＰチャネルＭＯＳト
ランジスタ２１１２および抵抗体２１１４と、ノードＮ
ｐと接地電位との間に直列に接続されるＰチャネルＭＯ
Ｓトランジスタ２１１６および抵抗体２１１８とを含
む。
【０１１０】ＰチャネルＭＯＳトランジスタ２１１２と
ＰチャネルＭＯＳトランジスタ２１１６とは、それぞれ
内部電源電位ＶｃｃＡから接地電位に向かう方向が順方
向となるように、ダイオード接続されている。
ＰチャネルＭＯＳトランジスタ２１１６とは、それぞれ
内部電源電位ＶｃｃＡから接地電位に向かう方向が順方
向となるように、ダイオード接続されている。
【０１１１】Ｖｃｃ／２発生回路２１００は、さらに、
内部電源電位ＶｃｃＡと接地電位との間に直列にノード
Ｎｃを介して接続されるＮチャネルＭＯＳトランジスタ
２１２０およびＰチャネルＭＯＳトランジスタ２１２２
を含む。
内部電源電位ＶｃｃＡと接地電位との間に直列にノード
Ｎｃを介して接続されるＮチャネルＭＯＳトランジスタ
２１２０およびＰチャネルＭＯＳトランジスタ２１２２
を含む。
【０１１２】ＮチャネルＭＯＳトランジスタ２１２０の
ゲートは、ＮチャネルＭＯＳトランジスタ２１０６のゲ
ート電位を受け、ＰチャネルＭＯＳトランジスタ２１２
２のゲートは、ＰチャネルＭＯＳトランジスタ２１１６
のゲート電位を受ける。
ゲートは、ＮチャネルＭＯＳトランジスタ２１０６のゲ
ート電位を受け、ＰチャネルＭＯＳトランジスタ２１２
２のゲートは、ＰチャネルＭＯＳトランジスタ２１１６
のゲート電位を受ける。
【０１１３】ここで、抵抗体２１０４と２１１０の抵抗
値ならびに抵抗体２１１４と２１１８の抵抗値は、それ
ぞれ等しくなるように設定されているものとする。
値ならびに抵抗体２１１４と２１１８の抵抗値は、それ
ぞれ等しくなるように設定されているものとする。
【０１１４】また、ＮチャネルＭＯＳトランジスタ２１
０６、２１１０および２１２０の特性ならびにＰチャネ
ルＭＯＳトランジスタ２１１２、２１１６および２１２
２の特性もそれぞれ等しくなるように設定されているも
のとする。
０６、２１１０および２１２０の特性ならびにＰチャネ
ルＭＯＳトランジスタ２１１２、２１１６および２１２
２の特性もそれぞれ等しくなるように設定されているも
のとする。
【０１１５】したがって、ノードＮｎの電位レベルは、
内部電源電位ＶｃｃＡの１／２となっており、言い換え
ると、ＮチャネルＭＯＳトランジスタ２１０６のゲート
電位は、そのソースがこのノードＮｎの電位レベルとな
るようにバイアスされていることになる。
内部電源電位ＶｃｃＡの１／２となっており、言い換え
ると、ＮチャネルＭＯＳトランジスタ２１０６のゲート
電位は、そのソースがこのノードＮｎの電位レベルとな
るようにバイアスされていることになる。
【０１１６】同様にして、ノードＮｐの電位レベルは、
内部電源電位ＶｃｃＡの１／２となっており、言い換え
ると、ＰチャネルＭＯＳトランジスタ２１１６のゲート
電位は、そのソースがこのノードＮｐの電位レベルとな
るようにバイアスされていることになる。
内部電源電位ＶｃｃＡの１／２となっており、言い換え
ると、ＰチャネルＭＯＳトランジスタ２１１６のゲート
電位は、そのソースがこのノードＮｐの電位レベルとな
るようにバイアスされていることになる。
【０１１７】つまり、ＮチャネルＭＯＳトランジスタ２
１２０のゲートおよびＰチャネルＭＯＳトランジスタ２
１２２のゲートは、それらの接続点のノードＮｃの電位
レベルが内部電源電位ＶｃｃＡの１／２となるようにバ
イアスされていることになる。したがって、ノードＮｃ
の電位レベルは、内部電源電位ＶｃｃＡの１／２に制御
される。
１２０のゲートおよびＰチャネルＭＯＳトランジスタ２
１２２のゲートは、それらの接続点のノードＮｃの電位
レベルが内部電源電位ＶｃｃＡの１／２となるようにバ
イアスされていることになる。したがって、ノードＮｃ
の電位レベルは、内部電源電位ＶｃｃＡの１／２に制御
される。
【０１１８】一方、書込電位発生回路２３００は、内部
電源電位ＶｃｃＡと接地電位との間に直列にノードＮｗ
を介して接続されるＰチャネルＭＯＳトランジスタ２３
０２およびＮチャネルＭＯＳトランジスタ２３０４と、
信号ＳＶＢＬを受け、出力ノードがＰチャネルＭＯＳト
ランジスタ２３０２およびＮチャネルＭＯＳトランジス
タ２３０４のゲートと接続するインバータ２３０６とを
含む。
電源電位ＶｃｃＡと接地電位との間に直列にノードＮｗ
を介して接続されるＰチャネルＭＯＳトランジスタ２３
０２およびＮチャネルＭＯＳトランジスタ２３０４と、
信号ＳＶＢＬを受け、出力ノードがＰチャネルＭＯＳト
ランジスタ２３０２およびＮチャネルＭＯＳトランジス
タ２３０４のゲートと接続するインバータ２３０６とを
含む。
【０１１９】さらに、切換回路２２００は、ノードＮｃ
とノードＮＢとの接続を信号ＴＭＳ不活性化（“Ｌ”レ
ベルへの変化）に応じて導通状態とするトランスミッシ
ョンゲート２３０２と、ノードＮｗとノードＮＢとの接
続を信号ＴＭＳ活性化（“Ｈ”レベルへの変化）に応じ
て導通状態とするトランスミッションゲート２３０４
と、信号ＴＭＳを受けて反転した信号をトランスミッシ
ョンゲート２３０２および２３０４に与えるインバータ
２３０６とを含む。
とノードＮＢとの接続を信号ＴＭＳ不活性化（“Ｌ”レ
ベルへの変化）に応じて導通状態とするトランスミッシ
ョンゲート２３０２と、ノードＮｗとノードＮＢとの接
続を信号ＴＭＳ活性化（“Ｈ”レベルへの変化）に応じ
て導通状態とするトランスミッションゲート２３０４
と、信号ＴＭＳを受けて反転した信号をトランスミッシ
ョンゲート２３０２および２３０４に与えるインバータ
２３０６とを含む。
【０１２０】図５は、図１に示したＤＲＡＭ１０００の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【０１２１】図５を参照して、時刻ｔ１において、外部
列アドレスストローブ信号ＥＸＴ．／ＣＡＳおよび外部
ライトイネーブル信号ＥＸＴ．／ＷＥが活性化（“Ｌ”
レベルへの変化）をした後、時刻ｔ２において、外部行
アドレスストローブ信号ＥＸＴ．／ＲＡＳが活性化
（“Ｌ”レベルへの変化）する。これにより、いわゆる
ＷＣＢＲ条件が指定され、不良素子書込モードがセット
される。
列アドレスストローブ信号ＥＸＴ．／ＣＡＳおよび外部
ライトイネーブル信号ＥＸＴ．／ＷＥが活性化（“Ｌ”
レベルへの変化）をした後、時刻ｔ２において、外部行
アドレスストローブ信号ＥＸＴ．／ＲＡＳが活性化
（“Ｌ”レベルへの変化）する。これにより、いわゆる
ＷＣＢＲ条件が指定され、不良素子書込モードがセット
される。
【０１２２】これに応じて、時刻ｔ３においてテストモ
ード指定信号ＴＭＳが活性化（“Ｈ”への変化）する。
ード指定信号ＴＭＳが活性化（“Ｈ”への変化）する。
【０１２３】さらに、ＷＣＢＲ条件が指定された時刻ｔ
２におけるアドレス信号値に応じて、後に説明するよう
に不良素子書込モードにおいて書き込まれるデータのレ
ベルが指定される。図５の例では、“Ｌ”レベルの書込
が指定され、信号ＳＶＢＬのレベルは実線にて示すよう
に時刻ｔ４において、“Ｌ”レベルとなる。
２におけるアドレス信号値に応じて、後に説明するよう
に不良素子書込モードにおいて書き込まれるデータのレ
ベルが指定される。図５の例では、“Ｌ”レベルの書込
が指定され、信号ＳＶＢＬのレベルは実線にて示すよう
に時刻ｔ４において、“Ｌ”レベルとなる。
【０１２４】時刻ｔ２において、ビット線イコライズ信
号の活性化するのに応じて、Ｖｃｃ／２の電位レベルと
なっていた主ビット線電位供給配線ＭＶＢＬの電位は、
時刻ｔ４において、信号ＳＶＢＬに応じてプリチャージ
電位発生回路１０５２から出力される“Ｌ”レベルとな
る。
号の活性化するのに応じて、Ｖｃｃ／２の電位レベルと
なっていた主ビット線電位供給配線ＭＶＢＬの電位は、
時刻ｔ４において、信号ＳＶＢＬに応じてプリチャージ
電位発生回路１０５２から出力される“Ｌ”レベルとな
る。
【０１２５】一方、ヒューズカットされている副ビット
線電位供給配線ＬＶＢＬの電位レベルも、信号ＴＭＳが
活性となるのに応じてパストランジスタ８２が導通状態
となるために、時刻ｔ４において“Ｌ”レベルとなる。
線電位供給配線ＬＶＢＬの電位レベルも、信号ＴＭＳが
活性となるのに応じてパストランジスタ８２が導通状態
となるために、時刻ｔ４において“Ｌ”レベルとなる。
【０１２６】不良素子書込モードが指定された後の時刻
ｔ６において、外部行アドレスストローブ信号ＥＸＴ．
／ＲＡＳが活性化（“Ｌ”レベルへの変化）し、行アド
レスが取り込まれる。
ｔ６において、外部行アドレスストローブ信号ＥＸＴ．
／ＲＡＳが活性化（“Ｌ”レベルへの変化）し、行アド
レスが取り込まれる。
【０１２７】時刻ｔ７において、上記行アドレスに応じ
て選択されたワード線ＷＬの電位レベルが活性化する。
これにより、活性化したワード線に接続するすべてのメ
モリセルについて“Ｌ”レベルのデータが書き込まれ
る。
て選択されたワード線ＷＬの電位レベルが活性化する。
これにより、活性化したワード線に接続するすべてのメ
モリセルについて“Ｌ”レベルのデータが書き込まれ
る。
【０１２８】時刻ｔ８において、選択されたワード線の
電位レベルが不活性化する。この時刻ｔ５〜時刻ｔ９ま
での期間、すなわち不良素子書込モード期間中は、セン
スアンプは活性化されない。
電位レベルが不活性化する。この時刻ｔ５〜時刻ｔ９ま
での期間、すなわち不良素子書込モード期間中は、セン
スアンプは活性化されない。
【０１２９】続いて、時刻ｔ１０において、外部ライト
イネーブル信号ＥＸＴ．／ＷＥが不活性のまま、外部列
アドレスストローブ信号ＥＸＴ．／ＣＡＳが活性化
（“Ｌ”レベルへの変化）をした後、時刻ｔ１１におい
て外部行アドレスストローブ信号ＥＸＴ．／ＲＡＳが活
性化（“Ｌ”レベルへの変化）する。これにより、いわ
ゆるＣＢＲ条件が指定され、不良素子書込モードが終了
（リセット）される。
イネーブル信号ＥＸＴ．／ＷＥが不活性のまま、外部列
アドレスストローブ信号ＥＸＴ．／ＣＡＳが活性化
（“Ｌ”レベルへの変化）をした後、時刻ｔ１１におい
て外部行アドレスストローブ信号ＥＸＴ．／ＲＡＳが活
性化（“Ｌ”レベルへの変化）する。これにより、いわ
ゆるＣＢＲ条件が指定され、不良素子書込モードが終了
（リセット）される。
【０１３０】図６および図７は、図１に示したクロック
発生回路１０２２に含まれ、外部制御信号ＥＸＴ．／Ｒ
ＡＳ，ＥＸＴ．／ＣＡＳおよびＥＸＴ．／ＷＥならびに
アドレス信号Ａ０，Ａ１により、信号ＴＭＳを活性と
し、信号ＳＶＢＬを“Ｈ”レベルまたは“Ｌ”レベルと
するモード設定回路の構成を示す回路図である。
発生回路１０２２に含まれ、外部制御信号ＥＸＴ．／Ｒ
ＡＳ，ＥＸＴ．／ＣＡＳおよびＥＸＴ．／ＷＥならびに
アドレス信号Ａ０，Ａ１により、信号ＴＭＳを活性と
し、信号ＳＶＢＬを“Ｈ”レベルまたは“Ｌ”レベルと
するモード設定回路の構成を示す回路図である。
【０１３１】信号ＥＸＴ．／ＷＥは、データ書込を指定
するライトイネーブル信号である。信号ＥＸＴ．／ＣＡ
Ｓは、コラムアドレスストローブ信号であり、メモリセ
ルプレーン１０３２における列を選択する回路を活性状
態とする。アドレス信号Ａ０，Ａ１は、外部から与えら
れるアドレス信号ビットの最下位ビットおよび最下位か
ら２桁目のビットを表わす。
するライトイネーブル信号である。信号ＥＸＴ．／ＣＡ
Ｓは、コラムアドレスストローブ信号であり、メモリセ
ルプレーン１０３２における列を選択する回路を活性状
態とする。アドレス信号Ａ０，Ａ１は、外部から与えら
れるアドレス信号ビットの最下位ビットおよび最下位か
ら２桁目のビットを表わす。
【０１３２】モード設定回路回路は、信号ＥＸＴ．／Ｗ
Ｅ，信号ＥＸＴ．／ＲＡＳ，信号ＥＸＴ．／ＣＡＳに応
じて、内部制御信号φMSおよびφMRを活性状態とする第
１の内部回路３０００と、信号φMSおよびφMRに応じ
て、不良素子書込モード指定信号ＴＭＳを活性状態と
し、信号φMSおよびφMRならびに信号Ａ０およびＡ１に
応じて、信号ＳＢＶＬのレベルを設定するする第２の内
部回路４０００とを含む。
Ｅ，信号ＥＸＴ．／ＲＡＳ，信号ＥＸＴ．／ＣＡＳに応
じて、内部制御信号φMSおよびφMRを活性状態とする第
１の内部回路３０００と、信号φMSおよびφMRに応じ
て、不良素子書込モード指定信号ＴＭＳを活性状態と
し、信号φMSおよびφMRならびに信号Ａ０およびＡ１に
応じて、信号ＳＢＶＬのレベルを設定するする第２の内
部回路４０００とを含む。
【０１３３】第１の内部回路３０００は、信号ＥＸＴ．
／ＷＥおよび信号ＥＸＴ．／ＣＡＳを受けるＮＯＲ回路
３２１０と、ゲートに信号ＥＸＴ．／ＲＡＳを受け、ソ
ースおよびドレインのいずれか一方がＮＯＲ回路３２１
０の出力と接続するＮチャネルＭＯＳトランジスタ３２
１６と、ＮチャネルＭＯＳトランジスタ３２１６のソー
スおよびドレインのうちの他方のノードＰの電位レベル
を保持するラッチ回路３２１８と、ゲートに信号ＲＡＳ
を受け、ソースおよびドレインのいずれか一方がノード
Ｐと接続し、他方が内部制御信号φMSを出力するノード
Ｐ′と接続するＮチャネルＭＯＳトランジスタ３２２２
と、ノードＰ′の接地電位との間に接続され、ゲートに
信号ＥＸＴ．／ＲＡＳを受けるＮチャネルＭＯＳトラン
ジスタ３２２６とを含む。
／ＷＥおよび信号ＥＸＴ．／ＣＡＳを受けるＮＯＲ回路
３２１０と、ゲートに信号ＥＸＴ．／ＲＡＳを受け、ソ
ースおよびドレインのいずれか一方がＮＯＲ回路３２１
０の出力と接続するＮチャネルＭＯＳトランジスタ３２
１６と、ＮチャネルＭＯＳトランジスタ３２１６のソー
スおよびドレインのうちの他方のノードＰの電位レベル
を保持するラッチ回路３２１８と、ゲートに信号ＲＡＳ
を受け、ソースおよびドレインのいずれか一方がノード
Ｐと接続し、他方が内部制御信号φMSを出力するノード
Ｐ′と接続するＮチャネルＭＯＳトランジスタ３２２２
と、ノードＰ′の接地電位との間に接続され、ゲートに
信号ＥＸＴ．／ＲＡＳを受けるＮチャネルＭＯＳトラン
ジスタ３２２６とを含む。
【０１３４】第１の内部回路３０００は、さらに、信号
ＥＸＴ．／ＷＥを受けるインバータ３２１２と、信号Ｅ
ＸＴ．／ＣＡＳおよびインバータ３２１２の出力を受け
るＮＯＲ回路３２１４と、ゲートに信号ＥＸＴ．／ＲＡ
Ｓを受け、ソースおよびドレインのいずれか一方がＮＯ
Ｒ回路３２１４の出力と接続し、他方がノードＱと接続
するＮチャネルＭＯＳトランジスタ３２２０と、ノード
Ｑの電位レベルを保持するラッチ回路３２２４と、ゲー
トに信号ＲＡＳ（信号ＥＸＴ．／ＲＡＳの反転信号）を
受け、ソースおよびドレインのいずれか一方がノードＱ
と接続し、他方が信号φMRを出力するノードＱ′と接続
するＮチャネルＭＯＳトランジスタ３２２８と、ゲート
に信号ＥＸＴ．／ＲＡＳを受け、ノードＱ′と接地電位
との間に接続されるＮチャネルＭＯＳトランジスタ３２
３０とを含む。
ＥＸＴ．／ＷＥを受けるインバータ３２１２と、信号Ｅ
ＸＴ．／ＣＡＳおよびインバータ３２１２の出力を受け
るＮＯＲ回路３２１４と、ゲートに信号ＥＸＴ．／ＲＡ
Ｓを受け、ソースおよびドレインのいずれか一方がＮＯ
Ｒ回路３２１４の出力と接続し、他方がノードＱと接続
するＮチャネルＭＯＳトランジスタ３２２０と、ノード
Ｑの電位レベルを保持するラッチ回路３２２４と、ゲー
トに信号ＲＡＳ（信号ＥＸＴ．／ＲＡＳの反転信号）を
受け、ソースおよびドレインのいずれか一方がノードＱ
と接続し、他方が信号φMRを出力するノードＱ′と接続
するＮチャネルＭＯＳトランジスタ３２２８と、ゲート
に信号ＥＸＴ．／ＲＡＳを受け、ノードＱ′と接地電位
との間に接続されるＮチャネルＭＯＳトランジスタ３２
３０とを含む。
【０１３５】図７を参照して、第２の内部回路４０００
は、アドレス信号Ａ０および信号φ MSを受けるＡＮＤ回
路４２５０と、アドレス信号Ａ１と信号φMSとを受ける
ＡＮＤ回路４２５２と、ＡＮＤ回路４２５０の出力をセ
ット信号として、ＡＮＤ回路４２５２の出力ををリセッ
ト信号として受け、信号ＳＶＢＬを出力するＳＲフリッ
プフロップ回路４２５４と、信号φMSをセット信号とし
て、信号φMRをリセット信号として受け、信号ＴＭＳを
出力するＳＲフリップフロップ回路４２５６とを含む。
は、アドレス信号Ａ０および信号φ MSを受けるＡＮＤ回
路４２５０と、アドレス信号Ａ１と信号φMSとを受ける
ＡＮＤ回路４２５２と、ＡＮＤ回路４２５０の出力をセ
ット信号として、ＡＮＤ回路４２５２の出力ををリセッ
ト信号として受け、信号ＳＶＢＬを出力するＳＲフリッ
プフロップ回路４２５４と、信号φMSをセット信号とし
て、信号φMRをリセット信号として受け、信号ＴＭＳを
出力するＳＲフリップフロップ回路４２５６とを含む。
【０１３６】次に、モードセレクト回路の動作について
簡単に説明する。図８は、モードセレクト回路の動作を
説明するタイミングチャートである。
簡単に説明する。図８は、モードセレクト回路の動作を
説明するタイミングチャートである。
【０１３７】時刻ｔ１において、信号ＥＸＴ．／ＣＡＳ
および信号ＥＸＴ．／ＷＥが“Ｈ”レベルから“Ｌ”レ
ベルに立下がる。その後、時刻ｔ３において、信号ＥＸ
Ｔ．／ＲＡＳも“Ｌ”レベルに立下がる。すなわち、い
わゆるＷＣＢＲ条件が設定され、この信号ＥＸＴ．／Ｒ
ＡＳが立下がる時点でのアドレス信号値に応じて、信号
ＳＢＶＬのレベルが“Ｈ”レベルまたは“Ｌ”レベルの
いずれかとされる。
および信号ＥＸＴ．／ＷＥが“Ｈ”レベルから“Ｌ”レ
ベルに立下がる。その後、時刻ｔ３において、信号ＥＸ
Ｔ．／ＲＡＳも“Ｌ”レベルに立下がる。すなわち、い
わゆるＷＣＢＲ条件が設定され、この信号ＥＸＴ．／Ｒ
ＡＳが立下がる時点でのアドレス信号値に応じて、信号
ＳＢＶＬのレベルが“Ｈ”レベルまたは“Ｌ”レベルの
いずれかとされる。
【０１３８】以下では、時刻ｔ３において、信号Ａ１が
“Ｈ”レベルであるものとする。時刻ｔ１から時刻ｔ３
までの期間において、信号ＥＸＴ．／ＷＥおよび信号Ｅ
ＸＴ．／ＣＡＳがともに“Ｌ”レベルであることに応じ
て、ＮＯＲ回路３２１０の出力レベルが“Ｈ”レベルと
なっている。時刻ｔ１〜時刻ｔ２の期間においては、信
号ＥＸＴ．／ＲＡＳは“Ｈ”レベルであって、Ｎチャネ
ルＭＯＳトランジスタ３２１６は導通状態であるので、
ノードＰの電位レベルも“Ｈ”レベルとなる。この電位
レベルがラッチ回路３２１８により保持されることにな
る。
“Ｈ”レベルであるものとする。時刻ｔ１から時刻ｔ３
までの期間において、信号ＥＸＴ．／ＷＥおよび信号Ｅ
ＸＴ．／ＣＡＳがともに“Ｌ”レベルであることに応じ
て、ＮＯＲ回路３２１０の出力レベルが“Ｈ”レベルと
なっている。時刻ｔ１〜時刻ｔ２の期間においては、信
号ＥＸＴ．／ＲＡＳは“Ｈ”レベルであって、Ｎチャネ
ルＭＯＳトランジスタ３２１６は導通状態であるので、
ノードＰの電位レベルも“Ｈ”レベルとなる。この電位
レベルがラッチ回路３２１８により保持されることにな
る。
【０１３９】一方で、ＮＯＲ回路３２１４の出力ノード
と接続しているノードＱの電位レベルは“Ｌ”レベルで
あり、この電位レベルをラッチ回路３２２４が保持して
いる。
と接続しているノードＱの電位レベルは“Ｌ”レベルで
あり、この電位レベルをラッチ回路３２２４が保持して
いる。
【０１４０】時刻ｔ１〜時刻ｔ２においては、ゲートに
信号ＲＡＳ（信号ＥＸＴ．／ＲＡＳの反転信号）を受け
るＮチャネルＭＯＳトランジスタ３２２２および３２２
８はともに非導通状態であり、信号ＥＸＴ．／ＲＡＳを
ゲートに受けるＮチャネルＭＯＳトランジスタ３２２６
および３２３０はともに導通状態である。したがって、
ノードＰ′およびＱ′の電位レベルは、ともに“Ｌ”レ
ベルであって、信号φ MSおよび信号φMRは、ともに
“Ｌ”レベルである。
信号ＲＡＳ（信号ＥＸＴ．／ＲＡＳの反転信号）を受け
るＮチャネルＭＯＳトランジスタ３２２２および３２２
８はともに非導通状態であり、信号ＥＸＴ．／ＲＡＳを
ゲートに受けるＮチャネルＭＯＳトランジスタ３２２６
および３２３０はともに導通状態である。したがって、
ノードＰ′およびＱ′の電位レベルは、ともに“Ｌ”レ
ベルであって、信号φ MSおよび信号φMRは、ともに
“Ｌ”レベルである。
【０１４１】時刻ｔ２において、信号ＥＸＴ．／ＲＡＳ
が“Ｈ”レベルから“Ｌ”レベルに立下がると、Ｎチャ
ネルＭＯＳトランジスタ３２１６、３２２０、３２２６
および３２３０は、すべて非導通状態となる。これに対
して、ゲートに信号ＲＡＳを受けるＮチャネルＭＯＳト
ランジスタ３２２２および３２２８は、ともに導通状態
となるので、時刻ｔ３において、ノードＰ′の電位レベ
ルは“Ｈ”レベルに立上がり、ノードＱ′の電位レベル
は“Ｌ”レベルを維持する。
が“Ｈ”レベルから“Ｌ”レベルに立下がると、Ｎチャ
ネルＭＯＳトランジスタ３２１６、３２２０、３２２６
および３２３０は、すべて非導通状態となる。これに対
して、ゲートに信号ＲＡＳを受けるＮチャネルＭＯＳト
ランジスタ３２２２および３２２８は、ともに導通状態
となるので、時刻ｔ３において、ノードＰ′の電位レベ
ルは“Ｈ”レベルに立上がり、ノードＱ′の電位レベル
は“Ｌ”レベルを維持する。
【０１４２】すなわち、図８に示したように、時刻ｔ２
において、信号φMSが“Ｈ”レベルに変化する。
において、信号φMSが“Ｈ”レベルに変化する。
【０１４３】これに応じて、ＳＲフリップフロップ回路
４２５６の出力、すなわち、信号ＴＭＳのレベルが
“Ｈ”レベルにセットされる。
４２５６の出力、すなわち、信号ＴＭＳのレベルが
“Ｈ”レベルにセットされる。
【０１４４】次に、図７を参照して、時刻ｔ２において
は、アドレス信号ビットＡ１が“Ｈ”レベルであるた
め、ＡＮＤ回路４２５２の入力信号のφMSおよび信号Ａ
１がともに“Ｈ”レベルとなることになり、ＡＮＤ回路
４２５２の出力レベルが“Ｈ”レベルに変化する。した
がって、ＳＲフリップフロップ回路４２５４の出力レベ
ルが“Ｌ”レベルにリセットされる。
は、アドレス信号ビットＡ１が“Ｈ”レベルであるた
め、ＡＮＤ回路４２５２の入力信号のφMSおよび信号Ａ
１がともに“Ｈ”レベルとなることになり、ＡＮＤ回路
４２５２の出力レベルが“Ｈ”レベルに変化する。した
がって、ＳＲフリップフロップ回路４２５４の出力レベ
ルが“Ｌ”レベルにリセットされる。
【０１４５】これに対して、アドレス信号ビットＡ０は
“Ｌ”レベルであるため、ＡＮＤ回路４２５０の出力レ
ベルは、“Ｌ”レベルを維持する。
“Ｌ”レベルであるため、ＡＮＤ回路４２５０の出力レ
ベルは、“Ｌ”レベルを維持する。
【０１４６】以上の動作により、信号ＳＶＢＬが“Ｌ”
レベルにセットされることになる。時刻ｔ４において、
信号ＥＸＴ．／ＲＡＳが“Ｈ”レベルとなることに応じ
て、ＮチャネルＭＯＳトランジスタ３２２６および３２
３０がともに導通状態となったノードＰ′およびＱ′の
電位レベル、すなわち信号φMSおよび信号φMRのレベル
がともに“Ｌ”レベルとなる。
レベルにセットされることになる。時刻ｔ４において、
信号ＥＸＴ．／ＲＡＳが“Ｈ”レベルとなることに応じ
て、ＮチャネルＭＯＳトランジスタ３２２６および３２
３０がともに導通状態となったノードＰ′およびＱ′の
電位レベル、すなわち信号φMSおよび信号φMRのレベル
がともに“Ｌ”レベルとなる。
【０１４７】以上の動作によって、不良素子書込モード
のセットサイクルが完了する。次に、不良素子書込モー
ドをリセットするリセットサイクルの動作について説明
する。
のセットサイクルが完了する。次に、不良素子書込モー
ドをリセットするリセットサイクルの動作について説明
する。
【０１４８】リセットサイクルにおいては、時刻ｔ５に
おいて、信号ＥＸＴ．／ＣＡＳが“Ｌ”レベルに立下が
り、それに続いて時刻ｔ６において、信号ＥＸＴ．／Ｒ
ＡＳが“Ｌ”レベルに立下がる。すなわち、いわゆるＣ
ＢＲ条件が設定される。
おいて、信号ＥＸＴ．／ＣＡＳが“Ｌ”レベルに立下が
り、それに続いて時刻ｔ６において、信号ＥＸＴ．／Ｒ
ＡＳが“Ｌ”レベルに立下がる。すなわち、いわゆるＣ
ＢＲ条件が設定される。
【０１４９】時刻ｔ５〜時刻ｔ６においては、ＮＯＲ回
路３２１４の出力ノードの電位レベルが“Ｈ”レベルと
なり、ＮＯＲ回路３２１０の出力ノードは、“Ｌ”レベ
ルを維持する。
路３２１４の出力ノードの電位レベルが“Ｈ”レベルと
なり、ＮＯＲ回路３２１０の出力ノードは、“Ｌ”レベ
ルを維持する。
【０１５０】セットサイクルにおけるのと同様に、この
期間（時刻ｔ５〜時刻ｔ６）におけるＮＯＲ回路３２１
０および３２１４のそれぞれの出力ノードの電位レベル
に応じて、時刻ｔ６における信号ＥＸＴ．／ＲＡＳの立
下がりエッジにおいて、信号φMSおよび信号φMRが出力
される。
期間（時刻ｔ５〜時刻ｔ６）におけるＮＯＲ回路３２１
０および３２１４のそれぞれの出力ノードの電位レベル
に応じて、時刻ｔ６における信号ＥＸＴ．／ＲＡＳの立
下がりエッジにおいて、信号φMSおよび信号φMRが出力
される。
【０１５１】すなわち、時刻ｔ６において、信号φMSは
“Ｌ”レベルを維持し、信号φMRは、“Ｈ”レベルに立
上がる。これに応じて、ＳＲフリップフロップ回路４２
５６の出力レベルはリセットされ、時刻ｔ７において、
信号ＴＭＳは“Ｌ”レベルとなる。
“Ｌ”レベルを維持し、信号φMRは、“Ｈ”レベルに立
上がる。これに応じて、ＳＲフリップフロップ回路４２
５６の出力レベルはリセットされ、時刻ｔ７において、
信号ＴＭＳは“Ｌ”レベルとなる。
【０１５２】時刻ｔ８において、信号ＥＸＴ．／ＲＡＳ
およびＥＸＴ．／ＣＡＳがともに“Ｈ”レベルに復帰す
るのに応じて、信号φMRも“Ｌ”レベルに復帰する。
およびＥＸＴ．／ＣＡＳがともに“Ｈ”レベルに復帰す
るのに応じて、信号φMRも“Ｌ”レベルに復帰する。
【０１５３】以上の説明においては、書込データが
“Ｌ”レベル、すなわち信号ＳＶＢＬが“Ｌ”レベルと
なる場合のモードセレクト回路の動作について述べた。
“Ｌ”レベル、すなわち信号ＳＶＢＬが“Ｌ”レベルと
なる場合のモードセレクト回路の動作について述べた。
【０１５４】時刻ｔ２において、アドレス信号ビットＡ
０を“Ｈ”レベルに、信号Ａ１を“Ｌ”レベルとすれ
ば、全く同様にして、モードセレクト回路は、書込デー
タが“Ｈ”レベル、すなわち信号ＳＶＢＬが“Ｈ”レベ
ルとなる場合の動作を行なうことになる。
０を“Ｈ”レベルに、信号Ａ１を“Ｌ”レベルとすれ
ば、全く同様にして、モードセレクト回路は、書込デー
タが“Ｈ”レベル、すなわち信号ＳＶＢＬが“Ｈ”レベ
ルとなる場合の動作を行なうことになる。
【０１５５】以上のような構成とすることで、実施の形
態１のＤＲＡＭ１０００においては、不良素子書込モー
ドが指定されている期間において、行アドレス信号に従
って、メモリセルアレイのうちのワード線を選択し、メ
モリセルアレイに含まれるメモリセル列であるか冗長メ
モリセルアレイに含まれるメモリセル列であるかにかか
わりなく、プリチャージ電位発生回路１０５２からビッ
ト線を介して供給される“Ｌ”レベルまたは“Ｈ”レベ
ルのデータを、選択されたワード線に接続するメモリセ
ルに同時に書き込むことが可能である。
態１のＤＲＡＭ１０００においては、不良素子書込モー
ドが指定されている期間において、行アドレス信号に従
って、メモリセルアレイのうちのワード線を選択し、メ
モリセルアレイに含まれるメモリセル列であるか冗長メ
モリセルアレイに含まれるメモリセル列であるかにかか
わりなく、プリチャージ電位発生回路１０５２からビッ
ト線を介して供給される“Ｌ”レベルまたは“Ｈ”レベ
ルのデータを、選択されたワード線に接続するメモリセ
ルに同時に書き込むことが可能である。
【０１５６】［実施の形態１の第１の変形例］図９は、
図１に示したＤＲＡＭ１０００の構成のうち、１つのメ
モリセル列の他の構成を詳細に示す一部省略した回路ブ
ロック図であり、図２と対比される図である。
図１に示したＤＲＡＭ１０００の構成のうち、１つのメ
モリセル列の他の構成を詳細に示す一部省略した回路ブ
ロック図であり、図２と対比される図である。
【０１５７】図２に示した構成と異なる点は、パストラ
ンジスタ８２がＮチャネルＭＯＳトランジスタではな
く、ＰチャネルＭＯＳトランジスタとなっている点であ
る。
ンジスタ８２がＮチャネルＭＯＳトランジスタではな
く、ＰチャネルＭＯＳトランジスタとなっている点であ
る。
【０１５８】その他の点は図２に示した構成と同等であ
るので、同一部分には同一符号を付して、その説明は繰
り返さない。
るので、同一部分には同一符号を付して、その説明は繰
り返さない。
【０１５９】したがって、図２に示した構成に比べて、
プリチャージ電位発生回路１０５２からビット線を介し
て供給される“Ｈ”レベルのデータを、選択されたワー
ド線に接続するメモリセルに同時に書き込む際に、パス
トランジスタのしきい値電圧だけ書込データの電位レベ
ルが低下することを防止することが可能である。
プリチャージ電位発生回路１０５２からビット線を介し
て供給される“Ｈ”レベルのデータを、選択されたワー
ド線に接続するメモリセルに同時に書き込む際に、パス
トランジスタのしきい値電圧だけ書込データの電位レベ
ルが低下することを防止することが可能である。
【０１６０】［実施の形態１の第２の変形例］図１０
は、図１に示したＤＲＡＭ１０００の構成のうち、１つ
のメモリセル列のさらに他の構成を詳細に示す一部省略
した回路ブロック図であり、図２と対比される図であ
る。
は、図１に示したＤＲＡＭ１０００の構成のうち、１つ
のメモリセル列のさらに他の構成を詳細に示す一部省略
した回路ブロック図であり、図２と対比される図であ
る。
【０１６１】図２に示した構成と異なる点は、パストラ
ンジスタ８２がＮチャネルＭＯＳトランジスタではな
く、信号ＴＭＳおよびインバータ８６により信号ＴＭＳ
を反転した信号により制御されるトランスミッションゲ
ートとなっている点である。
ンジスタ８２がＮチャネルＭＯＳトランジスタではな
く、信号ＴＭＳおよびインバータ８６により信号ＴＭＳ
を反転した信号により制御されるトランスミッションゲ
ートとなっている点である。
【０１６２】トランスミッションゲート８３は、主ビッ
ト線電位供給配線ＭＶＢＬと、副ビット線電位供給配線
ＭＶＢＬとの間に並列に接続され、ゲートに信号ＴＭＳ
とインバータ８６の出力をそれぞれゲートに受けるＮチ
ャネルＭＯＳトランジスタ８３ａとＰチャネルＭＯＳト
ランジスタ８３ｂとを含む。
ト線電位供給配線ＭＶＢＬと、副ビット線電位供給配線
ＭＶＢＬとの間に並列に接続され、ゲートに信号ＴＭＳ
とインバータ８６の出力をそれぞれゲートに受けるＮチ
ャネルＭＯＳトランジスタ８３ａとＰチャネルＭＯＳト
ランジスタ８３ｂとを含む。
【０１６３】その他の点は図２に示した構成と同等であ
るので、同一部分には同一符号を付して、その説明は繰
り返さない。
るので、同一部分には同一符号を付して、その説明は繰
り返さない。
【０１６４】したがって、図２に示した構成に比べて、
プリチャージ電位発生回路１０５２からビット線を介し
て供給される“Ｈ”レベルおよび“Ｌ”レベルのデータ
のいずれについても、選択されたワード線に接続するメ
モリセルに同時に書き込む際に、パストランジスタのし
きい値電圧だけ“Ｈ”レベルの書込データの電位レベル
が低下すること、または“Ｌ”レベルの書込データの電
位レベルが上昇することを防止することが可能である。
プリチャージ電位発生回路１０５２からビット線を介し
て供給される“Ｈ”レベルおよび“Ｌ”レベルのデータ
のいずれについても、選択されたワード線に接続するメ
モリセルに同時に書き込む際に、パストランジスタのし
きい値電圧だけ“Ｈ”レベルの書込データの電位レベル
が低下すること、または“Ｌ”レベルの書込データの電
位レベルが上昇することを防止することが可能である。
【０１６５】［実施の形態２］図１１は、本発明の実施
の形態２のＤＲＡＭ５０００の構成を示すブロック図で
あり、従来のＤＲＡＭの構成を示す図１７と対比される
図である。
の形態２のＤＲＡＭ５０００の構成を示すブロック図で
あり、従来のＤＲＡＭの構成を示す図１７と対比される
図である。
【０１６６】図１７示した構成と異なる点は、以下の点
である。第１には、メモリセル列ブロックごとに、主ビ
ット線電位供給配線ＭＶＢＬと副ビット線電位供給配線
ＬＶＢＬとの接続を接続状態または遮断状態のいずれか
に設定可能なヒューズ素子８０に並列にＮチャネルＭＯ
Ｓトランジスタのパストランジスタ８２が設けられる構
成となっている点である。
である。第１には、メモリセル列ブロックごとに、主ビ
ット線電位供給配線ＭＶＢＬと副ビット線電位供給配線
ＬＶＢＬとの接続を接続状態または遮断状態のいずれか
に設定可能なヒューズ素子８０に並列にＮチャネルＭＯ
Ｓトランジスタのパストランジスタ８２が設けられる構
成となっている点である。
【０１６７】パストランジスタ８２は、実施の形態１の
ＤＲＡＭ１０００と同様にして、不良素子書込モードが
指定されている期間中は、不良素子書込モード指定信号
ＴＭＳに制御されて導通状態となる。
ＤＲＡＭ１０００と同様にして、不良素子書込モードが
指定されている期間中は、不良素子書込モード指定信号
ＴＭＳに制御されて導通状態となる。
【０１６８】第２には、実施の形態１のＤＲＡＭ１００
０と同様にして、クロック発生回路１０２２中に、外部
制御信号ＥＸＴ．／ＷＥ，信号ＥＸＴ．／ＲＡＳ，信号
ＥＸＴ．／ＣＡＳの組合せに応じて、不良素子書込モー
ド指定信号ＴＭＳを活性状態とし、かつ外部制御信号Ｅ
ＸＴ．／ＷＥ，信号ＥＸＴ．／ＲＡＳ，信号ＥＸＴ．／
ＣＡＳならびに信号Ａ０およびＡ１に応じて、信号ＳＢ
ＶＬのレベルを設定するモード設定回路を含む構成とな
っていることである。
０と同様にして、クロック発生回路１０２２中に、外部
制御信号ＥＸＴ．／ＷＥ，信号ＥＸＴ．／ＲＡＳ，信号
ＥＸＴ．／ＣＡＳの組合せに応じて、不良素子書込モー
ド指定信号ＴＭＳを活性状態とし、かつ外部制御信号Ｅ
ＸＴ．／ＷＥ，信号ＥＸＴ．／ＲＡＳ，信号ＥＸＴ．／
ＣＡＳならびに信号Ａ０およびＡ１に応じて、信号ＳＢ
ＶＬのレベルを設定するモード設定回路を含む構成とな
っていることである。
【０１６９】第３には、、実施の形態１のＤＲＡＭ１０
００と同様にして、信号ＴＭＳが活性である期間中は、
プリチャージ電位発生回路１０５２は、信号ＳＶＢＬの
レベルに応じて、“Ｈ”レベルの電位または“Ｌ”レベ
ルの電位を供給する構成となっている点である。
００と同様にして、信号ＴＭＳが活性である期間中は、
プリチャージ電位発生回路１０５２は、信号ＳＶＢＬの
レベルに応じて、“Ｈ”レベルの電位または“Ｌ”レベ
ルの電位を供給する構成となっている点である。
【０１７０】第４には、スペアメモリセル列６１０４の
副ビット線電位供給配線に対応しても、ヒューズ素子８
０およびパストランジスタ８２が設けられる構成となっ
ている点である。
副ビット線電位供給配線に対応しても、ヒューズ素子８
０およびパストランジスタ８２が設けられる構成となっ
ている点である。
【０１７１】その他の点は図２に示した構成と同等であ
るので、同一部分には同一符号を付して、その説明は繰
り返さない。
るので、同一部分には同一符号を付して、その説明は繰
り返さない。
【０１７２】したがって、実施の形態２のＤＲＡＭ５０
００の構成では、メモリセル列のブロックを単位として
に、メモリセルアレイ中のメモリセル列が、冗長メモリ
セルアレイ中のメモリセル列と置換される場合でも、不
良素子書込モードが指定されている期間において、行ア
ドレス信号に従って、メモリセルアレイのうちのワード
線を選択し、メモリセルアレイに含まれるメモリセル列
であるか冗長メモリセルアレイに含まれるメモリセル列
であるかにかかわりなく、プリチャージ電位発生回路１
０５２からビット線を介して供給される“Ｌ”レベルま
たは“Ｈ”レベルのデータを選択されたワード線に接続
するメモリセルに同時に書き込むことが可能である。
００の構成では、メモリセル列のブロックを単位として
に、メモリセルアレイ中のメモリセル列が、冗長メモリ
セルアレイ中のメモリセル列と置換される場合でも、不
良素子書込モードが指定されている期間において、行ア
ドレス信号に従って、メモリセルアレイのうちのワード
線を選択し、メモリセルアレイに含まれるメモリセル列
であるか冗長メモリセルアレイに含まれるメモリセル列
であるかにかかわりなく、プリチャージ電位発生回路１
０５２からビット線を介して供給される“Ｌ”レベルま
たは“Ｈ”レベルのデータを選択されたワード線に接続
するメモリセルに同時に書き込むことが可能である。
【０１７３】なお、図１１の構成では、パストランジス
タ８２がＮチャネルＭＯＳトランジスタとしたが、本発
明はこのような構成に限定されない。
タ８２がＮチャネルＭＯＳトランジスタとしたが、本発
明はこのような構成に限定されない。
【０１７４】パストランジスタ８２をＰチャネルＭＯＳ
トランジスタとすることで、プリチャージ電位発生回路
１０５２からビット線を介して供給される“Ｈ”レベル
のデータを、選択されたワード線に接続するメモリセル
に同時に書き込む際に、パストランジスタのしきい値電
圧だけ書込データの電位レベルが低下することを防止す
ることが可能である。
トランジスタとすることで、プリチャージ電位発生回路
１０５２からビット線を介して供給される“Ｈ”レベル
のデータを、選択されたワード線に接続するメモリセル
に同時に書き込む際に、パストランジスタのしきい値電
圧だけ書込データの電位レベルが低下することを防止す
ることが可能である。
【０１７５】さらに、パストランジスタ８２をトランス
ミッションゲートとすることで、プリチャージ電位発生
回路１０５２からビット線を介して供給される“Ｈ”レ
ベルおよび“Ｌ”レベルのデータのいずれについても、
選択されたワード線に接続するメモリセルに同時に書き
込む際に、パストランジスタのしきい値電圧だけ“Ｈ”
レベルの書込データの電位レベルが低下すること、また
は“Ｌ”レベルの書込データの電位レベルが上昇するこ
とを防止することが可能である。
ミッションゲートとすることで、プリチャージ電位発生
回路１０５２からビット線を介して供給される“Ｈ”レ
ベルおよび“Ｌ”レベルのデータのいずれについても、
選択されたワード線に接続するメモリセルに同時に書き
込む際に、パストランジスタのしきい値電圧だけ“Ｈ”
レベルの書込データの電位レベルが低下すること、また
は“Ｌ”レベルの書込データの電位レベルが上昇するこ
とを防止することが可能である。
【０１７６】
【発明の効果】請求項１記載の半導体記憶装置は、不良
素子書込モードが指定されている期間において、行アド
レス信号に従ってメモリセルアレイのうちのワード線を
選択し、メモリセルアレイに含まれるメモリセルである
か冗長メモリセルアレイに含まれるメモリセルであるか
にかかわりなく、内部電位発生手段からビット線を介し
て供給される第１または第２の論理レベルを、選択され
たワード線に対応するメモリセルに同時に書き込むこと
が可能である。
素子書込モードが指定されている期間において、行アド
レス信号に従ってメモリセルアレイのうちのワード線を
選択し、メモリセルアレイに含まれるメモリセルである
か冗長メモリセルアレイに含まれるメモリセルであるか
にかかわりなく、内部電位発生手段からビット線を介し
て供給される第１または第２の論理レベルを、選択され
たワード線に対応するメモリセルに同時に書き込むこと
が可能である。
【０１７７】請求項２記載の半導体記憶装置は、外部制
御信号に応じて不良素子書込モードが指定されている期
間中は、内部電位発生手段は、第１または第２の論理レ
ベルを選択的に出力し、不良素子書込モードが指定され
ていない期間中は、中間電位を出力する。このため、ビ
ット線に対するプリチャージ電位発生と第１または第２
の論理レベルの発生とを同一の回路で実現でき、請求項
１記載の半導体記憶装置の効果に加えて、回路面積の増
大を抑制することが可能である。
御信号に応じて不良素子書込モードが指定されている期
間中は、内部電位発生手段は、第１または第２の論理レ
ベルを選択的に出力し、不良素子書込モードが指定され
ていない期間中は、中間電位を出力する。このため、ビ
ット線に対するプリチャージ電位発生と第１または第２
の論理レベルの発生とを同一の回路で実現でき、請求項
１記載の半導体記憶装置の効果に加えて、回路面積の増
大を抑制することが可能である。
【０１７８】請求項３記載の半導体記憶装置は、第２の
スイッチ手段が、トランスミッションゲートを含むの
で、第１の論理レベルの書込を行なう場合でも、第２の
論理レベルの書込を行なう場合でも、トランジスタしき
い値による電圧ロスを抑制することが可能である。
スイッチ手段が、トランスミッションゲートを含むの
で、第１の論理レベルの書込を行なう場合でも、第２の
論理レベルの書込を行なう場合でも、トランジスタしき
い値による電圧ロスを抑制することが可能である。
【０１７９】請求項４記載の半導体記憶装置は、不良素
子書込モードが指定されている期間において、行アドレ
ス信号に従ってメモリセルアレイのうちのワード線を選
択し、メモリセルアレイに含まれるメモリセルであるか
冗長メモリセルアレイに含まれるメモリセルであるかに
かかわりなく、内部電位発生手段からビット線を介して
供給される第１または第２の論理レベルを、選択された
ワード線に対応するメモリセルに同時に書き込むことが
可能である。
子書込モードが指定されている期間において、行アドレ
ス信号に従ってメモリセルアレイのうちのワード線を選
択し、メモリセルアレイに含まれるメモリセルであるか
冗長メモリセルアレイに含まれるメモリセルであるかに
かかわりなく、内部電位発生手段からビット線を介して
供給される第１または第２の論理レベルを、選択された
ワード線に対応するメモリセルに同時に書き込むことが
可能である。
【０１８０】請求項５記載の半導体記憶装置は、外部制
御信号に応じて不良素子書込モードが指定されている期
間中は、内部電位発生手段は、第１または第２の論理レ
ベルを選択的に出力し、不良素子書込モードが指定され
ていない期間中は、中間電位を出力する。このため、ビ
ット線に対するプリチャージ電位発生と第１または第２
の論理レベルの発生とを同一の回路で実現でき、請求項
４記載の半導体記憶装置の効果に加えて、回路面積の増
大を抑制することが可能である。
御信号に応じて不良素子書込モードが指定されている期
間中は、内部電位発生手段は、第１または第２の論理レ
ベルを選択的に出力し、不良素子書込モードが指定され
ていない期間中は、中間電位を出力する。このため、ビ
ット線に対するプリチャージ電位発生と第１または第２
の論理レベルの発生とを同一の回路で実現でき、請求項
４記載の半導体記憶装置の効果に加えて、回路面積の増
大を抑制することが可能である。
【０１８１】請求項６記載の半導体記憶装置は、第２の
スイッチ手段が、トランスミッションゲートを含むの
で、第１の論理レベルの書込を行なう場合でも、第２の
論理レベルの書込を行なう場合でも、トランジスタしき
い値による電圧ロスを抑制することが可能である。
スイッチ手段が、トランスミッションゲートを含むの
で、第１の論理レベルの書込を行なう場合でも、第２の
論理レベルの書込を行なう場合でも、トランジスタしき
い値による電圧ロスを抑制することが可能である。
【図１】本発明の実施の形態１のＤＲＡＭ１０００の構
成を示す概略ブロック図である。
成を示す概略ブロック図である。
【図２】１つのメモリセル列の構成を詳細に示す一部省
略した回路ブロック図である。
略した回路ブロック図である。
【図３】メモリマット１０３２の一部を抽出して示す要
部回路図である。
部回路図である。
【図４】プリチャージ電位発生回路１０５２の構成を示
す回路図である。
す回路図である。
【図５】ＤＲＡＭ１０００の動作を説明するタイミング
チャートである。
チャートである。
【図６】モード設定回路の第１の内部回路の構成を示す
回路図である。
回路図である。
【図７】モード設定回路の第２の内部回路の構成を示す
回路図である。
回路図である。
【図８】モード設定回路の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図９】１つのメモリセル列の他の変形例の構成を詳細
に示す一部省略した回路ブロック図である。
に示す一部省略した回路ブロック図である。
【図１０】１つのメモリセル列のさらに他の変形例の構
成を詳細に示す一部省略した回路ブロック図である。
成を詳細に示す一部省略した回路ブロック図である。
【図１１】本発明の実施の形態２のＤＲＡＭ５０００の
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図１２】第１の従来例のＤＲＡＭの構成を示す概略ブ
ロック図である。
ロック図である。
【図１３】第１の従来例のＤＲＡＭの動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図１４】第１の従来例のＤＲＡＭの構成を一部抽出し
て示す概略ブロック図である。
て示す概略ブロック図である。
【図１５】第１の従来例のＤＲＡＭの１つのメモリセル
列の構成を詳細に示す一部省略した回路ブロック図であ
る。
列の構成を詳細に示す一部省略した回路ブロック図であ
る。
【図１６】第１の従来例のＤＲＡＭの断面構成を示す断
面図である。
面図である。
【図１７】第２の従来例のＤＲＡＭの構成を示す概略ブ
ロック図である。
ロック図である。
【図１８】第２の従来例のＤＲＡＭの動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
１０００ ＤＲＡＭ、１００２，１００４，１００６
外部制御信号入力端子、１００８ アドレス信号入力端
子、１０１６ データ入出力端子、１０１８接地端子、
１０２０ 電源端子、１０２２ クロック発生回路、１
０２４ 行及び列アドレスバッファ、１０２６ 行デコ
ーダ、１０２８ 列デコーダ、１０３０冗長列デコー
ダ、１０３２ メモリマット、１０３４ メモリセルア
レイ、１０３６ 冗長メモリセルアレイ、１０３８ セ
ンスアンプ＋入出力制御回路、１０４０ データ入力バ
ッファ、１０４２ データ出力バッファ、１０５０ 電
源回路、１０５２ プリチャージ電位発生回路、２１０
０ Ｖｃｃ／２ 発生回路、２２００ 切換回路、２３
００ 書込電位発生回路。
外部制御信号入力端子、１００８ アドレス信号入力端
子、１０１６ データ入出力端子、１０１８接地端子、
１０２０ 電源端子、１０２２ クロック発生回路、１
０２４ 行及び列アドレスバッファ、１０２６ 行デコ
ーダ、１０２８ 列デコーダ、１０３０冗長列デコー
ダ、１０３２ メモリマット、１０３４ メモリセルア
レイ、１０３６ 冗長メモリセルアレイ、１０３８ セ
ンスアンプ＋入出力制御回路、１０４０ データ入力バ
ッファ、１０４２ データ出力バッファ、１０５０ 電
源回路、１０５２ プリチャージ電位発生回路、２１０
０ Ｖｃｃ／２ 発生回路、２２００ 切換回路、２３
００ 書込電位発生回路。
Claims (6)
- 【請求項１】 不良素子書込モードを有する半導体記憶
装置であって、 行列状に配列された複数のメモリセルを含むメモリセル
アレイと、 前記メモリアレイ中のメモリセル列のうち、不良なメモ
リセルを含むメモリセル列と置換するための少なくとも
１つのメモリセル列を含む冗長メモリセルアレイと、 各メモリセル行に対応して設けられ、前記メモリセルア
レイおよび前記冗長メモリセルアレイに共通に設けられ
たワード線と、 各メモリセル列に対応して設けられるビット線対と、 前記ビット線対のイコライズ電位を生成する内部電位発
生手段とを備え、 前記内部電位発生手段は、前記不良素子書込モードが指
定されたことに応じて、第１または第２の論理レベルの
イコライズ電位を出力し、 前記ビット線対と前記内部電位発生手段とを導通状態ま
たは遮断状態に設定する電位供給制御手段をさらに備
え、 前記電位供給制御手段は、 前記ビット線対と前記内部電位発生手段との接続経路を
接続状態および遮断状態のいずれか一方に不揮発的に設
定可能な第１のスイッチ手段と、 前記第１のスイッチ手段とは並列に設けられ、前記不良
素子書込モードが指定されている期間中は導通状態とな
る第２のスイッチ手段とを含み、 前記不良素子書込モードが指定されている期間におい
て、行アドレス信号に従って前記メモリセルアレイのう
ちのワード線を選択し、前記内部電位発生手段から前記
ビット線を介して供給される前記第１または第２の論理
レベルを、前記選択されたワード線に対応するメモリセ
ルに同時に書き込む書込手段をさらに備える、半導体記
憶装置。 - 【請求項２】 外部制御信号に応じて、前記不良素子書
込モードの指定ならびに前記メモリセルに書き込まれる
べき前記第１または第２の論理レベルの指定を検知する
動作モード検知手段をさらに備え、 前記内部電位発生手段は、 前記イコライズ電位が供給される出力ノードと、 前記不良素子書込モードが指定されていない期間は、前
記第１の論理レベルと前記第２の論理レベルとの中間の
所定の電位レベルを前記第１の出力ノードに供給する分
圧手段と、 前記不良素子書込モードが指定されている期間は、前記
動作モード検知手段に制御されて、前記出力ノードに前
記外部制御信号に応じて指定された前記第１の論理レベ
ルまたは前記第２の論理レベルのいずれかを供給する書
込電位設定手段とを含む、請求項１記載の半導体記憶装
置。 - 【請求項３】 前記第２のスイッチ手段は、前記動作モ
ード検知手段に制御されて、不良素子書込モードが指定
されている期間は導通状態となるトランスミッションゲ
ートを含む、請求項２記載の半導体記憶装置。 - 【請求項４】 不良素子書込モードを有する半導体記憶
装置であって、行列状に配列された複数のメモリセルを
含むメモリセルアレイを備え、前記メモリセルアレイ
は、 所定数のメモリセル列を単位とする複数のメモリセルブ
ロックに分割され、 前記メモリアレイ中のメモリセルブロックのうち、不良
なメモリセルを含むメモリセルブロックと置換するため
の少なくとも１つの冗長メモリセルブロックを含む冗長
メモリセルアレイと、 各メモリセル行に対応して設けられ、前記メモリセルア
レイおよび前記冗長メモリセルアレイに共通に設けられ
たワード線と、 各メモリセル列に対応して設けられるビット線対と、 前記ビット線対のイコライズ電位を生成する内部電位発
生手段とをさらに備え、 前記内部電位発生手段は、前記不良素子書込モードが指
定されたことに応じて、第１または第２の論理レベルの
イコライズ電位を出力し、 前記メモリセルブロックが含む前記所定数のビット線対
と前記内部電位発生手段とを導通状態または遮断状態に
設定する電位供給制御手段をさらに備え、 前記電位供給制御手段は、 前記メモリセルブロックが含む前記所定数のビット線対
と前記内部電位発生手段との接続経路を接続状態および
遮断状態のいずれか一方に、前記メモリセルブロックご
とに、かつ不揮発的に設定可能な第１のスイッチ手段
と、 前記第１のスイッチ手段とは並列に設けられ、前記不良
素子書込モードが指定されている期間中は導通状態とな
る第２のスイッチ手段とを含み、 前記不良素子書込モードが指定されている期間におい
て、行アドレス信号に従って前記メモリセルアレイのう
ちのワード線を選択し、前記内部電位発生手段から前記
ビット線対を介して供給される前記第１または第２の論
理レベルを、前記選択されたワード線に対応するメモリ
セルに同時に書き込む書込手段をさらに備える、半導体
記憶装置。 - 【請求項５】 外部制御信号に応じて、前記不良素子書
込モードの指定ならびに前記メモリセルに書き込まれる
べき前記第１または第２の論理レベルの指定を検知する
動作モード検知手段をさらに備え、 前記内部電位発生手段は、 前記イコライズ電位が供給される出力ノードと、 前記不良素子書込モードが指定されていない期間は、前
記第１の論理レベルと前記第２の論理レベルとの中間の
所定の電位レベルを前記第１の出力ノードに供給する分
圧手段と、 前記不良素子書込モードが指定されている期間は、前記
動作モード検知手段に制御されて、前記出力ノードに前
記外部制御信号に応じて指定された前記第１の論理レベ
ルまたは前記第２の論理レベルのいずれかを供給する書
込電位設定手段とを含む、請求項４記載の半導体記憶装
置。 - 【請求項６】 前記第２のスイッチ手段は、 前記動作モード検知手段に制御されて、不良素子書込モ
ードが指定されている期間は導通状態となるトランスミ
ッションゲートを含む、請求項５記載の半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24575997A JP3895838B2 (ja) | 1997-09-10 | 1997-09-10 | 半導体記憶装置 |
| US09/031,556 US5896328A (en) | 1997-09-10 | 1998-02-27 | Semiconductor memory device allowing writing of desired data to a storage node of a defective memory cell |
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