JP3002016B2 - モノリシック半導体装置の電力段の終末部及び関連する製造過程 - Google Patents
モノリシック半導体装置の電力段の終末部及び関連する製造過程Info
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- JP3002016B2 JP3002016B2 JP3150929A JP15092991A JP3002016B2 JP 3002016 B2 JP3002016 B2 JP 3002016B2 JP 3150929 A JP3150929 A JP 3150929A JP 15092991 A JP15092991 A JP 15092991A JP 3002016 B2 JP3002016 B2 JP 3002016B2
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- power stage
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- manufacturing process
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明の目的は、統合された制御
回路と同じチップ内に統合された１個又は複数個の垂直
電流ＭＯＳ電力トランジスタを含んでいるモノリシック
半導体装置の電力段の終末部に関するものであり、また
それに関連する製造過程に関するものである。
回路と同じチップ内に統合された１個又は複数個の垂直
電流ＭＯＳ電力トランジスタを含んでいるモノリシック
半導体装置の電力段の終末部に関するものであり、また
それに関連する製造過程に関するものである。
【０００２】
【従来の技術】同じチップ内での垂直電流ＭＯＳ電力ト
ランジスタと統合された制御回路との結合は、個別の成
分と比較して有利な、非常に簡潔で且つ効率のよい装置
を提供する。
ランジスタと統合された制御回路との結合は、個別の成
分と比較して有利な、非常に簡潔で且つ効率のよい装置
を提供する。
【０００３】そのような装置を提供する際に繰り返され
る問題点は、降伏電圧の最大化であり、その降伏電圧は
電力段ドレイン領域における不純物濃度の減少関数であ
り且つ電力段の本体／ドレイン接合の曲率半径の増大関
数である。
る問題点は、降伏電圧の最大化であり、その降伏電圧は
電力段ドレイン領域における不純物濃度の減少関数であ
り且つ電力段の本体／ドレイン接合の曲率半径の増大関
数である。
【０００４】現在では、この問題点は、誘電体と金属と
の両方又はいずれか一方の電界板、浮遊リング、低不純
物濃度領域、その他のような、接合の適当な終末部によ
り解決されている。これらの技術の復習は、Rep. Prog.
Phys.の1982年第45巻 446〜450 頁に掲載されたA. Bli
cherによる"Physics of semiconductor devices"に見出
すことができる。
の両方又はいずれか一方の電界板、浮遊リング、低不純
物濃度領域、その他のような、接合の適当な終末部によ
り解決されている。これらの技術の復習は、Rep. Prog.
Phys.の1982年第45巻 446〜450 頁に掲載されたA. Bli
cherによる"Physics of semiconductor devices"に見出
すことができる。
【０００５】これらの解決の限界は、本質的に、 a) 終末部領域が10μm よりも大きくさえも距離が延
び、且つこれが面積の相当な浪費を引き起こすこと、 b) その他の製造段階が製造過程に付加され、且つ装置
のコストも従って増大すること、及び c) 表面電界が、もし大きくなければ、接合における電
界と等しく、且つ従って構造の信頼性が貧困（装置のパ
シベーションとカプセル化との両方またはいずれか一方
が更に降伏電圧を低減する）であること、である。
び、且つこれが面積の相当な浪費を引き起こすこと、 b) その他の製造段階が製造過程に付加され、且つ装置
のコストも従って増大すること、及び c) 表面電界が、もし大きくなければ、接合における電
界と等しく、且つ従って構造の信頼性が貧困（装置のパ
シベーションとカプセル化との両方またはいずれか一方
が更に降伏電圧を低減する）であること、である。
【０００６】
【発明が解決しようとする課題】本発明による電力段の
終末部は、上述の欠点を克服し、特に電力段の直列抵抗
Ron と装置の信頼性とに妥協することなく、降伏電圧を
最大化する。
終末部は、上述の欠点を克服し、特に電力段の直列抵抗
Ron と装置の信頼性とに妥協することなく、降伏電圧を
最大化する。
【０００７】
【課題を解決するための手段】この目的のために、本発
明による電力段の終末部は本体領域の下に埋め込みドレ
イン領域を与え、 − その本体領域はその本体領域の輪郭に沿って、同じ
導電型ではあるがもっと深い接合を有する周辺絶縁領域
と接しており、且つ − その埋め込みドレイン領域からの本体接合の最小距
離が、前記周辺絶縁領域の接合からの埋め込みドレイン
領域の最小距離より小さいか又は等しい、ことを特徴と
している。
明による電力段の終末部は本体領域の下に埋め込みドレ
イン領域を与え、 − その本体領域はその本体領域の輪郭に沿って、同じ
導電型ではあるがもっと深い接合を有する周辺絶縁領域
と接しており、且つ − その埋め込みドレイン領域からの本体接合の最小距
離が、前記周辺絶縁領域の接合からの埋め込みドレイン
領域の最小距離より小さいか又は等しい、ことを特徴と
している。
【０００８】関連する製造過程の本質的特徴は特許請求
の範囲に記載されている。
の範囲に記載されている。
【０００９】
【実施例】以下に述べる説明と、既知の技術の例と本発
明の態様の制限されない例との添付の図面とにより、本
発明は更に明確にされるであろう。
明の態様の制限されない例との添付の図面とにより、本
発明は更に明確にされるであろう。
【００１０】図１は制御回路と、同じチップ内にモノリ
シックな方法で統合された１個又は複数個の垂直電流Ｍ
ＯＳトランジスタとを含んでいる既知の半導体装置の可
能な構造を示している。簡単化のために、統合された制
御回路（低圧npn トランジスタ）の単一の構成成分と単
一のＭＯＳ電力トランジスタとが示してある。
シックな方法で統合された１個又は複数個の垂直電流Ｍ
ＯＳトランジスタとを含んでいる既知の半導体装置の可
能な構造を示している。簡単化のために、統合された制
御回路（低圧npn トランジスタ）の単一の構成成分と単
一のＭＯＳ電力トランジスタとが示してある。
【００１１】図１での種々の部分の意味は次の通りであ
る。 20：ＭＯＳトランジスタのドレイン電極 35：ＭＯＳトランジスタのソース電極 34：ゲート多結晶珪素 24, 28：絶縁領域 31：制御回路トランジスタのコレクタ 32：制御回路トランジスタのベース 33：制御回路トランジスタのエミッタ
る。 20：ＭＯＳトランジスタのドレイン電極 35：ＭＯＳトランジスタのソース電極 34：ゲート多結晶珪素 24, 28：絶縁領域 31：制御回路トランジスタのコレクタ 32：制御回路トランジスタのベース 33：制御回路トランジスタのエミッタ
【００１２】前記装置においては、降伏電圧は本体／ド
レイン接合の周辺に沿って取った本体／ドレイン接合の
曲率半径の最小値により制限され、その値は典型的には
大体３〜４μm の大きさである。
レイン接合の周辺に沿って取った本体／ドレイン接合の
曲率半径の最小値により制限され、その値は典型的には
大体３〜４μm の大きさである。
【００１３】本発明による電力段の終末部の可能な態様
の例は図５に図解されている。図５は、電力段の本体領
域15へ同じ導電型ではあるがもっと深い接合を有する拡
散された絶縁領域９が「接着」され、且つ従って本体接
合より大きい曲率半径Xjを前記領域９の外側縁において
有し得ることを示している。
の例は図５に図解されている。図５は、電力段の本体領
域15へ同じ導電型ではあるがもっと深い接合を有する拡
散された絶縁領域９が「接着」され、且つ従って本体接
合より大きい曲率半径Xjを前記領域９の外側縁において
有し得ることを示している。
【００１４】その結果降伏電圧の増大は特に（例えばXj
＝３μm からXj＝12μm までとした場合には、２より大
きいか又は等しい係数により）著しい。
＝３μm からXj＝12μm までとした場合には、２より大
きいか又は等しい係数により）著しい。
【００１５】図５は埋め込みドレイン領域６とこの絶縁
領域９との間の最小距離d1が、本体とドレインとの間に
横たわっている接合10からの前記埋め込みドレイン領域
６の最小距離d2よりも小さくないことを示している。
領域９との間の最小距離d1が、本体とドレインとの間に
横たわっている接合10からの前記埋め込みドレイン領域
６の最小距離d2よりも小さくないことを示している。
【００１６】降伏電圧が最小距離d1によってではなく最
小距離d2によって決定されることが望まれる場合には、
この条件は尊重されなくてはならない。
小距離d2によって決定されることが望まれる場合には、
この条件は尊重されなくてはならない。
【００１７】さて、図５の構造に対する製造過程の例
を、図２，３及び４を参照して説明する。
を、図２，３及び４を参照して説明する。
【００１８】ｎ+ 型単結晶珪素の基板１上に、この基板
と同じ導電型を有する高い拡散係数不純物を図２の領域
２に対向して注入されている。それからｎ型層３のエピ
タキシャル成長と、電力段の抵抗Ron を低減するために
必要な、高不純物濃度を有する第１埋め込みドレイン領
域を構成するように設計されたｎ+ 型領域２の、先に注
入された不純物の拡散による形成とが続く。
と同じ導電型を有する高い拡散係数不純物を図２の領域
２に対向して注入されている。それからｎ型層３のエピ
タキシャル成長と、電力段の抵抗Ron を低減するために
必要な、高不純物濃度を有する第１埋め込みドレイン領
域を構成するように設計されたｎ+ 型領域２の、先に注
入された不純物の拡散による形成とが続く。
【００１９】既知の技術によってそれから、ｎ型層３の
内側に延在し且つ制御回路の水平絶縁領域を構成するよ
うに設計されたＰ+ 型領域４が創造される（図２）。
内側に延在し且つ制御回路の水平絶縁領域を構成するよ
うに設計されたＰ+ 型領域４が創造される（図２）。
【００２０】この点において、注入及び拡散過程によ
り、二つのｎ+ 型領域５と６とが設けられ、第１のその
ｎ+ 型領域の埋め込みコレクタ領域は領域４内に置かれ
て、制御回路トランジスタのコレクタ直列抵抗を低減す
るために必要であり、第２のそのｎ+ 型領域は（これも
電力段の抵抗Ron を低減するために有効であり且つ高不
純物濃度を有する第２埋め込みドレイン領域を構成する
ように設計された）図３に図解したように、領域２上に
置かれる。それから第２ｎ型エピタキシャル層７を成長
させ、引き続いて再び既知の技術により、Ｐ+ 型領域８
と９とが設けられる。このＰ+ 型領域８は相互から、及
び電力段から制御回路の構成要素を絶縁するために用い
られ、一方Ｐ+ 型領域９は電力段の全周を既定している
（図４）。この点で、既知の技術による制御回路の構成
要素（バイポーラとＭＯＳとの両方またはいずれか一
方）の実現、及び電力段構成要素（ＭＯＳ）の実現と、
特に領域15（本体）及び16（ソース）の実現と同時に、
低圧npn トランジスタの領域12（コレクタシンク）、13
（ベース）及び14（エミッタ）の実現とが続き、領域17
（ゲート）を創造するための多結晶珪素の堆積と、最後
にそのうちのソース接点18のみが図５に示されている接
点の開口とが続く。
り、二つのｎ+ 型領域５と６とが設けられ、第１のその
ｎ+ 型領域の埋め込みコレクタ領域は領域４内に置かれ
て、制御回路トランジスタのコレクタ直列抵抗を低減す
るために必要であり、第２のそのｎ+ 型領域は（これも
電力段の抵抗Ron を低減するために有効であり且つ高不
純物濃度を有する第２埋め込みドレイン領域を構成する
ように設計された）図３に図解したように、領域２上に
置かれる。それから第２ｎ型エピタキシャル層７を成長
させ、引き続いて再び既知の技術により、Ｐ+ 型領域８
と９とが設けられる。このＰ+ 型領域８は相互から、及
び電力段から制御回路の構成要素を絶縁するために用い
られ、一方Ｐ+ 型領域９は電力段の全周を既定している
（図４）。この点で、既知の技術による制御回路の構成
要素（バイポーラとＭＯＳとの両方またはいずれか一
方）の実現、及び電力段構成要素（ＭＯＳ）の実現と、
特に領域15（本体）及び16（ソース）の実現と同時に、
低圧npn トランジスタの領域12（コレクタシンク）、13
（ベース）及び14（エミッタ）の実現とが続き、領域17
（ゲート）を創造するための多結晶珪素の堆積と、最後
にそのうちのソース接点18のみが図５に示されている接
点の開口とが続く。
【００２１】本体領域15の創造において、ＭＯＳ電力ト
ランジスタの本体／ドレイン接合10（図５参照）は、図
５の構造を得るように、上述のように領域９と接続する
ようにされねばならない。
ランジスタの本体／ドレイン接合10（図５参照）は、図
５の構造を得るように、上述のように領域９と接続する
ようにされねばならない。
【００２２】上述した過程は図１の既知の技術による装
置の製造に対して用いられる過程を超えてなんらの付加
的なコストをも生じない。
置の製造に対して用いられる過程を超えてなんらの付加
的なコストをも生じない。
【００２３】全く、注入と拡散とが標準の過程から変更
されないばかりでなく、その他の過程も付加されないの
で、絶縁フォトマスクの異なるレイアウトを単純に配置
することで充分である。領域９により与えられる終末部
の長さは、絶縁領域の側面拡散と、それのフォトマスク
する開口、及び誤配置裕度との合計と等しく、それ故に
全体で20μm よりも小さい。
されないばかりでなく、その他の過程も付加されないの
で、絶縁フォトマスクの異なるレイアウトを単純に配置
することで充分である。領域９により与えられる終末部
の長さは、絶縁領域の側面拡散と、それのフォトマスク
する開口、及び誤配置裕度との合計と等しく、それ故に
全体で20μm よりも小さい。
【００２４】既知の構造と異なって、本発明による構造
は電力段の抵抗Ron を変えることなく、動作電圧を最大
化することを許容することは注目される。
は電力段の抵抗Ron を変えることなく、動作電圧を最大
化することを許容することは注目される。
【００２５】多くの変形と修正との両方又はいずれか一
方が、それにより本発明の範囲を超えてしまうことな
く、本発明による過程内でなされ得ることは明確であ
る。例えば、領域２は欧州特許出願第91200853.9号公報
に記載された技術を用いて形成され得るし、あるいはそ
の装置が図６に例示したように中間電圧または高電圧で
動作するべき場合には、領域６の形成は省略することが
できる。
方が、それにより本発明の範囲を超えてしまうことな
く、本発明による過程内でなされ得ることは明確であ
る。例えば、領域２は欧州特許出願第91200853.9号公報
に記載された技術を用いて形成され得るし、あるいはそ
の装置が図６に例示したように中間電圧または高電圧で
動作するべき場合には、領域６の形成は省略することが
できる。
【００２６】本発明の基本概念を延長して、20〜25μm
より大きい値まで接合曲率半径を更に増加するために
（図７参照）、図８の断面斜視図に示したように環状成
長された水平絶縁領域19を、絶縁領域９に付加して用い
ることができ、終末部に対するその他の構造に頼ること
なく、数百ボルトより高い電圧でこの装置の動作を許容
することができる。
より大きい値まで接合曲率半径を更に増加するために
（図７参照）、図８の断面斜視図に示したように環状成
長された水平絶縁領域19を、絶縁領域９に付加して用い
ることができ、終末部に対するその他の構造に頼ること
なく、数百ボルトより高い電圧でこの装置の動作を許容
することができる。
【００２７】この場合にも、水平絶縁フォトマスクのレ
イアウトを調節するだけで充分なので、この過程の付加
的コストは零である。
イアウトを調節するだけで充分なので、この過程の付加
的コストは零である。
【００２８】図５と図６との周辺絶縁領域９と図７の絶
縁領域９と19とは、一般に数多くの基本的セルで作り上
げられる全体のＭＯＳ電力トランジスタの輪郭領域とし
て理解されるべきであることは注目される。
縁領域９と19とは、一般に数多くの基本的セルで作り上
げられる全体のＭＯＳ電力トランジスタの輪郭領域とし
て理解されるべきであることは注目される。
【００２９】それ故に、ＭＯＳトランジスタにより占有
される範囲の縁におけるそれらの基本的セルのみが、絶
縁領域９と接する本体領域を有し、単純化のために、Ｍ
ＯＳトランジスタの縁における基本的セルのみが図５、
６及び７に示してある。
される範囲の縁におけるそれらの基本的セルのみが、絶
縁領域９と接する本体領域を有し、単純化のために、Ｍ
ＯＳトランジスタの縁における基本的セルのみが図５、
６及び７に示してある。
【図１】 図１は既知の技術による半導体装置の構造の
一例を示している。
一例を示している。
【図２】 図２は本発明による製造過程の一段階を示し
ている。
ている。
【図３】 図３は本発明による製造過程の次の一段階を
示している。
示している。
【図４】 図４は本発明による製造過程のその次の一段
階を示している。
階を示している。
【図５】 図５は図２〜４の製造過程からできる半導体
装置を示している。
装置を示している。
【図６】 図６は本発明による電力段の態様のその他の
構造を示している。
構造を示している。
【図７】 図７は本発明による電力段の態様の更にその
他の構造を示している。
他の構造を示している。
【図８】 図８は追加の水平絶縁領域の形状を示す斜視
図である。
図である。
１ 基板 ２ ｎ+ 型領域 ３ ｎ型層 ４ ｐ+ 型領域 ５ ｎ+ 型領域 ６ ｎ+ 型領域（埋め込みドレイン領域） ７ 第２ｎ型エピタキシャル層 ８ ｐ+ 型領域 ９ ｐ+ 型領域（拡散された絶縁領域） 10 本体／ドレイン接合 12 コレクタシンク 13 ベース 14 エミッタ 15 本体 16 ソース 17 ゲート 18 ソース接点 19 水平絶縁領域 20 ＭＯＳトランジスタのドレイン電極 24，28 絶縁領域 31 制御回路トランジスタのコレクタ 32 制御回路トランジスタのベース 33 制御回路トランジスタのエミッタ 34 ゲート多結晶珪素 35 ＭＯＳトランジスタのソース電極 d1, d2 最小距離
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 591063888 コンソルツィオ ペル ラ リセルカ スーラ マイクロエレットロニカ ネル メッツォジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ Ｒ ＩＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯ ＥＬＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥ ＺＺＯＧＩＯＲＮＯ イタリア国 カターニア 95121 カタ ーニアストラダーレ プリモソーレ 50 (72)発明者 ラファエーレ ザンブラーノ イタリア国 サレルノ 84085 メルカ ト サンセヴェリーノ ヴィア ジィオ ヴンニ 23−26 (72)発明者 アントニオ グリマルディー イタリア国 ラグーサ 97018 シシリ ー ヴィア ジネヴーラ 20 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (3)
- 【請求項１】 統合された制御回路と、電力段の本体領
域の下に位置決めされた高い不純物濃度を有する埋め込
みドレイン領域と同時に同じチップ内に組み込まれた１
個又は複数個の垂直電流ＭＯＳ電力トランジスタと、を
含んでいるモノリシック半導体装置の電力段の終末部に
おいて、 − 本体領域（15）がその本体領域の輪郭に沿って同じ
導電型ではあるがもっと深い接合を有する周辺絶縁領域
（９）と接し、 − 下にある埋め込みドレイン領域（６）からの本体／
ドレイン接合（10）の最小距離（d2）が、周辺絶縁領域
（９）からの埋め込みドレイン領域（６）の最小距離
（d1）より小さいか又は等しい、 ことを特徴とするモノリシック半導体装置の電力段の終
末部。 - 【請求項２】 統合された制御回路と、電力段の本体領
域の下に位置決めされた高い不純物濃度を有する埋め込
みドレイン領域と同時に同じチップ内に組み込まれた１
個又は複数個の垂直電流ＭＯＳ電力トランジスタと、を
含んでいるモノリシック半導体装置の電力段を実現する
製造過程であって、その製造過程の最初の工程が、 − そのチップの基板（１）上に堆積された第１エピタ
キシャル層（３）内に基板の導電型と反対の導電型を有
し且つ制御回路の水平絶縁領域を構成するように設計さ
れた領域（４）を形成する工程、及び − 第２エピタキシャル層（７）を堆積する工程、 とを具えているモノリシック半導体装置の電力段を実現
する製造過程において、 − 第２エピタキシャル層（７）内に、基板の導電型と
反対の導電型を有する第１領域（８）と第２領域（９）
とを実現し、第１領域（８）は制御回路の水平絶縁領域
（４）と接し、且つ第２領域（９）は電力段のために設
計された領域を取り囲んでいる領域を構成するような方
法で割り当てられ且つ形成される工程、及び − 第２エピタキシャル層（７）内にＭＯＳ電力トラン
ジスタの本体／ドレイン接合（10）が第２領域（９）と
接し、且つ埋め込みドレイン領域（６）と第２領域
（９）との間の最小距離（d1）が上にある本体／ドレイ
ン接合（10）からの前記埋め込みドレイン領域の最小距
離（d2）より小さくないような方法で制御回路と電力段
との構成要素を実現する工程、 を順次に有していることを特徴とするモノリシック半導
体装置の電力段を実現する製造過程。 - 【請求項３】 統合された制御回路と、電力段の本体領
域の下に位置決めされた高い不純物濃度を有する埋め込
みドレイン領域と同時に同じチップ内に組み込まれた１
個又は複数個の垂直電流ＭＯＳ電力トランジスタと、を
含んでいるモノリシック半導体装置の電力段を実現する
製造過程であって、その製造過程の最初の工程が、 − そのチップの基板（１）上に堆積された第１エピタ
キシャル層（３）内に基板の導電型と反対の導電型を有
し且つ制御回路の水平絶縁領域を構成するように設計さ
れた領域（４）を形成する工程、及び − 第２エピタキシャル層（７）を堆積する工程、 とを具えているモノリシック半導体装置の電力段を実現
する製造過程において、 − 第１エピタキシャル層（３）内で且つ基板の導電型
と反対の導電型を有し且つ前記の制御回路の水平絶縁領
域（４）の形成と同時に、環状成長により形成され、し
かも基板の導電型と反対の導電型を有し、電力段のため
に予定された領域を取り囲んでいる領域を構成するよう
に割り当てられ且つ形成される領域（19）を実現する工
程、 − 第２エピタキシャル層（７）内に、基板の導電型と
反対の導電型を有する第１領域（８）及び第２領域
（９）を実現し、第１領域（８）は前記の制御回路の水
平絶縁領域（４）と接しており、第２領域（９）は電力
段のために設計された領域を取り囲み且つ前述の電力段
のために予定された領域を取り囲んでいる領域（19）と
下で接するように割り当てられ且つ形成される工程、 − 第２エピタキシャル層（７）内で、制御回路と電力
段との構成要素をＭＯＳ電力トランジスタの本体／ドレ
イン接合（10）が第２領域（９）と接し、且つ埋め込み
ドレイン領域（２）と第２領域（９）及び前記の電力段
のために予定された領域を取り囲んでいる領域（19）の
全体との間の最小距離（d1）が、上にある本体／ドレイ
ン接合（10）からの前記埋め込みドレイン領域（２）の
最小距離（d2）よりも小さくないように実現する工程、 を順次に有していることを特徴とするモノリシック半導
体装置の電力段を実現する製造過程。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT6610A/90 | 1990-05-31 | ||
| IT00661090A IT1244239B (it) | 1990-05-31 | 1990-05-31 | Terminazione dello stadio di potenza di un dispositivo monolitico a semicondutture e relativo processo di fabbricazione |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653510A JPH0653510A (ja) | 1994-02-25 |
| JP3002016B2 true JP3002016B2 (ja) | 2000-01-24 |
Family
ID=11121378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3150929A Expired - Fee Related JP3002016B2 (ja) | 1990-05-31 | 1991-05-28 | モノリシック半導体装置の電力段の終末部及び関連する製造過程 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5317182A (ja) |
| EP (1) | EP0459578B1 (ja) |
| JP (1) | JP3002016B2 (ja) |
| DE (1) | DE69124289T2 (ja) |
| IT (1) | IT1244239B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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