JP3022729B2 - バーストロックｐｌｌ回路 - Google Patents
バーストロックｐｌｌ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＮＴＳＣ信号等の映像
信号におけるバーストロックＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）回路に係わり、特に、走査線を倍
密変換処理するＥＤＴＶ−２受像機や色復調回路等のシ
ステムクロックとして用いて好適なバーストロックＰＬ
Ｌ回路に関する。
信号におけるバーストロックＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）回路に係わり、特に、走査線を倍
密変換処理するＥＤＴＶ−２受像機や色復調回路等のシ
ステムクロックとして用いて好適なバーストロックＰＬ
Ｌ回路に関する。
【０００２】
【従来の技術】図４は従来のバーストロックＰＬＬ回路
の一例を示す図である。バーストロックＰＬＬは、ＮＴ
ＳＣ信号等の映像信号に重畳されているバーストの位相
と、色副搬送波（サブキャリア信号）周波数の位相を一
致させるようにフィードバック制御を行なうＰＬＬの一
方式である。
の一例を示す図である。バーストロックＰＬＬは、ＮＴ
ＳＣ信号等の映像信号に重畳されているバーストの位相
と、色副搬送波（サブキャリア信号）周波数の位相を一
致させるようにフィードバック制御を行なうＰＬＬの一
方式である。
【０００３】図４において、入力端子１０１に入来した
映像信号は、ＡＣＣ（Ａｕｔｏｍａｔｉｃ Ｃｏｌｏｒ
Ｃｏｎｔｒｏｌ）アンプ１０２において、端子１０５
から供給されるバースト位置を示すゲートパルスの期
間、ＡＣＣ検波回路１０３にてＡＣＣ検波を行なった信
号と、映像信号のバーストとの振幅を比較して、映像信
号のバーストの振幅が一定に保たれるように出力する。
映像信号は、ＡＣＣ（Ａｕｔｏｍａｔｉｃ Ｃｏｌｏｒ
Ｃｏｎｔｒｏｌ）アンプ１０２において、端子１０５
から供給されるバースト位置を示すゲートパルスの期
間、ＡＣＣ検波回路１０３にてＡＣＣ検波を行なった信
号と、映像信号のバーストとの振幅を比較して、映像信
号のバーストの振幅が一定に保たれるように出力する。
【０００４】次に、位相比較回路１０４において、サブ
キャリア周波数ｆｓｃの２ｎ倍クロック（例えば８倍の
８ｆｓｃ）を、分周回路１０８によって分周したサブキ
ャリア周波数のクロック（以下、サブキャリアクロック
と呼ぶ）ｆｓｃと、ＡＣＣアンプ１０２から出力される
映像信号のバーストとを、バーストゲートパルス期間で
位相比較し、位相誤差信号を出力する。この位相誤差信
号は、帯域を制限するループフィルタ１０６を介し、電
圧制御発振回路１０７に入力される。電圧制御発振回路
１０７は、サブキャリア信号がバーストの位相と一致す
るように制御し、サブキャリア周波数の２ｎ倍クロック
（８ｆｓｃ）を分周回路１０８及び出力端子１０９に出
力する。
キャリア周波数ｆｓｃの２ｎ倍クロック（例えば８倍の
８ｆｓｃ）を、分周回路１０８によって分周したサブキ
ャリア周波数のクロック（以下、サブキャリアクロック
と呼ぶ）ｆｓｃと、ＡＣＣアンプ１０２から出力される
映像信号のバーストとを、バーストゲートパルス期間で
位相比較し、位相誤差信号を出力する。この位相誤差信
号は、帯域を制限するループフィルタ１０６を介し、電
圧制御発振回路１０７に入力される。電圧制御発振回路
１０７は、サブキャリア信号がバーストの位相と一致す
るように制御し、サブキャリア周波数の２ｎ倍クロック
（８ｆｓｃ）を分周回路１０８及び出力端子１０９に出
力する。
【０００５】分周回路１０８は、サブキャリア信号の２
ｎ倍クロック（８ｆｓｃ）を分周し、サブキャリアクロ
ックｆｓｃを位相比較回路１０４に、例えば４倍のクロ
ック４ｆｓｃを出力端子１１０に供給する。以上、従来
のバーストロックＰＬＬ回路の一例について説明した
が、各ブロック内の回路構成はデジタル，アナログを問
わず、従来種々の方式が提案されていることは周知の事
実である。
ｎ倍クロック（８ｆｓｃ）を分周し、サブキャリアクロ
ックｆｓｃを位相比較回路１０４に、例えば４倍のクロ
ック４ｆｓｃを出力端子１１０に供給する。以上、従来
のバーストロックＰＬＬ回路の一例について説明した
が、各ブロック内の回路構成はデジタル，アナログを問
わず、従来種々の方式が提案されていることは周知の事
実である。
【０００６】図５は、インターレース信号をノンインタ
ーレース信号に変換する倍密変換処理を行うＥＤＴＶ−
２受像機に、デジタル方式のバーストロックＰＬＬ回路
を用いた場合を示す図であり、図６は図４におけるバー
ストロックＰＬＬ回路の動作を説明するための波形図で
ある。なお、図６では、サブキャリア周波数の２ｎ倍ク
ロックを８ｆｓｃとした場合の動作波形を示し、図５に
おけるＰＬＬ回路５０４の構成を図４に示す回路とし
て、図５について説明する。
ーレース信号に変換する倍密変換処理を行うＥＤＴＶ−
２受像機に、デジタル方式のバーストロックＰＬＬ回路
を用いた場合を示す図であり、図６は図４におけるバー
ストロックＰＬＬ回路の動作を説明するための波形図で
ある。なお、図６では、サブキャリア周波数の２ｎ倍ク
ロックを８ｆｓｃとした場合の動作波形を示し、図５に
おけるＰＬＬ回路５０４の構成を図４に示す回路とし
て、図５について説明する。
【０００７】図５において、入力端子５０１に入来した
映像信号は、Ａ／Ｄコンバータ５０２に入力され、ディ
ジタル化されディジタル映像信号として出力される。デ
ィジタル映像信号は、Ｙ／Ｃ分離回路５０３及びＰＬＬ
回路５０４に供給される。ＰＬＬ回路５０４は、上述し
た通り図４に示す構成となっており、バーストと位相が
一致した、８ｆｓｃクロックと、８ｆｓｃクロックを分
周して得られた４ｆｓｃクロックとを出力する。
映像信号は、Ａ／Ｄコンバータ５０２に入力され、ディ
ジタル化されディジタル映像信号として出力される。デ
ィジタル映像信号は、Ｙ／Ｃ分離回路５０３及びＰＬＬ
回路５０４に供給される。ＰＬＬ回路５０４は、上述し
た通り図４に示す構成となっており、バーストと位相が
一致した、８ｆｓｃクロックと、８ｆｓｃクロックを分
周して得られた４ｆｓｃクロックとを出力する。
【０００８】８ｆｓｃクロックは、倍密変換処理回路５
０６で倍密変換された信号（以下、倍密信号と呼ぶ）用
のシステムクロックとして使用される。４ｆｓｃクロッ
クは、Ａ／Ｄコンバータ５０２，Ｙ／Ｃ分離回路５０
３，色復調回路５０５，及び倍密変換処理回路５０６の
それぞれのブロックにおいて、倍速変換される前の信号
（以下、単密信号と呼ぶ）用のシステムクロックとして
使用される。
０６で倍密変換された信号（以下、倍密信号と呼ぶ）用
のシステムクロックとして使用される。４ｆｓｃクロッ
クは、Ａ／Ｄコンバータ５０２，Ｙ／Ｃ分離回路５０
３，色復調回路５０５，及び倍密変換処理回路５０６の
それぞれのブロックにおいて、倍速変換される前の信号
（以下、単密信号と呼ぶ）用のシステムクロックとして
使用される。
【０００９】一方、Ｙ／Ｃ分離回路５０３は、ディジタ
ル映像信号を輝度（Ｙ）信号と色（Ｃ）信号とに分離
し、出力する。Ｃ信号出力は、色復調回路５０５におい
て色差信号Ｒ−Ｙ，Ｂ−Ｙに復調される。そして、Ｙ／
Ｃ分離回路５０３において分離されたＹ信号と、色復調
回路５０５において復調された色差信号Ｒ−Ｙ，Ｂ−Ｙ
は、それぞれ倍密変換処理回路５０６に入力される。倍
密変換処理回路５０６は、単密信号であるＹ信号，及び
色差信号Ｒ−Ｙ，Ｂ−Ｙを倍密信号に変換して、出力端
子５０７に出力する。
ル映像信号を輝度（Ｙ）信号と色（Ｃ）信号とに分離
し、出力する。Ｃ信号出力は、色復調回路５０５におい
て色差信号Ｒ−Ｙ，Ｂ−Ｙに復調される。そして、Ｙ／
Ｃ分離回路５０３において分離されたＹ信号と、色復調
回路５０５において復調された色差信号Ｒ−Ｙ，Ｂ−Ｙ
は、それぞれ倍密変換処理回路５０６に入力される。倍
密変換処理回路５０６は、単密信号であるＹ信号，及び
色差信号Ｒ−Ｙ，Ｂ−Ｙを倍密信号に変換して、出力端
子５０７に出力する。
【００１０】
【発明が解決しようとする課題】従来のバーストロック
ＰＬＬの回路構成は上述した通りである。しかし、例え
ば、図５のように、倍密信号処理するＥＤＴＶ−２受像
機に用いるシステムクロックとして、映像信号のバース
トと位相の一致した、サブキャリア周波数のｎ倍クロッ
ク（例えば、４ｆｓｃ）と２ｎ倍クロック（例えば、８
ｆｓｃ）の２種類のクロックが必要な場合には、従来の
回路構成で実現すると以下のような問題点が発生してし
まう。
ＰＬＬの回路構成は上述した通りである。しかし、例え
ば、図５のように、倍密信号処理するＥＤＴＶ−２受像
機に用いるシステムクロックとして、映像信号のバース
トと位相の一致した、サブキャリア周波数のｎ倍クロッ
ク（例えば、４ｆｓｃ）と２ｎ倍クロック（例えば、８
ｆｓｃ）の２種類のクロックが必要な場合には、従来の
回路構成で実現すると以下のような問題点が発生してし
まう。
【００１１】図４に示すＰＬＬ回路では、得られたサブ
キャリア周波数の２ｎ倍クロック（８ｆｓｃ）を、分周
回路１０８によって２分の１分周した出力クロック（４
ｆｓｃ）は、直接バーストと位相制御を行なっていな
い。したがって、電源投入時や、受信チャンネルの切り
換え等の入力信号切り換え時では、サブキャリアクロッ
ク（ｆｓｃ）と８ｆｓｃクロックとの位相は完全に一致
しているが、ｆｓｃと４ｆｓｃクロックとの位相は、図
６に示すように、４ｆｓｃ１から４ｆｓｃ８までの８種
類の状態が発生してしまう。
キャリア周波数の２ｎ倍クロック（８ｆｓｃ）を、分周
回路１０８によって２分の１分周した出力クロック（４
ｆｓｃ）は、直接バーストと位相制御を行なっていな
い。したがって、電源投入時や、受信チャンネルの切り
換え等の入力信号切り換え時では、サブキャリアクロッ
ク（ｆｓｃ）と８ｆｓｃクロックとの位相は完全に一致
しているが、ｆｓｃと４ｆｓｃクロックとの位相は、図
６に示すように、４ｆｓｃ１から４ｆｓｃ８までの８種
類の状態が発生してしまう。
【００１２】実際には、ｆｓｃと４ｆｓｃとの位相は、
４ｆｓｃ１，３，５，７のように一致しているか、４ｆ
ｓｃ２，４，６，８のように１８０度ずれているかのど
ちらかの状態となる。このような状態が発生する理由
は、ｆｓｃと８ｆｓｃとがＰＬＬによって位相が一致す
る前に、８ｆｓｃクロックを２分の１分周した４ｆｓｃ
クロックが出力されてしまうためである。
４ｆｓｃ１，３，５，７のように一致しているか、４ｆ
ｓｃ２，４，６，８のように１８０度ずれているかのど
ちらかの状態となる。このような状態が発生する理由
は、ｆｓｃと８ｆｓｃとがＰＬＬによって位相が一致す
る前に、８ｆｓｃクロックを２分の１分周した４ｆｓｃ
クロックが出力されてしまうためである。
【００１３】この状態が発生すると、図５のように、Ｅ
ＤＴＶ−２受像機のシステムクロックとして、バースト
と位相が一致した８ｆｓｃクロックを倍密変換処理用
（倍密変換処理回路５０６）として使用し、４ｆｓｃク
ロックを上述の方法で分周して単密信号処理用（Ｙ／Ｃ
分離回路５０３や色復調回路５０５）として使用する場
合には、単密信号である入力映像信号から倍密変換処理
した信号に変換処理する際に、同期系やタイミング系が
誤動作する可能性があり、画面が著しく乱れてしまう恐
れがある。
ＤＴＶ−２受像機のシステムクロックとして、バースト
と位相が一致した８ｆｓｃクロックを倍密変換処理用
（倍密変換処理回路５０６）として使用し、４ｆｓｃク
ロックを上述の方法で分周して単密信号処理用（Ｙ／Ｃ
分離回路５０３や色復調回路５０５）として使用する場
合には、単密信号である入力映像信号から倍密変換処理
した信号に変換処理する際に、同期系やタイミング系が
誤動作する可能性があり、画面が著しく乱れてしまう恐
れがある。
【００１４】また、図５には示していないが、色復調回
路５０５は、４ｆｓｃクロック以外に２ｆｓｃクロック
を入力しており、この４ｆｓｃ及び２ｆｓｃクロックが
上述したように、それぞれバーストと位相が一致してい
ない場合にも、誤動作を起こし、色相が変化してしまう
という問題点があった。
路５０５は、４ｆｓｃクロック以外に２ｆｓｃクロック
を入力しており、この４ｆｓｃ及び２ｆｓｃクロックが
上述したように、それぞれバーストと位相が一致してい
ない場合にも、誤動作を起こし、色相が変化してしまう
という問題点があった。
【００１５】上述したように、従来のＰＬＬ回路は、バ
ーストと位相が一致しているサブキャリア周波数のｎ倍
クロック（例えば、４ｆｓｃ）と２ｎ倍クロック（例え
ば、８ｆｓｃ）の２種類のクロックが必要になった場合
には、それぞれにバーストロックＰＬＬを設けなければ
ならず、１系統のバーストロックＰＬＬ回路だけで対応
することができないという問題点があった。
ーストと位相が一致しているサブキャリア周波数のｎ倍
クロック（例えば、４ｆｓｃ）と２ｎ倍クロック（例え
ば、８ｆｓｃ）の２種類のクロックが必要になった場合
には、それぞれにバーストロックＰＬＬを設けなければ
ならず、１系統のバーストロックＰＬＬ回路だけで対応
することができないという問題点があった。
【００１６】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、サブキャリアと映像信号
のバーストとをバーストゲートパルス期間で位相比較
し、位相誤差信号を出力する位相比較回路と、前記位相
誤差信号の帯域を制限するループフィルタと、前記ルー
プフィルタの出力を入力し、バーストと位相が一致する
ように制御された、サブキャリア周波数の２ｎ(ｎは１
以上の整数)倍クロックを出力する電圧制御発振回路
と、前記サブキャリア周波数の２ｎ倍クロックを分周
し、前記サブキャリアを出力する分周回路とからなるバ
ーストロックＰＬＬ回路において、前記分周回路から出
力されたサブキャリアと、前記電圧制御回路から出力さ
れたサブキャリア周波数の２ｎ倍クロックを入力し、前
記サブキャリアの位相と、サブキャリア周波数周期ごと
に一致するように制御して、前記サブキャリア周波数の
ｎ倍クロックを出力する分周位相制御回路を備えたこと
を特徴とするバーストロックＰＬＬ回路を提供するもの
である。
の技術の課題を解決するため、サブキャリアと映像信号
のバーストとをバーストゲートパルス期間で位相比較
し、位相誤差信号を出力する位相比較回路と、前記位相
誤差信号の帯域を制限するループフィルタと、前記ルー
プフィルタの出力を入力し、バーストと位相が一致する
ように制御された、サブキャリア周波数の２ｎ(ｎは１
以上の整数)倍クロックを出力する電圧制御発振回路
と、前記サブキャリア周波数の２ｎ倍クロックを分周
し、前記サブキャリアを出力する分周回路とからなるバ
ーストロックＰＬＬ回路において、前記分周回路から出
力されたサブキャリアと、前記電圧制御回路から出力さ
れたサブキャリア周波数の２ｎ倍クロックを入力し、前
記サブキャリアの位相と、サブキャリア周波数周期ごと
に一致するように制御して、前記サブキャリア周波数の
ｎ倍クロックを出力する分周位相制御回路を備えたこと
を特徴とするバーストロックＰＬＬ回路を提供するもの
である。
【００１７】
【実施例】以下、本発明のバーストロックＰＬＬ回路に
ついて、添付図面を参照して説明する。図１は本発明の
バーストロックＰＬＬ回路の一実施例を示す図、図２は
本発明のバーストロックＰＬＬ回路の分周位相制御回路
の一実施例を示す図、図３は分図２に示す周位相制御回
路の動作を説明するための波形図である。なお、図１に
おいて、図４と同一部分には同一符号を付し、その詳細
な説明は省略する。
ついて、添付図面を参照して説明する。図１は本発明の
バーストロックＰＬＬ回路の一実施例を示す図、図２は
本発明のバーストロックＰＬＬ回路の分周位相制御回路
の一実施例を示す図、図３は分図２に示す周位相制御回
路の動作を説明するための波形図である。なお、図１に
おいて、図４と同一部分には同一符号を付し、その詳細
な説明は省略する。
【００１８】図１において、入力端子１０１から入来し
た映像信号は、ＡＣＣアンプ１０２において、バースト
位置を示すゲートパルスの期間、ＡＣＣ検波回路１０３
によりＡＣＣ検波を行なった信号と映像信号のバースト
との振幅を比較して、映像信号のバーストの振幅が一定
に保たれるように出力する。次に、位相比較回路１０４
において、サブキャリア周波数の２ｎ倍クロック（８ｆ
ｓｃ）を分周回路１０８によって分周したサブキャリア
クロックｆｓｃと、ＡＣＣアンプ１０２の出力である映
像信号のバーストとを、バーストゲートパルス期間で位
相比較し、位相誤差信号を出力する。
た映像信号は、ＡＣＣアンプ１０２において、バースト
位置を示すゲートパルスの期間、ＡＣＣ検波回路１０３
によりＡＣＣ検波を行なった信号と映像信号のバースト
との振幅を比較して、映像信号のバーストの振幅が一定
に保たれるように出力する。次に、位相比較回路１０４
において、サブキャリア周波数の２ｎ倍クロック（８ｆ
ｓｃ）を分周回路１０８によって分周したサブキャリア
クロックｆｓｃと、ＡＣＣアンプ１０２の出力である映
像信号のバーストとを、バーストゲートパルス期間で位
相比較し、位相誤差信号を出力する。
【００１９】この位相誤差信号はループフィルタ１０６
を介し、電圧制御発振回路１０７に入力される。電圧制
御発振回路１０７はバーストと位相が一致するように制
御し、サブキャリア周波数の２ｎ倍クロック（８ｆｓ
ｃ）を分周回路１０８，出力端子１０９，及び分周位相
制御回路１１１に出力する。この分周位相制御回路１１
１は、分周回路１０８によって分周されたサブキャリア
周波数クロックｆｓｃと、サブキャリア周波数の２ｎ倍
クロック（８ｆｓｃ）を２分の１分周したクロック（４
ｆｓｃ）との位相を、サブキャリア周波数周期毎に一致
させ、出力端子１１０に出力する。
を介し、電圧制御発振回路１０７に入力される。電圧制
御発振回路１０７はバーストと位相が一致するように制
御し、サブキャリア周波数の２ｎ倍クロック（８ｆｓ
ｃ）を分周回路１０８，出力端子１０９，及び分周位相
制御回路１１１に出力する。この分周位相制御回路１１
１は、分周回路１０８によって分周されたサブキャリア
周波数クロックｆｓｃと、サブキャリア周波数の２ｎ倍
クロック（８ｆｓｃ）を２分の１分周したクロック（４
ｆｓｃ）との位相を、サブキャリア周波数周期毎に一致
させ、出力端子１１０に出力する。
【００２０】次に、図１に示す分周位相制御回路１１１
の一実施例について、図２及び図３を用いて説明する。
なお、図３はサブキャリア周波数の２ｎ倍クロックを８
ｆｓｃとした場合の動作波形を示している。図２におい
て、図３（ｂ）に示すサブキャリアクロックｆｓｃを、
Ｄ型フリップフロップ２０１（第１のＤ型フリップフロ
ップ）のデータ入力（Ｄ）に入力し、図３（ａ）に示す
サブキャリア周波数の２ｎ倍クロック（８ｆｓｃ）をＤ
型フリップフロップ２０１のクロック入力（ＣＬＫ），
インバータ回路２０２，及びＤ型フリップフロップ２０
５（第３のＤ型フリップフロップ）のクロック入力に入
力する。
の一実施例について、図２及び図３を用いて説明する。
なお、図３はサブキャリア周波数の２ｎ倍クロックを８
ｆｓｃとした場合の動作波形を示している。図２におい
て、図３（ｂ）に示すサブキャリアクロックｆｓｃを、
Ｄ型フリップフロップ２０１（第１のＤ型フリップフロ
ップ）のデータ入力（Ｄ）に入力し、図３（ａ）に示す
サブキャリア周波数の２ｎ倍クロック（８ｆｓｃ）をＤ
型フリップフロップ２０１のクロック入力（ＣＬＫ），
インバータ回路２０２，及びＤ型フリップフロップ２０
５（第３のＤ型フリップフロップ）のクロック入力に入
力する。
【００２１】Ｄ型フリップフロップ２０１は、図３
（ｃ）に示すように、サブキャリアクロックｆｓｃを２
ｎ倍クロック（８ｆｓｃ）によって、１周期分遅延させ
る。この１周期分遅延されたサブキャリアクロックｆｓ
ｃは、Ｄ型フリップフロップ２０３（第２のＤ型フリッ
プフロップ）のデータ入力及びＮＡＮＤ回路２０４に供
給される。Ｄ型フリップフロップ２０３のクロック入力
には、図３（ｄ）に示すような、インバータ回路２０２
によって反転したクロックが供給される。Ｄ型フリップ
フロップ２０３は、１周期分遅延されたサブキャリアク
ロックｆｓｃを、さらに半周期分遅延させ、反転端子か
ら、図３（ｅ）に示すような、半周期分遅延し、かつ反
転したサブキャリアクロックｆｓｃが得られる。
（ｃ）に示すように、サブキャリアクロックｆｓｃを２
ｎ倍クロック（８ｆｓｃ）によって、１周期分遅延させ
る。この１周期分遅延されたサブキャリアクロックｆｓ
ｃは、Ｄ型フリップフロップ２０３（第２のＤ型フリッ
プフロップ）のデータ入力及びＮＡＮＤ回路２０４に供
給される。Ｄ型フリップフロップ２０３のクロック入力
には、図３（ｄ）に示すような、インバータ回路２０２
によって反転したクロックが供給される。Ｄ型フリップ
フロップ２０３は、１周期分遅延されたサブキャリアク
ロックｆｓｃを、さらに半周期分遅延させ、反転端子か
ら、図３（ｅ）に示すような、半周期分遅延し、かつ反
転したサブキャリアクロックｆｓｃが得られる。
【００２２】Ｄ型フリップフロップ２０１によって、１
周期分遅延した出力（図３（ｃ））と、Ｄ型フリップフ
ロップ２０３の反転端子からの出力（図３（ｅ））を、
それぞれＮＡＮＤ回路２０４に入力する。ＮＡＮＤ回路
２０４は、図３（ｆ）に示すような、サブキャリア周波
数ｆｓｃ周期で、かつサブキャリア周波数の２ｎ倍のク
ロック（８ｆｓｃ）の半周期幅のパルスを出力する。こ
のｆｓｃ周期で、かつサブキャリア周波数の２ｎ倍のク
ロックの半周期幅のパルスは、Ｄ型フリップフロップ２
０５のプリセット端子（ＰＲ）に供給される。
周期分遅延した出力（図３（ｃ））と、Ｄ型フリップフ
ロップ２０３の反転端子からの出力（図３（ｅ））を、
それぞれＮＡＮＤ回路２０４に入力する。ＮＡＮＤ回路
２０４は、図３（ｆ）に示すような、サブキャリア周波
数ｆｓｃ周期で、かつサブキャリア周波数の２ｎ倍のク
ロック（８ｆｓｃ）の半周期幅のパルスを出力する。こ
のｆｓｃ周期で、かつサブキャリア周波数の２ｎ倍のク
ロックの半周期幅のパルスは、Ｄ型フリップフロップ２
０５のプリセット端子（ＰＲ）に供給される。
【００２３】Ｄ型フリップフロップ２０５は、自らの反
転出力をデータ入力し、クロック入力に、サブキャリア
周波数の２ｎ倍のクロック（図３（ａ））を入力し、動
作させることによって、図３（ｇ）に示すような、サブ
キャリア周波数の２ｎ倍クロック（８ｆｓｃ）を２分の
１分周したクロック（４ｆｓｃ）を出力している。Ｄ型
フリップフロップ２０５には、上記したｆｓｃ周期のパ
ルス（図３（ｆ））がプリセット端子に入力されている
ので、ｆｓｃ周期で絶えず位相制御され、図３（ｇ）に
示すような、サブキャリアと必ず位相ロックした、サブ
キャリア周波数の２ｎ倍クロック（８ｆｓｃ）を２分の
１分周したクロック（４ｆｓｃ）が出力される。
転出力をデータ入力し、クロック入力に、サブキャリア
周波数の２ｎ倍のクロック（図３（ａ））を入力し、動
作させることによって、図３（ｇ）に示すような、サブ
キャリア周波数の２ｎ倍クロック（８ｆｓｃ）を２分の
１分周したクロック（４ｆｓｃ）を出力している。Ｄ型
フリップフロップ２０５には、上記したｆｓｃ周期のパ
ルス（図３（ｆ））がプリセット端子に入力されている
ので、ｆｓｃ周期で絶えず位相制御され、図３（ｇ）に
示すような、サブキャリアと必ず位相ロックした、サブ
キャリア周波数の２ｎ倍クロック（８ｆｓｃ）を２分の
１分周したクロック（４ｆｓｃ）が出力される。
【００２４】
【発明の効果】以上詳細に説明したように、本発明のバ
ーストロックＰＬＬ回路は、分周されたサブキャリアク
ロックと、サブキャリアの２ｎ倍クロックを分周したク
ロックとの位相をサブキャリア周波数ｆｓｃごとに一致
させる、分周位相制御回路を設けたので、１系統のバー
ストロックＰＬＬ回路のみで、サブキャリア周波数（ｆ
ｓｃ）と、サブキャリアの２ｎ倍クロック（例えば８ｆ
ｓｃ）と、サブキャリアの２ｎ倍クロックを分周したク
ロック（４ｆｓｃ）との位相が、必ずバーストの位相と
一致し、その位相一致状態を保ち続けることができる。
ーストロックＰＬＬ回路は、分周されたサブキャリアク
ロックと、サブキャリアの２ｎ倍クロックを分周したク
ロックとの位相をサブキャリア周波数ｆｓｃごとに一致
させる、分周位相制御回路を設けたので、１系統のバー
ストロックＰＬＬ回路のみで、サブキャリア周波数（ｆ
ｓｃ）と、サブキャリアの２ｎ倍クロック（例えば８ｆ
ｓｃ）と、サブキャリアの２ｎ倍クロックを分周したク
ロック（４ｆｓｃ）との位相が、必ずバーストの位相と
一致し、その位相一致状態を保ち続けることができる。
【００２５】したがって、本発明のバーストロックＰＬ
Ｌ回路を、倍密信号処理をするＥＤＴＶ−２受像機や色
復調回路等におけるシステムクロックとして用いた場
合、倍密変換処理時に、同期系やタイミング系が誤動作
を起こして画面が乱れたりすることがなく、色復調にお
いても色相変化を起こすことがないという実用上極めて
優れた効果がある。
Ｌ回路を、倍密信号処理をするＥＤＴＶ−２受像機や色
復調回路等におけるシステムクロックとして用いた場
合、倍密変換処理時に、同期系やタイミング系が誤動作
を起こして画面が乱れたりすることがなく、色復調にお
いても色相変化を起こすことがないという実用上極めて
優れた効果がある。
【図１】本発明のバーストロックＰＬＬ回路の一実施例
を示す回路図である。
を示す回路図である。
【図２】本発明のバーストロックＰＬＬ回路の分周位相
制御回路部の一実施例を示す図である。
制御回路部の一実施例を示す図である。
【図３】図２に示す分周位相制御回路の動作を説明する
ための波形図である。
ための波形図である。
【図４】従来のバーストロックＰＬＬ回路の一実施例を
示す図である。
示す図である。
【図５】図４に示すＰＬＬ回路を倍密信号処理をするＥ
ＤＴＶ−２受像機に用いた場合を示す図である。
ＤＴＶ−２受像機に用いた場合を示す図である。
【図６】図４に示すバーストロックＰＬＬ回路の動作を
説明するための波形図である。
説明するための波形図である。
１０２ ＡＣＣアンプ １０３ ＡＣＣ検波 １０４ 位相比較回路 １０６ ループフィルタ １０７ 電圧制御発振回路 １０８ 分周回路 １１１ 分周位相制御回路 ２０１ Ｄ型フリップフロップ（第１のＤ型フリップフ
ロップ） ２０３ Ｄ型フリップフロップ（第２のＤ型フリップフ
ロップ） ２０５ Ｄ型フリップフロップ（第３のＤ型フリップフ
ロップ） ２０２ インバータ回路 ２０４ ＮＡＮＤ回路
ロップ） ２０３ Ｄ型フリップフロップ（第２のＤ型フリップフ
ロップ） ２０５ Ｄ型フリップフロップ（第３のＤ型フリップフ
ロップ） ２０２ インバータ回路 ２０４ ＮＡＮＤ回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 9/45 H04N 9/44
Claims (2)
- 【請求項１】サブキャリアと映像信号のバーストとをバ
ーストゲートパルス期間で位相比較し、位相誤差信号を
出力する位相比較回路と、 前記位相誤差信号の帯域を制限するループフィルタと、 前記ループフィルタの出力を入力し、バーストと位相が
一致するように制御された、サブキャリア周波数の２ｎ
(ｎは１以上の整数)倍クロックを出力する電圧制御発振
回路と、 前記サブキャリア周波数の２ｎ倍クロックを分周し、前
記サブキャリアを出力する分周回路とからなるバースト
ロックＰＬＬ回路において、 前記分周回路から出力されたサブキャリアと、前記電圧
制御回路から出力されたサブキャリア周波数の２ｎ倍ク
ロックを入力し、 前記サブキャリアの位相と、サブキャリア周波数周期ご
とに一致するように制御して、前記サブキャリア周波数
のｎ倍クロックを出力する分周位相制御回路を備えたこ
とを特徴とするバーストロックＰＬＬ回路。 - 【請求項２】前記分周位相制御回路は、 前記サブキャリアを入力し、サブキャリア周波数の２ｎ
倍のクロックにより、１周期分遅延させた信号を出力す
る第１のＤ型フリップフロップと、 前記サブキャリア周波数の２ｎ倍のクロックを入力し、
反転させたクロックを出力する反転素子と、 前記第１のＤ型フリップフロップの出力を入力し、前記
反転素子から出力されるクロックにより、半周期分遅延
させ、かつ反転させた信号を出力する第２のＤ型フリッ
プフロップと、 前記第１及び第２のＤ型フリップフロップの出力をそれ
ぞれ入力し、前記サブキャリア周波数周期で、かつ前記
サブキャリア周波数の２ｎ倍クロックの半周期幅のパル
スを出力するＮＡＮＤ回路と、 前記ＮＡＮＤ回路の出力をプリセット端子に入力し、自
らの反転出力をデータ入力して、前記サブキャリア周波
数の２ｎ倍クロックにより、前記サブキャリア周波数の
２ｎ倍クロックを２分の１分周したクロックを出力する
第３のＤ型フリップフロップとからなることを特徴とす
る請求項１記載のバーストロックＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6151474A JP3022729B2 (ja) | 1994-06-09 | 1994-06-09 | バーストロックｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6151474A JP3022729B2 (ja) | 1994-06-09 | 1994-06-09 | バーストロックｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07336711A JPH07336711A (ja) | 1995-12-22 |
| JP3022729B2 true JP3022729B2 (ja) | 2000-03-21 |
Family
ID=15519307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6151474A Expired - Fee Related JP3022729B2 (ja) | 1994-06-09 | 1994-06-09 | バーストロックｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022729B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3356059B2 (ja) * | 1998-06-02 | 2002-12-09 | 日本ビクター株式会社 | クロック信号生成装置 |
| JP6466740B2 (ja) * | 2015-03-02 | 2019-02-06 | 株式会社メガチップス | クロック生成回路 |
-
1994
- 1994-06-09 JP JP6151474A patent/JP3022729B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07336711A (ja) | 1995-12-22 |
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