JP3060314B2 - デジタル信号の交流との同期回路 - Google Patents
デジタル信号の交流との同期回路Info
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- JP3060314B2 JP3060314B2 JP2205946A JP20594690A JP3060314B2 JP 3060314 B2 JP3060314 B2 JP 3060314B2 JP 2205946 A JP2205946 A JP 2205946A JP 20594690 A JP20594690 A JP 20594690A JP 3060314 B2 JP3060314 B2 JP 3060314B2
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
- G01J1/00—Photometry, e.g. photographic exposure meter
- G01J1/10—Photometry, e.g. photographic exposure meter by comparison with reference light or electric value provisionally void
- G01J1/16—Photometry, e.g. photographic exposure meter by comparison with reference light or electric value provisionally void using electric radiation detectors
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- Investigating Or Analysing Materials By Optical Means (AREA)
- Photometry And Measurement Of Optical Pulse Characteristics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル信号を交流と同期させる回路、特
に同期電動機で駆動されるチョッパ円板を通じて受け取
るスペクトル信号のデジタル処理を同期するのに役立つ
回路に関するものである。
に同期電動機で駆動されるチョッパ円板を通じて受け取
るスペクトル信号のデジタル処理を同期するのに役立つ
回路に関するものである。
従来の技術 いくつかの計器では、デジタル情報を、交流（AC）電
源の周期とリアルタイムで整合するデータ処理の必要条
件がある。特に重要なことは、分光測光器内のチョッパ
円板で断続されたスペクトルビームからのスペクトルデ
ータの処理である。このような装置の一例は、米国特許
第4,168,910号（バーナド）に記述される。具体的に言
えば、同期電動機で駆動されているチョッパ円板をビー
ムが周期的に通過する時に、このデジタル処理を当該ビ
ームのタイミングと同期させることが必要である。チョ
ッパ円板の速度は、AC周期が安定している限りにおいて
のみ一定であるが、AC位相が変化する場合には変動する
ことがある。
源の周期とリアルタイムで整合するデータ処理の必要条
件がある。特に重要なことは、分光測光器内のチョッパ
円板で断続されたスペクトルビームからのスペクトルデ
ータの処理である。このような装置の一例は、米国特許
第4,168,910号（バーナド）に記述される。具体的に言
えば、同期電動機で駆動されているチョッパ円板をビー
ムが周期的に通過する時に、このデジタル処理を当該ビ
ームのタイミングと同期させることが必要である。チョ
ッパ円板の速度は、AC周期が安定している限りにおいて
のみ一定であるが、AC位相が変化する場合には変動する
ことがある。
チョッパ円板を有する分光測光器用のこのような同期
は、アナログ／デジタル変換付きのアナログ回路、具体
的に言えば、いわゆるフェーズロックループ回路を用い
て行われてきた。このACと関係のある時間パルスは、位
相検出器が受け取って、そこで直流信号を発生させ、こ
の信号はフィルタを通って、電圧制御発振器に送られ
る。電圧制御発振器は、同期を維持するために、位相検
出器へのフィードバックループを有する。さらに、これ
らの発振周波数は、各AC周期中に、同期信号を発生させ
るために、512、または他の２進互換数で分周される。
このようなシステムは、ガース・ナッシュによる「フェ
ーズロックループ設計原則」、アプリケーションノート
AN−535、モトローラ社（1970年）に記述されている。
は、アナログ／デジタル変換付きのアナログ回路、具体
的に言えば、いわゆるフェーズロックループ回路を用い
て行われてきた。このACと関係のある時間パルスは、位
相検出器が受け取って、そこで直流信号を発生させ、こ
の信号はフィルタを通って、電圧制御発振器に送られ
る。電圧制御発振器は、同期を維持するために、位相検
出器へのフィードバックループを有する。さらに、これ
らの発振周波数は、各AC周期中に、同期信号を発生させ
るために、512、または他の２進互換数で分周される。
このようなシステムは、ガース・ナッシュによる「フェ
ーズロックループ設計原則」、アプリケーションノート
AN−535、モトローラ社（1970年）に記述されている。
発明が解決しようとする課題 フェーズロックループに関わる問題がいくつかある。
これらの問題には、部品製造の変化の影響と、動作中の
不安定性すなわち「ジッタ」がある。さらに、このルー
プ回路は、ACの重大な位相シフトに同期し直すのに、数
周期の時間がかかる。別のアナログ／デジタル変換回路
が要求される。
これらの問題には、部品製造の変化の影響と、動作中の
不安定性すなわち「ジッタ」がある。さらに、このルー
プ回路は、ACの重大な位相シフトに同期し直すのに、数
周期の時間がかかる。別のアナログ／デジタル変換回路
が要求される。
フェーズロックループのデジタル・バージョンを生み
出すのに、一つ以上の作業が行われてきた。これは、や
や規模の大きな回路を要求し、実際には周波数ロックル
ープであった。それゆえ、これは、AC周期の位相エッジ
との実調整を欠き、同期し直すのに数周期を必要とし
た。
出すのに、一つ以上の作業が行われてきた。これは、や
や規模の大きな回路を要求し、実際には周波数ロックル
ープであった。それゆえ、これは、AC周期の位相エッジ
との実調整を欠き、同期し直すのに数周期を必要とし
た。
もちろん、タイマ・チップは、デジタルクロックに対
して公知のものである。タイマ・チップは、一般に、水
晶振動子に基づく発振器である。このキロヘルツ・レベ
ルの周波数は、フリップフロップを用いて、連続的に２
で割る分周回路により、従来の時間単位（time unit）
にする。これらのタイマは、すぐには他の発振器に同期
できない。
して公知のものである。タイマ・チップは、一般に、水
晶振動子に基づく発振器である。このキロヘルツ・レベ
ルの周波数は、フリップフロップを用いて、連続的に２
で割る分周回路により、従来の時間単位（time unit）
にする。これらのタイマは、すぐには他の発振器に同期
できない。
課題を解決するための手段 それゆえ、本発明の目的は、デジタル信号を交流と同
期させる新規の回路を提供し、ACの位相変化に対する応
答時間を向上させて、信号をACと同期させ、ほぼ不安定
性のない同期回路を提供し、同期のために比較的に単純
なデジタル回路を提供し、さらに、処理信号を、分光測
光器内のAC駆動式チョッパ円板と同期させる新規回路を
提供することにある。
期させる新規の回路を提供し、ACの位相変化に対する応
答時間を向上させて、信号をACと同期させ、ほぼ不安定
性のない同期回路を提供し、同期のために比較的に単純
なデジタル回路を提供し、さらに、処理信号を、分光測
光器内のAC駆動式チョッパ円板と同期させる新規回路を
提供することにある。
上記その他の目的は、交流に応動して、交流の各電源
周期における所定の位相点をそれぞれ表す連続するライ
ンパルス（line pulse）を発生させるパルス手段と、交
流に対して高周波の選択クロック周波数でクロック信号
を発生させるクロック手段を含む同期回路を用いて達成
される。第１のカウンタ手段は、ラインパルスに応動し
て、所定の位相点から第１の一連のカウント動作を繰り
返してスタートし、さらに、クロック信号に応動して、
このクロック周波数で第１の一連のカウント動作を行っ
て、各電源周期中に、合計カウントを生成する。分周手
段は、この合計カウントを受け入れて、合計カウントを
分割整数で割ってカウント数を生成する。保存手段は、
このカウント数を受け入れて、次の電源周期中に、第１
のカウンタがカウントし直している間にそのカウント数
を保存する。第２のカウンタ手段は、ラインパルスに応
動して、所定の位相点から第２の一連のカウント動作を
繰り返してスタートし、さらに、クロック信号とカウン
ト数に応動して、クロック周波数で第２の一連のカウン
ト動作を行って、第２のカウント出力を生成する。デコ
ーダ手段は、第２のカウント出力を受け入れて、このカ
ウント数と同等な第２のカウント出力が得られると、達
成信号を発生させる。さらに、第２のカウンタは、この
達成信号の帰還に応動して、第２の一連のカウント動作
を再開して、それぞれの次の電源周期中に、絶えず、達
成までのカウント動作が行われるようにしている。さら
に、このデコーダ手段は、第２のカウント出力に応動し
て、それぞれの第２の一連のカウント動作の間、１つ以
上の所定の位相点で、１つ以上のデジタル出力信号を発
生させる。これらのデジタル出力信号は、交流と関連の
ある利用システムに向けられる。これにより、デジタル
出力信号と交流は、所定の位相関係において、同期され
る。
周期における所定の位相点をそれぞれ表す連続するライ
ンパルス（line pulse）を発生させるパルス手段と、交
流に対して高周波の選択クロック周波数でクロック信号
を発生させるクロック手段を含む同期回路を用いて達成
される。第１のカウンタ手段は、ラインパルスに応動し
て、所定の位相点から第１の一連のカウント動作を繰り
返してスタートし、さらに、クロック信号に応動して、
このクロック周波数で第１の一連のカウント動作を行っ
て、各電源周期中に、合計カウントを生成する。分周手
段は、この合計カウントを受け入れて、合計カウントを
分割整数で割ってカウント数を生成する。保存手段は、
このカウント数を受け入れて、次の電源周期中に、第１
のカウンタがカウントし直している間にそのカウント数
を保存する。第２のカウンタ手段は、ラインパルスに応
動して、所定の位相点から第２の一連のカウント動作を
繰り返してスタートし、さらに、クロック信号とカウン
ト数に応動して、クロック周波数で第２の一連のカウン
ト動作を行って、第２のカウント出力を生成する。デコ
ーダ手段は、第２のカウント出力を受け入れて、このカ
ウント数と同等な第２のカウント出力が得られると、達
成信号を発生させる。さらに、第２のカウンタは、この
達成信号の帰還に応動して、第２の一連のカウント動作
を再開して、それぞれの次の電源周期中に、絶えず、達
成までのカウント動作が行われるようにしている。さら
に、このデコーダ手段は、第２のカウント出力に応動し
て、それぞれの第２の一連のカウント動作の間、１つ以
上の所定の位相点で、１つ以上のデジタル出力信号を発
生させる。これらのデジタル出力信号は、交流と関連の
ある利用システムに向けられる。これにより、デジタル
出力信号と交流は、所定の位相関係において、同期され
る。
好適な実施例では、第１のカウンタ手段は、上位セグ
メントと下位セグメントにビットをスタックするように
装着されたデータビットカウンタを備えて、下位セグメ
ントが、データビットを先入れで受け取るようにしてお
り、また分周手段は、上位セグメントのビットだけをラ
ッチする第１のラッチ手段を備えている。こうして、下
位セグメントのビットは分割整数となり、また上位セグ
メントのビットは、カウンタ数となる。
メントと下位セグメントにビットをスタックするように
装着されたデータビットカウンタを備えて、下位セグメ
ントが、データビットを先入れで受け取るようにしてお
り、また分周手段は、上位セグメントのビットだけをラ
ッチする第１のラッチ手段を備えている。こうして、下
位セグメントのビットは分割整数となり、また上位セグ
メントのビットは、カウンタ数となる。
本発明の追加的な面において、当該回路は、これらの
ラインパルスと、これらの達成信号を受け入れる第３の
カウンタ手段をさらに備えて、これらの達成信号に応じ
て、さらなる出力信号を発生させるように、それぞれの
達成信号だけ増分して、合計増分数まで増分カウントを
作り出す。
ラインパルスと、これらの達成信号を受け入れる第３の
カウンタ手段をさらに備えて、これらの達成信号に応じ
て、さらなる出力信号を発生させるように、それぞれの
達成信号だけ増分して、合計増分数まで増分カウントを
作り出す。
発明の実施の形態 図１は、分光測光器などの計器に本発明を利用する一
例の簡略図である。分光器10は、一般にスペクトル線な
どのスペクトルの一部から成るスペクトル分散光ビーム
12を発生させる。簡潔のために、図にはビームが１つし
か示されていない。このような計器は、一般に双対ビー
ム（一方はサンプルを通り抜ける光源からのビーム、ま
た他方は、サンプルを迂回する光源からのビーム）であ
る。ビーム12は、検出器14で受け取って、そこで線上の
比例信号16をデータプロセッサ18に供給する。このビー
ムは、短い周期的時間間隔でデータを処理するために、
チョッパ円板20で周期的に断続される。チョッパ円板
は、線23上にACを印加した状態で、同期電動機22により
基本的には50ヘルツまたは60ヘルツなどの交流（AC）電
源の周波数で決定される定速度にて、駆動される。検出
器14からのデータのリアルタイム処理は、チョッパ円板
の回転と同期する。同期回路24は、線26上のAC信号を受
け入れて、本発明によるこのような同期を行い、線また
はバス28上で、プロセッサ18に信号を供給する。
例の簡略図である。分光器10は、一般にスペクトル線な
どのスペクトルの一部から成るスペクトル分散光ビーム
12を発生させる。簡潔のために、図にはビームが１つし
か示されていない。このような計器は、一般に双対ビー
ム（一方はサンプルを通り抜ける光源からのビーム、ま
た他方は、サンプルを迂回する光源からのビーム）であ
る。ビーム12は、検出器14で受け取って、そこで線上の
比例信号16をデータプロセッサ18に供給する。このビー
ムは、短い周期的時間間隔でデータを処理するために、
チョッパ円板20で周期的に断続される。チョッパ円板
は、線23上にACを印加した状態で、同期電動機22により
基本的には50ヘルツまたは60ヘルツなどの交流（AC）電
源の周波数で決定される定速度にて、駆動される。検出
器14からのデータのリアルタイム処理は、チョッパ円板
の回転と同期する。同期回路24は、線26上のAC信号を受
け入れて、本発明によるこのような同期を行い、線また
はバス28上で、プロセッサ18に信号を供給する。
本発明の一実施例によりデジタル信号をACと同期させ
る電子回路24が、図２のブロック図に模式的に示されて
いる。一般に電源周波数であるAC信号を、パルス制御回
路32の電源入力端子30に印加する。AC信号は単に、直接
の、または変圧器を通じての正弦波電源であるか、ある
いは、電源周波数での方形波すなわちパルスチェーン
（pulse chain）の形式を取るにすぎない。例えば、発
光ダイオードとホトトランジスタから成る光ルッカ（図
示せず）を、チョッパ円板の所に定置して、チョッパ円
板の回転数でAC信号パルスを発生させる。ここでの「交
流」（AC）という用語は、さらに概括的に言えば、通常
の電源と関係があろうとなかろうと、公称周波数を持つ
任意のこのような振動性（oscillatory）電流またはパ
ルスチェーンを意味する。
る電子回路24が、図２のブロック図に模式的に示されて
いる。一般に電源周波数であるAC信号を、パルス制御回
路32の電源入力端子30に印加する。AC信号は単に、直接
の、または変圧器を通じての正弦波電源であるか、ある
いは、電源周波数での方形波すなわちパルスチェーン
（pulse chain）の形式を取るにすぎない。例えば、発
光ダイオードとホトトランジスタから成る光ルッカ（図
示せず）を、チョッパ円板の所に定置して、チョッパ円
板の回転数でAC信号パルスを発生させる。ここでの「交
流」（AC）という用語は、さらに概括的に言えば、通常
の電源と関係があろうとなかろうと、公称周波数を持つ
任意のこのような振動性（oscillatory）電流またはパ
ルスチェーンを意味する。
パルス手段32は、少なくとも１本のパルス線33上に、
連続するラインパルスを発生させる。これらのパルス
は、それぞれ、ACの各周期における所定の位相点、例え
ば、ゼロとクロスするACライン信号の立上りエッジ、す
なわち光ルッカからのパルスの開始点と厳密にタイミン
グが合わされた位相点、を表している。好ましくは、以
下に「ラッチ」、「プリセット」、「スタート」として
示される３つのラインパルスチェーンが利用され、これ
らは、位相および／またはパルス幅にわずかな差がある
だけである。これら、および、その他の信号の相対タイ
ミングは、図３に示されている。
連続するラインパルスを発生させる。これらのパルス
は、それぞれ、ACの各周期における所定の位相点、例え
ば、ゼロとクロスするACライン信号の立上りエッジ、す
なわち光ルッカからのパルスの開始点と厳密にタイミン
グが合わされた位相点、を表している。好ましくは、以
下に「ラッチ」、「プリセット」、「スタート」として
示される３つのラインパルスチェーンが利用され、これ
らは、位相および／またはパルス幅にわずかな差がある
だけである。これら、および、その他の信号の相対タイ
ミングは、図３に示されている。
各AC周期の開始点では、第１のカウンタ34が、線36上
のプリセット・ラインパルスに応動して、所定の位相点
において、第１の一連のカウント動作をプリセットし
て、開始する。これにより、第１のカウンタがクリアさ
れて、128（すなわち、さらに総括的に言えば、以下に
定められる整数の約半分）というプレロード・カウント
が第１のカウンタにプレロードされる。このプレロード
の目的は、第１のカウンタからラッチされた出力にもっ
とも近い整数に丸めることである。
のプリセット・ラインパルスに応動して、所定の位相点
において、第１の一連のカウント動作をプリセットし
て、開始する。これにより、第１のカウンタがクリアさ
れて、128（すなわち、さらに総括的に言えば、以下に
定められる整数の約半分）というプレロード・カウント
が第１のカウンタにプレロードされる。このプレロード
の目的は、第１のカウンタからラッチされた出力にもっ
とも近い整数に丸めることである。
クロック38は、従来の方法で水晶振動子で駆動され、
AC周波数よりも大幅に高く、好ましくは少なくとも一桁
高く、好適には約1KHzと12MHzの間（例えば8MHz）にあ
る選択高周波を有する。このクロックは、このクロック
周波数で線40上にクロック信号を発生させる。パルス制
御装置32の位相には、側線41上のクロック信号を利用で
きる。第１のカウンタ34は、クロック信号、すなわち、
さらに総括的に言えば所定の位相点に応動して、8MHz
（または他）のクロック周波数で第１の一連のカウント
動作を行って、電源周期の間（例えば、1/60秒の間）に
受け取ったクロック信号の数に一致する合計カウント
「Ｃ」を生成する。このカウンタは、その出力にデータ
ビットをスタックする。このスタックは、下位セグメン
トと上位セグメントから成り、下位セグメントは、この
カウント中に、先入れビットを受け取る。第１のカウン
タ34は、好都合なことに、（8MHz×1/60秒）＋128の実
効クロック値Ｃまでカウントするのに十分な18ビットの
カウンタであるか、あるいはそれ以外に、選択クロック
値に達するのに必要な容量を持っている。
AC周波数よりも大幅に高く、好ましくは少なくとも一桁
高く、好適には約1KHzと12MHzの間（例えば8MHz）にあ
る選択高周波を有する。このクロックは、このクロック
周波数で線40上にクロック信号を発生させる。パルス制
御装置32の位相には、側線41上のクロック信号を利用で
きる。第１のカウンタ34は、クロック信号、すなわち、
さらに総括的に言えば所定の位相点に応動して、8MHz
（または他）のクロック周波数で第１の一連のカウント
動作を行って、電源周期の間（例えば、1/60秒の間）に
受け取ったクロック信号の数に一致する合計カウント
「Ｃ」を生成する。このカウンタは、その出力にデータ
ビットをスタックする。このスタックは、下位セグメン
トと上位セグメントから成り、下位セグメントは、この
カウント中に、先入れビットを受け取る。第１のカウン
タ34は、好都合なことに、（8MHz×1/60秒）＋128の実
効クロック値Ｃまでカウントするのに十分な18ビットの
カウンタであるか、あるいはそれ以外に、選択クロック
値に達するのに必要な容量を持っている。
第１のラッチ回路44は、ラッチ端子上の線46からラッ
チ・ラインパルスを受け取ると、第１のカウンタ34から
のビットをラッチするように、第１のカウンタ34からの
バス42に接続されている。さらに、このラッチ回路44
は、第１のカウンタ34の選択上位セグメント48からのビ
ットだけを受け取ることにより、クロック値を選択整数
「Ｉ」で割る分周手段の働きもする。残りの下位セグメ
ント50のビットは、ドロップアウトされて、その分割整
数の値を決定する。８ビットが下位セグメントにある場
合には、分割整数は256であり、それにより、クロック
値を256で割る。さらに概括的に言えば、デジタル処理
のこのような好ましい面において、分割整数は2nであ
る。ここで、ｎは、好都合なことに２〜12の比較的に小
さい整数、好ましくは整数256を提供するように８であ
る。セグメント48の10ビットは、通してラッチされ、ク
ロック値Ｃを整数Ｉで割った値を示す現在のカウント数
「Ｎ」として保存され、第２のバス52上で、第２のカウ
ンタ54に送られる。ほぼ同時に、第１のカウンタ34が、
ラインパルスによりリセットされ（すなわち、空にされ
て、128が再ロードされる）、カウントし直すためにス
タートして、次のAC周期の間に、次のクロック値を生成
する。
チ・ラインパルスを受け取ると、第１のカウンタ34から
のビットをラッチするように、第１のカウンタ34からの
バス42に接続されている。さらに、このラッチ回路44
は、第１のカウンタ34の選択上位セグメント48からのビ
ットだけを受け取ることにより、クロック値を選択整数
「Ｉ」で割る分周手段の働きもする。残りの下位セグメ
ント50のビットは、ドロップアウトされて、その分割整
数の値を決定する。８ビットが下位セグメントにある場
合には、分割整数は256であり、それにより、クロック
値を256で割る。さらに概括的に言えば、デジタル処理
のこのような好ましい面において、分割整数は2nであ
る。ここで、ｎは、好都合なことに２〜12の比較的に小
さい整数、好ましくは整数256を提供するように８であ
る。セグメント48の10ビットは、通してラッチされ、ク
ロック値Ｃを整数Ｉで割った値を示す現在のカウント数
「Ｎ」として保存され、第２のバス52上で、第２のカウ
ンタ54に送られる。ほぼ同時に、第１のカウンタ34が、
ラインパルスによりリセットされ（すなわち、空にされ
て、128が再ロードされる）、カウントし直すためにス
タートして、次のAC周期の間に、次のクロック値を生成
する。
第２のカウンタ54は、クロック周波数（8MHz）で第２
の一連のカウント動作を行うように、クロック信号、す
なわち総括的に言えば所定の位相点を受け入れる。この
カウンタ54は、ORゲート58（もしくは、それと同等なも
の）を通じてセットカウント信号が、また線60上の「ス
タート」ラインパルスが線56上に入ってくると、カウン
ト動作をスタートし、プレロードとして、線52上の10ビ
ットのラッチされる上位セグメント（カウント数Ｎを表
す）を受け取る。第２のカウンタは、好都合にも10ビッ
トのダウンカウンタであり、これは、カウント数Ｎから
カウントダウンし、この進行中のカウントを、第２のカ
ウンタの出力としてバス64に載せる一方で、ラッチ44
は、バス52上のカウント数Ｎを保存する。
の一連のカウント動作を行うように、クロック信号、す
なわち総括的に言えば所定の位相点を受け入れる。この
カウンタ54は、ORゲート58（もしくは、それと同等なも
の）を通じてセットカウント信号が、また線60上の「ス
タート」ラインパルスが線56上に入ってくると、カウン
ト動作をスタートし、プレロードとして、線52上の10ビ
ットのラッチされる上位セグメント（カウント数Ｎを表
す）を受け取る。第２のカウンタは、好都合にも10ビッ
トのダウンカウンタであり、これは、カウント数Ｎから
カウントダウンし、この進行中のカウントを、第２のカ
ウンタの出力としてバス64に載せる一方で、ラッチ44
は、バス52上のカウント数Ｎを保存する。
第２のカウンタは、上記カウント数を、バス64を通じ
てデコーダ66に送る。このデコーダは、１までの全カウ
ントダウンがいつ達成されるか検知し、その時点で、線
68上に達成信号を発生させる。この信号は、セットカウ
ント信号としてORゲート58を通じてダウンカウンタ54に
帰還され、直ちにカウント数Ｎからのカウントダウンを
再開して、電源周期の公称持続時間の間、繰り返し、継
続的にカウントする。こうして、ACライン信号の位相時
間に変化がなければ、カウント数Ｎからのカウントダウ
ンは、この周期の間に256回、すなわち、さらに総括的
に言えば、カウント数Ｎを生み出した分割整数Ｉに等し
い回数だけ、行われる。次のラインパルスが、線60を通
じて線56上に到来する時には、第２のカウント54は、OR
ゲートを通じてリセットされ、さらに、この時に当該カ
ウンタがダウンカウントするラッチ44から、バス52上の
次のカウント数Ｎ′も受け取る。図３は、タイミング系
列を示す。
てデコーダ66に送る。このデコーダは、１までの全カウ
ントダウンがいつ達成されるか検知し、その時点で、線
68上に達成信号を発生させる。この信号は、セットカウ
ント信号としてORゲート58を通じてダウンカウンタ54に
帰還され、直ちにカウント数Ｎからのカウントダウンを
再開して、電源周期の公称持続時間の間、繰り返し、継
続的にカウントする。こうして、ACライン信号の位相時
間に変化がなければ、カウント数Ｎからのカウントダウ
ンは、この周期の間に256回、すなわち、さらに総括的
に言えば、カウント数Ｎを生み出した分割整数Ｉに等し
い回数だけ、行われる。次のラインパルスが、線60を通
じて線56上に到来する時には、第２のカウント54は、OR
ゲートを通じてリセットされ、さらに、この時に当該カ
ウンタがダウンカウントするラッチ44から、バス52上の
次のカウント数Ｎ′も受け取る。図３は、タイミング系
列を示す。
こうして、第２のカウンタ54は、各電源周期の間、デ
ジタルクロックの働きをし、その場合、各周期は、ライ
ンパルスで開始又は終了し、またACライン信号のタイミ
ングに変化があれば、延長又は短縮される。この達成信
号は、各電源周期の間、256までの地点にフラグをた
て、またこの信号は、当該利用システムへの出力信号と
しても使用できる。このデコーダは、さらに、各カウン
トダウンの間、出力線（70、72、74として図示されてい
る３つ）上に１つ以上の他の出力信号を発生させるよう
に、プログラムできる。この一連の出力信号は、AC、具
体的に言えばそれぞれの直前の電源周期と同期する。こ
のデコーダは、あらかじめ選択された一連のカウント動
作における所定の地点で（例えば、256のカウントにお
ける順序番号100で）、１電源周期の間に、わずか１つ
のデジタル出力信号を含め、任意の妥当な数の出力信号
を発生させるように、配置し、かつプログラムできる。
ジタルクロックの働きをし、その場合、各周期は、ライ
ンパルスで開始又は終了し、またACライン信号のタイミ
ングに変化があれば、延長又は短縮される。この達成信
号は、各電源周期の間、256までの地点にフラグをた
て、またこの信号は、当該利用システムへの出力信号と
しても使用できる。このデコーダは、さらに、各カウン
トダウンの間、出力線（70、72、74として図示されてい
る３つ）上に１つ以上の他の出力信号を発生させるよう
に、プログラムできる。この一連の出力信号は、AC、具
体的に言えばそれぞれの直前の電源周期と同期する。こ
のデコーダは、あらかじめ選択された一連のカウント動
作における所定の地点で（例えば、256のカウントにお
ける順序番号100で）、１電源周期の間に、わずか１つ
のデジタル出力信号を含め、任意の妥当な数の出力信号
を発生させるように、配置し、かつプログラムできる。
好適な一実施例において、この達成信号は、さらに、
線76上で、第３のカウンタ78にも送られる。第３のカウ
ンタは、各電源周期の開始点で、線80上の「スタート」
ラインパルスによりクリアされる。その後、各AC周期の
持続時間の間、カウンタ78は、それぞれの達成信号だけ
増分されて、この選択整数を超えない合計増分数まで増
分カウントを生成する。ACタイミングが変わらない場合
には、合計増分数は、次の電源周期が開始して、このカ
ウンタがゼロにリセットされると、事実上当該整数に等
しいカウントとなる（このカウントはゼロからスタート
するから、計数的には１つ少ないもの（すなわち255）
となる）。
線76上で、第３のカウンタ78にも送られる。第３のカウ
ンタは、各電源周期の開始点で、線80上の「スタート」
ラインパルスによりクリアされる。その後、各AC周期の
持続時間の間、カウンタ78は、それぞれの達成信号だけ
増分されて、この選択整数を超えない合計増分数まで増
分カウントを生成する。ACタイミングが変わらない場合
には、合計増分数は、次の電源周期が開始して、このカ
ウンタがゼロにリセットされると、事実上当該整数に等
しいカウントとなる（このカウントはゼロからスタート
するから、計数的には１つ少ないもの（すなわち255）
となる）。
AC電源の遷移、およびその結果として得られるライン
パルスが早めに（第３のカウンタが255になる前に）発
生する場合には、第３のカウンタ78のカウントに関係な
く、新電源周期がスタートし、旧電源周期が終了する。
随意に、AC電源の遷移を遅らせる場合には、カウンタ78
は、新電源周期がスタートするまで、ある数値（例え
ば、255）を保つ。このことは、たとえ、この周波数が
急速に変化しても、当該回路をACと同期させておく。補
正前の遅れは、せいぜい１電源周期である。255を保つ
理由として、これは、後続する回路で利用できる最大の
アドレス指定可能情報を表現できる点である。
パルスが早めに（第３のカウンタが255になる前に）発
生する場合には、第３のカウンタ78のカウントに関係な
く、新電源周期がスタートし、旧電源周期が終了する。
随意に、AC電源の遷移を遅らせる場合には、カウンタ78
は、新電源周期がスタートするまで、ある数値（例え
ば、255）を保つ。このことは、たとえ、この周波数が
急速に変化しても、当該回路をACと同期させておく。補
正前の遅れは、せいぜい１電源周期である。255を保つ
理由として、これは、後続する回路で利用できる最大の
アドレス指定可能情報を表現できる点である。
これらの出力信号の使用を例示するために、本実施例
の第３のカウンタ78は、カウント中に、連続する増分合
計のそれぞれに一致する８ビットの出力バイトをバス28
上に供給する。図２の下部回路82は、この利用システム
のデジタル処理セクションのうち、デコーダ66とカウン
タ78からの出力信号を受け取る効果的な一部を構成して
いる。この回路28は、この計器のスペクトルデータを処
理するのに求められるものとしてプログラムされたプロ
グラマブル・メモリ素子84（例えば、消去可能書込み可
能ROM（以下、EPROMと称す））を含む。さらに、この回
路は、EPROMから出たバス88上のメモリ出力バイトをバ
ス90を通じて分岐させて、下位バイトをラッチしてバス
94上で送る８ビットの第２のラッチ86と、バス94からの
下位バイトもバス88からの上位バイトもラッチして、出
力バス96上でプロセッサ18（図１）のさらに他の構成要
素（図示せず）に送る16ビットの第３のラッチ92とを含
む。次に、ラッチ92から出た上記の２バイトを利用し
て、要望通りに計器データを処理する。
の第３のカウンタ78は、カウント中に、連続する増分合
計のそれぞれに一致する８ビットの出力バイトをバス28
上に供給する。図２の下部回路82は、この利用システム
のデジタル処理セクションのうち、デコーダ66とカウン
タ78からの出力信号を受け取る効果的な一部を構成して
いる。この回路28は、この計器のスペクトルデータを処
理するのに求められるものとしてプログラムされたプロ
グラマブル・メモリ素子84（例えば、消去可能書込み可
能ROM（以下、EPROMと称す））を含む。さらに、この回
路は、EPROMから出たバス88上のメモリ出力バイトをバ
ス90を通じて分岐させて、下位バイトをラッチしてバス
94上で送る８ビットの第２のラッチ86と、バス94からの
下位バイトもバス88からの上位バイトもラッチして、出
力バス96上でプロセッサ18（図１）のさらに他の構成要
素（図示せず）に送る16ビットの第３のラッチ92とを含
む。次に、ラッチ92から出た上記の２バイトを利用し
て、要望通りに計器データを処理する。
バス28上の８ビットから成るこの１バイトは、それぞ
れのＮカウントダウンの持続時間の間、EPROM84をアド
レス指定し、また次々とカウントダウンを行っている
間、デコーダからの出力信号（図３）が印加される。線
70上のさらなるメモリ・アドレス信号LSBが、それぞれ
のＮカウントダウン周期中に、EPROMの最下位ビット（L
SB）をアドレス指定する。このカウントダウン周期の第
１の部分の間、LSBはゼロにセットされる。「ラッチ低
位バイト」（LLB）は、このデコーダからの線72上の第
２のラッチ信号であって、高周波のパルスである。また
EPROMバイトは、８ビットのラッチ86を通じてラッチさ
れる。Ｎカウントダウンが下がるにつれ、デコーダは、
LSBで１を出力し、次に、線74上で「ラッチ・ワード」
（LW）の第３のラッチ信号を16ビットのラッチ92にパル
ス伝送する。これは、バス94を介する下位バイトととも
に、バス88上の上位バイトとしても、次のEPROMメモリ
出力バイト（LSBアドレスだけシフトされる）をラッチ
する。この一連の動作は、Ｎカウントダウン周期ごとに
繰り返されて、各AC周期の1/256番目ごとの所定の地点
に、予約ワードを提供する。
れのＮカウントダウンの持続時間の間、EPROM84をアド
レス指定し、また次々とカウントダウンを行っている
間、デコーダからの出力信号（図３）が印加される。線
70上のさらなるメモリ・アドレス信号LSBが、それぞれ
のＮカウントダウン周期中に、EPROMの最下位ビット（L
SB）をアドレス指定する。このカウントダウン周期の第
１の部分の間、LSBはゼロにセットされる。「ラッチ低
位バイト」（LLB）は、このデコーダからの線72上の第
２のラッチ信号であって、高周波のパルスである。また
EPROMバイトは、８ビットのラッチ86を通じてラッチさ
れる。Ｎカウントダウンが下がるにつれ、デコーダは、
LSBで１を出力し、次に、線74上で「ラッチ・ワード」
（LW）の第３のラッチ信号を16ビットのラッチ92にパル
ス伝送する。これは、バス94を介する下位バイトととも
に、バス88上の上位バイトとしても、次のEPROMメモリ
出力バイト（LSBアドレスだけシフトされる）をラッチ
する。この一連の動作は、Ｎカウントダウン周期ごとに
繰り返されて、各AC周期の1/256番目ごとの所定の地点
に、予約ワードを提供する。
図４及び図５は、図２の構成要素の一部のさらに詳細
な模式回路図である。これらの構成要素は、通常、約5c
m平方の２μmCMOSチップ上のトランジスタ・トランジス
タ論理素子から成っている。該当する構成要素の識別符
号は、図２のものと同じである。
な模式回路図である。これらの構成要素は、通常、約5c
m平方の２μmCMOSチップ上のトランジスタ・トランジス
タ論理素子から成っている。該当する構成要素の識別符
号は、図２のものと同じである。
パルス制御回路32（図４）は、一組のフリップフロッ
プ98とゲート100から成って、ラッチ用のラインパル
ス、スタート・ラインパルス、プロレード・ラインパル
スを発生させる。さらに、リセット102も設けられる。
電源入力は、実際に、あらかじめ60Hzの正弦波電源から
変換された120Hzのパルス（図示せず）を受け取る。第
１のカウンタ34は、５つのデータビット・カウンタから
成り、またこれらのカウンタは、線40上のクロック信号
で駆動され、かつ、印加電圧VCCとアースを適切に入力
して128がプレロードされる。10ビットのラッチ44は、
ラッチ・ラインパルスを受け入れる２つの部分を有す
る。ダウンカウンタ54は、入力バス52上のカウント数
（Ｎ）ビットをロードして保存する３つのカウンタから
成っている。これらのカウンタには、線40上のクロック
信号も入力される。
プ98とゲート100から成って、ラッチ用のラインパル
ス、スタート・ラインパルス、プロレード・ラインパル
スを発生させる。さらに、リセット102も設けられる。
電源入力は、実際に、あらかじめ60Hzの正弦波電源から
変換された120Hzのパルス（図示せず）を受け取る。第
１のカウンタ34は、５つのデータビット・カウンタから
成り、またこれらのカウンタは、線40上のクロック信号
で駆動され、かつ、印加電圧VCCとアースを適切に入力
して128がプレロードされる。10ビットのラッチ44は、
ラッチ・ラインパルスを受け入れる２つの部分を有す
る。ダウンカウンタ54は、入力バス52上のカウント数
（Ｎ）ビットをロードして保存する３つのカウンタから
成っている。これらのカウンタには、線40上のクロック
信号も入力される。
デコーダ66は、ダウンカウントがいつ１となるか検知
する４つのゲート104と、図５にゲートとフリップフロ
ップとの組合せとして示されるプログラム可能論理デバ
イスU32から成っている。さらに、デバイスU32は、ORゲ
ート58（図２）の機能も備え、ここには図示されていな
い情報用の追加出力も持っている。
する４つのゲート104と、図５にゲートとフリップフロ
ップとの組合せとして示されるプログラム可能論理デバ
イスU32から成っている。さらに、デバイスU32は、ORゲ
ート58（図２）の機能も備え、ここには図示されていな
い情報用の追加出力も持っている。
この増分「セット」カウントは、線56上で、第２のカ
ウンタ54に帰還する。１のカウントは、２つのカウンタ
を縦続接続したものから成る第３のカウンタ78に、線76
上で「CK」として送られる。第１のカウンタが一杯にな
ると、線106を通じて、第２のカウンタの増分動作が発
生する。NANDゲートU7は、全部のカウンタが一杯になる
と応動し、またその増分が255になると、線108上でデバ
イスU32に帰還し、さらなる増分動作を阻止する。カウ
ンタ78の８ビットのカウント状態とLSBが、バス28（「P
A（0.8）」として示される）上でEPROM（図２）に進
む。
ウンタ54に帰還する。１のカウントは、２つのカウンタ
を縦続接続したものから成る第３のカウンタ78に、線76
上で「CK」として送られる。第１のカウンタが一杯にな
ると、線106を通じて、第２のカウンタの増分動作が発
生する。NANDゲートU7は、全部のカウンタが一杯になる
と応動し、またその増分が255になると、線108上でデバ
イスU32に帰還し、さらなる増分動作を阻止する。カウ
ンタ78の８ビットのカウント状態とLSBが、バス28（「P
A（0.8）」として示される）上でEPROM（図２）に進
む。
発明の効果 前述の回路は、アナログ・デジタル変換用の電源同期
式デジタル倍周器の働きをすることがわかる。これは、
フェーズロックループのようなアナログ回路に関連する
通常の問題は持たない。具体的に言えば、これは、装置
生産の変化には影響されにくく、ジッタを呈さず、さら
に、ほんの１周期という応答時間を有する。この回路
は、電源周波数には影響されにくい。例えば、この回路
は、カスタマイズせずに、約40Hzと70Hzの間のACで利用
できる。
式デジタル倍周器の働きをすることがわかる。これは、
フェーズロックループのようなアナログ回路に関連する
通常の問題は持たない。具体的に言えば、これは、装置
生産の変化には影響されにくく、ジッタを呈さず、さら
に、ほんの１周期という応答時間を有する。この回路
は、電源周波数には影響されにくい。例えば、この回路
は、カスタマイズせずに、約40Hzと70Hzの間のACで利用
できる。
本発明は、特定の実施例に関して上で詳しく説明され
てきたが、本発明の精神および添付のクレームの範囲内
にある様々な変更や変形は、この分野の当業者にとって
は明らかとなろう。それゆえ、本発明は、添付のクレー
ム、もしくは、それらと同等なものでのみ限定されるも
のである。
てきたが、本発明の精神および添付のクレームの範囲内
にある様々な変更や変形は、この分野の当業者にとって
は明らかとなろう。それゆえ、本発明は、添付のクレー
ム、もしくは、それらと同等なものでのみ限定されるも
のである。
図１は、本発明を組み込んでいる分光測光器の簡略化を
示すブロック図である。 図２は、本発明の一実施例を示すブロック回路図であ
る。 図３は、本発明の回路で発生する様々な信号を示すタイ
ミング図である。 図４は、図４（ａ）と図４（ｂ）から成るもので、図２
のいくつかの構成要素を示す模式回路図である。 図５は、図４の構成要素を示す模式回路図である。 図中、符号10は分光計、12はビーム、14は検出器、16,2
3,26,36はライン、18はプロセッサ、20はチョッパ円
盤、22は同期電動機、24は同期回路、28はバス、32はパ
ルス制御回路、34は第１のカウンタ、44はラッチ回路、
54は第２のカウンタ、66はデコーダ、78は第３のカウン
タである。
示すブロック図である。 図２は、本発明の一実施例を示すブロック回路図であ
る。 図３は、本発明の回路で発生する様々な信号を示すタイ
ミング図である。 図４は、図４（ａ）と図４（ｂ）から成るもので、図２
のいくつかの構成要素を示す模式回路図である。 図５は、図４の構成要素を示す模式回路図である。 図中、符号10は分光計、12はビーム、14は検出器、16,2
3,26,36はライン、18はプロセッサ、20はチョッパ円
盤、22は同期電動機、24は同期回路、28はバス、32はパ
ルス制御回路、34は第１のカウンタ、44はラッチ回路、
54は第２のカウンタ、66はデコーダ、78は第３のカウン
タである。
フロントページの続き (56)参考文献 特開 昭57−144445（ＪＰ，Ａ) 特開 昭49−233779（ＪＰ，Ａ) 特開 昭63−174597（ＪＰ，Ａ) 特開 昭63−173931（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01J 1/00 - 1/46 G01J 3/00 - 3/52 G01N 21/00 - 21/01 G01N 21/17 - 21/61
Claims (14)
- 【請求項１】交流の各電源周期における所定の位相点に
応動して、前記所定の位相点から第１の一連のカウント
動作を繰り返してスタートし、交流に対して高い周波数
で第１の一連のカウント動作を行い、それにより、各電
源の周期の間、合計カウントを生成する第１のカウンタ
手段と、 前記合計カウントを受け入れて、合計カウントを分割整
数で割って、カウント数を生成する分周手段と、 前記所定の位相点に応動して、前記所定の位相点におい
て第２の一連のカウント動作を繰り返してスタートし、
さらにカウント数に応動して、各電源の周期の間、絶え
ず当該カウント数までカウントするように、高い周波数
で第２の一連のカウント動作を行う第２のカウンタ手段
と、 第２のカウンタに応動して、各電源の周期中、あらかじ
め選択された第２の一連のカウント動作における所定の
地点にデジタル出力信号を発生させ、それにより、デジ
タル出力信号と交流を所定の位相関係に置いてあるデコ
ーダ手段と、 を備えることを特徴とするデジタル信号を交流と同期さ
せる同期回路。 - 【請求項２】交流に応動して、交流の各電源の周期にお
ける所定の位相点をそれぞれ表す連続するラインパルス
を発生させるパルス手段と、 交流に対して高周波の選択クロック周波数でクロック信
号を発生させるクロック手段と、 ラインパルスに応動して、所定の位相点から第１の一連
のカウント動作を繰り返してスタートし、さらに、クロ
ック信号に応動して、前記クロック周波数で第１の一連
のカウント動作を行って、各電源の周期の間、合計カウ
ントを生成する第１のカウンタ手段と、 前記合計カウントを受け入れて、合計カウントを分割整
数で割ってカウント数を生成する分周手段と、 前記カウント数を受け入れて、次の電源の周期中に、第
１のカウンタがカウントし直している間にそのカウント
数を保存する保存手段と、 ラインパルスに応動して、所定の位相点から第２の一連
のカウント動作を繰り返してスタートし、さらに、クロ
ック信号とカウント数に応動して、クロック周波数で第
２の一連のカウント動作を行って、第２のカウント出力
を生成する第２のカウンタ手段と、 第２のカウント出力を受け入れて、前記カウント数と同
等な第２のカウント出力が得られると、達成信号を発生
させるデコーダ手段と、 を備え、 さらに、前記第２のカウンタが、前記達成信号の帰還に
応動して、第２の一連のカウント動作を再開して、それ
ぞれの次の電源周期中に、絶えず、達成までのカウント
動作が行われるようにしており、 さらに、前記デコーダ手段が、第２のカウント出力に応
動して、それぞれの第２の一連のカウント動作の間、１
つ以上の所定の位相点にて、１つ以上のデジタル出力信
号を発生させ、また、これらのデジタル出力信号が、交
流と関連のある利用システムに向けられ、これにより、
デジタル出力信号と交流が、所定の位相関係において、
同期されることを特徴とする同期回路。 - 【請求項３】１つ以上のデジタル出力信号が、前記達成
信号を含むことを特徴とする請求項２記載の同期回路。 - 【請求項４】第１のカウンタ手段が、上位セグメントと
下位セグメントにビットを積み重ねるように装置された
データビットカウンタを備えて、下位セグメントが、デ
ータビットを先入れで受け取るようにしており、また分
周手段が、上位セグメントのビットだけをラッチする第
１のラッチ手段を備え、これにより、下位セグメントの
ビットが分割整数となり、また上位セグメントのビット
がそのカウンタ数となることを特徴とする請求項２記載
の同期回路。 - 【請求項５】ラインパルスに応じて、第１のカウンタ手
段がクリアされて、前記分割整数の約半分に等しいプレ
ロード・カウントが第１のカウンタにプレロードされる
ことを特徴とする請求項４記載の同期回路。 - 【請求項６】前記選択されたクロック周波数が約1KHzと
12MHzの間にあり、また前記分割整数が2n（ｎは、２〜1
2の小さい整数）の値を持つことを特徴とする請求項５
記載の同期回路。 - 【請求項７】前記分割整数が256であることを特徴とす
る請求項６記載の同期回路。 - 【請求項８】前記選択されたクロック周波数が約8MHzで
あることを特徴とする請求項７記載の同期回路。 - 【請求項９】第２のカウンタレジスタが、前記カウント
数からのダウンカウンタであることを特徴とする請求項
２記載の同期回路。 - 【請求項１０】これらのラインパルスと、これらの達成
信号を受け入れる第３のカウンタ手段をさらに備えて、
これらの達成信号に応じて、さらなる出力信号を発生さ
せるように、それぞれの達成信号だけ増分して、合計増
分数まで増分カウントを作り出すことを特徴とする請求
項２記載の同期回路。 - 【請求項１１】合計増分数が、前記整数を超えないよう
に制限されることを特徴とする請求項10記載の同期回
路。 - 【請求項１２】さらなる出力信号が出力バイトを含むこ
とを特徴とする請求項10記載の同期回路。 - 【請求項１３】前記デコーダのデジタル出力信号が第２
のラッチ信号を含み、また前記利用システムが、メモリ
出力を供給するように、出力バイトでアドレス指定され
たプログラマブル・メモリ素子を備え、さらに、メモリ
出力を受け入れ、かつ第２のラッチ信号に応動して、そ
れぞれの第２の一連のカウント動作の間、第１の所定の
地点でメモリバイトとしてメモリ出力をラッチする第２
のラッチ回路も備えることを特徴とする請求項12記載の
同期回路。 - 【請求項１４】前記デジタル出力信号が、さらに、メモ
リ・アドレス信号と、前記第１のデコーダ出力信号に順
次に続く次の第２のラッチ信号を含み、前記メモリ・ア
ドレス信号が、次のメモリ出力を供給するために、前記
メモリ素子をさらにアドレス指定するように指示され、
さらに、前記利用システムが、次のメモリ出力とメモリ
バイトを受け入れる第３のラッチ回路を備えて、前記第
３のラッチ回路が、第３のラッチ信号に応動して、それ
ぞれの第２の一連のカウント動作の間、第２の所定の地
点で、さらに、次のメモリ出力とメモリバイトを同時に
ラッチすることを特徴とする請求項13記載の同期回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/389,150 US4961207A (en) | 1989-08-02 | 1989-08-02 | Synchronization of digital signals with alternating current |
| US389,150 | 1989-08-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03156324A JPH03156324A (ja) | 1991-07-04 |
| JP3060314B2 true JP3060314B2 (ja) | 2000-07-10 |
Family
ID=23537052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2205946A Expired - Lifetime JP3060314B2 (ja) | 1989-08-02 | 1990-08-02 | デジタル信号の交流との同期回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4961207A (ja) |
| JP (1) | JP3060314B2 (ja) |
| DE (1) | DE4024459B4 (ja) |
| GB (1) | GB2235837B (ja) |
Families Citing this family (2)
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Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4168910A (en) * | 1978-04-27 | 1979-09-25 | The Perkin-Elmer Corporation | Optical beam-switching chopper |
| US4227154A (en) * | 1978-10-23 | 1980-10-07 | Bell Telephone Laboratories, Incorporated | Frequency generator with a controlled limit on frequency deviation from a synchronizing frequency |
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-
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- 1990-08-02 JP JP2205946A patent/JP3060314B2/ja not_active Expired - Lifetime
Also Published As
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| GB2235837A (en) | 1991-03-13 |
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| DE4024459B4 (de) | 2005-03-24 |
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