JP3068387B2 - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
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- 230000003071 parasitic effect Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
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- 238000007796 conventional method Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は、読出し専用メモリに関
し、特に高速読出しを可能とした読出し専用メモリに関
する。
し、特に高速読出しを可能とした読出し専用メモリに関
する。
【０００２】
【従来の技術】読出し専用メモリは、多くの他の半導体
メモリ装置と同様に、ますますその記憶容量の大容量化
が進むと共にその作動の高速化が要請されている。
メモリ装置と同様に、ますますその記憶容量の大容量化
が進むと共にその作動の高速化が要請されている。
【０００３】図４は、例えば特開昭６２−１８９６４９
号公報、６３−２９１２８９号公報に記載された従来の
読出し専用メモリの構成を例示する模式的ブロック図で
ある。同図において、この読出し専用メモリは、行及び
列方向に配列され所定の電位情報を夫々格納する多数の
メモリセル１から成るメモリセルアレイ１００と、行方
向に配列されたメモリセル群毎に設けられるワード線１
０１と、列方向に配列されたメモリセル群毎に設けられ
そのメモリセル群内のメモリセルから電位情報を読み出
すビット線１０２と、行アドレス情報に基づいてワード
線１０１を選択するＸデコーダ２と、列アドレス情報に
基づいてビット線１０２を選択するＹセレクタ６と、Ｙ
セレクタ６により選択されたビット線１０２をチャージ
アップするためのプリチャージ回路１１と、プリチャー
ジ回路１１にプリチャージのためのタイミング信号を与
えるタイミング発生回路３と、Ｙセレクタ６により選択
されたビット線１０２の電位を検出することにより、メ
モリセル１から読み出された電位情報を検出するセンス
アンプ７とを有する。
号公報、６３−２９１２８９号公報に記載された従来の
読出し専用メモリの構成を例示する模式的ブロック図で
ある。同図において、この読出し専用メモリは、行及び
列方向に配列され所定の電位情報を夫々格納する多数の
メモリセル１から成るメモリセルアレイ１００と、行方
向に配列されたメモリセル群毎に設けられるワード線１
０１と、列方向に配列されたメモリセル群毎に設けられ
そのメモリセル群内のメモリセルから電位情報を読み出
すビット線１０２と、行アドレス情報に基づいてワード
線１０１を選択するＸデコーダ２と、列アドレス情報に
基づいてビット線１０２を選択するＹセレクタ６と、Ｙ
セレクタ６により選択されたビット線１０２をチャージ
アップするためのプリチャージ回路１１と、プリチャー
ジ回路１１にプリチャージのためのタイミング信号を与
えるタイミング発生回路３と、Ｙセレクタ６により選択
されたビット線１０２の電位を検出することにより、メ
モリセル１から読み出された電位情報を検出するセンス
アンプ７とを有する。
【０００４】図５（ａ）は、上記読出し専用メモリにお
けるプリチャージ信号φPをアドレス変化のタイミング
と共に示すタイミングチャートである。同図に示すよう
に、アドレスが変化するタイミングに合わせ、これから
所定時間ｔ0遅れてプリチャージタイミング信号φPを周
期的に発生させる。図５（ｂ）は、同図（ａ）における
各アドレス変化の際のビット線１０２の電位変化及びセ
ンスアンプ出力の変化を示している。アドレス変化によ
り特定のビット線が選択されると、このビット線は、以
前の読出しによりその電位が低下しており、まず、プリ
チャージ信号φPにより所定の電位ＶP、例えば１〜１．
５Ｖにチャージアップされる。
けるプリチャージ信号φPをアドレス変化のタイミング
と共に示すタイミングチャートである。同図に示すよう
に、アドレスが変化するタイミングに合わせ、これから
所定時間ｔ0遅れてプリチャージタイミング信号φPを周
期的に発生させる。図５（ｂ）は、同図（ａ）における
各アドレス変化の際のビット線１０２の電位変化及びセ
ンスアンプ出力の変化を示している。アドレス変化によ
り特定のビット線が選択されると、このビット線は、以
前の読出しによりその電位が低下しており、まず、プリ
チャージ信号φPにより所定の電位ＶP、例えば１〜１．
５Ｖにチャージアップされる。
【０００５】次いで、このビット線１０２の電位は、選
択されたメモリセルに格納された電位情報により変化
し、例えばメモリセルの情報が「０」ならばその電位は
約２０〜３０ｍＶ低下する。プリチャージ完了から所定
時間経過後に、この電位変化がセンスアンプにより検出
され、センスアンプの出力は図示の如くＬレベルに低下
する。これにより、メモリセルの電位情報が読み出され
る。
択されたメモリセルに格納された電位情報により変化
し、例えばメモリセルの情報が「０」ならばその電位は
約２０〜３０ｍＶ低下する。プリチャージ完了から所定
時間経過後に、この電位変化がセンスアンプにより検出
され、センスアンプの出力は図示の如くＬレベルに低下
する。これにより、メモリセルの電位情報が読み出され
る。
【０００６】
【発明が解決しようとする課題】上記従来の読出し専用
メモリでは、ワード線は、一般的には配線層を成すポリ
シリコンから形成されており、寄生抵抗及び基板との間
の寄生容量が無視できない。かかる寄生抵抗及び寄生容
量により、ワード線選択の際、電圧レベルの立上りに時
間遅延が生ずる。また、ビット線は、一般的には金属配
線層として形成されているが、基板との間に寄生容量が
介在しており、この寄生容量及び寄生抵抗とにより、そ
のチャージアップに時間を要する。読出し専用メモリで
は、一般的に列アドレス情報が順次変化するアクセス様
式がとられるため、特にビット線の立上がり遅延時間は
アクセス速度に大きな影響を与える。メモリ容量が増大
するにつれてこの時間遅延は特に顕著となり、アクセス
の高速化を困難とする。
メモリでは、ワード線は、一般的には配線層を成すポリ
シリコンから形成されており、寄生抵抗及び基板との間
の寄生容量が無視できない。かかる寄生抵抗及び寄生容
量により、ワード線選択の際、電圧レベルの立上りに時
間遅延が生ずる。また、ビット線は、一般的には金属配
線層として形成されているが、基板との間に寄生容量が
介在しており、この寄生容量及び寄生抵抗とにより、そ
のチャージアップに時間を要する。読出し専用メモリで
は、一般的に列アドレス情報が順次変化するアクセス様
式がとられるため、特にビット線の立上がり遅延時間は
アクセス速度に大きな影響を与える。メモリ容量が増大
するにつれてこの時間遅延は特に顕著となり、アクセス
の高速化を困難とする。
【０００７】特に大容量の読出し専用メモリでは、その
アクセス時間を短縮するために、ワード線又はビット線
を分割して、その寄生容量及び寄生抵抗を小さくする例
がある。しかし、ワード線又はビット線を分割する場合
には、それに対応して行（Ｘ）デコーダ又は列（Ｙ）セ
レクタを多数配置することとなり、読出し専用メモリの
チップ面積が増大するという欠点がある。
アクセス時間を短縮するために、ワード線又はビット線
を分割して、その寄生容量及び寄生抵抗を小さくする例
がある。しかし、ワード線又はビット線を分割する場合
には、それに対応して行（Ｘ）デコーダ又は列（Ｙ）セ
レクタを多数配置することとなり、読出し専用メモリの
チップ面積が増大するという欠点がある。
【０００８】また、アドレス情報の変化のタイミングに
合わせてプリチャージ用信号φPのタイミングを設定
し、また、センスアンプからの信号読出しにおいても、
そのタイミングをプリチャージ信号発生のタイミングに
対応して設定する必要がある。このため、プリチャージ
信号のタイミングの採りかたに工夫を要し、読出し専用
メモリにおけるタイミング設計を複雑にするという問題
がある。
合わせてプリチャージ用信号φPのタイミングを設定
し、また、センスアンプからの信号読出しにおいても、
そのタイミングをプリチャージ信号発生のタイミングに
対応して設定する必要がある。このため、プリチャージ
信号のタイミングの採りかたに工夫を要し、読出し専用
メモリにおけるタイミング設計を複雑にするという問題
がある。
【０００９】本発明は、上記に鑑み、アクセス時間を短
縮可能とした高速作動の読出し専用メモリであって、そ
のチップ面積の増大を小さく抑えると共にタイミング設
計が容易な読出し専用メモリを提供することを目的とす
る。
縮可能とした高速作動の読出し専用メモリであって、そ
のチップ面積の増大を小さく抑えると共にタイミング設
計が容易な読出し専用メモリを提供することを目的とす
る。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の読出し専用メモリは、複数のワード線と複
数のビット線の交点に配列され、所定の電位情報を夫々
格納する複数のメモリセルと、行アドレス情報に基づい
て前記ワード線を選択する行デコーダと、列アドレス情
報に基づいて前記ビット線を選択する列セレクタと、前
記列セレクタにより順次選択されたビット線の電位を読
み出すセンスアンプと、前記列アドレス情報をデコード
する列デコーダと、該列デコーダの出力により制御され
て、前記列セレクタにより選択されたビット線及びその
ビット線と隣接しない少なくとも一本のビット線とをバ
イアス電源ラインから開放すると同時に、他のビット線
を前記バイアス電源ラインに接続するスイッチ手段とを
有することを特徴とする。
め、本発明の読出し専用メモリは、複数のワード線と複
数のビット線の交点に配列され、所定の電位情報を夫々
格納する複数のメモリセルと、行アドレス情報に基づい
て前記ワード線を選択する行デコーダと、列アドレス情
報に基づいて前記ビット線を選択する列セレクタと、前
記列セレクタにより順次選択されたビット線の電位を読
み出すセンスアンプと、前記列アドレス情報をデコード
する列デコーダと、該列デコーダの出力により制御され
て、前記列セレクタにより選択されたビット線及びその
ビット線と隣接しない少なくとも一本のビット線とをバ
イアス電源ラインから開放すると同時に、他のビット線
を前記バイアス電源ラインに接続するスイッチ手段とを
有することを特徴とする。
【００１１】
【００１２】また、バイアス電源に常時接続するビット
線の１群として、列セレクタにより選択されるビット線
に隣接するビット線のグループのみを選択するようにも
構成できる。かかる構成を採用すると、バイアス電源の
消費電流を低減できる。
線の１群として、列セレクタにより選択されるビット線
に隣接するビット線のグループのみを選択するようにも
構成できる。かかる構成を採用すると、バイアス電源の
消費電流を低減できる。
【００１３】
【作用】本発明の読出し専用メモリでは、列セレクタに
より選択されないビット線を所定電位に維持する構成を
採用することにより、そのビット線が次に選択される際
にチャージアップを要しないので、従来はチャージアッ
プに必要であった時間を短縮できることとなり、また、
タイミング設計が簡素である。
より選択されないビット線を所定電位に維持する構成を
採用することにより、そのビット線が次に選択される際
にチャージアップを要しないので、従来はチャージアッ
プに必要であった時間を短縮できることとなり、また、
タイミング設計が簡素である。
【００１４】
【実施例】図面を参照して本発明を更に詳しく説明す
る。図１は本発明の第１の実施例の読出し専用メモリの
構成を示すブロック図である。本実施例の読出し専用メ
モリは、行及び列方向に配列され所定の電位情報を有す
る多数のメモリセル１と、行方向に配列されたメモリセ
ル群毎に設けられるワード線１０１と、列方向に配列さ
れたメモリセル群毎に設けられてその群内の選択された
メモリセル１と導通するビット線１０２、１０３と、行
アドレス情報Ａnに基づいてワード線１０１の１つを選
択するＸデコーダ２と、列アドレス情報Ａmに基づいて
ビット線１０２、１０３の１つを選択するＹセレクタ６
と、列アドレス情報Ａmをデコードするデコーダ回路９
と、デコーダ回路９の出力に制御され、各ビット線１０
２、１０３とバイアス回路４とを導通させるＮＭＯＳト
ランジスタ５と、メモリセル１からビット線１０２、１
０３を経由して読み出された信号電位を検出するセンス
アンプ７とから構成される。
る。図１は本発明の第１の実施例の読出し専用メモリの
構成を示すブロック図である。本実施例の読出し専用メ
モリは、行及び列方向に配列され所定の電位情報を有す
る多数のメモリセル１と、行方向に配列されたメモリセ
ル群毎に設けられるワード線１０１と、列方向に配列さ
れたメモリセル群毎に設けられてその群内の選択された
メモリセル１と導通するビット線１０２、１０３と、行
アドレス情報Ａnに基づいてワード線１０１の１つを選
択するＸデコーダ２と、列アドレス情報Ａmに基づいて
ビット線１０２、１０３の１つを選択するＹセレクタ６
と、列アドレス情報Ａmをデコードするデコーダ回路９
と、デコーダ回路９の出力に制御され、各ビット線１０
２、１０３とバイアス回路４とを導通させるＮＭＯＳト
ランジスタ５と、メモリセル１からビット線１０２、１
０３を経由して読み出された信号電位を検出するセンス
アンプ７とから構成される。
【００１５】デコーダ回路９には、Ｙセレクタ６に入力
される列アドレス情報Ａmと同じアドレス情報が入力さ
れる。デコーダ回路９の各出力ラインＸＰ0（Ｐ0のトッ
プバー付きを示す、以下同様）、ＸＰ1、・・・、ＸＰq
は、各ＮＭＯＳトランジスタ５のゲートに接続される。
ここで、図示したように、デコーダ９の１つの出力ライ
ンは例えば２箇所のＮＭＯＳトランジスタ５のゲートに
対して入力される。デコーダ回路の１つの出力ラインに
接続されるＮＭＯＳトランジスタ５は、相互に近接して
配置されないように選ばれる。即ち、同じグループに属
する相互に隣接するＮＭＯＳトランジスタは、共通の出
力ラインに接続されない。
される列アドレス情報Ａmと同じアドレス情報が入力さ
れる。デコーダ回路９の各出力ラインＸＰ0（Ｐ0のトッ
プバー付きを示す、以下同様）、ＸＰ1、・・・、ＸＰq
は、各ＮＭＯＳトランジスタ５のゲートに接続される。
ここで、図示したように、デコーダ９の１つの出力ライ
ンは例えば２箇所のＮＭＯＳトランジスタ５のゲートに
対して入力される。デコーダ回路の１つの出力ラインに
接続されるＮＭＯＳトランジスタ５は、相互に近接して
配置されないように選ばれる。即ち、同じグループに属
する相互に隣接するＮＭＯＳトランジスタは、共通の出
力ラインに接続されない。
【００１６】従って、例えば、列アドレス情報Ａmの内
最上位ビットを除いてデコーダ回路９に与えてもよい。
また、デコーダ回路９の入力ビット数はアドレス情報Ａ
mの範囲内で任意に選定できる。各ＮＭＯＳトランジス
タ５は、対応する出力ラインの信号に従い、ビット線１
０２、１０３とバイアス回路４とを導通させ、又は、ビ
ット線１０２、１０３とバイアス回路４とを切り離す。
バイアス回路４の回路電圧は例えば１〜１．５Ｖであ
る。
最上位ビットを除いてデコーダ回路９に与えてもよい。
また、デコーダ回路９の入力ビット数はアドレス情報Ａ
mの範囲内で任意に選定できる。各ＮＭＯＳトランジス
タ５は、対応する出力ラインの信号に従い、ビット線１
０２、１０３とバイアス回路４とを導通させ、又は、ビ
ット線１０２、１０３とバイアス回路４とを切り離す。
バイアス回路４の回路電圧は例えば１〜１．５Ｖであ
る。
【００１７】上記実施例の読出し専用メモリにおいて、
アドレス情報Ａm及びＡnが入力されると、まず、Ｙセレ
クタ６により列アドレス情報Ａmに対応するビット線１
０１が選択されてセンスアンプ７の入力に接続される。
それと同時に、デコーダ回路９の出力ラインＸＰ0、Ｘ
Ｐ1、及びＸＰ2の内、選択された１つのビット線に対応
するＮＭＯＳトランジスタ５を制御する出力ラインがデ
コーダ回路９で選択されてＬレベルになる。このため、
Ｙセレクタ６により選択されたビット線は、バイアス回
路４から切り離され、アドレス情報Ａm及びＡnで選択さ
れたメモリセル１に格納されている電位情報に従って、
その電圧が変化する。この電圧変化は、センスアンプ７
で読み出される。他方、列アドレス情報Ａmで選択され
ないビット線は、デコーダ回路９の共通の出力ラインに
対応するビット線を除いて、常時バイアス回路４に接続
されており、バイアス回路４の電圧レベルＶPに維持さ
れる。この信号変化のタイミングを図３に示した。
アドレス情報Ａm及びＡnが入力されると、まず、Ｙセレ
クタ６により列アドレス情報Ａmに対応するビット線１
０１が選択されてセンスアンプ７の入力に接続される。
それと同時に、デコーダ回路９の出力ラインＸＰ0、Ｘ
Ｐ1、及びＸＰ2の内、選択された１つのビット線に対応
するＮＭＯＳトランジスタ５を制御する出力ラインがデ
コーダ回路９で選択されてＬレベルになる。このため、
Ｙセレクタ６により選択されたビット線は、バイアス回
路４から切り離され、アドレス情報Ａm及びＡnで選択さ
れたメモリセル１に格納されている電位情報に従って、
その電圧が変化する。この電圧変化は、センスアンプ７
で読み出される。他方、列アドレス情報Ａmで選択され
ないビット線は、デコーダ回路９の共通の出力ラインに
対応するビット線を除いて、常時バイアス回路４に接続
されており、バイアス回路４の電圧レベルＶPに維持さ
れる。この信号変化のタイミングを図３に示した。
【００１８】図３において、この読出し専用メモリの列
アドレス情報Ａmは、アドレス０、アドレス１、及びア
ドレス２と順次に変化する。これに従って、デコーダの
各種ラインＰ0、P1、Ｐ2が順次Ｌレベルに低下すると共
に、各ビット線１０２、１０３、及び、１０４がＹセレ
クタにより順次に選択される。列アドレス情報としてア
ドレス０が入力されたときには、まず、このアドレス０
に対応するビット線１０２がバイアス回路から切り離さ
れる。同時に、アドレス情報Ａnにより選択された行に
対応するメモリセルがこのビット線に接続されてその電
位情報をビット線１０２に与える。ビット線１０２に与
えられた情報は、この例では「１」であり、従って、ビ
ット線１０２は、電位ＶPに維持されたままで電圧変化
が生じない。この情報がＹセレクタにより選択され、次
いでセンスアンプで読み出される。従って、センスアン
プの出力はＨレベルである。
アドレス情報Ａmは、アドレス０、アドレス１、及びア
ドレス２と順次に変化する。これに従って、デコーダの
各種ラインＰ0、P1、Ｐ2が順次Ｌレベルに低下すると共
に、各ビット線１０２、１０３、及び、１０４がＹセレ
クタにより順次に選択される。列アドレス情報としてア
ドレス０が入力されたときには、まず、このアドレス０
に対応するビット線１０２がバイアス回路から切り離さ
れる。同時に、アドレス情報Ａnにより選択された行に
対応するメモリセルがこのビット線に接続されてその電
位情報をビット線１０２に与える。ビット線１０２に与
えられた情報は、この例では「１」であり、従って、ビ
ット線１０２は、電位ＶPに維持されたままで電圧変化
が生じない。この情報がＹセレクタにより選択され、次
いでセンスアンプで読み出される。従って、センスアン
プの出力はＨレベルである。
【００１９】次いで、列アドレス情報Ａmとしてアドレ
ス１が入力されると、同様にデコーダ出力Ｐ1及びビッ
ト線１０３が選択され、また、選択されたメモリセルの
情報「０」がビット線に与えられる。これにより、ビッ
ト線１０３の電位がＶPから約２０〜３０ｍＶ程度低下
する。メモリセルの情報「０」がこのビット線１０３の
電位低下によりセンスアンプで読み取られ、センスアン
プの出力がＬレベルに低下する。次いで、列アドレス情
報Ａmとしてアドレス２が入力されると、同様にデコー
ダ出力Ｐ2及びビット線１０４が選択され、アドレス０
のときと同様に、メモリセルの情報が「１」であるため
にビット線に電位変化は生じなく、メモリセルの電位情
報がセンスアンプの出力Ｈレベルにより検出される。
ス１が入力されると、同様にデコーダ出力Ｐ1及びビッ
ト線１０３が選択され、また、選択されたメモリセルの
情報「０」がビット線に与えられる。これにより、ビッ
ト線１０３の電位がＶPから約２０〜３０ｍＶ程度低下
する。メモリセルの情報「０」がこのビット線１０３の
電位低下によりセンスアンプで読み取られ、センスアン
プの出力がＬレベルに低下する。次いで、列アドレス情
報Ａmとしてアドレス２が入力されると、同様にデコー
ダ出力Ｐ2及びビット線１０４が選択され、アドレス０
のときと同様に、メモリセルの情報が「１」であるため
にビット線に電位変化は生じなく、メモリセルの電位情
報がセンスアンプの出力Ｈレベルにより検出される。
【００２０】上記の如く、選択されないビット線の電位
は、常にバイアス回路の電圧レベルＶPに維持されてい
るので、そのビット線が選択されたときには、ビット線
の電位はそれ以前の電位レベルＶPのままであるか、又
は、メモリセル情報に従い僅かに電圧レベルが低下する
かのいずれかである。従って、アドレス変化が生じてか
らセンスアンプの読出し迄に要する時間は、ビット線に
おける僅かな電位変化２０〜３０ｍＶに要する時間のみ
で充分となる。また、従来とは異なり、アドレス変化の
後に一旦チャージアップするという手順が省略でき、こ
のための時間も要しない。特に、大容量の読出し専用メ
モリでは、ビット線の寄生抵抗及び寄生容量が増大する
ので、チャージアップに時間を多く必要とし、チャージ
アップを省略することによる時間の短縮効果が大きい。
また、プリチャージ用タイミング信号を発生させるため
の複雑なタイミング設計も不要になる。
は、常にバイアス回路の電圧レベルＶPに維持されてい
るので、そのビット線が選択されたときには、ビット線
の電位はそれ以前の電位レベルＶPのままであるか、又
は、メモリセル情報に従い僅かに電圧レベルが低下する
かのいずれかである。従って、アドレス変化が生じてか
らセンスアンプの読出し迄に要する時間は、ビット線に
おける僅かな電位変化２０〜３０ｍＶに要する時間のみ
で充分となる。また、従来とは異なり、アドレス変化の
後に一旦チャージアップするという手順が省略でき、こ
のための時間も要しない。特に、大容量の読出し専用メ
モリでは、ビット線の寄生抵抗及び寄生容量が増大する
ので、チャージアップに時間を多く必要とし、チャージ
アップを省略することによる時間の短縮効果が大きい。
また、プリチャージ用タイミング信号を発生させるため
の複雑なタイミング設計も不要になる。
【００２１】図２は、本発明の第２の実施例の読出し専
用メモリの構成を示すブロック図である。この実施例で
は、ビット線１０２、１０３は、各ビット線に対応する
第１グループのＮＭＯＳトランジスタ５と、４本のビッ
ト線から成るビット線群３０に対応する第２グループの
ＮＭＯＳトランジスタ８との直列スイッチ回路により、
バイアス回路４に導通する構成である。第１グループの
ＮＭＯＳトランジスタ５は、第１デコーダ回路９の出力
により制御され、また、第２グループのＮＭＯＳトラン
ジスタ８は、第２デコーダ回路１０の出力により制御さ
れる。第１デコーダ回路９には、列アドレス情報の内下
位ビットのアドレスＡ0及びＡ1が入力され、また、第２
デコーダ回路１０には列アドレス情報の内、上位ビット
のアドレスＡ2〜Ａnが入力される。その他の構成は図１
の実施例と同様な構成を有しており、その説明を省略す
る。
用メモリの構成を示すブロック図である。この実施例で
は、ビット線１０２、１０３は、各ビット線に対応する
第１グループのＮＭＯＳトランジスタ５と、４本のビッ
ト線から成るビット線群３０に対応する第２グループの
ＮＭＯＳトランジスタ８との直列スイッチ回路により、
バイアス回路４に導通する構成である。第１グループの
ＮＭＯＳトランジスタ５は、第１デコーダ回路９の出力
により制御され、また、第２グループのＮＭＯＳトラン
ジスタ８は、第２デコーダ回路１０の出力により制御さ
れる。第１デコーダ回路９には、列アドレス情報の内下
位ビットのアドレスＡ0及びＡ1が入力され、また、第２
デコーダ回路１０には列アドレス情報の内、上位ビット
のアドレスＡ2〜Ａnが入力される。その他の構成は図１
の実施例と同様な構成を有しており、その説明を省略す
る。
【００２２】図２の実施例では、第２グループ内の１つ
のＮＭＯＳトランジスタ８が、第２のデコーダ回路１０
の出力ラインＬ0〜Ｌiの内から選択されてＨレベルとな
った出力ラインにより制御されてオンとなる。また、第
１グループ内の１つのＮＭＯＳトランジスタ５が、第１
のデコーダ回路９の出力ラインＸＰ0〜ＸＰ4の出力ライ
ンの内から選択されてＬレベルとなった出力ラインによ
り制御されてオフとなる。このため、列アドレス情報で
選択された特定のビット線はバイアス回路４から切り離
される一方、この特定のビット線と同じ群に属する他の
３本のビット線がバイアス回路４に導通し、また、他の
群に属する全てのビット線はバイアス回路４から切り離
されている。
のＮＭＯＳトランジスタ８が、第２のデコーダ回路１０
の出力ラインＬ0〜Ｌiの内から選択されてＨレベルとな
った出力ラインにより制御されてオンとなる。また、第
１グループ内の１つのＮＭＯＳトランジスタ５が、第１
のデコーダ回路９の出力ラインＸＰ0〜ＸＰ4の出力ライ
ンの内から選択されてＬレベルとなった出力ラインによ
り制御されてオフとなる。このため、列アドレス情報で
選択された特定のビット線はバイアス回路４から切り離
される一方、この特定のビット線と同じ群に属する他の
３本のビット線がバイアス回路４に導通し、また、他の
群に属する全てのビット線はバイアス回路４から切り離
されている。
【００２３】読み出専用メモリでは、一般にメモリセル
へのアクセスは、連続するアドレス順に行われるので、
上記の如くビット線を群毎にＨレベルに維持することに
より、Ｈレベルに維持されたビット線が順次選択される
こととなる。このため、第１の実施例と同様に、選択さ
れるビット線をそれ以前に所定電位に維持しておき、選
択後のビット線についてチャージアップを要しないた
め、アクセス時間を短縮できる。他方、他の群に属する
ビット線をバイアス回路４に接続しない構成により、バ
イアス回路４に接続されるビット線の本数が制限でき
る。このため、第１の実施例に比してバイアス回路４の
消費電流を低減することが出来る。
へのアクセスは、連続するアドレス順に行われるので、
上記の如くビット線を群毎にＨレベルに維持することに
より、Ｈレベルに維持されたビット線が順次選択される
こととなる。このため、第１の実施例と同様に、選択さ
れるビット線をそれ以前に所定電位に維持しておき、選
択後のビット線についてチャージアップを要しないた
め、アクセス時間を短縮できる。他方、他の群に属する
ビット線をバイアス回路４に接続しない構成により、バ
イアス回路４に接続されるビット線の本数が制限でき
る。このため、第１の実施例に比してバイアス回路４の
消費電流を低減することが出来る。
【００２４】上記各実施例で示したように、本発明の読
出し専用メモリでは、列アドレス情報で選択されないビ
ット線を常時Ｈレベルに維持することにより、列アドレ
ス情報で選択されたビット線についてその後のチャージ
アップを要しないので、ビット線の寄生抵抗及び寄生容
量の大きさにかかわらず、メモリセルへのアクセスの高
速化が可能である。
出し専用メモリでは、列アドレス情報で選択されないビ
ット線を常時Ｈレベルに維持することにより、列アドレ
ス情報で選択されたビット線についてその後のチャージ
アップを要しないので、ビット線の寄生抵抗及び寄生容
量の大きさにかかわらず、メモリセルへのアクセスの高
速化が可能である。
【００２５】なお、上記実施例の構成は単に例示であ
り、本発明の範囲内で上記各実施例の構成から種々の修
正及び変更が可能である。
り、本発明の範囲内で上記各実施例の構成から種々の修
正及び変更が可能である。
【００２６】
【発明の効果】以上説明したように、本発明の読出し専
用メモリによると、列アドレス情報で選択されないビッ
ト線の少なくとも一部を常時所定電位に維持することに
より、ビット線選択後のチャージアップを不要とし、複
雑なタイミング設計を不要とすると共にメモリセルへの
高速アクセスを可能としたことにより、本発明は、読出
し専用メモリの高速作動及びその設計の簡素化を可能と
した顕著な効果を奏する。
用メモリによると、列アドレス情報で選択されないビッ
ト線の少なくとも一部を常時所定電位に維持することに
より、ビット線選択後のチャージアップを不要とし、複
雑なタイミング設計を不要とすると共にメモリセルへの
高速アクセスを可能としたことにより、本発明は、読出
し専用メモリの高速作動及びその設計の簡素化を可能と
した顕著な効果を奏する。
【図１】本発明の第１の実施例の読出し専用メモリの構
成を示すブロック図。
成を示すブロック図。
【図２】本発明の第２の実施例の読出し専用メモリの構
成を示すブロック図。
成を示すブロック図。
【図３】図１の実施例の読出し専用メモリにおける信号
変化のタイミング図。
変化のタイミング図。
【図４】従来の読出し専用メモリの構成を示すブロック
図。
図。
【図５】図４の読出し専用メモリにおける信号タイミン
グ図。
グ図。
１ メモリセル ２ Ｘデコーダ ３ タイミング発生回路 ４ バイアス回路 ５、８ ＮＭＯＳトランジスタ ６ Ｙセレクタ ７ センスアンプ ９、１０ デコーダ回路 １１ プリチャージ回路 ２０ 寄生抵抗 ２２ 寄生容量 ３０ ビット線群 １００ メモリセルアレイ １０１ ワード線 １０２〜１０４ ビット線
Claims (2)
- 【請求項１】 複数のワード線と複数のビット線の交点
に配列され、所定の電位情報を夫々格納する複数のメモ
リセルと、行アドレス情報に基づいて前記ワード線を選
択する行デコーダと、列アドレス情報に基づいて前記ビ
ット線を選択する列セレクタと、前記列セレクタにより
順次選択されたビット線の電位を読み出すセンスアンプ
と、前記列アドレス情報をデコードする列デコーダと、
該列デコーダの出力により制御されて、前記列セレクタ
により選択されたビット線及びそのビット線と隣接しな
い少なくとも一本のビット線とをバイアス電源ラインか
ら開放すると同時に、他のビット線を前記バイアス電源
ラインに接続するスイッチ手段とから構成されることを
特徴とする読出し専用メモリ。 - 【請求項２】 複数のワード線と複数のビット線の交点
に配列され、所定の電位情報を夫々格納する複数のメモ
リセルと、行アドレス情報に基づいて前記ワード線を選
択する行デコーダと、列アドレス情報に基づいて前記ビ
ット線を選択する列セレクタと、前記列セレクタにより
選択されたビット線の電位を読み出すセンスアンプと、
前記列アドレス情報に応答して前記ビット線を複数のビ
ット線群に分割する第１のデコーダと、前記列アドレス
情報に応答して前記各ビット線群の一つのビット線を選
択する第２のデコーダと、前記第１のデコーダの出力に
応答して、前記列セレクタにより選択されたビット線が
含まれる選択ビット線群をバイアス電源ラインに接続す
ると同時に、他のビット線群を前記バイアス電源ライン
から開放する第１のスイッチ手段と、前記第２のデコー
ダの出力に応答して、前記列セレクタにより選択された
ビット線を前記バイアス電源ラインから開放すると同時
に、前記選択ビット線群における他のビット線を前記バ
イアス電源ラインに接続する第２のスイッチ手段とを有
することを特徴とする読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24783093A JP3068387B2 (ja) | 1993-10-04 | 1993-10-04 | 読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24783093A JP3068387B2 (ja) | 1993-10-04 | 1993-10-04 | 読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07105695A JPH07105695A (ja) | 1995-04-21 |
| JP3068387B2 true JP3068387B2 (ja) | 2000-07-24 |
Family
ID=17169311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24783093A Expired - Fee Related JP3068387B2 (ja) | 1993-10-04 | 1993-10-04 | 読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068387B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023188A (ja) * | 1988-06-09 | 1990-01-08 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| JPH03132997A (ja) * | 1989-10-19 | 1991-06-06 | Matsushita Electron Corp | 不揮発性メモリ |
-
1993
- 1993-10-04 JP JP24783093A patent/JP3068387B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105695A (ja) | 1995-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |
|
| LAPS | Cancellation because of no payment of annual fees |