JPH03132997A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH03132997A JPH03132997A JP1270419A JP27041989A JPH03132997A JP H03132997 A JPH03132997 A JP H03132997A JP 1270419 A JP1270419 A JP 1270419A JP 27041989 A JP27041989 A JP 27041989A JP H03132997 A JPH03132997 A JP H03132997A
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- Japan
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- memory cell
- potential
- transistor
- cell transistor
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- 230000015654 memory Effects 0.000 title claims abstract description 65
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、非同期型不揮発性メモリに関する。
（従来の技術）
近年、各種半導体メモリは大容量化とともに高速化、低
消＊電力化の方向へ進歩しつつある。
消＊電力化の方向へ進歩しつつある。
第２図は従来の不揮発性メモリの回路を示している。第
２図において、１．４はメモリセルトランジスタのゲー
ト電極につながるワード線、２゜５はビット線とセンス
アンプ回路を接続するビット線選択トランジスタ、３，
６はビット線選択トランジスタ２，５の各々のゲート電
極、７，９゜１０、１１はメモリセルトランジスタ、８
．１２はビット線、１３はメモリセルトランジスタ１１
のドレイン電極である。
２図において、１．４はメモリセルトランジスタのゲー
ト電極につながるワード線、２゜５はビット線とセンス
アンプ回路を接続するビット線選択トランジスタ、３，
６はビット線選択トランジスタ２，５の各々のゲート電
極、７，９゜１０、１１はメモリセルトランジスタ、８
．１２はビット線、１３はメモリセルトランジスタ１１
のドレイン電極である。
次に、上記のように構成された従来の不揮発性メモリに
ついて、４ビツトのコンタクト窓マスクプログラム型不
揮発性メモリを用いた動作について説明する。いま、ワ
ード線１とビット線選択トランジスタ２のゲート電極３
がハイレベルであり、ワード線４及びビット線選択トラ
ンジスタ５のゲート電極６がローレベルであって、メモ
リセルトランジスタ７が選択されたとすると、メモリセ
ルトランジス７はＯＮ状態となり、ビット線８の電荷は
メモリセルトランジスタ７を通して放電される。ところ
がビット線選択トランジスタ２もＯＮ状態でありビット
線８はセンスアンプ回路にも接続されるため、センスア
ンプ回路から電荷の供給を受け、ビット線８の電位は電
源電位Ｖ。。とグランド電位の中間で安定する。一方、
非選択のメモリセルトランジスタ９ 、１０．１１のう
ち、メモリセルトランジスタ７と同一のゲート電極を有
するメモリセルトランジスタ９もＯＮ状態であり、この
メモリセルトランジスタ９を通してビット線１２の電荷
は放電される。ところが、ビット線選択トランジスタ５
がＯＦＦ状態であるため、センスアンプ回路からの電荷
の供給が受けられずビット線１２の電位はグランド電位
まで降下する。この状態から、選択メモリセルトランジ
スタがメモリセルトランジスタ７からメモリセルトラン
ジスタ１１に移ったとする。すなわちワード線４とビッ
ト線選択トランジスタ５のゲート電極６がハイレベルで
あり、ワード線１およびビット線選択トランジスタ２の
ゲート電極３がローレベルになったとすると、メモリセ
ルトランジスタ１１のドレイン電極１３はコンタクト窓
が形成されていないのでビット線１２とは接続されず、
センスアンプ回路からビット線選択トランジスタ５を通
して電荷の供給のみが行なわれる。センスアンプ回路は
ビット線の電位からメモリセルに記憶されているデータ
が１′Ｉ ＩＩかＩＩ ＯＩＩか（この場合はコンタク
ト窓の有無に対応）を判定し、出力回路へ信号を伝達す
るわけであるから、センスアンプ回路がコンタクト窓無
し、すなわちデータ“ＯＩＦと認識できるまでビット線
１２の電位は上昇しなければならない。ところが、−周
期前の読み出し動作によってビット線１２の電荷は放電
されつくしていて、その電位はほとんどＯＶとなってい
るから、ビット線が充電され、センスアンプ回路の出力
が変化し、期待する電位が出力端子にあられれる時間は
、電源電位とグランド電位の中間電位から充電のはじま
る同一ビット線上での選択メモリセルトランジスタの切
り替え、すなわち、メモリセルトランジスタ７からメモ
リセルトランジスタ１０への切り替えに比べより長い時
間を要する。
ついて、４ビツトのコンタクト窓マスクプログラム型不
揮発性メモリを用いた動作について説明する。いま、ワ
ード線１とビット線選択トランジスタ２のゲート電極３
がハイレベルであり、ワード線４及びビット線選択トラ
ンジスタ５のゲート電極６がローレベルであって、メモ
リセルトランジスタ７が選択されたとすると、メモリセ
ルトランジス７はＯＮ状態となり、ビット線８の電荷は
メモリセルトランジスタ７を通して放電される。ところ
がビット線選択トランジスタ２もＯＮ状態でありビット
線８はセンスアンプ回路にも接続されるため、センスア
ンプ回路から電荷の供給を受け、ビット線８の電位は電
源電位Ｖ。。とグランド電位の中間で安定する。一方、
非選択のメモリセルトランジスタ９ 、１０．１１のう
ち、メモリセルトランジスタ７と同一のゲート電極を有
するメモリセルトランジスタ９もＯＮ状態であり、この
メモリセルトランジスタ９を通してビット線１２の電荷
は放電される。ところが、ビット線選択トランジスタ５
がＯＦＦ状態であるため、センスアンプ回路からの電荷
の供給が受けられずビット線１２の電位はグランド電位
まで降下する。この状態から、選択メモリセルトランジ
スタがメモリセルトランジスタ７からメモリセルトラン
ジスタ１１に移ったとする。すなわちワード線４とビッ
ト線選択トランジスタ５のゲート電極６がハイレベルで
あり、ワード線１およびビット線選択トランジスタ２の
ゲート電極３がローレベルになったとすると、メモリセ
ルトランジスタ１１のドレイン電極１３はコンタクト窓
が形成されていないのでビット線１２とは接続されず、
センスアンプ回路からビット線選択トランジスタ５を通
して電荷の供給のみが行なわれる。センスアンプ回路は
ビット線の電位からメモリセルに記憶されているデータ
が１′Ｉ ＩＩかＩＩ ＯＩＩか（この場合はコンタク
ト窓の有無に対応）を判定し、出力回路へ信号を伝達す
るわけであるから、センスアンプ回路がコンタクト窓無
し、すなわちデータ“ＯＩＦと認識できるまでビット線
１２の電位は上昇しなければならない。ところが、−周
期前の読み出し動作によってビット線１２の電荷は放電
されつくしていて、その電位はほとんどＯＶとなってい
るから、ビット線が充電され、センスアンプ回路の出力
が変化し、期待する電位が出力端子にあられれる時間は
、電源電位とグランド電位の中間電位から充電のはじま
る同一ビット線上での選択メモリセルトランジスタの切
り替え、すなわち、メモリセルトランジスタ７からメモ
リセルトランジスタ１０への切り替えに比べより長い時
間を要する。
（発明が解決しようとする課題）
しかしながら、上記従来の構成では、選択ビット線の切
り替わる際にビット線を充電する時間の方が選択ビット
線の切り替わらない際のビット線を充電する時間に比べ
長くかかることになり、不揮発性メモリのアクセスタイ
ムが増大するという問題があった。
り替わる際にビット線を充電する時間の方が選択ビット
線の切り替わらない際のビット線を充電する時間に比べ
長くかかることになり、不揮発性メモリのアクセスタイ
ムが増大するという問題があった。
本発明は上記従来の問題点を解決するものであり、選択
ビット線の充電時間が略々均一になり。
ビット線の充電時間が略々均一になり。
アクセスタイムが速く、かつ消費電力の少い不揮発性メ
モリを提供することを目的とするものである。
モリを提供することを目的とするものである。
（発明が解決しようとする課題）
本発明は上記目的を達成するために、不揮発性メモリは
センスアンプ回路に接続されていないビット線に電荷を
供給するための電荷供給回路及び、前記ビット線と前記
電荷供給回路を接続するためのデコード回路と、前記ビ
ット線に接続されたメモリセルトランジスタのソース電
極をグランド電位から切り離すためのデコード回路を有
しているものである。
センスアンプ回路に接続されていないビット線に電荷を
供給するための電荷供給回路及び、前記ビット線と前記
電荷供給回路を接続するためのデコード回路と、前記ビ
ット線に接続されたメモリセルトランジスタのソース電
極をグランド電位から切り離すためのデコード回路を有
しているものである。
（作 用）
したがってこの構成により、センスアンプ回路に接続さ
れていない非選択ビット線の電位も、電源電位とグラン
ド電位の中間で安定する。このため、選択ビット線の切
り替わり時も充電時間が略々均一になり、アクセタイム
を速くし、かつ非選択ビット線からメモリセルトランジ
スタを経て流れる電流を無くし、低消費電力とすること
ができる。
れていない非選択ビット線の電位も、電源電位とグラン
ド電位の中間で安定する。このため、選択ビット線の切
り替わり時も充電時間が略々均一になり、アクセタイム
を速くし、かつ非選択ビット線からメモリセルトランジ
スタを経て流れる電流を無くし、低消費電力とすること
ができる。
（実施例）
第１図は本発明の一実施例における不揮発性メモリの回
路を示すものである。第１図において、１．４はメモリ
セルトランジスタのゲート電極につながるワード線、２
，５はビット線選択トランジスタ、３，６はビット線選
択トランジスタ２゜５の各々のゲート電極、７．９．１
０．１１はメモリセルトランジスタ、１３はメモリセル
トランジスタ１１のドレイン電極であって、上記は従来
例の同一符号と同じである。１４． ｉｓはビット線、
１６．１７は電荷供給回路接続用トランジスタ、１８．
１９はトランジスタ１６．１７の各々ゲートＩｔｍ、２
０．２１はメモリセルトランジスタのソース電極をグラ
ンド電位から切り離すトランジスタ、 ２２．２３１−
！、 トランジスタ２０．２１の各々のゲート電極であ
る。
路を示すものである。第１図において、１．４はメモリ
セルトランジスタのゲート電極につながるワード線、２
，５はビット線選択トランジスタ、３，６はビット線選
択トランジスタ２゜５の各々のゲート電極、７．９．１
０．１１はメモリセルトランジスタ、１３はメモリセル
トランジスタ１１のドレイン電極であって、上記は従来
例の同一符号と同じである。１４． ｉｓはビット線、
１６．１７は電荷供給回路接続用トランジスタ、１８．
１９はトランジスタ１６．１７の各々ゲートＩｔｍ、２
０．２１はメモリセルトランジスタのソース電極をグラ
ンド電位から切り離すトランジスタ、 ２２．２３１−
！、 トランジスタ２０．２１の各々のゲート電極であ
る。
次に、上記実施例の動作について説明する。上記実施例
において、いま、ワード線１とビット線選択トランジス
タ２のゲート電極３がハイレベルであり、ワード線４お
よびビット線選択トランジスタ５のゲート電極６がロー
レベルであって、メモリセルトランジスタ７が選択され
たとすると、メモリセルトランジスタ７はＯＮ状態とな
り、ビットａ１４の電荷は放電される。ところが、ビッ
ト線選択トランジスタ２もＯＮ状態であり、ビット線１
４はセンスアンプ回路にも接続されるため、センスアン
プ回路からの電荷の供給を受け、ビット線１４の電位は
、電源電位ｖｔｌＤとグランド電位の中間で安定する。
において、いま、ワード線１とビット線選択トランジス
タ２のゲート電極３がハイレベルであり、ワード線４お
よびビット線選択トランジスタ５のゲート電極６がロー
レベルであって、メモリセルトランジスタ７が選択され
たとすると、メモリセルトランジスタ７はＯＮ状態とな
り、ビットａ１４の電荷は放電される。ところが、ビッ
ト線選択トランジスタ２もＯＮ状態であり、ビット線１
４はセンスアンプ回路にも接続されるため、センスアン
プ回路からの電荷の供給を受け、ビット線１４の電位は
、電源電位ｖｔｌＤとグランド電位の中間で安定する。
一方、非選択はメモリセルトランジスタ９．１０．１１
のうち、メモリセルトランジスタ７と同一のゲート電極
を有するメモリセルトランジスタ９もＯＮ状態であり、
このメモリセルトランジスタを通してビット線１５の電
荷も放電されることとなる。ところが、メモリセルのソ
ース電極とグランド電位から切り離すトランジスタ２０
と２１のうち、トランジスタ２０のゲート電極２２はハ
イレベル、トランジスタ２１のゲート電極２１はローレ
ベルとなっているため、ビット線１５の電荷はメモリセ
ルトランジスタ９を通しては放電しない。また、電荷供
給回路接続用トランジスタ１６．１７のゲート電極１８
．１９のうち、ゲート電極１８はローレベル、ゲート電
極１９はハイレベルとなり、トランジスタ１６は○ＦＦ
状態、トランジスタ１７はＯＮ状態となり、ビット線１
５に電荷供給回路が接続される。
のうち、メモリセルトランジスタ７と同一のゲート電極
を有するメモリセルトランジスタ９もＯＮ状態であり、
このメモリセルトランジスタを通してビット線１５の電
荷も放電されることとなる。ところが、メモリセルのソ
ース電極とグランド電位から切り離すトランジスタ２０
と２１のうち、トランジスタ２０のゲート電極２２はハ
イレベル、トランジスタ２１のゲート電極２１はローレ
ベルとなっているため、ビット線１５の電荷はメモリセ
ルトランジスタ９を通しては放電しない。また、電荷供
給回路接続用トランジスタ１６．１７のゲート電極１８
．１９のうち、ゲート電極１８はローレベル、ゲート電
極１９はハイレベルとなり、トランジスタ１６は○ＦＦ
状態、トランジスタ１７はＯＮ状態となり、ビット線１
５に電荷供給回路が接続される。
その結果センスアンプ回路に接続されない非選択のビッ
ト線でも、電源電位とグランド電位の中間で電位は安定
し、次期の読み呂しサイクルでメモリセルトランジスタ
１１が選択されても、メモリセルトランジスタ１０が選
択されても読み出し時間はほぼ同じになる。また、電荷
供給回路→非選択ビｙト線→ＯＮ状態の非選択メモリセ
ルトランジスタ→グランドと流れる電流も抑えることが
できる。
ト線でも、電源電位とグランド電位の中間で電位は安定
し、次期の読み呂しサイクルでメモリセルトランジスタ
１１が選択されても、メモリセルトランジスタ１０が選
択されても読み出し時間はほぼ同じになる。また、電荷
供給回路→非選択ビｙト線→ＯＮ状態の非選択メモリセ
ルトランジスタ→グランドと流れる電流も抑えることが
できる。
さらにつけ加えると、電荷供線回路接続用トランジスタ
１６．１７のゲート電極１８．１９の電位と、メモリセ
ルのソース電極とグランド電位を切り離すトランジスタ
２０．２１のゲート電極２２．２３の電位およびビット
線選択トランジスタ２，５のゲート電極３，６の電位と
は連動し、ゲート電極３がハイレベルのときはゲート電
極１９と２２がハイレベル、ゲート電極６．１８．２３
がローレベル、逆にゲート電極６がハイレベルなら、ゲ
ート電極１８．２３がハイレベル、ゲート電極３．１９
．２２がローレベルというように動作する。ビット線の
数が３本以上の場合も同様である。したがって、この結
果どのような選択メモリセルトランジスタの切り替えを
行っても、ビット線の充電時間は略々均一なアクセスタ
イムの速い、かつ低消費電力の不揮発性メモノを実現で
きる。
１６．１７のゲート電極１８．１９の電位と、メモリセ
ルのソース電極とグランド電位を切り離すトランジスタ
２０．２１のゲート電極２２．２３の電位およびビット
線選択トランジスタ２，５のゲート電極３，６の電位と
は連動し、ゲート電極３がハイレベルのときはゲート電
極１９と２２がハイレベル、ゲート電極６．１８．２３
がローレベル、逆にゲート電極６がハイレベルなら、ゲ
ート電極１８．２３がハイレベル、ゲート電極３．１９
．２２がローレベルというように動作する。ビット線の
数が３本以上の場合も同様である。したがって、この結
果どのような選択メモリセルトランジスタの切り替えを
行っても、ビット線の充電時間は略々均一なアクセスタ
イムの速い、かつ低消費電力の不揮発性メモノを実現で
きる。
本発明は、ＮチャネルＭＯＳトランジスタのコンタクト
窓マスクプログラム型不揮発性メモリに限らず、Ｐチャ
ネルＭＯＳトランジスタや、他の。
窓マスクプログラム型不揮発性メモリに限らず、Ｐチャ
ネルＭＯＳトランジスタや、他の。
プログラム型の不揮発性メモリの場合にも適用できるこ
とは言うまでもない。
とは言うまでもない。
（発明の効果）
本発明は上記実施例から明らかなように、センスアンプ
回路に接続されていないビット線に電荷を供給するため
の電荷供給回路と、前記ビット線を前記電荷供給回路に
接続するためのデコード回路と、前記ビット線に接続さ
れたメモリセルトランジスタのソース電極をグランド電
位から切り雅すためのデコード回路を設けることにより
、アクセスタイムを速くし、かつ低？ｌｆｆ費電力であ
る不揮発性メモリを実現できるという効果を有する。
回路に接続されていないビット線に電荷を供給するため
の電荷供給回路と、前記ビット線を前記電荷供給回路に
接続するためのデコード回路と、前記ビット線に接続さ
れたメモリセルトランジスタのソース電極をグランド電
位から切り雅すためのデコード回路を設けることにより
、アクセスタイムを速くし、かつ低？ｌｆｆ費電力であ
る不揮発性メモリを実現できるという効果を有する。
第１図は本発明の一実施例における不揮発性メモリの回
路図、第２図は従来の不揮発性メモリの回路図である。 １．４ ・・・ ワード線、 ２，５ ・・・ ビット
線選択トランジスタ、 ３．６．１８．１９゜２２、２
３ ・・ ゲート電極、 ７． ９．１０．１１メモ
リセルトランジスタ、 ８，１２゜１．４．１５・・
ビット、線、 １３・・・メモリセルトランジスタ１１
のドレイン電極、 １６．１７・・電荷供給用回路接続
用トランジスタ、２０、２１・・・メモリセルトランジ
スタのソース電極とグランド電位を切り離すトランジス
タ。
路図、第２図は従来の不揮発性メモリの回路図である。 １．４ ・・・ ワード線、 ２，５ ・・・ ビット
線選択トランジスタ、 ３．６．１８．１９゜２２、２
３ ・・ ゲート電極、 ７． ９．１０．１１メモ
リセルトランジスタ、 ８，１２゜１．４．１５・・
ビット、線、 １３・・・メモリセルトランジスタ１１
のドレイン電極、 １６．１７・・電荷供給用回路接続
用トランジスタ、２０、２１・・・メモリセルトランジ
スタのソース電極とグランド電位を切り離すトランジス
タ。
Claims (2)
- （１）メモリセルに記憶されてあるデータをセンスアン
プ回路に伝えるビット線を非選択時に一定の電位に固定
するための電荷供給回路を有するこを特徴とする不揮発
性メモリ。 - （２）センスアンプ回路に接続されていないビット線を
電荷供給回路に接続するためのデコード回路と、非選択
ビット線に接続されたメモリセルトランジスタのソース
電極をグランド電位から切り離すためのデコード回路と
を有することを特徴とする請求項（１）記載の不揮発性
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270419A JPH03132997A (ja) | 1989-10-19 | 1989-10-19 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270419A JPH03132997A (ja) | 1989-10-19 | 1989-10-19 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132997A true JPH03132997A (ja) | 1991-06-06 |
Family
ID=17486009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1270419A Pending JPH03132997A (ja) | 1989-10-19 | 1989-10-19 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132997A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105695A (ja) * | 1993-10-04 | 1995-04-21 | Nec Corp | 読出し専用メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298823A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-10-19 JP JP1270419A patent/JPH03132997A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298823A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105695A (ja) * | 1993-10-04 | 1995-04-21 | Nec Corp | 読出し専用メモリ |
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