JP3080452B2 - 信号処理装置 - Google Patents
信号処理装置Info
- Publication number
- JP3080452B2 JP3080452B2 JP03310462A JP31046291A JP3080452B2 JP 3080452 B2 JP3080452 B2 JP 3080452B2 JP 03310462 A JP03310462 A JP 03310462A JP 31046291 A JP31046291 A JP 31046291A JP 3080452 B2 JP3080452 B2 JP 3080452B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- correction
- frame
- area
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【産業上の利用分野】この発明は信号処理装置に関し、
特にコンパクトディスク再生時のディジタル信号を受
け、該ディジタル信号をメモリに書き込む際、及び前記
メモリよりディジタル信号を読み出す際のアドレス制御
を行うものに関するものである。
特にコンパクトディスク再生時のディジタル信号を受
け、該ディジタル信号をメモリに書き込む際、及び前記
メモリよりディジタル信号を読み出す際のアドレス制御
を行うものに関するものである。
【０００２】
【従来の技術】図１１は従来の信号処理装置のメモリア
ドレスマップを示す。このメモリアドレスマップは３２
ｋＳＲＡＭ使用時のものであって、図示しないコンパク
トディスクより読み出されたディジタル信号の誤り訂
正、及びインタリーブの解除を行う場合に用いられる。
その際、再生時に誤り訂正を行うためのデータの並べ換
えが規格書に沿って行われる。この時に行われるデータ
の並べ換えは記録時と逆の方法により行う必要がある。
ドレスマップを示す。このメモリアドレスマップは３２
ｋＳＲＡＭ使用時のものであって、図示しないコンパク
トディスクより読み出されたディジタル信号の誤り訂
正、及びインタリーブの解除を行う場合に用いられる。
その際、再生時に誤り訂正を行うためのデータの並べ換
えが規格書に沿って行われる。この時に行われるデータ
の並べ換えは記録時と逆の方法により行う必要がある。
【０００３】以下詳述すると、まずコンパクトディスク
より読み出されたディジタル信号は、１フレーム３２シ
ンボル（１シンボル＝８ｂｉｔ）のデータが規格書によ
り、１シンボルおきに１フレーム分遅延がなされ、図１
１のメモリマップの方向Ａ，ラインＢで示されるように
書き込まれる。
より読み出されたディジタル信号は、１フレーム３２シ
ンボル（１シンボル＝８ｂｉｔ）のデータが規格書によ
り、１シンボルおきに１フレーム分遅延がなされ、図１
１のメモリマップの方向Ａ，ラインＢで示されるように
書き込まれる。
【０００４】次に１フレーム３２シンボルのＣ１訂正用
データが規格書により、図１１の方向Ｃ，ラインＤで示
されるようにメモリから読み出される。そしてＣ１訂正
後のデータは該動作において訂正が行われたデータのみ
同一アドレスに書き込まれる。このとき完全に誤り訂正
が行われなかったシンボル数のデータに対してＣ１訂正
用ポインタ（Ｃ１Ｐ）のフラグが立ち上がる。
データが規格書により、図１１の方向Ｃ，ラインＤで示
されるようにメモリから読み出される。そしてＣ１訂正
後のデータは該動作において訂正が行われたデータのみ
同一アドレスに書き込まれる。このとき完全に誤り訂正
が行われなかったシンボル数のデータに対してＣ１訂正
用ポインタ（Ｃ１Ｐ）のフラグが立ち上がる。
【０００５】そして次にＣ１訂正用パリティ４シンボル
を除く１フレーム２８シンボルのＣ２訂正用データが、
上記Ｃ１訂正用ポインタ（Ｃ１Ｐ）を参照にして、１シ
ンボル目は１０８フレーム遅延データ、２シンボル目は
１０４フレーム遅延データという具合に規格書により図
１１の方向Ｅ，ラインＦに示すようにメモリから読み出
される。そしてこのＣ２訂正においても完全に誤り訂正
が行われなかったシンボル数のデータに対してＣ２訂正
用ポインタ（Ｃ２Ｐ）のフラグが立ち上がる。そしてこ
のデータに関しては後に補間処理が施されてミュートさ
れたりしてノイズが生じないように処理される。
を除く１フレーム２８シンボルのＣ２訂正用データが、
上記Ｃ１訂正用ポインタ（Ｃ１Ｐ）を参照にして、１シ
ンボル目は１０８フレーム遅延データ、２シンボル目は
１０４フレーム遅延データという具合に規格書により図
１１の方向Ｅ，ラインＦに示すようにメモリから読み出
される。そしてこのＣ２訂正においても完全に誤り訂正
が行われなかったシンボル数のデータに対してＣ２訂正
用ポインタ（Ｃ２Ｐ）のフラグが立ち上がる。そしてこ
のデータに関しては後に補間処理が施されてミュートさ
れたりしてノイズが生じないように処理される。
【０００６】
【発明が解決しようとする課題】従来の信号処理装置は
以上のように構成されており、規格書によりＣ２訂正用
データの読み出し時において、２８シンボル目は遅延な
しのデータが必要であるが、１シンボル目では１フレー
ム遅延データから１０８フレーム遅延データすべてが必
要である。このためＣ２訂正用データ２８シンボル目に
おいては、使用後の不要データである１フレーム遅延デ
ータから１０８フレーム遅延データが１シンボル目同様
にマップに記憶されている。他のシンボルについても同
様であり、ｎシンボル目のＣ２訂正用データの読み出し
時において、使用後の不要データである［｛１０８−４
( ｎ−１) ｝＋１］フレーム遅延データから１０８フレ
ーム遅延データが図１１の領域Ｇに長時間記憶されてい
るため、図１１の実使用領域Ｈの倍の領域が必要である
という問題点があった。
以上のように構成されており、規格書によりＣ２訂正用
データの読み出し時において、２８シンボル目は遅延な
しのデータが必要であるが、１シンボル目では１フレー
ム遅延データから１０８フレーム遅延データすべてが必
要である。このためＣ２訂正用データ２８シンボル目に
おいては、使用後の不要データである１フレーム遅延デ
ータから１０８フレーム遅延データが１シンボル目同様
にマップに記憶されている。他のシンボルについても同
様であり、ｎシンボル目のＣ２訂正用データの読み出し
時において、使用後の不要データである［｛１０８−４
( ｎ−１) ｝＋１］フレーム遅延データから１０８フレ
ーム遅延データが図１１の領域Ｇに長時間記憶されてい
るため、図１１の実使用領域Ｈの倍の領域が必要である
という問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、Ｃ２訂正用データ使用後の不要
なデータを長時間記憶せず、メモリを効果的に使用する
ことができる信号処理装置を得ることを目的とする。
ためになされたもので、Ｃ２訂正用データ使用後の不要
なデータを長時間記憶せず、メモリを効果的に使用する
ことができる信号処理装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る信号処理
装置は、記憶回路の記憶領域を、記録媒体から読み出さ
れたディジタル信号及び第１の誤り訂正用データを記憶
する第１の領域と、上記第１の訂正回路にて訂正された
後の上記第２の誤り訂正用データを記憶する第２の記憶
領域と、該第２の訂正回路にて訂正された後のデータを
記憶する第３の記憶領域とに分割するとともに、上記記
録媒体より読み出されたディジタル信号及び上記第１の
訂正用データを制御し、上記第１の記憶領域に書き込む
第１のアドレス制御手段と、上記第１の訂正回路にて訂
正された後の上記第２の誤り訂正用データを１フレーム
毎に、上記第２の記憶領域内の複数に区分された単位領
域にそれぞれ順次振り分けて書き込むとともに、該書き
込まれた第２の誤り訂正用データを、書き込み順に読み
出し、上記第２の訂正回路に入力すように制御する第２
のアドレス制御手段とを備えたものである。
装置は、記憶回路の記憶領域を、記録媒体から読み出さ
れたディジタル信号及び第１の誤り訂正用データを記憶
する第１の領域と、上記第１の訂正回路にて訂正された
後の上記第２の誤り訂正用データを記憶する第２の記憶
領域と、該第２の訂正回路にて訂正された後のデータを
記憶する第３の記憶領域とに分割するとともに、上記記
録媒体より読み出されたディジタル信号及び上記第１の
訂正用データを制御し、上記第１の記憶領域に書き込む
第１のアドレス制御手段と、上記第１の訂正回路にて訂
正された後の上記第２の誤り訂正用データを１フレーム
毎に、上記第２の記憶領域内の複数に区分された単位領
域にそれぞれ順次振り分けて書き込むとともに、該書き
込まれた第２の誤り訂正用データを、書き込み順に読み
出し、上記第２の訂正回路に入力すように制御する第２
のアドレス制御手段とを備えたものである。
【０００９】
【作用】この発明においては、記録媒体から読み出され
たディジタル信号及び第１の誤り訂正用データを記憶す
る第１の領域と、第１の訂正回路にて訂正された第２の
誤り訂正用データを書き込む第２の領域と、第２の訂正
回路により訂正されたデータを書き込む第３の領域とを
それぞれ独立して設けるとともに、第１の訂正回路にて
訂正された後の第２の誤り訂正用データを１フレーム毎
に、上記第２の領域内の複数に区分された単位領域にそ
れぞれ順次振り分けて書き込むとともに、書き込まれた
第２の誤り訂正用データを、書き込み順に読み出し、第
２の訂正回路に入力するように制御することにより、誤
り訂正処理後の不要なデータが順次抹消されて行き、メ
モリの有効利用が図れる。
たディジタル信号及び第１の誤り訂正用データを記憶す
る第１の領域と、第１の訂正回路にて訂正された第２の
誤り訂正用データを書き込む第２の領域と、第２の訂正
回路により訂正されたデータを書き込む第３の領域とを
それぞれ独立して設けるとともに、第１の訂正回路にて
訂正された後の第２の誤り訂正用データを１フレーム毎
に、上記第２の領域内の複数に区分された単位領域にそ
れぞれ順次振り分けて書き込むとともに、書き込まれた
第２の誤り訂正用データを、書き込み順に読み出し、第
２の訂正回路に入力するように制御することにより、誤
り訂正処理後の不要なデータが順次抹消されて行き、メ
モリの有効利用が図れる。
【００１０】
【実施例】以下、本発明の一実施例による信号処理装置
を図について説明する。図１は本発明の一実施例による
信号処理装置を示すブロック図でり、図２ないし図１０
はその動作を説明するためのメモリアドレスマップであ
る。図１において、１は入力端子であり、２は記憶装置
であるＳＲＡＭ、３はＣ１訂正回路（第１の誤り訂正回
路）、４はＣ２訂正回路（第２の誤り訂正回路）であ
り、入力端子１に入力されるディジタル信号はアドレス
制御回路５により制御され、またメモリ２より読み出さ
れるデータはアドレス制御回路６にて制御される。また
７はＣ１訂正後のデータをメモリ２に書き込む際、及び
該メモリ２よりＣ２訂正用データとして読み出す際の制
御を行う制御回路であり、８及び９はそれぞれＣ１及び
Ｃ２訂正後のＣ１，Ｃ２ポインタをメモリ２に書き込む
際のアドレス制御を行うアドレス制御回路である。さら
に１０はＣ２訂正後のデータをＤ／Ａ変換前のデータと
してメモリ２に書き込む際のアドレスの制御を行うアド
レス制御回路、１１はメモリ２よりＤ／Ａ変換前のデー
タを出力端子１２へ出力する際の制御を行うアドレス制
御回路である。
を図について説明する。図１は本発明の一実施例による
信号処理装置を示すブロック図でり、図２ないし図１０
はその動作を説明するためのメモリアドレスマップであ
る。図１において、１は入力端子であり、２は記憶装置
であるＳＲＡＭ、３はＣ１訂正回路（第１の誤り訂正回
路）、４はＣ２訂正回路（第２の誤り訂正回路）であ
り、入力端子１に入力されるディジタル信号はアドレス
制御回路５により制御され、またメモリ２より読み出さ
れるデータはアドレス制御回路６にて制御される。また
７はＣ１訂正後のデータをメモリ２に書き込む際、及び
該メモリ２よりＣ２訂正用データとして読み出す際の制
御を行う制御回路であり、８及び９はそれぞれＣ１及び
Ｃ２訂正後のＣ１，Ｃ２ポインタをメモリ２に書き込む
際のアドレス制御を行うアドレス制御回路である。さら
に１０はＣ２訂正後のデータをＤ／Ａ変換前のデータと
してメモリ２に書き込む際のアドレスの制御を行うアド
レス制御回路、１１はメモリ２よりＤ／Ａ変換前のデー
タを出力端子１２へ出力する際の制御を行うアドレス制
御回路である。
【００１１】また図２のメモリアドレスマップにおい
て、図１１に示した従来のメモリアドレスマップとの相
違点は、コンパクトディスクより読み出されたディジタ
ル信号を書き込む領域２Ａ、及びＣ１訂正用データとし
て読み出す領域２Ｂを独立に構成したことである。
て、図１１に示した従来のメモリアドレスマップとの相
違点は、コンパクトディスクより読み出されたディジタ
ル信号を書き込む領域２Ａ、及びＣ１訂正用データとし
て読み出す領域２Ｂを独立に構成したことである。
【００１２】またＣ１訂正後データを書き込む時、及び
Ｃ２訂正用データとして読み出す時のフレームごとの領
域が異なること、及びフレーム内のシンボルごとに設け
た領域が異なることである。すなわち、２Ａはコンパク
トディスクより読み出されたデータ（ＥＦＭデータ）を
書き込むとともに、Ｃ１訂正用データを読み出す領域
（第１の領域）であり、この領域には読みだし時のジッ
タを吸収するジッタ吸収領域（±４フレーム分）も設け
られている。また２ＢはＣ１訂正後のＣ２訂正用データ
となるデータを記憶するための領域であり、この領域は
さらに４つの平面４ａ，（４ａ＋１），（４ａ＋２），
（４ａ＋３）に区分されている。２Ｃ及び２Ｄはそれぞ
れＣ１訂正及びＣ２訂正時のＣ１及びＣ２訂正用ポイン
タを記憶するための領域、２ＥはＣ２訂正後のＤ／Ａデ
ータを記憶する領域である。また図３は図２の領域２Ａ
の一例を示す。
Ｃ２訂正用データとして読み出す時のフレームごとの領
域が異なること、及びフレーム内のシンボルごとに設け
た領域が異なることである。すなわち、２Ａはコンパク
トディスクより読み出されたデータ（ＥＦＭデータ）を
書き込むとともに、Ｃ１訂正用データを読み出す領域
（第１の領域）であり、この領域には読みだし時のジッ
タを吸収するジッタ吸収領域（±４フレーム分）も設け
られている。また２ＢはＣ１訂正後のＣ２訂正用データ
となるデータを記憶するための領域であり、この領域は
さらに４つの平面４ａ，（４ａ＋１），（４ａ＋２），
（４ａ＋３）に区分されている。２Ｃ及び２Ｄはそれぞ
れＣ１訂正及びＣ２訂正時のＣ１及びＣ２訂正用ポイン
タを記憶するための領域、２ＥはＣ２訂正後のＤ／Ａデ
ータを記憶する領域である。また図３は図２の領域２Ａ
の一例を示す。
【００１３】次に動作について説明する。図示しないコ
ンパクトディスクより読み出され信号処理装置の入力端
子１に入力された１フレーム３２シンボルのディジタル
信号は、アドレス制御回路５にて制御され、図２の領域
２Ａに、図３に示すように、規格書により１シンボルお
きに１フレーム遅延がなされて方向Ａ，ラインＢに示す
ように書き込まれる。そして、この書き込まれたデータ
はアドレス制御回路６にてＣ１訂正用データとしてメモ
リ２より制御されて領域２Ａ内から方向Ｃ，ラインＤに
示すように読み出され、そしてＣ１訂正回路３に入力さ
れてＣ１訂正が行われる。
ンパクトディスクより読み出され信号処理装置の入力端
子１に入力された１フレーム３２シンボルのディジタル
信号は、アドレス制御回路５にて制御され、図２の領域
２Ａに、図３に示すように、規格書により１シンボルお
きに１フレーム遅延がなされて方向Ａ，ラインＢに示す
ように書き込まれる。そして、この書き込まれたデータ
はアドレス制御回路６にてＣ１訂正用データとしてメモ
リ２より制御されて領域２Ａ内から方向Ｃ，ラインＤに
示すように読み出され、そしてＣ１訂正回路３に入力さ
れてＣ１訂正が行われる。
【００１４】次に図２のメモリマップの領域２ＢにＣ１
訂正後のデータをメモリマップに書き込む時の様子を図
４〜図９を用いて説明する。従来の信号処理装置ではＣ
１訂正後、該処理時に訂正されたデータのみが同一アド
レスに書き込まれていたが、本発明の信号処理装置では
Ｃ１訂正後、Ｃ１訂正用に読み出されたデータはすべて
Ｃ２訂正用データとして図１のアドレス制御回路７に
て、図３の２Ｂの領域に書き込まれる。このとき規格書
によりＣ２訂正時に１シンボル目は１０８フレームの遅
延データ、２シンボル目は１０４フレームの遅延データ
という具合に、各シンボルにおいて遅延量の違うデータ
が必要である。
訂正後のデータをメモリマップに書き込む時の様子を図
４〜図９を用いて説明する。従来の信号処理装置ではＣ
１訂正後、該処理時に訂正されたデータのみが同一アド
レスに書き込まれていたが、本発明の信号処理装置では
Ｃ１訂正後、Ｃ１訂正用に読み出されたデータはすべて
Ｃ２訂正用データとして図１のアドレス制御回路７に
て、図３の２Ｂの領域に書き込まれる。このとき規格書
によりＣ２訂正時に１シンボル目は１０８フレームの遅
延データ、２シンボル目は１０４フレームの遅延データ
という具合に、各シンボルにおいて遅延量の違うデータ
が必要である。
【００１５】ここで２シンボル目に関していえば、１０
５フレーム以上の遅延データは不必要となる。そこで図
２に示すように１シンボル目には２８バイト、２シンボ
ル目には２７バイトという具合にシンボルごとに独立し
た領域、及びフレームごとに独立した領域を４平面設
け、１フレームごとに異なる面をアクセスするように構
成し、１平面内に４フレームごとのデータを書き込むよ
うにする。
５フレーム以上の遅延データは不必要となる。そこで図
２に示すように１シンボル目には２８バイト、２シンボ
ル目には２７バイトという具合にシンボルごとに独立し
た領域、及びフレームごとに独立した領域を４平面設
け、１フレームごとに異なる面をアクセスするように構
成し、１平面内に４フレームごとのデータを書き込むよ
うにする。
【００１６】詳述すると、Ｃ１訂正後データのメモリ２
への書き込み時、まず１フレーム目のデータは１シンボ
ル目のデータから順に図４の領域４Ａの平面４ａの（０
０，００）Ｈ番地から方向４Ｂのライン４Ｃのように書
き込まれる。ここで１フレーム目のデータは遅延量なし
という意味で遅延“０”と表す。
への書き込み時、まず１フレーム目のデータは１シンボ
ル目のデータから順に図４の領域４Ａの平面４ａの（０
０，００）Ｈ番地から方向４Ｂのライン４Ｃのように書
き込まれる。ここで１フレーム目のデータは遅延量なし
という意味で遅延“０”と表す。
【００１７】次に２フレーム目のデータは、図５の領域
５Ａの平面（４ａ＋１）の（１Ｃ，１Ｂ）Ｈ番地から方
向５Ｂ，ライン５Ｃのように書き込まれる。ここで１フ
レーム目のデータ４Ｃは１フレーム前のデータという意
味で遅延“１”とし、５Ｄと表す。
５Ａの平面（４ａ＋１）の（１Ｃ，１Ｂ）Ｈ番地から方
向５Ｂ，ライン５Ｃのように書き込まれる。ここで１フ
レーム目のデータ４Ｃは１フレーム前のデータという意
味で遅延“１”とし、５Ｄと表す。
【００１８】次に３フレーム目のデータは、図６の領域
６Ａの平面（４ａ＋２）の（００，１Ｃ）Ｈ番地から方
向６Ｂ，ライン６Ｃのように書き込まれる。ここで１フ
レーム目のデータは２フレーム前のデータという意味で
遅延“２”とし、６Ｄで表す。また２フレーム目のデー
タは１フレーム前のデータという意味で遅延“１”と
し、６Ｅで表す。
６Ａの平面（４ａ＋２）の（００，１Ｃ）Ｈ番地から方
向６Ｂ，ライン６Ｃのように書き込まれる。ここで１フ
レーム目のデータは２フレーム前のデータという意味で
遅延“２”とし、６Ｄで表す。また２フレーム目のデー
タは１フレーム前のデータという意味で遅延“１”と
し、６Ｅで表す。
【００１９】次に４フレーム目のデータは、図７の領域
７Ａの平面（４ａ＋３）の（１Ｃ，３７）Ｈ番地から方
向７Ｂ，ライン７Ｃのように書き込まれる。ここで１フ
レーム目のデータは３フレーム前のデータという意味で
遅延“３”とし、７Ｄで表し、２フレーム目のデータは
２フレーム前のデータという意味で遅延“２”とし、７
Ｅで表し、３フレーム目のデータは１フレーム前のデー
タという意味で遅延“１”とし、７Ｆで表す。
７Ａの平面（４ａ＋３）の（１Ｃ，３７）Ｈ番地から方
向７Ｂ，ライン７Ｃのように書き込まれる。ここで１フ
レーム目のデータは３フレーム前のデータという意味で
遅延“３”とし、７Ｄで表し、２フレーム目のデータは
２フレーム前のデータという意味で遅延“２”とし、７
Ｅで表し、３フレーム目のデータは１フレーム前のデー
タという意味で遅延“１”とし、７Ｆで表す。
【００２０】次に５フレーム目のデータは、図８の領域
８Ａの平面４ａの（０１，００）Ｈ番地から方向８Ｂ、
ライン８Ｃのように１シンボル目から２７シンボル目ま
でが書き込まれる。その際、領域８Ａの平面４ａの（０
０，１Ｂ）Ｈ番地のデータは５フレーム目のデータの２
８シンボル目と書換えられる。ここで１フレーム目のデ
ータは４フレーム前のデータという意味で遅延“４”と
し、８Ｄで表し、２フレーム目のデータは３フレーム前
のデータという意味で遅延“３”とし、８Ｅで表し、３
フレーム目のデータは２フレーム前のデータという意味
で遅延“２”とし、８Ｆで表し、４フレーム目のデータ
は１フレーム前のデータという意味で遅延“１”とし、
８Ｇで表す。
８Ａの平面４ａの（０１，００）Ｈ番地から方向８Ｂ、
ライン８Ｃのように１シンボル目から２７シンボル目ま
でが書き込まれる。その際、領域８Ａの平面４ａの（０
０，１Ｂ）Ｈ番地のデータは５フレーム目のデータの２
８シンボル目と書換えられる。ここで１フレーム目のデ
ータは４フレーム前のデータという意味で遅延“４”と
し、８Ｄで表し、２フレーム目のデータは３フレーム前
のデータという意味で遅延“３”とし、８Ｅで表し、３
フレーム目のデータは２フレーム前のデータという意味
で遅延“２”とし、８Ｆで表し、４フレーム目のデータ
は１フレーム前のデータという意味で遅延“１”とし、
８Ｇで表す。
【００２１】以上のようにして、（４ｉ−３）（ｉ＝
１，２，・・・２７，２８）フレーム目のデータは、図
９の領域９Ａの平面４ａのフレームアドレス昇順に、
（４ｉ−２）（ｉ＝１，２，・・・，２７，２８）フレ
ーム目のデータは、図９の領域９Ａの平面４ａ＋１のフ
レームアドレス昇順、絶対番地降順に、（４ｉ−１）
（ｉ＝１，２，・・・，２７，２８）フレーム目のデー
タは、図９の領域９Ａの平面４ａ＋２のフレームアドレ
ス昇順に、４ｉ（ｉ＝１，２，・・・２７，２８）フレ
ーム目のデータは、図９の領域９Ａの平面４ａ＋３のフ
レームアドレス昇順、絶対番地降順に、１フレームごと
に異なる面をアクセスし、１平面内に４フレームごとの
データが順次書き込まれる。その際（２８−ｎ）（ｎ：
フレームアドレス＝０，１，・・・，２６，２７）以上
のシンボルアドレスのデータは、４（２８−ｍ）（ｍ：
シンボルアドレス＝０，１，・・・，２５，２６）フレ
ーム前のｍシンボル目と書き換えられる。図９に示すよ
うに、１０９フレーム目のデータが領域９Ａの平面４ａ
の（２７，００）Ｈ番地から９Ｅの方向に書き込まれる
時、すなわち平面４ａでは、ｉ＝２８，ｎ＝２７とな
り、１シンボル目を除く２シンボル目から２８シンボル
目に対して、２８シンボル目は４フレーム前、（００，
１Ｂ）Ｈ番地、２７シンボル目は８フレーム前（０１，
１Ａ）Ｈ番地、・・・，３シンボル目は１０４フレーム
前（０１，０２）Ｈ番地、２シンボル目は１０８フレー
ム前（００，０１）Ｈ番地のデータが書き換えられる。
この時の各平面４ａ，（４ａ＋１），（４ａ＋２），
（４ａ＋３）の様子を図９に示す。この図において領域
９Ａの平面４ａ内の“０”で示すデータが第１の記憶領
域よりＣ１訂正用データとして図１のアドレス制御回路
６にて読み出され、第１の訂正回路にて訂正されたＣ２
訂正用の書き込みデータを示し、各平面内の数字はｎフ
レーム前の書きこみデータを示す。次のＣ１訂正後デー
タの書き込み、すなわち、１１０フレーム目のデータ
は、図１０に示すように、領域１０Ａの平面４ａ＋１の
（１Ｃ，１Ｂ）Ｈ番地から１０Ｅの方向に書き込まれ
る”０”で示すデータとなる。
１，２，・・・２７，２８）フレーム目のデータは、図
９の領域９Ａの平面４ａのフレームアドレス昇順に、
（４ｉ−２）（ｉ＝１，２，・・・，２７，２８）フレ
ーム目のデータは、図９の領域９Ａの平面４ａ＋１のフ
レームアドレス昇順、絶対番地降順に、（４ｉ−１）
（ｉ＝１，２，・・・，２７，２８）フレーム目のデー
タは、図９の領域９Ａの平面４ａ＋２のフレームアドレ
ス昇順に、４ｉ（ｉ＝１，２，・・・２７，２８）フレ
ーム目のデータは、図９の領域９Ａの平面４ａ＋３のフ
レームアドレス昇順、絶対番地降順に、１フレームごと
に異なる面をアクセスし、１平面内に４フレームごとの
データが順次書き込まれる。その際（２８−ｎ）（ｎ：
フレームアドレス＝０，１，・・・，２６，２７）以上
のシンボルアドレスのデータは、４（２８−ｍ）（ｍ：
シンボルアドレス＝０，１，・・・，２５，２６）フレ
ーム前のｍシンボル目と書き換えられる。図９に示すよ
うに、１０９フレーム目のデータが領域９Ａの平面４ａ
の（２７，００）Ｈ番地から９Ｅの方向に書き込まれる
時、すなわち平面４ａでは、ｉ＝２８，ｎ＝２７とな
り、１シンボル目を除く２シンボル目から２８シンボル
目に対して、２８シンボル目は４フレーム前、（００，
１Ｂ）Ｈ番地、２７シンボル目は８フレーム前（０１，
１Ａ）Ｈ番地、・・・，３シンボル目は１０４フレーム
前（０１，０２）Ｈ番地、２シンボル目は１０８フレー
ム前（００，０１）Ｈ番地のデータが書き換えられる。
この時の各平面４ａ，（４ａ＋１），（４ａ＋２），
（４ａ＋３）の様子を図９に示す。この図において領域
９Ａの平面４ａ内の“０”で示すデータが第１の記憶領
域よりＣ１訂正用データとして図１のアドレス制御回路
６にて読み出され、第１の訂正回路にて訂正されたＣ２
訂正用の書き込みデータを示し、各平面内の数字はｎフ
レーム前の書きこみデータを示す。次のＣ１訂正後デー
タの書き込み、すなわち、１１０フレーム目のデータ
は、図１０に示すように、領域１０Ａの平面４ａ＋１の
（１Ｃ，１Ｂ）Ｈ番地から１０Ｅの方向に書き込まれ
る”０”で示すデータとなる。
【００２２】次に図２の領域２ＢからＣ２訂正用データ
を読み出す時の様子を図１及び図９，図１０を参照しつ
つ説明する。メモリ２からのＣ２訂正用データ読み出し
は、Ｃ１訂正後データのメモリ２への書き込み開始から
１０９フレーム目で初めて行われ、図１のアドレス制御
回路７にてＣ２訂正用データとしてメモリ２からの読み
出しが制御される。
を読み出す時の様子を図１及び図９，図１０を参照しつ
つ説明する。メモリ２からのＣ２訂正用データ読み出し
は、Ｃ１訂正後データのメモリ２への書き込み開始から
１０９フレーム目で初めて行われ、図１のアドレス制御
回路７にてＣ２訂正用データとしてメモリ２からの読み
出しが制御される。
【００２３】まず図９の領域９Ａの平面４ａの（００，
００）Ｈ番地から方向９Ｅにシンボルアドレス昇順に○
内で示されるデータがメモリ２から読み出される。
００）Ｈ番地から方向９Ｅにシンボルアドレス昇順に○
内で示されるデータがメモリ２から読み出される。
【００２４】次のＣ２訂正用データの読み出し、すなわ
ち１１０フレーム目は、図１０の領域１０Ａの平面（４
ａ＋１）の（１Ｃ，１Ｂ）Ｈ番地から方向１０Ｅにシン
ボルアドレス昇順、絶対番地降順に○内で示されるデー
タがメモリ２から読み出される。この図において、領域
１０Ａの平面（４ａ＋１）内の“０”で示すデータは１
１０フレーム目のＣ１訂正後の書き込みデータを示す。
また、領域１０Ｄの平面４ａ内の（ ）付データは１フ
レーム前、すなわち、１０９フレーム目のＣ２訂正用読
み出し使用後のデータを示す。
ち１１０フレーム目は、図１０の領域１０Ａの平面（４
ａ＋１）の（１Ｃ，１Ｂ）Ｈ番地から方向１０Ｅにシン
ボルアドレス昇順、絶対番地降順に○内で示されるデー
タがメモリ２から読み出される。この図において、領域
１０Ａの平面（４ａ＋１）内の“０”で示すデータは１
１０フレーム目のＣ１訂正後の書き込みデータを示す。
また、領域１０Ｄの平面４ａ内の（ ）付データは１フ
レーム前、すなわち、１０９フレーム目のＣ２訂正用読
み出し使用後のデータを示す。
【００２５】またＣ１訂正時のＣ１ポインタは、図１の
アドレス制御回路８によりアドレスが制御され、図２の
領域２Ｃの各フレームごとにメモリ２へ書き込まれる。
さらにＣ２訂正時のＣ２ポインタは図１のアドレス制御
回路９によりアドレスが制御され、図２の領域２Ｄに各
フレームごとにメモリへ書き込まれる。
アドレス制御回路８によりアドレスが制御され、図２の
領域２Ｃの各フレームごとにメモリ２へ書き込まれる。
さらにＣ２訂正時のＣ２ポインタは図１のアドレス制御
回路９によりアドレスが制御され、図２の領域２Ｄに各
フレームごとにメモリへ書き込まれる。
【００２６】そしてＣ２訂正後データは、図１のアドレ
ス制御回路１０によりアドレスが制御され、図２の領域
２Ｅに各フレームごとにＤ／Ａ変換前のデータとしてメ
モリへ書き込まれる。そしてこのデータが、図１のアド
レス制御回路１１により制御され、メモリ２よりオーデ
ィオ信号として出力端子１２に読み出される。
ス制御回路１０によりアドレスが制御され、図２の領域
２Ｅに各フレームごとにＤ／Ａ変換前のデータとしてメ
モリへ書き込まれる。そしてこのデータが、図１のアド
レス制御回路１１により制御され、メモリ２よりオーデ
ィオ信号として出力端子１２に読み出される。
【００２７】このように本実施例によれば、Ｃ１訂正後
データ（Ｃ２訂正用データ）を書き込む領域を、４つの
平面に分割し、１フレーム毎に異なる平面を順次アクセ
スして書き込むようにしたから、従来では第２の訂正回
路にて訂正時に読み出された読み出し後のデータが最大
１０８フレーム分メモリに保持されているものが、最大
３フレームまでの保持となりメモリを効果的に使用する
ことができる。
データ（Ｃ２訂正用データ）を書き込む領域を、４つの
平面に分割し、１フレーム毎に異なる平面を順次アクセ
スして書き込むようにしたから、従来では第２の訂正回
路にて訂正時に読み出された読み出し後のデータが最大
１０８フレーム分メモリに保持されているものが、最大
３フレームまでの保持となりメモリを効果的に使用する
ことができる。
【００２８】また、コンパクトディスクより読み出され
たデータを記憶する領域及びＣ１訂正用データを読み出
す領域と、Ｃ１訂正後データ（Ｃ２訂正用データ）を書
き込む領域とをメモリ２上においてそれぞれ独立して設
けたので、メモリ容量を増大させてジッタマージンを増
大させることができる。
たデータを記憶する領域及びＣ１訂正用データを読み出
す領域と、Ｃ１訂正後データ（Ｃ２訂正用データ）を書
き込む領域とをメモリ２上においてそれぞれ独立して設
けたので、メモリ容量を増大させてジッタマージンを増
大させることができる。
【００２９】
【発明の効果】以上のように、この発明に係る信号処理
装置によれば、記録媒体から読み出されたディジタル信
号及び第１の誤り訂正用データを記憶する第１の領域
と、第１の訂正回路にて訂正された第２の誤り訂正用デ
ータを書き込む第２の領域と、第２の訂正回路により訂
正されたデータを書き込む第３の領域とをそれぞれ独立
して設けるとともに、第１の訂正回路にて訂正された後
の第２の誤り訂正用データを１フレーム毎に、上記第２
の領域内の複数に区分された単位領域にそれぞれ順次振
り分けて書き込むようにしたから、第２の誤り訂正処理
後の不要なデータは順次抹消されて行き、メモリを効果
的に使用することができるという効果がある。
装置によれば、記録媒体から読み出されたディジタル信
号及び第１の誤り訂正用データを記憶する第１の領域
と、第１の訂正回路にて訂正された第２の誤り訂正用デ
ータを書き込む第２の領域と、第２の訂正回路により訂
正されたデータを書き込む第３の領域とをそれぞれ独立
して設けるとともに、第１の訂正回路にて訂正された後
の第２の誤り訂正用データを１フレーム毎に、上記第２
の領域内の複数に区分された単位領域にそれぞれ順次振
り分けて書き込むようにしたから、第２の誤り訂正処理
後の不要なデータは順次抹消されて行き、メモリを効果
的に使用することができるという効果がある。
【００３０】またコンパクトディスクより読み出された
データを書き込む領域を独立して設けているため、メモ
リ容量を増やして容易にジッタマージンを大きくするこ
とができるという効果がある。
データを書き込む領域を独立して設けているため、メモ
リ容量を増やして容易にジッタマージンを大きくするこ
とができるという効果がある。
【図１】本発明の一実施例による信号処理装置のブロッ
ク構成図。
ク構成図。
【図２】本発明の一実施例による信号処理装置のメモリ
のアドレスマップを示す図。
のアドレスマップを示す図。
【図３】上記メモリマップの領域を部分的に示した図。
【図４】本発明の一実施例による信号処理装置によるＣ
１訂正後の１フレーム目のデータを書き込む際の動作を
説明するための図。
１訂正後の１フレーム目のデータを書き込む際の動作を
説明するための図。
【図５】本発明の一実施例による信号処理装置によるＣ
１訂正後の２フレーム目のデータを書き込む際の動作を
説明するための図。
１訂正後の２フレーム目のデータを書き込む際の動作を
説明するための図。
【図６】本発明の一実施例による信号処理装置によるＣ
１訂正後の３フレーム目のデータを書き込む際の動作を
説明するための図。
１訂正後の３フレーム目のデータを書き込む際の動作を
説明するための図。
【図７】本発明の一実施例による信号処理装置によるＣ
１訂正後の４フレーム目のデータを書き込む際の動作を
説明するための図。
１訂正後の４フレーム目のデータを書き込む際の動作を
説明するための図。
【図８】本発明の一実施例による信号処理装置によるＣ
１訂正後の５フレーム目のデータを書き込む際の動作を
説明するための図。
１訂正後の５フレーム目のデータを書き込む際の動作を
説明するための図。
【図９】本発明の一実施例による信号処理装置による１
フレーム目のＣ２訂正用データを読み出す際の動作を説
明するための図。
フレーム目のＣ２訂正用データを読み出す際の動作を説
明するための図。
【図１０】本発明の一実施例による信号処理装置による
２フレーム目のＣ２訂正用データを読み出す際の動作を
説明するための図。
２フレーム目のＣ２訂正用データを読み出す際の動作を
説明するための図。
【図１１】従来の信号処理装置におけるメモリのアドレ
スマップを示す図。
スマップを示す図。
１ 入力端子 ２ メモリ ３ Ｃ１訂正用回路（第１の誤り訂正回路） ４ Ｃ２訂正用回路（第２の誤り訂正回路） ５，６ アドレス制御回路（第１のアドレス制御手段） ７ アドレス制御回路（第２のアドレス制御手段） １２ 出力端子
フロントページの続き (56)参考文献 特開 昭60−256990（ＪＰ，Ａ) 特開 昭61−229275（ＪＰ，Ａ) 特開 昭63−140464（ＪＰ，Ａ) 特開 平１−116969（ＪＰ，Ａ) 特開 平３−181069（ＪＰ，Ａ) 特開 平４−232671（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 20/18 G11B 20/10
Claims (1)
- 【請求項１】 記録媒体より読み出されたディジタル信
号を記憶する記憶回路と、該記憶回路から第１の誤り訂
正用データとして読み出された上記ディジタル信号の誤
りを訂正する第１誤り訂正回路と、該第１の誤り訂正回
路により訂正されたデータを第２の誤り訂正用データと
し、その誤りを再度訂正する第２の誤り訂正回路とを備
えた信号処理装置において、 上記記憶回路の記憶領域を、 上記記憶媒体より読み出されたディジタル信号及び上記
第１の誤り訂正用データを記憶する第１の記憶領域と、 上記第１の訂正回路にて訂正された後の上記第２の誤り
訂正用データを記憶する第２の記憶領域と、 該第２の訂正回路にて訂正された後のデータを記憶する
第３の記憶領域とに分割するとともに、 上記記録媒体より読み出されたディジタル信号及び上記
第１の誤り訂正用データを制御し、上記第１の記憶領域
に書き込む第１のアドレス制御手段と、 上記第１の訂正回路にて訂正された後の上記第２の誤り
訂正用データを１フレーム毎に、上記第２の記憶領域内
の複数に区分された単位領域にそれぞれ順次振り分けて
書き込むとともに、該書き込まれた第２の誤り訂正用デ
ータを、書き込み順に読み出し、上記第２の訂正回路に
入力すように制御する第２のアドレス制御手段とを備え
たことを特徴とする信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03310462A JP3080452B2 (ja) | 1991-11-26 | 1991-11-26 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03310462A JP3080452B2 (ja) | 1991-11-26 | 1991-11-26 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05144195A JPH05144195A (ja) | 1993-06-11 |
| JP3080452B2 true JP3080452B2 (ja) | 2000-08-28 |
Family
ID=18005544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03310462A Expired - Fee Related JP3080452B2 (ja) | 1991-11-26 | 1991-11-26 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080452B2 (ja) |
-
1991
- 1991-11-26 JP JP03310462A patent/JP3080452B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05144195A (ja) | 1993-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3259323B2 (ja) | デ・インターリーブ回路 | |
| US6363511B1 (en) | Device and method for decoding data streams from storage media | |
| JPH10200418A (ja) | 誤り訂正方法、誤り訂正装置、データ読み出し装置、及び、データマッピング方法 | |
| US6061760A (en) | Controller circuit apparatus for CD-ROM drives | |
| US7395488B2 (en) | System and method for efficient use of memory device bandwidth | |
| US6272084B1 (en) | Memory controller, reproducing apparatus mounting the same and method for controlling the same | |
| JP3080452B2 (ja) | 信号処理装置 | |
| JPH10289538A (ja) | Ｃｄ−ｒｏｍドライブのデコーディング装置における誤り訂正のためのメモリ読出し方法及び回路 | |
| CN1073736C (zh) | 纠错存储器系统 | |
| US6981198B2 (en) | Dynamic error correction code shortening | |
| JPH0418389B2 (ja) | ||
| JP3302896B2 (ja) | 誤り訂正回路及びこれを用いたディスク再生装置及びｃｄ−ｒｏｍドライブ | |
| JPH0566673B2 (ja) | ||
| JP3311770B2 (ja) | ハードディスクドライブ装置 | |
| JP3175999B2 (ja) | ディスクアレイ装置 | |
| JP3452204B2 (ja) | メモリ制御回路及びデイスク再生装置 | |
| JPH0737334A (ja) | 情報記録方法 | |
| JP2665153B2 (ja) | バッファ制御回路 | |
| JP2002319233A (ja) | デジタル信号記録再生装置 | |
| JP2695829B2 (ja) | ディジタルオーディオシステム | |
| JPS6381661A (ja) | 光デイスク入出力方式 | |
| JP2969645B2 (ja) | タイムスロット入替回路 | |
| JPH03107895A (ja) | ディスプレイ装置 | |
| JPS6010828A (ja) | パルス情報伝送における交錯法 | |
| JPH10269693A5 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080623 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |