JPH10200418A - 誤り訂正方法、誤り訂正装置、データ読み出し装置、及び、データマッピング方法 - Google Patents

Abstract

(57)【要約】 【課題】データのアクセス時間を短くして読み出し時間
の高速化を図ることができる誤り訂正方法を提供する。 【解決手段】ＤＶＤ２４から読み出したデータを格納す
る外部バッファメモリ２７のデータバス幅を複数バイト
に拡張する。その外部バッファメモリ２７には、複数の
列インタリーブと複数の行インタリーブよりなる二次元
配列されたブロックデータ３１が格納される。コントロ
ーラ２５は、外部バッファメモリ２７に格納された１つ
のブロックデータ３１を、その外部バッファメモリ２７
のデータバス幅に対応した複数の列インタリーブ毎に読
み出す。そして、コントローラ２５は、読み出したデー
タバス幅分の列インタリーブを並列に演算してシンドロ
ームを生成し、読み出した各列インタリーブに対して誤
り訂正を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は誤り訂正方法、誤り
訂正装置、データ読み出し装置、及び、データマッピン
グ方法に関する。

【０００２】近年、光ディスク等の記憶媒体における記
憶容量の大容量化に伴い、そのデータ読みとり時間の高
速化も要求されている。特に、データ読みとりの際、そ
の処理時間の長い誤り訂正処理装置においては、その処
理時間の短縮化が要求されている。そのため、処理時間
の短縮化を図る上で、誤り訂正処理におけるデータを格
納するバッファメモリに対するアクセスの高速化を図る
必要がある。

【０００３】

【従来の技術】従来、記録媒体に記憶されたデータに
は、そのデータの読み出し時等に発生する誤りを訂正す
るために誤り訂正符号(ECC:Error Correcting Code) が
予め付加されている。例えば、図１９に示すように、記
録媒体に格納された１つのブロックデータ１１は、デー
タ部１２と誤り訂正符号１３，１４とから構成されてい
る。誤り訂正符号１３は、データ部１２の各列毎に演算
されて付加されている。誤り訂正符号１４は、データ部
１２と誤り訂正符号１３の各行毎に演算されて付加され
ている。

【０００４】そして、記録媒体に対してデータの入出力
を行うコントローラには、ブロックデータ１１の誤りを
訂正する誤り訂正回路が備えられる。誤り訂正回路は、
先ず、データ部１２及び誤り訂正符号１３，１４に基づ
いて、各行のデータを１バイト毎に読み出して順次演算
し、その演算結果に基づいて各行のデータに発生する誤
りを訂正する。その後、誤り訂正回路は、データ部１２
及び誤り訂正符号１３に基づいて、各列のデータを１バ
イト毎に読み出して順次演算し、その演算結果に基づい
て各列のデータに発生する誤りを訂正する。

【０００５】従って、誤り訂正処理には、データ１２及
び誤り訂正符号１３，１４の全てのデータが必要であ
り、誤り訂正回路には大容量のバッファメモリが接続さ
れる。誤り訂正回路は、バッファメモリに格納されたデ
ータを読み出して誤り訂正処理を行い、その処理結果で
ある訂正データをバッファメモリに格納する。そして、
バッファメモリに格納された誤り訂正後のデータは、ホ
ストコンピュータ等の外部機器に出力される。

【０００６】

【発明が解決しようとする課題】ところで、近年では、
ホストコンピュータの処理速度の高速化に伴い、記憶装
置に対するデータの読み出し／書き込み速度の高速化が
要求されている。例えば、光ディスク等の記録装置で
は、記録媒体である光ディスクを基準の速度の２倍以
上、例えば、４倍の速度で回転制御し、読み出し速度の
高速化が図られる。

【０００７】しかしながら、バッファメモリに対するア
クセスにより、読み出し速度の高速化が難しい場合があ
る。即ち、バッファメモリには、ブロックデータ１１の
各行毎にデータの読み出しと、訂正データの書き込みが
繰り返し行われる。即ち、外部バッファメモリに対して
多くのアクセスが行われるため、アクセス速度を高速化
することが難しく、誤り訂正処理を高速化することがで
きない。

【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、データのアクセス時間
を短くして読み出し時間の高速化を図ることができる誤
り訂正方法を提供することにある。

【０００９】また、データのアクセス時間を短くして読
み出し時間の高速化を図ることができる誤り訂正装置、
及び、データ読み出し装置を提供することにある。更
に、誤り訂正処理におけるデータのアクセス時間の短縮
をはかることができるデータマッピング方法を提供する
ことにある。

【００１０】

【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明は、二次元配列され、
縦方向と横方向のそれぞれに誤り訂正符号が付加された
ブロックデータに対して、ブロックデータの各列毎に誤
り訂正を行う列誤り訂正と、ブロックデータの各行毎に
誤り訂正処理を行う行誤り訂正とを行う誤り訂正方法に
おいて、複数の列又は行に対する誤り訂正を並列に行う
ようにした。

【００１１】また、請求項２に記載の発明は、二次元配
列され、縦方向と横方向のそれぞれに誤り訂正符号が付
加されたブロックデータに対して、ブロックデータの各
列毎に誤り訂正を行う列誤り訂正と、ブロックデータの
各行毎に誤り訂正処理を行う行誤り訂正とを行う誤り訂
正方法において、各行又は列の複数のデータを並列に演
算し、各行又は列に対する誤り訂正を行うようにした。

【００１２】また、請求項３に記載の発明は、請求項１
に記載の誤り訂正方法において、前記ブロックデータ
は、前記複数の行又は列に対応したデータバス幅のメモ
リに格納され、複数の行又は列から前記メモリのデータ
バス幅の整数倍のデータを一度に読み出し、その読み出
した複数の行又は列のデータを並列に演算して各行又は
列毎に誤り訂正を行うようにした。

【００１３】また、請求項４に記載の発明は、請求項２
に記載の誤り訂正方法において、前記ブロックデータ
は、前記複数の符号語に対応したデータバス幅のメモリ
に格納され、各行又は列からメモリのデータバス幅の整
数倍のデータを一度に読み出し、その読み出した複数の
データを並列に演算して各行又は列毎に誤り訂正を行う
ようにした。

【００１４】また、請求項５に記載の発明は、請求項３
又は４に記載の誤り訂正方法において、前記メモリに
は、各列又は各行に対する誤り訂正後のブロックデータ
が格納され、該メモリから複数の行又は列のデータ、又
は各行又は列の複数のデータを順次読み出して各行又は
列毎に誤り訂正を行うようにした。

【００１５】また、請求項６に記載の発明は、請求項３
乃至５のうちの何れか１項に記載の誤り訂正方法におい
て、前記ブロックデータは、記録媒体にインタリーブさ
れて記憶され、前記メモリには、各列又は各行に対する
誤り訂正後に並び替えて格納するようにした。

【００１６】また、請求項７に記載の発明は、請求項１
乃至６のうちの何れか１項に記載の誤り訂正方法におい
て、前記各行，各列をそれぞれ符号語として扱い、符号
語全体から各行・各列に対するシンドロームを演算し、
シンドロームを基に各行，各列に対する誤りを訂正する
ようにした。

【００１７】また、請求項８に記載の発明は、二次元配
列され、縦方向と横方向のそれぞれに誤り訂正符号が付
加されて外部に接続されたメモリに格納されたブロック
データに対して、ブロックデータの各列毎に誤り訂正を
行う列誤り訂正と、ブロックデータの各行毎に誤り訂正
処理を行う行誤り訂正とを行う誤り訂正回路を備えた誤
り訂正装置において、前記誤り訂正回路は、複数の列又
は行に対する誤り訂正を並列に行うようにした。

【００１８】また、請求項９に記載の発明は、二次元配
列され、縦方向と横方向のそれぞれに誤り訂正符号が付
加されて外部に接続されたメモリに格納されたブロック
データに対して、ブロックデータの各列毎に誤り訂正を
行う列誤り訂正と、ブロックデータの各行毎に誤り訂正
処理を行う行誤り訂正とを行う誤り訂正回路を備えた誤
り訂正装置において、前記誤り訂正回路は、各行又は列
の複数のデータを並列に演算し、各行又は列に対する誤
り訂正を行うようにした。

【００１９】また、請求項１０に記載の発明は、請求項
８に記載の誤り訂正装置において、前記メモリは、複数
の行又は列に対応したデータバス幅に設定され、前記誤
り訂正回路は、前記メモリに格納された前記ブロックデ
ータの複数の行又は列から前記メモリのデータバス幅の
整数倍のデータを一度に読み出し、その読み出した複数
の行又は列のデータを並列に演算して各行又は列毎に誤
り訂正を行うようにした。

【００２０】また、請求項１１に記載の発明は、請求項
９に記載の誤り訂正装置において、前記メモリは、前記
複数の行又は列に対応したデータバス幅に設定され、前
記誤り訂正回路は、前記メモリに格納された前記ブロッ
クデータの各行又は列から前記メモリのデータバス幅の
整数倍のデータを一度に読み出し、その読み出した複数
のデータを並列に演算して各行又は列毎に誤り訂正を行
うようにした。

【００２１】また、請求項１２に記載の発明は、請求項
１０又は１１に記載の誤り訂正装置において、前記誤り
訂正回路は、各列に対する誤り訂正処理を行う列誤り訂
正回路と、各行に対する誤り訂正処理を行う行誤り訂正
回路とから構成され、前記メモリに行誤り訂正回路によ
る誤り訂正後のブロックデータを格納するとともに、前
記メモリに格納されたデータを一度にそのメモリにデー
タバス幅の整数倍の数毎に順次読み出して前記列誤り訂
正回路に出力するメモリ制御回路部を備えた。

【００２２】また、請求項１３に記載の発明は、請求項
１２に記載の誤り訂正装置において、前記ブロックデー
タは、記録媒体にインタリーブされて記憶され、前記行
誤り訂正回路は、記録媒体から読み出されたデータに対
して誤り訂正し、訂正後のブロックデータを前記メモリ
制御部に出力し、前記メモリ制御部は、訂正後のデータ
を並び替えてメモリに記憶するようにした。

【００２３】また、請求項１４に記載の発明は、請求項
８乃至１３にのうちの何れか１項記載の誤り訂正装置に
おいて、前記列誤り訂正回路及び行誤り訂正回路は、そ
れぞれ前記各行，各列を符号語として扱い、符号語全体
から各行・各列に対するシンドロームを演算し、シンド
ロームを基に各行，各列に対する誤りを訂正するように
した。

【００２４】また、請求項１５に記載の発明は、請求項
８乃至１４のうちの何れか１項に記載の誤り訂正装置に
おいて、前記列誤り訂正回路は、訂正後の各列のデータ
を前記メモリに格納し、その各列に対する誤り訂正後の
データを前記メモリのデータバス幅の整数倍のデータ数
毎に読み出し、各行毎に誤り訂正処理を行う第２の行誤
り訂正回路を備えた。

【００２５】また、請求項１６に記載の発明は、請求項
８乃至１５のうちの何れか１項に記載の誤り訂正装置に
おいて、前記メモリは、限られた範囲内に格納されたデ
ータに対するアクセスが、範囲を超えたアクセスよりも
高速に行われる物であり、前記メモリ制御部は、前記デ
ータバス幅分の各列のデータ及び複数の行のデータを前
記メモリの同一範囲内に格納するようにした。

【００２６】また、請求項１７に記載の発明は、記録媒
体から読み出したデータを読み出すデータ読み出し装置
であって、前記読み出されたデータに対して誤り訂正を
行う請求項８乃至１６のうちの何れか１項に記載の誤り
訂正装置と、前記誤り訂正装置により処理される複数の
行又は列に対応したデータバス幅に設定され、ブロック
データを記憶するメモリとを備えた。

【００２７】また、請求項１８に記載の発明は、限られ
た範囲内に格納されたデータに対するアクセスが、範囲
を超えたアクセスよりも高速に行われる記憶装置に対し
て、各行及び各列に対して誤り訂正記号が付加されたブ
ロックデータを各列又は各行単位でアクセスし、各列の
複数のデータを同時に演算して各列毎に誤り訂正を行
い、複数の行のデータを並列に演算して各行毎に誤り訂
正を行う誤り訂正装置におけるデータマッピング方法で
あって、前記記憶装置のデータバス幅を、各列毎に同時
に演算されるデータ数、又は、並列に演算される複数の
行のデータ数の整数倍に設定し、前記データバス幅分の
各列のデータ及び複数の行のデータを前記記憶装置の同
一範囲内に格納するようにした。

【００２８】請求項１９に記載の発明は、限られた範囲
内に格納されたデータに対するアクセスが、範囲を超え
たアクセスよりも高速に行われる記憶装置に対して、各
行及び各列に対して誤り訂正記号が付加されたブロック
データを各列又は各行単位でアクセスし、各行の複数の
データを同時に演算して各行毎に誤り訂正を行い、複数
の列のデータを並列に演算して各列毎に誤り訂正を行う
誤り訂正装置におけるデータマッピング方法であって、
前記記憶装置のデータバス幅を、各行毎に同時に演算さ
れるデータ数、又は、並列に演算される複数の列のデー
タ数の整数倍に設定し、前記データバス幅分の各行のデ
ータ及び複数の列のデータを前記記憶装置の同一範囲内
に格納するようにした。

【００２９】（作用）従って、請求項１に記載の発明に
よれば、二次元配列され、縦方向と横方向のそれぞれに
誤り訂正符号が付加されたブロックデータの複数の列又
は行に対する誤り訂正が並列に行われる。

【００３０】また、請求項２に記載の発明によれば、二
次元配列され、縦方向と横方向のそれぞれに誤り訂正符
号が付加されたブロックデータの各行又は列の複数のデ
ータが並列に演算され、各行又は列に対する誤り訂正が
行われる。

【００３１】また、請求項３に記載の発明によれば、ブ
ロックデータは、複数の行又は列に対応したデータバス
幅のメモリに格納され、複数の行又は列からメモリのデ
ータバス幅の整数倍のデータが一度に読み出され、その
読み出された複数の行又は列のデータが並列に演算され
て各行又は列毎に誤り訂正が行われる。

【００３２】また、請求項４に記載の発明によれば、ブ
ロックデータは、複数の符号語に対応したデータバス幅
のメモリに格納され、各行又は列からメモリのデータバ
ス幅の整数倍のデータが一度に読み出され、その読み出
された複数のデータが並列に演算されて各行又は列毎に
誤り訂正が行われる。

【００３３】また、請求項５に記載の発明によれば、メ
モリには、各列又は各行に対する誤り訂正後のブロック
データが格納され、そのメモリから複数の行又は列のデ
ータ、又は各行又は列の複数のデータが順次読み出され
て各行又は列毎に誤り訂正が行われる。

【００３４】また、請求項６に記載の発明によれば、ブ
ロックデータは、記録媒体にインタリーブされて記憶さ
れ、メモリには、各列又は各行に対する誤り訂正後に並
び替えて格納される。

【００３５】また、請求項７に記載の発明によれば、各
行，各列がそれぞれ符号語として扱われ、符号語全体か
ら各行・各列に対するシンドロームが演算され、シンド
ロームを基に各行，各列に対する誤りが訂正される。

【００３６】また、請求項８に記載の発明によれば、二
次元配列され、縦方向と横方向のそれぞれに誤り訂正符
号が付加されて外部に接続されたメモリに格納されたブ
ロックデータに対して、複数の列又は行に対する誤り訂
正を並列に行う誤り訂正回路が備えられる。

【００３７】また、請求項９に記載の発明によれば、二
次元配列され、縦方向と横方向のそれぞれに誤り訂正符
号が付加されて外部に接続されたメモリに格納されたブ
ロックデータに対して、各行又は列の複数のデータを並
列に演算し、各行又は列に対する誤り訂正を行う誤り訂
正回路が備えられる。

【００３８】また、請求項１０に記載の発明によれば、
メモリは、複数の行又は列に対応したデータバス幅に設
定され、誤り訂正回路は、メモリに格納されたブロック
データの複数の行又は列からメモリのデータバス幅の整
数倍のデータが一度に読み出され、その読み出された複
数の行又は列のデータが並列に演算されて各行又は列毎
に誤り訂正が行われる。

【００３９】また、請求項１１に記載の発明によれば、
メモリは、複数の行又は列に対応したデータバス幅に設
定され、誤り訂正回路は、メモリに格納されたブロック
データの各行又は列からメモリのデータバス幅の整数倍
のデータが一度に読み出され、その読み出された複数の
データが並列に演算されて各行又は列毎に誤り訂正が行
われる。

【００４０】また、請求項１２に記載の発明によれば、
誤り訂正回路は、各列に対する誤り訂正処理を行う列誤
り訂正回路と、各行に対する誤り訂正処理を行う行誤り
訂正回路とから構成され、メモリには、行誤り訂正回路
による誤り訂正後のブロックデータが格納される。メモ
リ制御回路は、メモリに格納されたデータが一度にその
メモリにデータバス幅の整数倍の数毎に順次読み出して
列誤り訂正回路に出力する。

【００４１】また、請求項１３に記載の発明によれば、
ブロックデータは、記録媒体にインタリーブされて記憶
され、行誤り訂正回路は、記録媒体から読み出されたデ
ータに対して誤り訂正し、訂正後のブロックデータをメ
モリ制御部に出力し、メモリ制御部は、訂正後のデータ
を並び替えてメモリに記憶する。

【００４２】また、請求項１４に記載の発明によれば、
列誤り訂正回路及び行誤り訂正回路は、それぞれ各行，
各列を符号語として扱い、符号語全体から各行・各列に
対するシンドロームを演算し、シンドロームを基に各
行，各列に対する誤りを訂正する。

【００４３】また、請求項１５に記載の発明によれば、
列誤り訂正回路は、訂正後の各列のデータをメモリに格
納し、その各列に対する誤り訂正後のデータをメモリの
データバス幅の整数倍のデータ数毎に読み出し、各行毎
に誤り訂正処理を行う第２の行誤り訂正回路を備える。

【００４４】また、請求項１６に記載の発明によれば、
メモリは、限られた範囲内に格納されたデータに対する
アクセスが、範囲を超えたアクセスよりも高速に行われ
る物であり、メモリ制御部は、データバス幅分の各列の
データ及び複数の行のデータをメモリの同一範囲内に格
納する。

【００４５】また、請求項１７に記載の発明によれば、
記録媒体から読み出されたデータに対して誤り訂正が行
われる。メモリは、誤り訂正処理される複数の行又は列
に対応したデータバス幅に設定され、ブロックデータが
記憶される。

【００４６】また、請求項１８に記載の発明によれば、
限られた範囲内に格納されたデータに対するアクセス
が、範囲を超えたアクセスよりも高速に行われる記憶装
置に対して、各行及び各列に対して誤り訂正記号が付加
されたブロックデータが各列又は各行単位でアクセスさ
れ、各列の複数のデータが同時に演算されて各列毎に誤
り訂正が行われる。その記憶装置のデータバス幅が、各
列毎に同時に演算されるデータ数、又は、並列に演算さ
れる複数の行のデータ数の整数倍に設定され、データバ
ス幅分の各列のデータ及び複数の行のデータが記憶装置
の同一範囲内に格納される。

【００４７】また、請求項１９に記載の発明によれば、
限られた範囲内に格納されたデータに対するアクセス
が、範囲を超えたアクセスよりも高速に行われる記憶装
置に対して、各行及び各列に対して誤り訂正記号が付加
されたブロックデータが各列又は各行単位でアクセスさ
れ、各行の複数のデータが同時に演算されて各行毎に誤
り訂正が行われる。その記憶装置のデータバス幅が、各
行毎に同時に演算されるデータ数、又は、並列に演算さ
れる複数の列のデータ数の整数倍に設定され、データバ
ス幅分の各行のデータ及び複数の列のデータを記憶装置
の同一範囲内に格納される。

【００４８】

【発明の実施の形態】

（第一実施形態）以下、本発明を具体化した第一実施形
態を図１〜図１０に従って説明する。

【００４９】図１に示すように、光ディスク制御装置２
１は、ＡＴＡＰＩ(AT attachment packet interface)等
の所定のインターフェースを介してコンピュータ２２に
接続されている。また、光ディスク制御装置２１は、イ
ンターフェースを介して光ディスク駆動装置２３に接続
されている。

【００５０】光ディスク駆動装置２３は、記録媒体とし
てのデジタルビデオディスク（ＤＶＤ：Digital Video
Disk）２４を所定の速度で回転駆動するとともに、ＤＶ
Ｄ２４に記録されたデータを図示しない光ピックアップ
により読み出す。そして、光ディスク駆動装置２３は、
読み出しデータを光ディスク制御装置２１に出力する。

【００５１】光ディスク制御装置２１は、光ディスクコ
ントローラ２５、マイクロプロセッサ２６、記憶装置と
しての外部バッファメモリ２７、インターフェース回路
２８、及び、入出力駆動回路２９を備える。

【００５２】光ディスクコントローラ（以下、単にコン
トローラという）２５は、光ディスク駆動装置２３への
命令送信及びステータス受領と、光ディスクからの読み
出しフォーマット解読及びエラー訂正と、光ディスク駆
動装置２３と外部バッファメモリ２７との間のデータ転
送と、インターフェース回路２８と外部バッファメモリ
２７との間のデータ転送等の各処理を行う。

【００５３】また、コントローラ２５には、光ディスク
駆動装置２３から出力される読み出しデータが入出力駆
動回路２９を介して入力される。コントローラ２５は、
入力されるデータに誤り訂正等の処理を施して外部バッ
ファメモリ２７に格納する。そして、コントローラ２５
は、マイクロプロセッサ２６の命令に基づいて、バッフ
ァメモリに格納したデータをインターフェース回路２８
を介して外部機器としてのコンピュータ２２に転送す
る。

【００５４】ここで、ＤＶＤ２４に記録されたデータに
ついて説明する。記録媒体としてデジタルビデオディス
ク（ＤＶＤ：Digital Video Disk）等の光ディスクにお
いては、記憶容量が膨大な上、ディスクの製造時の欠陥
等や、ディスクの表面に付着した汚れ等によって、読み
出したデータの誤り発生率が非常に高い。そのため、図
８に示すように、ＤＶＤ２４に記録された１つのブロッ
クデータ３１には、情報記号（データ部分）３２、第１
誤り訂正符号（第１ＥＣＣ部分）３３、及び、第２誤り
訂正符号（第２ＥＣＣ部分）３４が格納される。

【００５５】データ部分３２は、複数（本実施形態では
１６個）のデータセクタ３５により構成される。図９に
示すように、各データセクタ３５は、４バイトの識別デ
ータＩＤ、２バイトのＩＤ誤り検出符号ＩＥＣ、６バイ
トの予約領域ＲＳＶ、２０４８バイト（２Ｋバイト）の
データＤＡＴＡ、及び、４バイトの誤り検出符号ＥＤＣ
とから構成される。即ち、データセクタ３５は、２０６
４バイトのデータから構成され、データ部分３２は、約
３３Ｋバイト（３３０２４バイト＝２０６４バイト×１
６セクタ）のデータから構成される。

【００５６】図８に示すように、データ部分３２の各デ
ータは、所定の行数及び列数（本実施形態では、１９２
行×１７２列）の二次元配列に並べられる。ここで、デ
ータ部分３２を構成する各データを、列方向（図８にお
いて縦方向）の座標値ｘ（０≦ｘ≦１９１）と、行方向
（図８において横方向）の座標値ｙ（０≦ｙ≦１７１）
とを用いてデータＢ(x,y) として表すものとする。する
と、データ部分３２は、データＢ(0,0) 〜データＢ(19
1,171) により構成される。

【００５７】そして、データ部分３２には、各列毎のデ
ータに基づいて演算された第１ＥＣＣ部分３３が付加さ
れている。第１ＥＣＣ部分３３は、所定の誤り訂正符号
（例えば、リード・ソロモン符号(Reed-Solomon code)
）よりなり、各列のデータ数に対応して、所定のバイ
ト数（本実施形態では１６バイト）の誤り訂正符号が演
算され付加されている。第１ＥＣＣ部分３３を構成する
各符号を、データ部分３２と同様に、列方向の座標値ｘ
（１９２≦ｘ≦２０７）と、行方向の座標値ｙ（０≦ｙ
≦１７１）とを用いてデータＢ(x,y) として表すものと
する。すると、第１ＥＣＣ部分３３の各符号（データ）
は、データＢ（192,0)〜Ｂ(207,171) により構成され
る。

【００５８】そして、第１ＥＣＣ部分３３の１列目のデ
ータＢ(192,0) 〜Ｂ(207,0) は、データ部分３２の１列
目のデータＢ(0,0) 〜Ｂ(191,0) に基づいて演算され、
付加されている。同様に、第１ＥＣＣ部分３３の２列目
のデータＢ(192,1) 〜Ｂ(207,1) から１７２列目のデー
タＢ(192,171) 〜Ｂ(207,171) は、それぞれデータ部分
３２の２列目のデータＢ(0,1) 〜Ｂ(191,1) から１７２
列目のデータＢ(0,171) 〜Ｂ(191,171) のデータに基づ
いて演算され、付加されている。

【００５９】更に、データ部分３２及び第１ＥＣＣ部分
３３には、各行毎のデータに基づいて演算された第２Ｅ
ＣＣ部分３４が付加されている。第２ＥＣＣ部分３４
は、所定の誤り訂正符号（リード・ソロモン符号）より
なり、各行のデータ数に対応した所定のバイト数（本実
施形態では１０バイト）の誤り訂正符号が演算され付加
されている。第２ＥＣＣ部分３４を構成する各符号を、
データ部分３２，第１ＥＣＣ部分３３と同様に、列方向
の座標値ｘ（０≦ｘ≦２０７）と、行方向の座標値ｙ
（１７２≦ｙ≦１８１）とを用いてデータＢ(x,y) とし
て表すものとする。すると、第２ＥＣＣ部分３４の各符
号（データ）は、データＢ（0,172)〜Ｂ(207,181) によ
り構成される。

【００６０】そして、第２ＥＣＣ部分３４の１行目のデ
ータＢ(0,172) 〜Ｂ(0,181) は、データ部分３２の１行
目のデータＢ(0,0) 〜Ｂ(0,171) に基づいて演算され、
付加されている。同様に、第２ＥＣＣ部分３４の２行目
のデータＢ(1,172) 〜Ｂ(1,181) から１９２行目のデー
タＢ(191,172) 〜Ｂ(191,181) は、それぞれデータ部分
３２の２行目のデータＢ(1,0) 〜Ｂ(1,171) から１９２
行列目のデータＢ(191,0) 〜Ｂ(191,171) のデータに基
づいて演算され、付加されている。

【００６１】更に、第２ＥＣＣ部分３４の１９３行目の
データＢ(192,172) 〜Ｂ(192,181)から２０８列目のデ
ータＢ(207,172) 〜Ｂ(207,181) は、それぞれ第１ＥＣ
Ｃ部分３３の１９３列目のデータＢ(192,0) 〜Ｂ(192,1
71) から２０８列目のデータＢ(207,0) 〜Ｂ(207,171)
のデータに基づいて演算され、付加されている。

【００６２】従って、図１に示されるコントローラ２５
は、先ず、１つのブロックデータ３１の各行のデータに
対して誤り訂正処理を行い、その後、各列のデータに対
して誤り訂正処理を行う。即ち、コントローラ２５は、
データ部分３２、第１ＥＣＣ部分３３、及び、第２ＥＣ
Ｃ部分３４を１つの二次元配列として扱う。

【００６３】そして、コントローラ２５は、二次元配列
された１つのブロックデータ３１の各行をそれぞれ符号
語として扱う。配列の１つの行、即ち、１つの符号語を
１インタリーブという。

【００６４】コントローラ２５は、インタリーブ毎に誤
り訂正処理を行う。先ず、コントローラ２５は、インタ
リーブ毎に符号語全体からシンドロームを求める。次
に、コントローラ２５は、シンドロームを基に、誤りの
位置多項式と数値多項式を求める。この時の方法として
は、例えば、ユークリッド互除アルゴリズムが用いられ
る。

【００６５】そして、コントローラ２５は、誤り位置多
項式及び誤り数値多項式を基に、誤り位置及び誤り数値
を求め、該当する位置のデータの誤りを訂正する。即
ち、符号語の何番目のデータがどのように誤っているか
を求めるわけである。この時の方法としては、たとえ
は、チェンのアルゴリズム（チェンサーチ）が用いられ
る。

【００６６】次に、コントローラ２５は、二次元配列さ
れた１つのブロックデータ３１の各列をそれぞれ符号語
（インタリーブ）として扱う。そして、コントローラ２
５は、前記の各行のインタリーブと同様に、各列のイン
タリーブ毎に誤り訂正処理を行う。即ち、コントローラ
２５は、各列のインタリーブ毎に符号語全体からシンド
ロームを求め、そのシンドロームを基に符号語の誤り位
置及び誤り数値を求めて誤りを訂正する。

【００６７】従って、コントローラ２５は、１つのブロ
ックデータ３１の各行と各列をそれぞれ符号語（インタ
リーブ）として扱い、各インタリーブ毎に誤り訂正処理
を行う。ここで、符号語として扱う各行と各列を互いに
区別するため、以下、符号語として扱う各列を列インタ
リーブといい、符号語として扱う各行を行インタリーブ
という。

【００６８】即ち、図８に示すように、１つのブロック
データ３１は、２０８行の行インタリーブＨ０〜Ｈ２０
７で表される。行インタリーブＨ０は、１行目のデータ
Ｂ(0,0) 〜Ｂ(0,181) により構成される。同様に、行イ
ンタリーブＨ１〜Ｈ２０７は、２行目のデータＢ(1,0)
〜Ｂ(1,181) から２０８行目のデータＢ(207,0) 〜Ｂ(2
07,181) により構成される。

【００６９】また、１つのブロックデータ３１は、１８
２列の列インタリーブＶ０〜Ｖ１８２で表される。列イ
ンタリーブＶ０は、１列目のデータＢ(0,0) 〜Ｂ(207,
0) により構成される。同様に、列インタリーブＶ１〜
Ｖ２０７は、２列目のデータＢ(0,1) 〜Ｂ(207,1) から
２０８列目のデータＢ(0,181) 〜Ｂ(207,181) により構
成される。

【００７０】図１に示されるコントローラ２５は、１つ
のブロックデータ３１に対して誤り訂正処理を行う場合
に、先ず、各行インタリーブＨ０〜Ｈ２０７に対して誤
り訂正処理を行う。その後、コントローラ２５は、各列
インタリーブＶ０〜Ｖ１７１に対して誤り訂正処理を行
う。

【００７１】ところで、１つのブロックデータ３１は、
実際には、データ部分３２と第１ＥＣＣ部分３３とがそ
れぞれ所定数に分割されるとともにインターリーブさ
れ、図１に示されるＤＶＤ２４に格納される。図１０に
示すように、１つのブロックデータ３１のデータ部分３
２は、複数の部分（本実施形態では１６個）に分割さ
れ、各部分には、それぞれ第１ＥＣＣ部分３３が分割さ
れインタリーブされている。そして、分割された１つの
部分とインタリーブされた第１ＥＣＣ部分３３の列によ
り１つの記録セクタ（１クラスタ）が構成される。

【００７２】即ち、１つのブロックデータ３１は、１６
個のクラスタＣ０〜Ｃ１５から構成される。各クラスタ
Ｃ０〜Ｃ１５は、それぞれデータ部分３２のうちの分割
された１２行分のデータと、第１ＥＣＣ部分３３のうち
の分割された１行分のデータとから構成される。

【００７３】即ち、クラスタＣ０は、行インタリーブＨ
０〜Ｈ１１と、インタリーブされた行インタリーブＨ１
９２とから構成され、ＤＶＤ２４に格納されている。そ
して、クラスタＣ１５は、行インタリーブＨ１８０〜Ｈ
１９１と、インタリーブされた行インタリーブＨ２０７
とから構成され、ＤＶＤ２４に格納されている。従っ
て、ＤＶＤ２４に格納されたデータは、クラスタＣ０か
ら順次読み出される。即ち、クラスタＣ０において、図
１０に示すように、先ず１行目（図１０において１番上
の行）の行インタリーブＨ０から１２行目の行インタリ
ーブＨ１１が読み出されると、次に１３行目にインタリ
ーブされた行インタリーブＨ１９２が読み出され、クラ
スタＣ０の読み出しが終了し、次のクラスタＣ１が読み
出される。尚、クラスタＣ１〜Ｃ１５における読み出し
の順番は、クラスタＣ０と同じであるため、説明を省略
する。

【００７４】読み出されたクラスタＣ０の行インタリー
ブＨ０〜Ｈ１１，Ｈ１９２は、その読み出された順番で
コントローラ２５に入力される。コントロ−ラ２５は、
入力される行インタリーブＨ０〜Ｈ１１，Ｈ１９毎にシ
ンドロームを生成し、その生成したシンドロームデータ
に基づいて各行インタリーブＨ０〜Ｈ１１，Ｈ１９２に
対する誤り訂正処理を行う。そして、コントローラ２５
は、誤り訂正した各行インタリーブＨ０〜Ｈ１１，Ｈ１
９２を一旦外部バッファメモリ２７に格納する。外部バ
ッファメモリ２７は、複数のブロックデータ３１を格納
することができる。

【００７５】即ち、コントローラ２５は、行インタリー
ブＨ０を入力し、その行インタリーブＨ０に対する誤り
訂正処理を行う。その誤り訂正処理において、コントロ
ーラ２５は、行インタリーブＨ０のシンドロームを生成
し、そのシンドロームに基づいて行インタリーブＨ０の
誤り訂正を行う。そして、コントローラ２５は、訂正処
理後の行インタリーブＨ０を外部バッファメモリ２７に
一旦格納する。

【００７６】次に、コントローラ２５は、行インタリー
ブＨ１〜Ｈ１１，Ｈ１９２を順次入力し、各行インタリ
ーブＨ１〜Ｈ１１，Ｈ１９２毎にシンドロームを生成
し、誤り訂正処理を行い、訂正後の各行インタリーブＨ
１〜Ｈ１１，Ｈ１９２を外部バッファメモリ２７に一旦
格納する。そして、訂正後の行インタリーブＨ１９２を
外部バッファメモリ２７に格納すると、コントローラ２
５は、次にクラスタＣ１の各行インタリーブを順に入力
する。コントローラ２５は、クラスタＣ０と同様にクラ
スタＣ１の各行インタリーブに対する誤り訂正処理を行
った後、訂正後の各行インタリーブを外部バッファメモ
リ２７に一旦格納する。更に、コントローラ２５は、ク
ラスタＣ２〜Ｃ１５の行インタリーブを順に入力し、各
行インタリーブに対して誤り訂正処理を行った後、訂正
後の各行インタリーブを外部バッファメモリ２７に一旦
格納する。

【００７７】この時、コントローラ２５は、インタリー
ブされた各行の並び替えを同時に行う。例えば、クラス
タＣ０の各行インタリーブＨ０〜Ｈ１１，Ｈ１９２に対
して、コントローラ２５は、外部バッファメモリ２７に
対して、クラスタＣ０の行インタリーブＨ０〜Ｈ１１を
１行目から１２行目となるように格納する。そして、コ
ントローラ２５は、行インタリーブＨ１９２を１９３行
目となるように外部バッファメモリ２７に格納する。

【００７８】１つのブロックデータ３１を構成する全て
のデータ、即ち、行インタリーブＨ０〜Ｈ２０７を外部
バッファメモリ２７に一旦格納すると、コントローラ２
５は、次に、列インタリーブＶ０〜Ｖ１８１に対する誤
り訂正処理を行う。即ち、コントローラ２５は、外部バ
ッファメモリに格納された１つのブロックデータ３１の
列インタリーブＶ０〜Ｖ１８１を読み出す。そして、コ
ントローラ２５は、読み出した各列インタリーブＶ０〜
Ｖ１８１のシンドロームを生成し、そのシンドロームに
基づいて各列インタリーブＶ０〜Ｖ１８１に対する誤り
訂正処理を行う。

【００７９】この時、コントローラ２５は、外部バッフ
ァメモリ２７のデータバス幅に対応した複数の列インタ
リーブに対するシンドロームの生成を並列に行う。各列
インタリーブＶ０〜Ｖ１８１の各データＢ(0,0) 〜Ｂ(2
07,0) からＢ(0,181) 〜Ｂ(207,181) はそれぞれ１バイ
ト（８ビット）よりなる。従って、外部バッファメモリ
２７のデータバス幅は、複数バイト（８ビットの整数
倍）に設定されている。

【００８０】コントローラ２５は、各列インタリーブＶ
０〜Ｖ１８１のうちの複数の列インタリーブから１バイ
トずつ、合計複数バイトのデータを入力する。そして、
コントローラ２５は、読み出したデータを各列インタリ
ーブ毎に演算して各列に対するシンドロームを平行して
生成する。

【００８１】例えば、外部バッファメモリ２７のデータ
バス幅が２バイト（１６ビット＝８ビット×２）に設定
されている場合について説明する。この場合、コントロ
ーラ２５は、２つの列インタリーブ、例えば、列インタ
リーブＶ０，Ｖ１から１バイトずつ、即ち、図８におい
て横方向のデータＢ(0,0) とデータＢ(0,1) とを読み出
す。次に、コントローラ２５は、列インタリーブＶ０，
Ｖ１からそれぞれデータＢ(1,0) ，Ｂ(1,1) を読み出
す。同様に、列インタリーブＶ０，Ｖ１からそれぞれデ
ータＢ(2,0) 〜Ｂ(207,0) ，Ｂ(2,1) 〜Ｂ(207,1) を読
み出す。

【００８２】そして、コントローラ２５は、読み出した
データＢ(0,0) ，Ｂ(0,1) ，Ｂ(1,0) ，Ｂ(1,1) ，〜，
Ｂ(207,0) ，Ｂ(207,1) を各列インタリーブＶ０，Ｖ１
毎、即ち、データＢ(0,0) 〜Ｂ(207,0) を演算して列イ
ンタリーブＶ０に対応するシンドロームと、データＢ
(0,1) 〜Ｂ(207,1) を演算して列インタリーブＶ１に対
応するシンドロームとを生成する。

【００８３】即ち、コントローラ２５は、１つのブロッ
クデータ３１を、外部バッファメモリ２７のデータバス
幅に対応した数だけ列方向に読み出す。従って、コント
ローラ２５は、列インタリーブＶ０〜Ｖ１８１に対して
誤り訂正処理を行う場合、各列インタリーブＶ０〜Ｖ１
８１毎にデータを読み出す場合に比べて外部バッファメ
モリ２７から読み出す回数、即ち、外部バッファメモリ
２７に対するアクセス回数が少なくなる。

【００８４】例えば、外部バッファメモリ２７のデータ
バス幅が２バイトの場合、アクセス回数は従来の１／２
になり、データバス幅が４バイトの場合、アクセス回数
は従来の１／４になる。その結果、コントローラ２５か
ら列インタリーブに対する誤り訂正処理におけるアクセ
ス回数が少なくなった分、外部バッファメモリ２７に対
するアクセスの負荷が少なくなる。また、列インタリー
ブに対する誤り訂正処理におけるアクセス回数が少なく
なった分、他からのアクセス、行インタリーブに対する
誤り訂正後のデータ格納や、図１中のコンピュータ２２
等の外部機器へのデータの読み出しのためのアクセス回
数を増やす、即ち、処理の高速化を図ることができる。

【００８５】次に、コントローラ２５の構成を、図２に
従って詳述する。コントローラ２５は、信号処理部４
１、復調回路部４２、誤り訂正回路部４３、及び、バッ
ファメモリ制御部４４を備える。

【００８６】信号処理部４１には、ＤＶＤ２４から読み
出されたデータが順次入力される。信号処理部４１は、
入力されるデータをデジタルデータに変換するととも
に、変換したデジタルデータに同期したクロック信号Ｃ
ＬＫを生成する。そして、信号処理部４１は、変換した
デジタルデータを復調回路部４２に出力し、生成したク
ロック信号ＣＬＫを復調回路部４２，誤り訂正回路部４
３等に出力する。

【００８７】復調回路部４２は、信号処理部４１から入
力されるクロック信号ＣＬＫに同期して動作し、所定の
方式、例えば、ＥＦＭplus(Eight-to-Fourteen Modulat
ionplus) 方式等により信号処理部４１から入力される
データを復調する。そして、復調回路部４２は、復調後
のデータを誤り訂正回路部４３に出力する。

【００８８】誤り訂正回路部４３は、ＰＩシンドローム
生成部（ＰＩｓｙｄ部）４５、ＰＩ誤り訂正部（ＰＩｅ
ｃｃ部）４６、ＰＯシンドローム生成部（ＰＯｓｙｄ
部）４７、ＰＯ誤り訂正部（ＰＯｅｃｃ部）４８により
構成される。ＰＩｓｙｄ部４５及びＰＩｅｃｃ部４６
は、図８に示されるブロックデータ３１の各行インタリ
ーブＨ０〜Ｈ２０７に対する誤り訂正を行うために設け
られ、行誤り訂正回路４９を構成している。

【００８９】ＰＯｓｙｄ部４７及びＰＯｅｃｃ部４８
は、図８に示されるブロックデータ３１の各列インタリ
ーブＶ０〜Ｖ１８１に対する誤り訂正を行うために設け
られ、列誤り訂正回路５０を構成している。

【００９０】ＰＩｓｙｄ部４５は、図８に示される各行
インタリーブＨ０〜Ｈ２０７に対して、各行インタリー
ブ毎にシンドロームを生成するために設けられている。
尚、各行インタリーブＨ０〜Ｈ２０７に対する処理は同
じであるため、ここでは、行インタリーブＨ０に対する
処理のみを説明し、行インタリーブＨ１〜Ｈ２０７に対
する処理の説明を省略する。

【００９１】図３に示すように、ＰＩｓｙｄ部４５は、
生成するシンドロームのデータ数に対応した複数のシン
ドローム演算器５１を備える。各シンドローム演算器５
１は、それぞれ排他的論理和回路（以下、ＥＯＲ回路と
いう）５２、８ビットのフリップフロップ回路（以下、
単にＦＦという）５３、及び、乗算回路（Ｇ．ＭＵＬ）
５４により構成される。

【００９２】各シンドローム演算器５１の乗算回路５４
には、それぞれガロア体よりなる乗数が予め設定されて
いる。各乗算回路５４に設定される乗数は、それぞれ異
なる値であり、生成するシンドロームに基づいて設定さ
れている。

【００９３】図４に示すように、各シンドローム演算器
５１には、信号処理部４２により生成され出力されるク
ロック信号ＣＬＫに同期して行インタリーブＨ０のデー
タＢ(0,0) 〜Ｂ(0,181) が順次入力される。即ち、各シ
ンドローム演算器５１には、その時々において同じデー
タ（例えば、データＢ(0,0) ）が入力される。

【００９４】そして、各シンドローム演算器５１は、ク
ロック信号ＣＬＫに同期動作し、順次入力されるデータ
Ｂ(0,0) 〜Ｂ(0,181) に基づいてシンドロームを生成す
る。即ち、ＰＩｓｙｄ部４５は、各行インタリーブＨ０
〜Ｈ２０７を順次入力する。そして、ＰＩｓｙｄ部４５
は、各行インタリーブＨ０〜Ｈ２０７毎にシンドローム
を生成する。

【００９５】ＰＩｅｃｃ部４６は、ＰＩｓｙｄ部４５に
て生成されたシンドロームを基に、各行インタリーブＨ
０〜Ｈ２０７の誤りを訂正するために設けられている。
ＰＩｅｃｃ部４６には、１つの行インタリーブ分に対応
した容量の内部バッファメモリ４６ａが備えられる。Ｐ
Ｉｅｃｃ部４６には、各行インタリーブＨ０〜Ｈ２０７
が順次入力され、各行インタリーブＨ０〜Ｈ２０７は、
順次内部バッファメモリ４６ａに格納される。

【００９６】また、ＰＩｅｃｃ部４６は、ＰＩｓｙｄ部
４５から各行インタリーブＨ０〜Ｈ２０７にそれぞれ対
応するシンドロームを順次入力する。ＰＩｅｃｃ部４６
は、入力したシンドロームを基に、誤りの位置多項式と
数値多項式とを求める。その演算には、例えば、ユーク
リッド互除アルゴリズムが用いられる。

【００９７】次に、ＰＩｅｃｃ部４６は、誤り位置多項
式及び誤り数値多項式を基に、誤り位置及び誤り数値を
求める。その演算には、例えばチェンのアルゴリズム
（チェンサーチ）が用いられる。

【００９８】更に、ＰＩｅｃｃ部４６は、求めた誤り位
置及び誤り数値を基に、内部バッファメモリ４６ａに格
納された各行インタリーブＨ０〜Ｈ２０７の誤りを訂正
する。そして、ＰＩｅｃｃ部４６は、訂正後の各行イン
タリーブＨ０〜Ｈ２０７を、バッファメモリ制御部４４
へ出力する。

【００９９】バッファメモリ制御部４４は、ＰＩｅｃｃ
部４６と、後述するＰＯｓｙｄ部４７，ＰＯｅｃｃ部４
８，及び，インタフェース回路２８からの指令に基づい
て、外部バッファメモリ２７に対するデータの書き込み
・読み出しを制御するために設けられている。

【０１００】図７に示すように、バッファメモリ制御部
４４には、調停回路６１、アドレス発生回路６２、及
び、データパス切替回路６３が備えられる。調停回路６
１は、その時々において、データの読み出し又は書き込
みのためのパスを設定するために設けられている。パス
とは、データを読み出し・書き込む経路であって、本実
施形態では、ＰＩｅｃｃ部４６からデータを書き込むパ
ス、ＰＯｓｙｄ部４７及びＰＯｅｃｃ部４８からデータ
を読み出すパス、ＰＯｅｃｃ部４８からデータを書き込
むパス、及び、インタフェース回路２８からデータを読
み出すパスとがある。調停回路６１は、ＤＶＤ２４から
データを読み出すその時々において、１つのパスのみを
許容する。そして、調停回路６１は、許容したパスに対
応した読み出し・書き込みのための制御信号ＲＤ／ＷＲ
を外部バッファメモリ２７に出力する。

【０１０１】アドレス発生回路６２は、調停回路６１に
より許容されたパスの回路部４６〜３８，２８から入力
されるデータ又は指令に基づいて、書き込み・読み出す
対象となるデータに対応した外部バッファメモリ２７の
アドレス信号を発生させる。そして、アドレス発生回路
６２は、発生させたアドレス信号を外部バッファメモリ
２７に出力する。データパス切替回路６３は、調停回路
６１により許容されたパスに対して外部バッファメモリ
２７のデータバスを接続するために設けられている。

【０１０２】従って、バッファメモリ制御部４４は、Ｐ
Ｉｅｃｃ部４６から各行インタリーブＨ０〜Ｈ２０８を
外部バッファメモリ２７に書き込む。また、バッファメ
モリ制御部４４は、ＰＯｓｙｄ部４７及びＰＯｅｃｃ部
４８からの指令に基づいて、外部バッファメモリ２７に
格納された図８に示されるブロックデータ３１の各列イ
ンタリーブＶ０〜Ｖ１８１を読み出し、ＰＯｓｙｄ部４
７及びＰＯｅｃｃ部４８へそれぞれ出力する。

【０１０３】例えば、ＰＩｅｃｃ部４６から外部バッフ
ァメモリ２７に各行インタリーブＨ０〜Ｈ２０７を書き
込む場合、バッファメモリ制御部４４の調停回路６１は
ＰＩｅｃｃ部４６のパスを許容する。アドレス発生回路
６２は、各行インタリーブＨ０〜Ｈ２０７に対応したア
ドレスを発生させ、外部バッファメモリ２７に出力す
る。そして、データパス切替回路６３は、ＰＩｅｃｃ部
４６から入力される各行インタリーブＨ０〜Ｈ２０７を
外部バッファメモリ２７に出力し、各行インタリーブＨ
０〜Ｈ２０は、外部バッファメモリ２７の所定のアドレ
スに書き込まれる。

【０１０４】外部バッファメモリ２７に全ての行インタ
リーブＨ０〜Ｈ２０７、即ち、１つのブロックデータ３
１が格納されると、ＰＯｓｙｄ部４７及びＰＯｅｃｃ部
４８は、バッファメモリ制御部４４に対して読み出し指
令を出力する。このＰＯｓｙｄ部４７及びＰＯｅｃｃ部
４８が指令を出すタイミングは、図１に示されるマイク
ロプロセッサ２６により制御される。

【０１０５】即ち、上記のＰＩｅｃｃ部４６は、各行イ
ンタリーブＨ０〜Ｈ２０７毎の誤り訂正処理を終了する
度に、マイクロプロセッサ２６に終了を示す信号を出力
する。そして、マイクロプロセッサ２６は、その信号に
基づいて次の列インタリーブＶ０〜Ｖ１８１に対する誤
り訂正処理を行うべく、ＰＯｓｙｄ部４７及びＰＯｅｃ
ｃ部４８に信号を出力する。すると、ＰＯｓｙｄ部４７
及びＰＯｅｃｃ部４８は、バッファメモリ制御部４４に
対して指令を出力し、列インタリーブＶ０〜Ｖ１８１の
データを入力するわけである。

【０１０６】次に、図２のＰＯｓｙｄ部４７及びＰＯｅ
ｃｃ部４８について説明する。ＰＯｓｙｄ部４７は、図
８に示される各列インタリーブＶ０〜Ｖ１８１に対し
て、各列インタリーブ毎にシンドロームを生成するため
に設けられている。また、ＰＯｓｙｄ部４７は、外部バ
ッファメモリ２７のデータバス幅に対応した数の列イン
タリーブに対するシンドロームの生成を並列に行う。

【０１０７】この時、ＰＯｓｙｄ部４７には、２つの列
インタリーブのデータが順次入力される。例えば、図８
に示されるブロックデータ３１を入力する場合、ＰＯｓ
ｙｄ部４７には、先ず、列インタリーブＶ０のデータＢ
(0,0) 〜Ｂ(207,0) と、列インタリーブＶ１のデータＢ
(0,1) 〜Ｂ(207,1) が外部バッファメモリ２７のデータ
バス幅に対応した２バイトのデータが並列に入力され
る。

【０１０８】即ち、図６に示すように、ＰＯｓｙｄ部４
７には、先ず、列インタリーブＶ０のデータＢ(0,0)
と、列インタリーブＶ１のデータＢ(0,1) とが入力さ
れ、次に、データＢ(1,0) とデータＢ(1,1) とが入力さ
れる。そして、列インタリーブＶ０，Ｖ１の全てのデー
タが入力されると、ＰＯｓｙｄ部４７には、次に、列イ
ンタリーブＶ２，Ｖ３の各データが並列に入力される。

【０１０９】図５に示すように、ＰＯｓｙｄ部４７は、
外部バッファメモリ２７のデータバス幅に対応した数
（本実施形態では２つ）のシンドローム生成回路７１，
７２を備える。両シンドローム生成回路７１，７２に
は、それぞれ生成するシンドロームのデータ数に対応し
た複数のシンドローム演算器７３を備える。各シンドロ
ーム演算器７３は、それぞれ排他的論理和回路（以下、
ＥＯＲ回路という）７４、８ビットのフリップフロップ
回路（以下、単にＦＦという）７５、及び、乗算回路
（Ｇ．ＭＵＬ）７６により構成される。

【０１１０】各シンドローム演算器７３の乗算回路７６
には、それぞれガロア体よりなる乗数が予め設定されて
いる。各乗算回路７６に設定される乗数は、それぞれ異
なる値であり、生成するシンドロームに基づいて設定さ
れている。

【０１１１】シンドローム生成回路７１の各シンドロー
ム演算器７３には、信号処理部４２により生成され出力
されるクロック信号ＣＬＫに同期して列インタリーブＶ
０のデータＢ(0,0) 〜Ｂ(207,0) が順次入力される。即
ち、各シンドローム演算器７３には、その時々において
同じデータ（例えば、データＢ(0,0) ）が入力される。
そして、各シンドローム演算器７３は、クロック信号Ｃ
ＬＫに同期動作し、入力されるデータＢ(0,0) 〜Ｂ(20
7,0) に基づいてシンドロームを生成する。

【０１１２】シンドローム生成回路７２の各シンドロー
ム演算器７３には、信号処理部４２により生成され出力
されるクロック信号ＣＬＫに同期して列インタリーブＶ
１のデータＢ(0,1) 〜Ｂ(207,1) が順次入力される。即
ち、各シンドローム演算器７３には、その時々において
同じデータ（例えば、データＢ(0,0) ）が入力される。
そして、各シンドローム演算器７３は、クロック信号Ｃ
ＬＫに同期動作し、入力されるデータＢ(0,1) 〜Ｂ(20
7,1) に基づいてシンドロームを生成する。

【０１１３】尚、ＰＯｓｙｄ部４７は、各列インタリー
ブＶ２〜Ｖ１８１に対して列インタリーブＶ０，Ｖ１に
対する処理と同じ処理を行うため、詳細な説明を省略す
る。即ち、ＰＯｓｙｄ部４７は、各列インタリーブＶ０
〜Ｖ１８１を２つの列インタリーブ毎に順次入力する。
そして、ＰＯｓｙｄ部４７は、入力した２つの列インタ
リーブ毎のシンドロームを並列に生成する。

【０１１４】図２に示されるＰＯｅｃｃ部４８は、ＰＯ
ｓｙｄ部４７にて生成された各列インターリーブ毎のシ
ンドロームを基に、各列インタリーブＶ０〜Ｖ１８１の
誤りを訂正するために設けられている。ＰＯｅｃｃ部４
８は、誤り位置及び誤り数値のペアを１インタリーブ当
たりの訂正可能な誤り個数分格納できる容量をもつ内部
バッファメモリ４８ａを備える。

【０１１５】また、ＰＯｅｃｃ部４８には、ＰＯｓｙｄ
部４７にて生成された１つの列インタリーブに対するシ
ンドロームを入力する。ＰＯｅｃｃ部４８は、入力した
シンドロームを基に、そのシンドロームの列インタリー
ブに対する誤りの位置多項式と数値多項式とを求める。
その演算には、例えば、ユークリッド互除アルゴリズム
が用いられる。

【０１１６】次に、ＰＯｅｃｃ部４８は、誤り位置多項
式及び誤り数値多項式を基に、誤り位置及び誤り数値を
求める。その演算には、例えばチェンのアルゴリズム
（チェンサーチ）が用いられる。

【０１１７】更に、ＰＯｅｃｃ部４８は、求めた誤り位
置及び誤り数値のペアを内部バッファメモリ４８ａに格
納し、対応する行インタリーブの内、誤り位置に該当す
る外部バッファメモリ２７上のデータを読み取って誤り
数値と互いにＥＯＲを取ったデータを内部バッファメモ
リ４８ａに書き戻す。そして、ＰＯｅｃｃ部４８は、内
部バッファメモリ４８ａに保持している誤り位置に対応
する外部バッファメモリ２７のアドレスに、ＥＯＲを取
ったデータをバッファメモリ制御部４４を介して外部バ
ッファメモリ２７に格納し、１つの列インタリーブに対
する誤り訂正処理を終了する。

【０１１８】そして、全ての列インタリーブＶ０〜Ｖ１
８１に対して誤り訂正処理が終了すると、インタフェー
ス回路２８は、バッファメモリ制御部４４に対して読み
出し指令を出力する。このインタフェース回路３５が指
令を出すタイミングは、前記したＰＯｓｙｄ部４７及び
ＰＯｅｃｃ部４８が指令を出すタイミングと同様であっ
て、図１に示されるマイクロプロセッサ２２により制御
される。

【０１１９】バッファメモリ制御部４４は、インタフェ
ース回路２８からの指令に基づいて、外部バッファメモ
リ２７に格納された１つのブロックデータ３１のうち、
データ部分３２を順次読み出し、インタフェース回路２
８に出力する。インタフェース回路３５は、入力される
データ部分３２の各データを、所定のフォーマットにて
インタフェースを介してコンピュータ２２へ順次出力す
る。

【０１２０】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）ＤＶＤ２４から読み出したデータを格納する外部
バッファメモリ２７のデータバス幅を複数バイトに拡張
する。その外部バッファメモリ２７には、複数の行イン
タリーブＨ０〜Ｈ２０７と複数の列インタリーブＶ０〜
Ｖ１８１よりなる二次元配列されたブロックデータ３１
が格納される。コントローラ２５は、外部バッファメモ
リ２７に格納された１つのブロックデータ３１を、その
外部バッファメモリ２７のデータバス幅に対応した複数
の列インタリーブ毎に読み出す。そして、コントローラ
２５は、読み出したデータバス幅分の列インタリーブを
並列に演算してシンドロームを生成し、読み出した各列
インタリーブに対して誤り訂正を行うようにした。

【０１２１】その結果、全ての列インタリーブの数を一
度に外部バッファメモリ２７から読み出す列数で割った
値の数だけ列方向に読み出す。従って、コントローラ２
５は、列インタリーブＶ０〜Ｖ１８１に対して誤り訂正
処理を行う場合、各列インタリーブＶ０〜Ｖ１８１毎に
データを読み出す場合に比べて外部バッファメモリ２７
から読み出す回数、即ち、外部バッファメモリに対する
アクセス回数が少なくなる。そのため、アクセス回数が
少なくなる分、外部バッファメモリ２７に対するアクセ
スを高速化することができるとともに、シンドロームの
生成をＤＶＤ２４からデータを読み出し処理時間を高速
化することができる。

【０１２２】（２）コントローラ２５には、ＤＶＤ２４
から読み出されたブロックデータ３１の各行インタリー
ブＨ０〜Ｈ２０７に対して誤り訂正処理を行う行誤り訂
正回路４９が備えられる。行誤り訂正回路４９は、ＤＶ
Ｄ２４から読み出された行インタリーブＨ０〜Ｈ２０７
を順次入力するとともに、各行インタリーブＨ０〜Ｈ２
０７毎に演算したシンドロームを基に、各行インタリー
ブＨ０〜Ｈ２０７に対して誤り訂正処理を行う。そし
て、行誤り訂正回路４９は、訂正後の各行インタリーブ
Ｈ０〜Ｈ２０７を順次外部バッファメモリ２７に格納す
るようにした。

【０１２３】その結果、各行インタリーブＨ０〜Ｈ２０
７に対して誤り訂正処理を行うとともに外部バッファメ
モリ２７に格納するので、誤り訂正処理を高速化するこ
とができ、ＤＶＤ２４からの読み出しの高速化を行うこ
とができる。

【０１２４】（３）コントローラ２５には、ＤＶＤ２４
から読み出されたブロックデータ３１の各列インタリー
ブＶ０〜Ｖ１８２に対して誤り訂正処理を行うＰＯｓｙ
ｄ部４７及びＰＯｅｃｃ部４８が備えられる。ＰＯｓｙ
ｄ部４７は、２つのシンドローム生成回路７１，７２を
備える。各シンドローム生成回路７１，７２には、それ
ぞれ異なる列インタリーブのデータが入力され、各行イ
ンタリーブに対するシンドロームがそれぞれ演算され出
力される。

【０１２５】その結果、外部バッファメモリ２７からデ
ータバス幅に対応して読み出した複数の列インタリーブ
に対応するシンドロームを並列に演算することができ、
誤り訂正処理の高速化を行うことができる。

【０１２６】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図１１〜図１３に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成について
は同一の符号を付してその説明を一部省略する。

【０１２７】図１１に示すように、光ディスクコントロ
ーラ（以下、単にコントローラという）８１には、信号
処理部４１、復調回路部４２、誤り訂正回路８２、バッ
ファメモリ制御部８３、及び、インタフェース回路２８
（図示略）が備えられる。誤り訂正回路８２には、第１
ＰＩシンドローム生成部（第１ＰＩｓｙｄ部）４５、第
１ＰＩ誤り訂正部（第１ＰＩｅｃｃ部）４６、ＰＯシン
ドローム生成部（ＰＯｓｙｄ部）４７、及び、ＰＯ誤り
訂正部（ＰＯｅｃｃ部）４８と、第２ＰＩシンドローム
生成部（第２ＰＩｓｙｄ部）８４及び第２ＰＩ誤り訂正
部（第２ＰＩｅｃｃ部）８５とが備えられる。

【０１２８】バッファメモリ制御部８３は、各部４６〜
４８、８４，８５、及び、インタフェース回路２８から
の指令に基づいて、外部バッファメモリ２７に対するデ
ータの書き込み・読み出しを制御するために設けられて
いる。

【０１２９】第２ＰＩｓｙｄ部８４及び第２ＰＩｅｃｃ
部８５は、列誤り訂正回路５０（ＰＯｓｙｄ部４７及び
ＰＯｅｃｃ部４８）により訂正され外部バッファメモリ
２７に格納されたデータに対して、再び各行インタリー
ブに対する誤り訂正を行うために設けられている。即
ち、第１ＰＩｓｙｄ部４５及び第１ＰＩｅｃｃ部４６は
第１の行誤り訂正回路４９を構成し、第２ＰＩｓｙｄ部
８４及び第２ＰＩｅｃｃ部８５は第２の行誤り訂正回路
８６を構成している。

【０１３０】第２ＰＩｓｙｄ部８４は、図８に示される
各行インタリーブＨ０〜Ｈ２０７に対して、各行インタ
リーブ毎にシンドロームを生成するために設けられてい
る。また、第２ＰＩｓｙｄ部８４は、外部バッファメモ
リ２７のデータバス幅に対応した数のデータを並列に演
算し、シンドロームを生成する。

【０１３１】例えば、外部バッファメモリ２７のデータ
バス幅が２バイトの場合、第２ＰＩｓｙｄ部８４には、
外部バッファメモリ２７から各行インタリーブＨ０〜Ｈ
２０７の各データが２バイトずつ入力される。即ち、図
１３に示すように、第２ＰＩｓｙｄ部８４には、先ず、
行インタリーブＨ０のデータＢ(0,0) ，Ｂ(0,1) が入力
され、次にデータＢ(0,2) ，Ｂ(0,3) が入力される。そ
して、行インタリーブＨ０のデータＢ(0,206) ，Ｂ(0,2
07) が入力されると、第２ＰＩｓｙｄ部８４には、次の
行インタリーブＨ１のデータが２バイトずつ入力され
る。

【０１３２】図１２に示すように、第２ＰＩｓｙｄ部８
４は、生成するシンドロームのデータ数に対応した複数
のシンドローム演算器９１を備える。各シンドローム演
算器９１は、それぞれ２つの排他的論理和回路（以下、
ＥＯＲ回路という）９２，９３、２つの乗算回路（Ｇ．
ＭＵＬ）９４，９５、及び、８ビットのフリップフロッ
プ回路（以下、単にＦＦという）９６を備える。

【０１３３】乗算回路９４，９５には、それぞれガロア
体よりなる同じ値の乗数が予め設定されている。その乗
数は、各シンドローム演算器９１毎に異なる値であっ
て、生成するシンドロームに基づいて設定されている。
ＦＦ９６には、行インタリーブＨ０の演算の開始時にお
いて「０」が設定される。

【０１３４】各シンドローム演算器９１には、信号処理
部４２により生成され出力されるクロック信号ＣＬＫに
同期して行インタリーブＨ０のデータＢ(0,0) 〜Ｂ(0,1
81)が２バイトずつ順次入力される。例えば、図８の行
インタリーブＨ０に対する演算を行う場合、各シンドロ
ーム演算器９１には、図１３に示すように、先ず、デー
タＢ(0,0) とデータＢ(0,1) とが入力される。そして、
次のクロックでは、各シンドローム演算器９１には、デ
ータＢ(0,2) とデータＢ(0,3) とが入力される。

【０１３５】そして、シンドローム演算器９１は、クロ
ック信号ＣＬＫに同期動作し、順次入力される２バイト
を同時に演算する。即ち、シンドローム演算器９１のＥ
ＯＲ回路９２は行インタリーブＨ０のデータＢ(0,0) が
入力され、ＥＯＲ回路９３は行インタリーブＨ０のデー
タＢ(0,1) が入力される。

【０１３６】次に、ＥＯＲ回路９２は次の行インタリー
ブＨ０のデータＢ(0,2) と、ＦＦ９６にラッチされたデ
ータの乗算回路９５による演算結果（この時は「０」）
が入力される。また、ＥＯＲ回路９３は次の行インタリ
ーブＨ０のデータＢ(0,3) と、乗算回路９４から出力さ
れたデータＢ(0,1) の演算結果とが入力される。

【０１３７】従って、乗算回路９４は、データＢ(0,0)
，Ｂ(0,2) ，・・・，Ｂ(0,180) の演算を順次行い、
乗算回路９５は、データＢ(0,1) ，Ｂ(0,3) ，・・・，
Ｂ(0,181) の演算を順次行う。そして、２つのＥＯＲ回
路９２，９３の演算は同時に行われる。また、２つの乗
算回路９４，９５の演算は同時に行われる。

【０１３８】即ち、第２ＰＩｓｙｄ部８４は、外部バッ
ファメモリ２７のデータバス幅に対応した数のデータを
入力する。例えば、外部バッファメモリ２７のデータバ
ス幅が２バイトの場合、第２ＰＩｓｙｄ部８４は、各行
インタリーブＨ０〜Ｈ２０７の各データを２バイトずつ
読み出し、その読み出した２バイトのデータを同時に演
算する。そして、第２ＰＩｓｙｄ部８４は、１つの行イ
ンタリーブの全てのデータを読み出して演算し、各行イ
ンタリーブに対するシンドロームを生成する。

【０１３９】従って、第２ＰＩｓｙｄ部８４の外部バッ
ファメモリ２７に対するアクセス回数は、各行インタリ
ーブＨ０〜Ｈ２０７の各データを１バイトずつ読み出す
ためのアクセス回数の半分となる。

【０１４０】第２ＰＩｅｃｃ部８５は、各行インタリー
ブＨ０〜Ｈ２０７の誤りを訂正するために設けられてい
る。第２ＰＩｅｃｃ部８５は、第２ＰＩｓｙｄ部８４か
ら各行インタリーブＨ０〜Ｈ２０７にそれぞれ対応する
シンドロームを順次入力する。第２ＰＩｅｃｃ部８５
は、入力したシンドロームを基に、誤りの位置多項式と
数値多項式とを求める。その演算には、例えば、ユーク
リッド互除アルゴリズムが用いられる。

【０１４１】次に、第２ＰＩｅｃｃ部８５は、誤り位置
多項式及び誤り数値多項式を基に、誤り位置及び誤り数
値を求める。その演算には、例えばチェンのアルゴリズ
ム（チェンサーチ）が用いられる。

【０１４２】更に、第２ＰＩｅｃｃ部８５は、求めた誤
り位置及び誤り数値のペアを内部バッファメモリ８５ａ
に格納し、対応する行インタリーブの内、誤り位置に対
応する外部バッファメモリ２７上のデータを読み取って
誤り数値と互いにＥＯＲを取ったデータを内部バッファ
メモリ８５ａに書き戻す。そして、第２ＰＩｅｃｃ部８
５は、内部バッファメモリ８５ａが保持している誤り位
置に対応する外部バッファメモリ２７のアドレスに、Ｅ
ＯＲを取ったデータを、バッファメモリ制御部８３を介
して外部バッファメモリ２７に格納し、１つの行インタ
リーブに対する誤り訂正処理を終了する。

【０１４３】そして、全ての行インタリーブＨ０〜Ｈ２
０７に対して誤り訂正処理が終了すると、インタフェー
ス回路２８は、バッファメモリ制御部８３に対して読み
出し指令を出力する。このインタフェース回路３５が指
令を出すタイミングは、第一実施形態と同様であり、図
１に示されるマイクロプロセッサ２２により制御され
る。

【０１４４】バッファメモリ制御部８３は、インタフェ
ース回路２８からの指令に基づいて、外部バッファメモ
リ２７に格納された１つのブロックデータ３１のうち、
データ部分３２を順次読み出し、インタフェース回路２
８に出力する。インタフェース回路３５は、入力される
データ部分３２の各データを、所定のフォーマットにて
インタフェースを介してコンピュータ２２へ順次出力す
る。

【０１４５】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）上記第一実施形態の(1) 〜(3) と同じ効果を奏す
る。 （２）更に、コントローラ８２には、外部バッファメモ
リ２７に格納されたブロックデータ３１に対して、各行
インタリーブＨ０〜Ｈ２０７毎に再び誤り訂正処理を行
う第２ＰＩｓｙｄ部８４及び第２ＰＩｅｃｃ部８５を備
える。第２ＰＩｓｙｄ部８４は、複数バイトを同時に演
算するシンドローム生成回路９１を備え、外部バッファ
メモリ２７のデータバス幅に対応した複数のデータを並
列に演算してシンドロームを生成するようした。

【０１４６】その結果、外部バッファメモリ２７から読
み出す回数、即ち、外部バッファメモリ２７に対するア
クセス回数が少なくなる。そのため、アクセス回数が少
なくなる分、外部バッファメモリ２７に対するアクセス
を高速化することができるとともに、ＤＶＤ２４からデ
ータを読み出し処理時間を高速化することができる。

【０１４７】（第三実施形態）以下、本発明を具体化し
た第三実施形態を図１４に従って説明する。尚、説明の
便宜上、第一実施形態と同様の構成については同一の符
号を付してその説明を一部省略する。

【０１４８】また、本実施形態において、第一実施形態
と異なる点は、光ディスクコントローラに備えられたバ
ッファメモリ制御部の動作だけであるので同一の符号を
用いて、図１４に従ってバッファメモリ制御部４４の動
作についてのみ詳述する。

【０１４９】ここで、記憶装置としての外部バッファメ
モリ２７は、複数のブロックデータ３１を格納するのに
十分な記憶容量のＤＲＡＭ(Dynamic Random Access Mem
ory)よりなり、ある限られたアドレス範囲（同一ペー
ジ）内では高速にアクセスできる、所謂高速ページモー
ドを備えている。そして、バッファメモリ制御部４４
は、その高速ページモードを用いて外部バッファメモリ
２７に対してデータの読み出し及び書き込みを行う。

【０１５０】また、バッファメモリ制御部４４は、許容
したパスに対して１度に複数バイト（例えば、１６バイ
ト＝８ワード（１ワードは２バイト））のデータをアク
セス（読み出し・書き込み）するものとする。即ち、Ｐ
Ｉｅｃｃ部４７から出力される各行インタリーブＨ０〜
Ｈ２０７（図８参照）、ＰＯｓｙｄ部４７及びＰＯｅｃ
ｃ部４８に入出力される列インタリーブＶ０〜Ｖ１８１
（図８参照）、インタフェース回路２８に出力されるデ
ータ部分３２（図８参照）は、それぞれ１６バイト毎に
外部バッファメモリ２７にアクセスされる。

【０１５１】この構成により、バッファメモリ制御部４
４は外部バッファメモリ２７に対して、ＰＩｅｃｃ部４
６からブロックデータ３１の書き込み動作、ＰＯｓｙｄ
部４７へのブロックデータ３１の読み出し動作、ＰＯｅ
ｃｃ部４８からブロックデータ３１の書き込み動作、及
び、インタフェース回路２８へのブロックデータ３１の
読み出し動作を並列に行うことができる。

【０１５２】また、図７に示されるアドレス発生回路６
２は、ＰＩｅｃｃ部４６と、ＰＯｓｙｄ部４７及びＰＯ
ｅｃｃ部４８とに対して１度に入出力を行う数のデータ
を、外部バッファメモリ２７の同一ページ内に格納する
ように、各データに対するアドレスを発生させる。例え
ば、ＰＩｅｃｃ部４６は、図８に示される各行インタリ
ーブＨ０〜Ｈ２０７を順次出力する。従って、図１に示
される外部バッファメモリ２７には、１度に１６バイト
のデータ、即ち、図８に示される行インタリーブＨ０の
データＢ(0,0) 〜Ｂ(0,15)が格納される。

【０１５３】一方、ＰＯｓｙｄ部４７及びＰＯｅｃｃ部
４８は、２つの列インタリーブ毎に外部バッファメモリ
２７からデータを読み出す。従って、外部バッファメモ
リ２７からは、１度に８ワード（＝１６バイト）のデー
タ、即ち、列インタリーブＶ０，Ｖ１のデータＢ(0,0)
，Ｂ(0,1) ，Ｂ(1,0) ，Ｂ(1,1) ，Ｂ(2,0) ，Ｂ(2,1)
，Ｂ(3,0) ，Ｂ(3,1) が読み出される。

【０１５４】従って、アドレス発生回路６２は、行イン
タリーブＨ０のデータＢ(0,0) 〜Ｂ(0,15)と、列インタ
リーブＶ０，Ｖ１のデータＢ(0,0) ，Ｂ(0,1) 〜Ｂ(3,
0) ，Ｂ(3,1) とを外部バッファメモリ２７の１ページ
に格納するように各データに対するアドレスを発生させ
る。

【０１５５】具体的に、外部バッファメモリ２７のアド
レス「０」(0h)から順に格納する場合を、図１４に従っ
て説明する。尚、外部バッファメモリ２７の１ページ
は、２５６バイトに設定されているものとする。

【０１５６】各行インタリーブＨ０〜Ｈ２０７は、それ
ぞれ先頭の１６バイトずつが外部バッファメモリ２７の
アドレス「０」(0h)から順に並べて格納される。従っ
て、外部バッファメモリ２７には、先ず、行インタリー
ブＨ０のデータＢ(0,0) 〜Ｂ(0,15)がアドレス「０」(0
h)〜「１５」(0Fh) に格納される。以下、アドレスを１
６進表現にて表すものとする。

【０１５７】次に、外部バッファメモリ２７には、行イ
ンタリーブＨ１のデータＢ(0,0) 〜Ｂ(0,15)がアドレス
(10h) 〜(1Fh) に格納される。そして、行インタリーブ
Ｈ２０７のデータＢ(207,0) 〜Ｂ(207,15)がアドレス(C
F0h)〜(CFFh)に格納される。続いて、各行インタリーブ
Ｈ０〜Ｈ２０７の次の１６バイトが順に並べて格納され
る。即ち、行インタリーブＨ０のデータＢ(0,16)〜Ｂ
(0,31)がアドレス(D00h)〜(D0Fh)に格納される。

【０１５８】即ち、アドレス発生回路６２は、各行イン
タリーブＨ０〜Ｈ２０７のデータを、外部バッファメモ
リ２７に対してアクセスする複数バイト（本実施形態で
は１６バイト）毎に折り返したアドレスを発生させ、そ
のアドレスに各行インタリーブＨ０〜Ｈ２０７がそれぞ
れ格納される。そして、外部バッファメモリ２７の１ペ
ージを２５６バイトとする。すると、外部バッファメモ
リ２７の１ページ目、即ちアドレス(0h)〜(FFh) には、
行インタリーブＨ０のデータＢ(0,0) 〜Ｂ(0,15)から行
インタリーブＨ１５のデータＢ(15,0)〜Ｂ(15,15) まで
が格納される。そして、１度に格納される１６バイトの
データに対するアドレスは、２５６バイト以内であるた
め、外部バッファメモリ２７のロウアドレスは変化しな
い。尚、行インタリーブＨ０〜Ｈ１５の他のデータ、及
び、他の行インタリーブＨ１６〜Ｈ２０７に対しても同
様であるため、説明を省略する。

【０１５９】即ち、バッファメモリ制御部４４は、ロウ
アドレスを変更することなくデータを外部バッファメモ
リ２７に対してアクセスすることができる。従って、図
７に示されるバッファメモリ制御部４４は、ＰＩｓｙｄ
部４６から出力される各行インタリーブＨ０〜Ｈ２０７
を、高速ページモードを用いて外部バッファメモリ２７
に格納することができる。

【０１６０】この外部バッファメモリ２７の１ページ目
に格納されたデータＢ(0,0) 〜Ｂ(0,15)からデータＢ(1
5,0)〜Ｂ(15,15) は、列インタリーブＶ０〜Ｖ１５の先
頭の１６バイトである。そして、図２に示されるＰＯｓ
ｙｄ部４７及びＰＯｅｃｃ部４８に対して１度に出力さ
れる列インタリーブＶ０，Ｖ１のデータＢ(0,0) ，Ｂ
(0,1) 〜Ｂ(3,0) ，Ｂ(3,1) は外部バッファメモリ２７
の１ページ内に格納されている。尚、列インタリーブＶ
０，Ｖ１の他のデータ、及び、他の列インタリーブＶ２
〜Ｖ１８１に対しても同様であるため、説明を省略す
る。

【０１６１】従って、図７に示されるバッファメモリ制
御部４４は、ＰＯｓｙｄ部４７及びＰＯｅｃｃ部４８に
出力する列インタリーブＶ０〜Ｖ１８１を、高速ページ
モードを用いて外部バッファメモリ２７から読み出すこ
とができる。

【０１６２】尚、図１４に示すように、外部バッファメ
モリ２７に各データＢ(0,0) 〜Ｂ(207,181) を格納した
場合、図２に示されるＰＯｓｙｄ部４７及びＰＯｅｃｃ
部４８において、列インタリーブＶ０〜Ｖ１８１を順次
読み出す場合に、１つの行インタリーブ毎、又は３つ以
上の行インタリーブ毎にデータを読み出す場合にも有効
である。この場合にも、ＰＯｓｙｄ部４７及びＰＯｅｃ
ｃ部４８は、１度に複数バイト（本実施形態では１６バ
イト）のデータをアクセスする。

【０１６３】この場合、外部バッファメモリ２７の１ペ
ージ目には、各列インタリーブＶ０〜Ｖ１５の先頭の１
６バイトのデータＢ(0,0) 〜Ｂ(15,0)からデータＢ(0,1
5)〜Ｂ(15,15) が格納されている。即ち、１つの列イン
タリーブＶ０を読み出す場合、１度にアクセスされる１
６バイトのデータＢ(0,0) 〜Ｂ(15,0)は、外部バッファ
メモリ２７の１ページ内に格納されている。従って、図
２に示されるバッファメモリ制御部４４は、高速ページ
モードを用いて外部バッファメモリ２７からデータを読
み出すことができる。

【０１６４】尚、列インタリーブＶ０の他のデータＢ(1
6,0)〜Ｂ(207,0) 、及び、他の列インタリーブＶ１〜Ｖ
１８１に対しても同様であるため、説明を省略する。ま
た、３つ以上の列インタリーブ毎にデータを読み出す場
合も同様であるため、説明を省略する。

【０１６５】ところで、ＰＩｅｃｃ部４６から出力され
るデータに対して単純にアドレスを発生させて外部バッ
ファメモリ２７に格納する場合、図２に示すように、外
部バッファメモリ２７には、各行インタリーブのデータ
が先頭アドレスから順次格納される。この時、外部バッ
ファメモリ２７には、行インタリーブの各データが連続
したアドレスに格納される。従って、各行インタリーブ
Ｈ０〜Ｈ２０７を１度に複数バイトづつ格納する場合に
は、高速ページモードを使用することができる。

【０１６６】しかしながら、列インタリーブＶ０〜Ｖ１
８１の各データのアドレスは不連続であり、なお且つ、
１ページ分のアドレスを越えている。例えば、列インタ
リーブＶ０の先頭のデータＢ(0,0) はアドレス(0h)に格
納され、次のデータＢ(1,0)は、アドレス(0B6h)（「１
８２」番地）に、データＢ(2,0) は、アドレス(16Ch)
（「３６４」番地）に格納される。

【０１６７】即ち、列インタリーブＶ０の各データＢ
(0,0) 〜Ｂ(207,0) は、「１８２」番地毎に格納され
る。従って、列インタリーブＶ０を１度に複数バイト読
み出す場合、アドレスは必ず１ページを越えるため、ロ
ウアドレスとコラムアドレスとを各データ毎に発生させ
る必要があるため処理が複雑になるとともに、高速ペー
ジモードを使用することができない。

【０１６８】一方、本実施形態のように、外部バッファ
メモリ２７に図８に示されるブロックデータ３１を格納
した場合、１ページ内に各行インタリーブＨ０〜Ｈ２０
７のデータが１６バイト格納されるとともに、各列イン
タリーブＶ０〜Ｖ１８１のデータが１６バイト格納され
ている。従って、バッファメモリ制御部４４は、外部バ
ッファメモリ２７に対して、図２に示されるＰＩｅｃｃ
部４６から行インタリーブＨ０〜Ｈ２７の書き込み、Ｐ
Ｏｓｙｄ部４７及びＰＯｅｃｃ部４８への列インタリー
ブＶ０〜Ｖ１８１の読み出しの双方において、高速ペー
ジモードを使用することができる。その結果、各データ
に対してロウアドレスとコラムアドレスとをそれぞれ発
生させてアクセスする通常のアクセスモードに比べて、
外部バッファメモリ２７に対するアクセスが高速化す
る。

【０１６９】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）外部バッファメモリ２７は、複数のブロックデー
タ３１を格納するのに十分な容量のＤＲＡＭ(Dynamic R
andom Access Memory)よりなり、高速ページモードでの
読み出し及び書き込み動作が可能なものとする。アドレ
ス発生回路６２は、ＰＩｅｃｃ部４６と、ＰＯｓｙｄ部
４７及びＰＯｅｃｃ部４８とに対して１度に入出力を行
う数のデータを、外部バッファメモリ２７の１ページ内
に格納するように、各データに対するアドレスを発生さ
せる。

【０１７０】その結果、バッファメモリ制御部４４は、
外部バッファメモリ２７に対して１度に複数バイトアク
セスする場合に、各行インタリーブＨ０〜Ｈ２０７と各
列インタリーブＶ０〜Ｖ１８１との双方に高速ページモ
ードを用いて外部バッファメモリ２７からデータを読み
出すことができる。従って、外部バッファメモリ２７に
対するアクセスを通常のアクセスモードに比べて高速化
することができ、処理時間の高速化を図ることができ
る。

【０１７１】（２）バッファメモリ制御部４４は、許容
したパスに対して１度に複数バイトのデータをアクセス
するものとする。そして、バッファメモリ制御部４４
は、ＰＩｅｃｃ部４７から出力される各行インタリーブ
Ｈ０〜Ｈ２０７、ＰＯｓｙｄ部４７及びＰＯｅｃｃ部４
８に入出力される列インタリーブＶ０〜Ｖ１８１、イン
タフェース回路２８に出力されるデータ部分３２を、そ
れぞれ１６バイト毎に外部バッファメモリ２７にアクセ
スするようにした。

【０１７２】その結果、ブロックデータ３１の各行イン
タリーブＨ０〜Ｈ２０７の書き込みと、１つ前に外部バ
ッファメモリ２に記憶されたブロックデータ３１の各列
インタリーブＶ０〜Ｖ１８１の読み出し及び書き込み、
及び、更に１つ前に外部バッファメモリ２７に記憶され
たブロックデータ３１のデータ部分３２の読み出しを同
時に行うことができる。

【０１７３】尚、本発明は前記各実施形態の他、以下の
態様で実施してもよい。 ○上記各実施形態において、外部バッファメモリ２７の
データバス幅を３バイト以上の任意のバイト数に適宜変
更する。そして、図１５に示すように、ＰＯｓｙｄ部１
０１には、変更したバイト数に対応した数のシンドロー
ム生成回路７１ａ〜７１ｎを備え、１度に複数バイト
（図１５においてｎバイト）を並列に演算してシンドロ
ームを生成する。

【０１７４】また、第二実施形態においては、図１２の
第２ＰＩｓｙｄ部８４に備えられる各シンドローム生成
回路９１の構成を変更する。例えば、外部バッファメモ
リ２７のデータバス幅を３バイトに変更した場合、図１
６に示すように、各シンドローム生成回路１１１をそれ
ぞれ３バイトに対応した３つの排他的論理和回路（ＥＯ
Ｒ回路）１１２ａ〜１１２ｃ、３つの乗算回路（Ｇ．Ｍ
ＵＬ）１１３ａ〜１１３ｃ、及び、８ビットのフリップ
フロップ回路（ＦＦ）１１４により構成する。即ち、外
部バッファメモリ２７のデータバス幅をｎバイトとした
場合、ｎ個のＥＯＲ回路１１２ａ〜１１２ｎ、乗算回路
１１３ａ〜１１３ｎ、及び、ＦＦ１１４により各シンド
ローム生成回路を構成する。

【０１７５】上記の構成によれば、外部バッファメモリ
２７のデータバス幅に対応してアクセスの回数を減らす
ことができるので、外部バッファメモリ２７に対するア
クセスを高速化することができる。

【０１７６】○上記各実施形態において、外部バッファ
メモリ２７からＰＯｓｙｄ部４７にデータを読み出す場
合に、外部バッファメモリ２７から１度に複数回データ
バス幅分のデータを読み出すようにしても良い。

【０１７７】○上記第三実施形態において、外部バッフ
ァメモリ２７に格納するデータの配列を適宜変更して実
施する。例えば、図１７及び図１８に示すように、２つ
の行インタリーブを１組として、各組をそれぞれ１度に
アクセスするデータバス幅で折り返して外部バッファメ
モリ２７に記憶する。

【０１７８】例えば、列インタリーブＶ０のデータＢ
(0,0) と列インタリーブＶ１のデータＢ(0,1) ）を１組
とし、１度にアクセスするデータバス幅（１６バイト）
で折り返し、外部バッファメモリ２７に記憶する。この
ように配列した場合にも、外部バッファメモリ２７の１
ページ（２５６バイト）内に行インタリーブと列インタ
リーブとのそれぞれに対して、１度にアクセスするデー
タが格納されるので、高速ページモードを利用してアク
セスすることができ、アクセス時間を短縮することがで
きる。

【０１７９】○上記各実施形態において、記憶装置とし
ての外部バッファメモリ２７はある限られた範囲（例え
ばページ）内に格納されたデータに対するアクセスが、
範囲を越えるアドレスに対するアクセスよりも高速に行
える物ならばどの様な物を用いて実施しても良い。例え
ば、高速ページモードを備えたＤＲＡＭ以外に、ＥＤＯ
モードＤＲＡＭ，ＳＤＲＡＭ等を用いて実施してもよ
い。

【０１８０】○上記各実施形態において、図８〜図１０
に示されるブロックデータ３１のバイト数、二次元配列
の行数及び列数、等を適宜変更して実施する。 ○上記各実施形態において、ＤＶＤ２４から読み出した
データを先ず外部バッファメモリ２７に並べ直して格納
する。コントローラ２５は、外部バッファメモリ２７か
ら行インタリーブＨ０〜Ｈ２０７を順次読み出して誤り
訂正処理を行い、その訂正後に列インタリーブＶ０〜Ｖ
１８１を順次読み出して誤り訂正処理を行うようにす
る。

【０１８１】○上記各実施形態において、行インタリー
ブと列インタリーブとを入れ替える。即ち、データ部分
（情報記号）３２の各行に対して第１ＥＣＣ部分（第１
誤り訂正符号）を付加した後、各列に対して第２ＥＣＣ
部分（第２誤り訂正符号）を付加する。そして、コント
ローラ２５は、先ず各列インターリーブに対して誤り訂
正処理を行った後、各行インタリーブに対して誤り訂正
処理を行うようにする。

【０１８２】○上記各実施形態において、記録媒体とし
てＤＶＤに限らず、ＬＤ(Laser Disc)，ＣＤ(Compact D
isc)，ＣＤ−ＲＯＭ(CD-Read Only Memory) ，ＭＤ(Min
i Disc) ，ＤＶＤ−ＲＯＭ(DVD-Read Only Memory)等の
他の光ディスクや、その他の記録媒体から読み出すデー
タを訂正する場合について活用してもよい。また、本発
明の光ディスク制御装置２１は、各記録媒体に対してデ
ータの読み出し及び書き込みを行う装置に用いて実施し
てもよい。

【０１８３】○上記各実施形態では、光ディスクコント
ローラ２５は、訂正後のデータを外部機器としてのコン
ピュータ２２に出力するようにしたが、他の外部機器、
例えば、画像データを表示するための画像処理装置等に
出力するようにしても良い。

【０１８４】○上記各実施形態において、誤り訂正符号
として、リード・ソロモン符号に代えて、ファイア符
号、ＢＣＨ符号(Bose-Chaudhuri-Hocquenghem code) 、
ハミング符号(Hamming code)、サイクリック符号(cycli
c code) 、ゴーレイ符号(Golaycode)等を用いて実施し
てもよい。

【０１８５】○上記各実施形態において、バッファメモ
リ制御部４４のアドレス発生回路６２を、誤り訂正回路
４３、インタフェース回路２８側に備えて実施する。Ｐ
Ｉｅｃｃ部４６、ＰＯｓｙｄ部４７、ＰＯｅｃｃ部４
８、及び、インタフェース回路２８は、それぞれ必要と
するデータのアドレスをバッファメモリ制御部に出力す
るようにする。この構成によれば、バッファメモリ制御
部４４においてアドレスを発生させる必要がないため、
バッファメモリ制御部４４の負荷を減少させることがで
きる。

【０１８６】

【発明の効果】以上詳述したように、請求項１乃至７に
記載の発明によれば、データのアクセス時間を短くして
読み出し時間の高速化を図ることが可能な誤り訂正方法
を提供することができる。

【０１８７】また、請求項８乃至１６に記載の発明によ
れば、データのアクセス時間を短くして読み出し時間の
高速化を図ることが可能な誤り訂正装置を提供すること
ができる。

【０１８８】また、請求項１７に記載の発明によれば、
データのアクセス時間を短くして読み出し時間の高速化
を図ることが可能なデータ読み出し装置を提供すること
にある。

【０１８９】更に、請求項１８又は１９に記載の発明に
よれば、誤り訂正処理におけるデータのアクセス時間の
短縮を図ることが可能なデータマッピング方法を提供す
ることができる。

【図面の簡単な説明】

【図１】 光ディスク制御装置を示すブロック図。

【図２】 第一実施形態の光ディスクコントローラのブ
ロック図。

【図３】 ＰＩシンドローム生成部の回路図。

【図４】 ＰＩシンドローム生成部への入力順序を示す
説明図。

【図５】 ＰＯシンドローム生成部の回路図。

【図６】 ＰＯシンドローム生成部への入力順序を示す
説明図。

【図７】 バッファメモリ制御部のブロック図。

【図８】 誤り訂正符号を付加したデータの構成を示す
説明図。

【図９】 データセクタのフォーマットを示す説明図。

【図１０】 ＤＶＤの記録セクタの構成を示す説明図。

【図１１】 第二実施形態の光ディスクコントローラの
ブロック図。

【図１２】 第２ＰＩシンドローム生成部の回路図。

【図１３】 第２ＰＩシンドローム生成部への入力順序
を示す説明図。

【図１４】 第三実施形態のデータの配列を示す説明
図。

【図１５】 別のＰＯシンドローム生成部のブロック
図。

【図１６】 別の第２ＰＩシンドローム生成部の回路
図。

【図１７】 第三実施形態の別の配列を示す説明図。

【図１８】 図１７の詳細な配列を示す説明図。

【図１９】 誤り訂正符号を付加したデータの例を示す
説明図。

【符号の説明】

２４ 記録媒体としてのデジタルビデオディスク ２５ 誤り訂正装置としての光ディスクコントローラ ４３，８２ 誤り訂正回路 ２７ 記憶装置としての外部バッファメモリ ４４，８３ メモリ制御回路としてのバッファメモリ制
御部 ３１ ブロックデータ ３２ データ部分 ３３ 誤り訂正符号としての第１誤り訂正符号 ３４ 誤り訂正符号としての第２誤り訂正符号 ４９ 行誤り訂正回路 ５０ 列誤り訂正回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山脇 昌史 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 山倉 賢一 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (19)

【特許請求の範囲】
1. 【請求項１】 二次元配列され、縦方向と横方向のそれ
   ぞれに誤り訂正符号が付加されたブロックデータに対し
   て、ブロックデータの各列毎に誤り訂正を行う列誤り訂
   正と、ブロックデータの各行毎に誤り訂正処理を行う行
   誤り訂正とを行う誤り訂正方法において、 複数の列又は行に対する誤り訂正を並列に行うようにし
   た誤り訂正方法。
2. 【請求項２】 二次元配列され、縦方向と横方向のそれ
   ぞれに誤り訂正符号が付加されたブロックデータに対し
   て、ブロックデータの各列毎に誤り訂正を行う列誤り訂
   正と、ブロックデータの各行毎に誤り訂正処理を行う行
   誤り訂正とを行う誤り訂正方法において、 各行又は列の複数のデータを並列に演算し、各行又は列
   に対する誤り訂正を行うようにした誤り訂正方法。
3. 【請求項３】 前記ブロックデータは、前記複数の行又
   は列に対応したデータバス幅のメモリに格納され、複数
   の行又は列から前記メモリのデータバス幅の整数倍のデ
   ータを一度に読み出し、その読み出した複数の行又は列
   のデータを並列に演算して各行又は列毎に誤り訂正を行
   うようにした請求項１に記載の誤り訂正方法。
4. 【請求項４】 前記ブロックデータは、前記複数の符号
   語に対応したデータバス幅のメモリに格納され、各行又
   は列からメモリのデータバス幅の整数倍のデータを一度
   に読み出し、その読み出した複数のデータを並列に演算
   して各行又は列毎に誤り訂正を行うようにした請求項２
   に記載の誤り訂正方法。
5. 【請求項５】 前記メモリには、各列又は各行に対する
   誤り訂正後のブロックデータが格納され、該メモリから
   複数の行又は列のデータ、又は各行又は列の複数のデー
   タを順次読み出して各行又は列毎に誤り訂正を行うよう
   にした請求項３又は４に記載の誤り訂正方法。
6. 【請求項６】 前記ブロックデータは、記録媒体にイン
   タリーブされて記憶され、前記メモリには、各列又は各
   行に対する誤り訂正後に並び替えて格納するようにした
   請求項３乃至５のうちの何れか１項に記載の誤り訂正方
   法。
7. 【請求項７】 前記各行，各列をそれぞれ符号語として
   扱い、符号語全体から各行・各列に対するシンドローム
   を演算し、シンドロームを基に各行，各列に対する誤り
   を訂正するようにした請求項１乃至６のうちの何れか１
   項に記載の誤り訂正方法。
8. 【請求項８】 二次元配列され、縦方向と横方向のそれ
   ぞれに誤り訂正符号が付加されて外部に接続されたメモ
   リに格納されたブロックデータに対して、ブロックデー
   タの各列毎に誤り訂正を行う列誤り訂正と、ブロックデ
   ータの各行毎に誤り訂正処理を行う行誤り訂正とを行う
   誤り訂正回路を備えた誤り訂正装置において、 前記誤り訂正回路は、複数の列又は行に対する誤り訂正
   を並列に行うようにした誤り訂正装置。
9. 【請求項９】 二次元配列され、縦方向と横方向のそれ
   ぞれに誤り訂正符号が付加されて外部に接続されたメモ
   リに格納されたブロックデータに対して、ブロックデー
   タの各列毎に誤り訂正を行う列誤り訂正と、ブロックデ
   ータの各行毎に誤り訂正処理を行う行誤り訂正とを行う
   誤り訂正回路を備えた誤り訂正装置において、 前記誤り訂正回路は、各行又は列の複数のデータを並列
   に演算し、各行又は列に対する誤り訂正を行うようにし
   た誤り訂正装置。
10. 【請求項１０】 前記メモリは、複数の行又は列に対応
    したデータバス幅に設定され、 前記誤り訂正回路は、前記メモリに格納された前記ブロ
    ックデータの複数の行又は列から前記メモリのデータバ
    ス幅の整数倍のデータを一度に読み出し、その読み出し
    た複数の行又は列のデータを並列に演算して各行又は列
    毎に誤り訂正を行うようにした請求項８に記載の誤り訂
    正装置。
11. 【請求項１１】 前記メモリは、前記複数の行又は列に
    対応したデータバス幅に設定され、 前記誤り訂正回路は、前記メモリに格納された前記ブロ
    ックデータの各行又は列から前記メモリのデータバス幅
    の整数倍のデータを一度に読み出し、その読み出した複
    数のデータを並列に演算して各行又は列毎に誤り訂正を
    行うようにした請求項９に記載の誤り訂正装置。
12. 【請求項１２】 前記誤り訂正回路は、各列に対する誤
    り訂正処理を行う列誤り訂正回路と、各行に対する誤り
    訂正処理を行う行誤り訂正回路とから構成され、 前記メモリに行誤り訂正回路による誤り訂正後のブロッ
    クデータを格納するとともに、前記メモリに格納された
    データを一度にそのメモリにデータバス幅の整数倍の数
    毎に順次読み出して前記列誤り訂正回路に出力するメモ
    リ制御回路部を備えた請求項１０又は１１に記載の誤り
    訂正装置。
13. 【請求項１３】 前記ブロックデータは、記録媒体にイ
    ンタリーブされて記憶され、 前記行誤り訂正回路は、記録媒体から読み出されたデー
    タに対して誤り訂正し、訂正後のブロックデータを前記
    メモリ制御部に出力し、 前記メモリ制御部は、訂正後のデータを並び替えてメモ
    リに記憶するようにした請求項１２に記載の誤り訂正装
    置。
14. 【請求項１４】 前記列誤り訂正回路及び行誤り訂正回
    路は、それぞれ前記各行，各列を符号語として扱い、符
    号語全体から各行・各列に対するシンドロームを演算
    し、シンドロームを基に各行，各列に対する誤りを訂正
    するようにした請求項８乃至１３のうちの何れか１項に
    記載の誤り訂正装置。
15. 【請求項１５】 前記列誤り訂正回路は、訂正後の各列
    のデータを前記メモリに格納し、 その各列に対する誤り訂正後のデータを前記メモリのデ
    ータバス幅の整数倍のデータ数毎に読み出し、各行毎に
    誤り訂正処理を行う第２の行誤り訂正回路を備えた請求
    項８乃至１４のうちの何れか１項に記載の誤り訂正装
    置。
16. 【請求項１６】 前記メモリは、限られた範囲内に格納
    されたデータに対するアクセスが、範囲を超えたアクセ
    スよりも高速に行われる物であり、 前記メモリ制御部は、前記データバス幅分の各列のデー
    タ及び複数の行のデータを前記メモリの同一範囲内に格
    納するようにした請求項８乃至１５のうちの何れか１項
    に記載の誤り訂正装置。
17. 【請求項１７】 記録媒体から読み出したデータを読み
    出すデータ読み出し装置であって、 前記読み出されたデータに対して誤り訂正を行う請求項
    ８乃至１６のうちの何れか１項に記載の誤り訂正装置
    と、 前記誤り訂正装置により処理される複数の行又は列に対
    応したデータバス幅に設定され、ブロックデータを記憶
    するメモリとを備えたデータ読み出し装置。
18. 【請求項１８】 限られた範囲内に格納されたデータに
    対するアクセスが、範囲を超えたアクセスよりも高速に
    行われる記憶装置に対して、各行及び各列に対して誤り
    訂正記号が付加されたブロックデータを各列又は各行単
    位でアクセスし、各列の複数のデータを同時に演算して
    各列毎に誤り訂正を行い、複数の行のデータを並列に演
    算して各行毎に誤り訂正を行う誤り訂正装置におけるデ
    ータマッピング方法であって、 前記記憶装置のデータバス幅を、各列毎に同時に演算さ
    れるデータ数、又は、並列に演算される複数の行のデー
    タ数の整数倍に設定し、 前記データバス幅分の各列のデータ及び複数の行のデー
    タを前記記憶装置の同一範囲内に格納するようにした誤
    り訂正装置のデータマッピング方法。
19. 【請求項１９】 限られた範囲内に格納されたデータに
    対するアクセスが、範囲を超えたアクセスよりも高速に
    行われる記憶装置に対して、各行及び各列に対して誤り
    訂正記号が付加されたブロックデータを各列又は各行単
    位でアクセスし、各行の複数のデータを同時に演算して
    各行毎に誤り訂正を行い、複数の列のデータを並列に演
    算して各列毎に誤り訂正を行う誤り訂正装置におけるデ
    ータマッピング方法であって、 前記記憶装置のデータバス幅を、各行毎に同時に演算さ
    れるデータ数、又は、並列に演算される複数の列のデー
    タ数の整数倍に設定し、 前記データバス幅分の各行のデータ及び複数の列のデー
    タを前記記憶装置の同一範囲内に格納するようにした誤
    り訂正装置のデータマッピング方法。