JP3082207B2 - キャッシュ・メモリ内蔵ｌｓｉ - Google Patents
キャッシュ・メモリ内蔵ｌｓｉInfo
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- 241000894339 Matucare virus Species 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 11
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- Memory System Of A Hierarchy Structure (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、キャッシュ・メモリ内蔵LSIに関し、特にL
SIの内蔵するキャッシュ・メモリの有効性維持を実現す
る回路に関する。
SIの内蔵するキャッシュ・メモリの有効性維持を実現す
る回路に関する。
従来、CM内蔵LSIは、アドレス・モニタリングに必要
なバス巾分のMAを有し、MMAをパラレルに入力してい
た。
なバス巾分のMAを有し、MMAをパラレルに入力してい
た。
たとえば、実施例１と同一構成，容量をもつキャッシ
ュ・メモリをもつ従来技術のCM内蔵LSIの特にCM209のモ
ニタリング機能部である第４図を参照すると、モニタリ
ング・アドレスはCM209のセット・エントリ・デコード
に用いるMAS104と、CMから出力されるTG107と比較する
ためのMAT105をパラレルに入力できるよう外部端子を有
していた。この場合のCM内蔵LSIを使用した情報処理装
置の構成例は、第９図のようにMMA504のうちMMA（31−
２）の30ビットをMAとして前記従来のCM内蔵LSIに入力
することになる。
ュ・メモリをもつ従来技術のCM内蔵LSIの特にCM209のモ
ニタリング機能部である第４図を参照すると、モニタリ
ング・アドレスはCM209のセット・エントリ・デコード
に用いるMAS104と、CMから出力されるTG107と比較する
ためのMAT105をパラレルに入力できるよう外部端子を有
していた。この場合のCM内蔵LSIを使用した情報処理装
置の構成例は、第９図のようにMMA504のうちMMA（31−
２）の30ビットをMAとして前記従来のCM内蔵LSIに入力
することになる。
上述したCM内蔵のLSIでは、MAとしてCMがカバーする
アドレス空間分のMMAをパラレルに入力していたため、
通常では （MMAのビット数）−（CMのブロック化に必要なアド
レス・ビット数） の数だけMAをパラレルに入力していたので、LSI全体の
端子数が増加していた。
アドレス空間分のMMAをパラレルに入力していたため、
通常では （MMAのビット数）−（CMのブロック化に必要なアド
レス・ビット数） の数だけMAをパラレルに入力していたので、LSI全体の
端子数が増加していた。
モニタリングに必要なMMAをCM内蔵LSIの内蔵CMのセッ
ト・アドレス部とタグ・アドレス部に時分割し供給する
ためのMAと、前記分割されたMAをそれぞれ保持するため
のラッチをCM内蔵LSIに設定する。
ト・アドレス部とタグ・アドレス部に時分割し供給する
ためのMAと、前記分割されたMAをそれぞれ保持するため
のラッチをCM内蔵LSIに設定する。
すなわち、上述した従来のCM内蔵LSIがモニタリング
に必要なアドレスをパラレルに入力していたのに対し、
本発明のCM内蔵LSIはMAをマルチプレックスし時分割的
に前記CM内蔵のLSIに入力する機能を実現することによ
り、LSI全体の端子数を削減できる。
に必要なアドレスをパラレルに入力していたのに対し、
本発明のCM内蔵LSIはMAをマルチプレックスし時分割的
に前記CM内蔵のLSIに入力する機能を実現することによ
り、LSI全体の端子数を削減できる。
次に、本発明について図面を用いて説明する。
第１図は、本発明第1,第2,第４の請求範囲を１ウェイ
・セット・アソシアティブ方式のキャッシュ・メモリに
実施した一例のCM部の特にモニタリング機能部分のブロ
ック図であり、物理アドレス２の32乗バイト（以降４ギ
ガ・バイトまたはSGBと称す）、４バイトを１ブロック
とし、SE数1024でセット・アドレス巾10ビット、TG巾20
ビット、キャッシュ容量４キロ・バイトのCMを内蔵した
LSIを想定している。
・セット・アソシアティブ方式のキャッシュ・メモリに
実施した一例のCM部の特にモニタリング機能部分のブロ
ック図であり、物理アドレス２の32乗バイト（以降４ギ
ガ・バイトまたはSGBと称す）、４バイトを１ブロック
とし、SE数1024でセット・アドレス巾10ビット、TG巾20
ビット、キャッシュ容量４キロ・バイトのCMを内蔵した
LSIを想定している。
CM209は、キャッシュ・データ部201,VB202,アドレス
・タグ部203を有している。
・タグ部203を有している。
MA101は、本実施例の場合０ビット必要となり各ビッ
トを19−０と番号付けし、以降MA（19−10）101または
単にMA101と記す。同様にSEデコード用アドレス（以降M
ASと称する）をMAS（９−０）104または単にMAS104、TG
比較用アドレス（以降MATと称す）をMAT（19−０）また
は単にMAT105と記す。ここで、MAS（９−０）104は束線
MA（19−０）101の内９−０ビット部分、つまりMA（９
−０）であり、MAT（19−０）105はMA（19−０）に等し
い。MAS104は、MASV102がイネーブル時にMASラッチ（以
降MASLと称す）208にラッチされ、セット・エントリ・
デコーダ（以降SEDECと称す）204に入力される。
トを19−０と番号付けし、以降MA（19−10）101または
単にMA101と記す。同様にSEデコード用アドレス（以降M
ASと称する）をMAS（９−０）104または単にMAS104、TG
比較用アドレス（以降MATと称す）をMAT（19−０）また
は単にMAT105と記す。ここで、MAS（９−０）104は束線
MA（19−０）101の内９−０ビット部分、つまりMA（９
−０）であり、MAT（19−０）105はMA（19−０）に等し
い。MAS104は、MASV102がイネーブル時にMASラッチ（以
降MASLと称す）208にラッチされ、セット・エントリ・
デコーダ（以降SEDECと称す）204に入力される。
SEDEC204は与えられたMASL208出力をデコードしセッ
ト・エントリ選択信号（以降SESLと称す）109を生成す
る。CM209は上アドレス・タグ部203からSESL109により
選択されたエントリのものをTG107に出力する。また、M
A101入力をMMATに切換えMATV103をアクティブにした時
点でMA101と等しいMAT105と前記TG107をタグ・アドレス
比較器205で比較し、前記２束線信号TG107とMAT105の値
が一致した場合タグ・アドレス一致信号108がアクティ
ブになることを得る。タグ・アドレス一致信号108は、M
ATV103をタグ・アドレス比較器205での比較に要する時
間だけMATV遅延器207で遅延させた信号である一致検出
有効信号110と論理積をとられ、VBクリア信号106として
当該のSESL109で選択されたSEが持つBV202をクリアする
のに用いられる。
ト・エントリ選択信号（以降SESLと称す）109を生成す
る。CM209は上アドレス・タグ部203からSESL109により
選択されたエントリのものをTG107に出力する。また、M
A101入力をMMATに切換えMATV103をアクティブにした時
点でMA101と等しいMAT105と前記TG107をタグ・アドレス
比較器205で比較し、前記２束線信号TG107とMAT105の値
が一致した場合タグ・アドレス一致信号108がアクティ
ブになることを得る。タグ・アドレス一致信号108は、M
ATV103をタグ・アドレス比較器205での比較に要する時
間だけMATV遅延器207で遅延させた信号である一致検出
有効信号110と論理積をとられ、VBクリア信号106として
当該のSESL109で選択されたSEが持つBV202をクリアする
のに用いられる。
ここで、本実施例のCM内蔵LSIを情報処理装置内に組
込んでの使用例及び、前記モニタリングによるVBクリア
動作例について、各々ブロック図第５図とタイミング図
第６図を用いて説明する。
込んでの使用例及び、前記モニタリングによるVBクリア
動作例について、各々ブロック図第５図とタイミング図
第６図を用いて説明する。
主記憶メモリ（以降MMと称す）502は、MMA504で指定
されるアドレスに対しデータ・バス503とのデータ授受
を行う。このとき、データ書込み信号（以降WEと称す）
505は、MM502に対する本発明のCM内蔵LSI501以外からの
データ書込みを指定する信号である。CM内蔵LSI501は、
WE505をMASV102として、またMA101をMASL208にラッチす
るのに必要な時間遅延させるWE遅延器508の出力をMATV1
03として入力し、前記MATV103がインアクティブのときM
MA504から抽出したMMAT509を、アクティブのときMMAT51
0をWE遅延器508と同じ遅延時間を持つMMAT遅延器507の
出力であるMMAT遅延信号511を選択するようマルチプレ
クサ506を構成しMA101を得る。ここで、MMAS509はMMA50
4の（31−12）ビットを、MMAT510はMMA504の（１−２）
ビットを抽出した信号である。
されるアドレスに対しデータ・バス503とのデータ授受
を行う。このとき、データ書込み信号（以降WEと称す）
505は、MM502に対する本発明のCM内蔵LSI501以外からの
データ書込みを指定する信号である。CM内蔵LSI501は、
WE505をMASV102として、またMA101をMASL208にラッチす
るのに必要な時間遅延させるWE遅延器508の出力をMATV1
03として入力し、前記MATV103がインアクティブのときM
MA504から抽出したMMAT509を、アクティブのときMMAT51
0をWE遅延器508と同じ遅延時間を持つMMAT遅延器507の
出力であるMMAT遅延信号511を選択するようマルチプレ
クサ506を構成しMA101を得る。ここで、MMAS509はMMA50
4の（31−12）ビットを、MMAT510はMMA504の（１−２）
ビットを抽出した信号である。
次に第６図に於いて、WE＝MASV,MATV,VBクリア信号10
6はアクティブ・ハイとすると、CM内蔵LSI501は、UW505
アクティブの期間に於いてMA101としてMMA504のMMAS5
09部分をの様に入力され、前記MMAS509に対応したTG1
07をで出力する。と同時にMA101をMMAS509からMMAT
510にで切換えると、タグ・アドレス比較器205で前記
TG107とMMAT510の内部信号であるMAT105が比較され、ア
ドレス・タグ一致信号108がで得られる。一致検出有
効信号110は前記の通りにタイミングを合せてアクテ
ィブとなるよう設定されているので、でVB202をクリ
アすべきかどうかVBクリア信号106によって指定され
る。CM201は、VBクリア信号106がアクティブとなると、
SESL109で選択されでTG107を出力したエントリのVB20
2がクリアされる。
6はアクティブ・ハイとすると、CM内蔵LSI501は、UW505
アクティブの期間に於いてMA101としてMMA504のMMAS5
09部分をの様に入力され、前記MMAS509に対応したTG1
07をで出力する。と同時にMA101をMMAS509からMMAT
510にで切換えると、タグ・アドレス比較器205で前記
TG107とMMAT510の内部信号であるMAT105が比較され、ア
ドレス・タグ一致信号108がで得られる。一致検出有
効信号110は前記の通りにタイミングを合せてアクテ
ィブとなるよう設定されているので、でVB202をクリ
アすべきかどうかVBクリア信号106によって指定され
る。CM201は、VBクリア信号106がアクティブとなると、
SESL109で選択されでTG107を出力したエントリのVB20
2がクリアされる。
第２図は本発明第1,第2,第４の請求範囲を２ウェイ・
セット・アソシアティブ方式のCMに実施した一例のCM部
の特にモニタリング機能部分のブロック図であり、実施
例１のCMと同一構成，同一容量のCM部を２ウェイ分有し
ており、他は実施例１と同一である。SESL202は第１のC
M301と第２のCM302に同時に入力され、それぞれのTG出
力である第１のTG303と第２のTG304は各々独立のタグ・
アドレス比較器である第１のタグ・アドレス比較器310,
第２のタグ・アドレス比較器311によりMAT105と比較さ
れ第１のタグ・アドレス一致信号307,第２のタグ・アド
レス一致信号308を出力する。前記第１のタグ・アドレ
ス一致信号307,第２のタグ・アドレス一致信号308は一
致検出有効信号110と論理積がとられ、各々第１のVBク
リア信号305および第２のVBクリア信号306として第１の
CM301,第２のCM302のVBに入力される。
セット・アソシアティブ方式のCMに実施した一例のCM部
の特にモニタリング機能部分のブロック図であり、実施
例１のCMと同一構成，同一容量のCM部を２ウェイ分有し
ており、他は実施例１と同一である。SESL202は第１のC
M301と第２のCM302に同時に入力され、それぞれのTG出
力である第１のTG303と第２のTG304は各々独立のタグ・
アドレス比較器である第１のタグ・アドレス比較器310,
第２のタグ・アドレス比較器311によりMAT105と比較さ
れ第１のタグ・アドレス一致信号307,第２のタグ・アド
レス一致信号308を出力する。前記第１のタグ・アドレ
ス一致信号307,第２のタグ・アドレス一致信号308は一
致検出有効信号110と論理積がとられ、各々第１のVBク
リア信号305および第２のVBクリア信号306として第１の
CM301,第２のCM302のVBに入力される。
本実施例２のCM内蔵LSI501の情報処理装置内に於ける
使用法及び動作タイミングは、実施例１と同様である。
使用法及び動作タイミングは、実施例１と同様である。
第３図は実施例１に対し本発明第３の請求範囲を追加
実施した場合のCM部特にモニタリング機能部分のブロッ
ク図である。MASL208のラッチ・ストローブ信号にMASV
ではなく、MATV103の論理反転信号を用いたことのほか
は、実施例１および第１図と同じである。この場合、MA
101がMMAS509からMMAT510に切換わると同時にMATV13を
アクティブにする必要がある。
実施した場合のCM部特にモニタリング機能部分のブロッ
ク図である。MASL208のラッチ・ストローブ信号にMASV
ではなく、MATV103の論理反転信号を用いたことのほか
は、実施例１および第１図と同じである。この場合、MA
101がMMAS509からMMAT510に切換わると同時にMATV13を
アクティブにする必要がある。
第３図のCM内蔵LSIを内部に使用した情報処理装置の
ブロック図例を第７図に、またそのときの動作タイミン
グ図を第８図に示す。実施例３のCM内蔵LSIの使用例で
ある第７図は、MASV102が省略されている以外実施例１
の使用例である第５図と同じである。タイミング図第８
図を参照すると、MASL208のラッチ・ストローブとしてM
ATV103の論理反転値を使用しているため、MASV103がイ
ンアクティブの際のMM504およびMA101の変化によりSESL
109のデコード時間後にTG107が変化するが、の時点
では一致検出有効信号110がインアクティブであるので
誤ってVBクリア信号106がアクティブになることはな
い。以降の動作は実施例１の説明と同様のため省略す
る。
ブロック図例を第７図に、またそのときの動作タイミン
グ図を第８図に示す。実施例３のCM内蔵LSIの使用例で
ある第７図は、MASV102が省略されている以外実施例１
の使用例である第５図と同じである。タイミング図第８
図を参照すると、MASL208のラッチ・ストローブとしてM
ATV103の論理反転値を使用しているため、MASV103がイ
ンアクティブの際のMM504およびMA101の変化によりSESL
109のデコード時間後にTG107が変化するが、の時点
では一致検出有効信号110がインアクティブであるので
誤ってVBクリア信号106がアクティブになることはな
い。以降の動作は実施例１の説明と同様のため省略す
る。
以上説明したように本発明は、セット・アソシアティ
ブ方式のキャッシュ・メモリが、モニタリング・アドレ
ス・セット部に対するセット・エントリのデコード期間
とモニタリング・アドレス・タグ部に対するタグ・アド
レスの比較のタイミングが異なっていることを利用し、
前記モニタリング・アドレスのセット部とタグ部を時分
割に入力することにより、性能を落とすことなく外部信
号端子数を削減できる効果がある。
ブ方式のキャッシュ・メモリが、モニタリング・アドレ
ス・セット部に対するセット・エントリのデコード期間
とモニタリング・アドレス・タグ部に対するタグ・アド
レスの比較のタイミングが異なっていることを利用し、
前記モニタリング・アドレスのセット部とタグ部を時分
割に入力することにより、性能を落とすことなく外部信
号端子数を削減できる効果がある。
前記各実施例の場合、CM内蔵LSIのモニタリング・ア
ドレス用端子は従来技術の30本から20本に、10本の削減
が行えたことになる。
ドレス用端子は従来技術の30本から20本に、10本の削減
が行えたことになる。
第１図は本発明の実施例１のCM内蔵LSI内蔵のモニタリ
ング動作部のブロック図であり、第２図は本発明の実施
例２のCM内蔵LSI内のモニタリング動作部のブロック図
であり、第３図は本発明の実施例のCM内蔵LSI内のモニ
タリング動作部のブロック図である。第４図は従来技術
に於けるCM内蔵LSI内のモニタリング動作部のブロック
図である。第５図は本発明の実施例１および２のCM内蔵
LSIを情報処理装置内に使用した際の構成例であり、第
６図はその際のモニタリング動作のCM内蔵LSI内外の信
号のタイミング図であり、第７図は同様に実施例３のCM
内蔵LSIを情報処理装置内に使用した際の構成例で、第
８図は実施例３のモニタリング動作時の各信号のタイミ
ング図である。第９図は、従来技術のCM内蔵LSIを使用
した際の情報処理装置構成例で、本従来例の場合モニタ
リング・アドレス信号端子が30ビット分必要なことを示
している。 101……MA（モニタリング・アドレス）、102……MASV
（キャッシュ・メモリのセット・アドレスに対応する有
効な主記憶メモリのアドレスをMAに入力していることを
示す信号）、103……MATV（キャッシュ・メモリのタグ
・アドレスに対応する有効な主記憶メモリのアドレスを
MAに入力していることを示す信号）、104……MAS（セッ
ト・エントリ・デコード用モニタリング・アドレス）、
105……MAT（タグ・アドレス比較用モニタリング・アド
レス）、106……VBクリア信号、107……TG（タグ・アド
レス）、108……タグ・アドレス一致信号、109……SESL
（セット・エントリ選択信号）、110……一致検出有効
信号、201……キャッシュ・データ部、202……VB（キャ
ッシュ・メモリのバリッド・ビット）、203……アドレ
ス・タグ部、204……SEDEC（セット・エントリ・デコー
ダ）、205……タグ・アドレス比較器、207……MATV遅延
器、208……MASL（セット・エントリ・デコード用モニ
タリング・アドレス・ラッチ）、209……CM（キャッシ
ュ・メモリ）、301……第１のCM、302……第２のCM、30
3……第１のTG、304……第２のTG、305……第１のVBク
リア信号、306……第２のVBクリア信号、307……第１の
タグ・アドレス一致信号、308……第２のタグ・アドレ
ス一致信号、310……第１のタグ・アドレス比較器、311
……第２のタグ・アドレス比較器、401……モニタリン
グ・アドレス・バリッド、402……MATラッチ、501……C
M内蔵LSI、502……MM（主記憶メモリ）、503……データ
・バス、504……MMA（主記憶メモリのアドレス・バ
ス）、505……WE（データ書込み信号）、506……マルチ
プレクサ、507……MMAT遅延器、508……WE遅延器、509
……MMAS（キャッシュ・メモリのセット・アドレスに対
応する主記憶メモリのアドレス）、510……MMAT（キャ
ッシュ・メモリのタグ・アドレスに対応する主記憶メモ
リのアドレス）、511……MMAT遅延信号。
ング動作部のブロック図であり、第２図は本発明の実施
例２のCM内蔵LSI内のモニタリング動作部のブロック図
であり、第３図は本発明の実施例のCM内蔵LSI内のモニ
タリング動作部のブロック図である。第４図は従来技術
に於けるCM内蔵LSI内のモニタリング動作部のブロック
図である。第５図は本発明の実施例１および２のCM内蔵
LSIを情報処理装置内に使用した際の構成例であり、第
６図はその際のモニタリング動作のCM内蔵LSI内外の信
号のタイミング図であり、第７図は同様に実施例３のCM
内蔵LSIを情報処理装置内に使用した際の構成例で、第
８図は実施例３のモニタリング動作時の各信号のタイミ
ング図である。第９図は、従来技術のCM内蔵LSIを使用
した際の情報処理装置構成例で、本従来例の場合モニタ
リング・アドレス信号端子が30ビット分必要なことを示
している。 101……MA（モニタリング・アドレス）、102……MASV
（キャッシュ・メモリのセット・アドレスに対応する有
効な主記憶メモリのアドレスをMAに入力していることを
示す信号）、103……MATV（キャッシュ・メモリのタグ
・アドレスに対応する有効な主記憶メモリのアドレスを
MAに入力していることを示す信号）、104……MAS（セッ
ト・エントリ・デコード用モニタリング・アドレス）、
105……MAT（タグ・アドレス比較用モニタリング・アド
レス）、106……VBクリア信号、107……TG（タグ・アド
レス）、108……タグ・アドレス一致信号、109……SESL
（セット・エントリ選択信号）、110……一致検出有効
信号、201……キャッシュ・データ部、202……VB（キャ
ッシュ・メモリのバリッド・ビット）、203……アドレ
ス・タグ部、204……SEDEC（セット・エントリ・デコー
ダ）、205……タグ・アドレス比較器、207……MATV遅延
器、208……MASL（セット・エントリ・デコード用モニ
タリング・アドレス・ラッチ）、209……CM（キャッシ
ュ・メモリ）、301……第１のCM、302……第２のCM、30
3……第１のTG、304……第２のTG、305……第１のVBク
リア信号、306……第２のVBクリア信号、307……第１の
タグ・アドレス一致信号、308……第２のタグ・アドレ
ス一致信号、310……第１のタグ・アドレス比較器、311
……第２のタグ・アドレス比較器、401……モニタリン
グ・アドレス・バリッド、402……MATラッチ、501……C
M内蔵LSI、502……MM（主記憶メモリ）、503……データ
・バス、504……MMA（主記憶メモリのアドレス・バ
ス）、505……WE（データ書込み信号）、506……マルチ
プレクサ、507……MMAT遅延器、508……WE遅延器、509
……MMAS（キャッシュ・メモリのセット・アドレスに対
応する主記憶メモリのアドレス）、510……MMAT（キャ
ッシュ・メモリのタグ・アドレスに対応する主記憶メモ
リのアドレス）、511……MMAT遅延信号。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08,15/78 G06F 11/22 - 11/30
Claims (4)
- 【請求項１】セット・アソシアティブ方式のキャッシュ
・メモリ（以降CMと称す）を内蔵するLSIにおいて、主
記憶メモリのアドレス・バス（以降MMAと称す）をモニ
タリングするためのモニタリング・アドレス入力を、前
記LSIが内臓するCMのセット・エントリをデコードする
ためのアドレスのビット数（以降セット・アドレス巾と
称す）または前記CMの各セットから出力されるタグ・ア
ドレスのビット数（以降タグ・アドレス巾と称す）のう
ち多い方のアドレス巾だけのモニタリング・アドレス入
力信号端子（以降MAと称す）として有するキャッシュ・
メモリ内蔵LSI。 - 【請求項２】MAにCMのセット・アドレスに対応するMMA
の一部（以降MMASと称す）とタグ・アドレスに対応する
MMAの一部（以降MMATと称す）を時分割で入力し、モニ
タリングするのに有効なMMASを入力していることを示す
信号（以降MASVと称す）入力および、MASVとは排他的で
ありかつ前記MMASに対応したモニタリングするのに必要
なMMATを入力していることを示す信号（以降MATVと称
す）入力を有する請求項１記載のキャッシュ・メモリ内
蔵LSI。 - 【請求項３】MMSVを省略し、モニタリングするのに有効
なMMASを入力していることを示す信号をMATVのインアク
ティブ時とす請求項２記載のキャッシュ・メモリ内蔵LS
I。 - 【請求項４】入力されたMAをMASVがアクティブの際ラッ
チしMMASに対応したセット・エントリ（以降SEと称す）
をデコード指定する機構と、前記SEから出力されるタグ
・アドレス（以降TGと称す）をMATVがアクティブの際ラ
ッチしたMAと比較し一致した場合、当該の有効性を示す
フラグ（以降VBと称す）をクリアする機構を有する請求
項２または３記載のキャッシュ・メモリ内蔵LSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02078121A JP3082207B2 (ja) | 1990-03-27 | 1990-03-27 | キャッシュ・メモリ内蔵ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02078121A JP3082207B2 (ja) | 1990-03-27 | 1990-03-27 | キャッシュ・メモリ内蔵ｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278148A JPH03278148A (ja) | 1991-12-09 |
| JP3082207B2 true JP3082207B2 (ja) | 2000-08-28 |
Family
ID=13653053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02078121A Expired - Fee Related JP3082207B2 (ja) | 1990-03-27 | 1990-03-27 | キャッシュ・メモリ内蔵ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082207B2 (ja) |
-
1990
- 1990-03-27 JP JP02078121A patent/JP3082207B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03278148A (ja) | 1991-12-09 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |