JPH0224748A - アドレス切替回路 - Google Patents
アドレス切替回路Info
- Publication number
- JPH0224748A JPH0224748A JP17593388A JP17593388A JPH0224748A JP H0224748 A JPH0224748 A JP H0224748A JP 17593388 A JP17593388 A JP 17593388A JP 17593388 A JP17593388 A JP 17593388A JP H0224748 A JPH0224748 A JP H0224748A
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- JP
- Japan
- Prior art keywords
- address
- data
- bits
- memory space
- register
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、記憶装置と周辺入出力装置をもつ電子計算機
の中央処理装置がアクセスするアドレスを切り替えるア
ドレス切替回路に関する。
の中央処理装置がアクセスするアドレスを切り替えるア
ドレス切替回路に関する。
〈従来の技術〉
一般に、記憶装置や周辺入出力装置をもつ電子計“算機
では、中央処理装置（以下ｒｃＰＵｊと略す）が直接管
理できるメモリ空間だけではシステムとして不十分な場
合が多い。このような場合、バンク切替方式等によって
アドレスを変換し、疑似的にＣＰＵの管理できるメモリ
空間を拡張する手法がよく用いられる。
では、中央処理装置（以下ｒｃＰＵｊと略す）が直接管
理できるメモリ空間だけではシステムとして不十分な場
合が多い。このような場合、バンク切替方式等によって
アドレスを変換し、疑似的にＣＰＵの管理できるメモリ
空間を拡張する手法がよく用いられる。
従来、この種のメモリ空間の拡張を実現するアドレス切
替回路を含む電子計算機として、第４図に示すようなら
のかある。この電子計算機では、ＣＰＵＩＩからデータ
バス１２および内部アドレスバス１４を介して与えられ
たデータは、アドレス切替回路１７内で解読され、出力
すべきアドレス値が生成され、生成されたアドレス値は
、制御信号発生回路２０から与えられる制御信号Ｓ、に
よってコントロールされ、ＣＰＵＩＩの要求に応じてア
ドレス切替のためアドレスバス１６に出力される。
替回路を含む電子計算機として、第４図に示すようなら
のかある。この電子計算機では、ＣＰＵＩＩからデータ
バス１２および内部アドレスバス１４を介して与えられ
たデータは、アドレス切替回路１７内で解読され、出力
すべきアドレス値が生成され、生成されたアドレス値は
、制御信号発生回路２０から与えられる制御信号Ｓ、に
よってコントロールされ、ＣＰＵＩＩの要求に応じてア
ドレス切替のためアドレスバス１６に出力される。
上記アドレス切替回路１７は、第５図に示すような構成
をなし、デコーダ２１は、データバス１２からのデータ
を解読して図示しない記憶装置や周辺入出力装置に対応
するアドレス信号を作成し、レジスタ１８は、作成され
たアドレス信号を一時保持する。そして、スイッチ部１
９は、制御信号Ｓ１を受けてレジスタ１８から入力され
るアドレス信号と上記内部アドレスバス１４から入力さ
れるアドレス信号を合成してアドレスバス１６に出力す
る。
をなし、デコーダ２１は、データバス１２からのデータ
を解読して図示しない記憶装置や周辺入出力装置に対応
するアドレス信号を作成し、レジスタ１８は、作成され
たアドレス信号を一時保持する。そして、スイッチ部１
９は、制御信号Ｓ１を受けてレジスタ１８から入力され
るアドレス信号と上記内部アドレスバス１４から入力さ
れるアドレス信号を合成してアドレスバス１６に出力す
る。
〈発明が解決しようとする課題〉
ところが、上記従来のアドレス切替回路１７では、デー
タを解読してアドレスを生成するためのデコーダ２１に
おいて信号解読部２１ａやアドレス作成部２１ｂの回路
構成が複雑になり、この部分での信号遅延時間が大きく
なって、高速にアドレス変換ができないうえ、回路が高
価になるという欠点がある。
タを解読してアドレスを生成するためのデコーダ２１に
おいて信号解読部２１ａやアドレス作成部２１ｂの回路
構成が複雑になり、この部分での信号遅延時間が大きく
なって、高速にアドレス変換ができないうえ、回路が高
価になるという欠点がある。
そこで、本発明の目的は、簡素かつ安価な構成でもって
メモリ空間拡張のために高速でアドレス変換を行なうこ
とができるアドレス切替回路を提供することである。
メモリ空間拡張のために高速でアドレス変換を行なうこ
とができるアドレス切替回路を提供することである。
〈課題を解決するための手段〉
上記目的を達成するため、本発明のアドレス切替回路は
、記憶装置と周辺入出力装置をもつ電子計算機の中央処
理装置から入力される拡張メモリ空間のバンク番号を表
わす所定ビット数のデータを格納するレジスタと、上記
中央処理装置から入力されるメモリ空間のアドレス番号
を表わす所定ビット数のアドレスデータを出力するか、
あるいは外部からの制御信号を受けて上記所定ビット数
のアドレスデータに上記レジスタから入力される所定ビ
ット数のデータを付加して、両所定ビット数の合計のビ
ット数をもつアドレスデータを出力するスイッチ手段を
備えて、上記中央処理装置がアクセスするアドレスの切
り替えを高速で行なえるようにしたことを特徴とする。
、記憶装置と周辺入出力装置をもつ電子計算機の中央処
理装置から入力される拡張メモリ空間のバンク番号を表
わす所定ビット数のデータを格納するレジスタと、上記
中央処理装置から入力されるメモリ空間のアドレス番号
を表わす所定ビット数のアドレスデータを出力するか、
あるいは外部からの制御信号を受けて上記所定ビット数
のアドレスデータに上記レジスタから入力される所定ビ
ット数のデータを付加して、両所定ビット数の合計のビ
ット数をもつアドレスデータを出力するスイッチ手段を
備えて、上記中央処理装置がアクセスするアドレスの切
り替えを高速で行なえるようにしたことを特徴とする。
く作用〉
中央処理装置から入力される拡張メモリ空間のバンク番
号を表わす所定ビット数のデータは、レジスタに格納さ
れる。スイッチ手段は、外部からの制御信号を受けたと
き、中央処理装置から入力されるメモリ空間のアドレス
番号を表わす所定ビット数のアドレスデータに上記レジ
スタから出力される所定ビット数のデータを付加して、
両所定ビット数の合計のビット数をもつアドレスデータ
を出力する一方、制御信号を受けぬとき、上記メモリ空
間のアドレスデータだけをそのまま出力する。
号を表わす所定ビット数のデータは、レジスタに格納さ
れる。スイッチ手段は、外部からの制御信号を受けたと
き、中央処理装置から入力されるメモリ空間のアドレス
番号を表わす所定ビット数のアドレスデータに上記レジ
スタから出力される所定ビット数のデータを付加して、
両所定ビット数の合計のビット数をもつアドレスデータ
を出力する一方、制御信号を受けぬとき、上記メモリ空
間のアドレスデータだけをそのまま出力する。
従って、中央処理装置からのデータを常時アドレス信号
に変換する従来の如きデコーダが不要になるので、アド
レス切替回路における信号遅延時間は、レジスタ書込み
のセットアツプ時間とレジスタおよびスイッチ手段のゲ
ート遅延時間の和だけになって、アドレスの切り替えが
高速で行なえる。
に変換する従来の如きデコーダが不要になるので、アド
レス切替回路における信号遅延時間は、レジスタ書込み
のセットアツプ時間とレジスタおよびスイッチ手段のゲ
ート遅延時間の和だけになって、アドレスの切り替えが
高速で行なえる。
〈実施例〉
以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明のアドレス切替回路の一例を示す概略ブ
ロック図であり、３はＣＰＵＩ（第２図参照）からデー
タバス２を介して入力される拡張メモリ空間のバンク番
号を表わす５ビットのデータＤＯ〜Ｄ４を格納するレジ
スタ、５は上記０ＰＵｔから内部アドレスバス４を介し
て入力されるメモリ空間のアドレス番号を表わす１９ビ
ットのアドレスデータＡＤＯ〜ＡＤ１８をそのまま出力
するか、あるいは上記内部アドレスバス４を介して入力
される！ビット制御信号ＡＤ１９を受けて、上記アドレ
スデータＡＤＯ〜ＡＤｔ８に上記レジスタ３から入力さ
れるデータＤＯ〜Ｄ４を付加して２４（＝５＋１９）ビ
ットのアドレスデータＡＤＲＯ〜ＡＤＲ２３をアドレス
バス６に出力するスイッチ部である。
ロック図であり、３はＣＰＵＩ（第２図参照）からデー
タバス２を介して入力される拡張メモリ空間のバンク番
号を表わす５ビットのデータＤＯ〜Ｄ４を格納するレジ
スタ、５は上記０ＰＵｔから内部アドレスバス４を介し
て入力されるメモリ空間のアドレス番号を表わす１９ビ
ットのアドレスデータＡＤＯ〜ＡＤ１８をそのまま出力
するか、あるいは上記内部アドレスバス４を介して入力
される！ビット制御信号ＡＤ１９を受けて、上記アドレ
スデータＡＤＯ〜ＡＤｔ８に上記レジスタ３から入力さ
れるデータＤＯ〜Ｄ４を付加して２４（＝５＋１９）ビ
ットのアドレスデータＡＤＲＯ〜ＡＤＲ２３をアドレス
バス６に出力するスイッチ部である。
第２図は、上記アドレス切替回路の具体例を含む電子計
算機のブロック図である。この電子計算機は、ＣＰｔＪ
ｌとアドレス切替回路７からなり、アドレス切替回路７
のレジスタ３としてＤ型フリップフロップ８を、スイッ
チ部５として出力反転型のマルチプレクサ９を夫々用い
るとともに、ＣＰＵ１とアドレス切替回路７間の内部ア
ドレスバス４にバッファ１０を介設している。上記内部
アドレスバス４は、マルチプレクサ９に制御信号ＡＤ１
９を供給した後、アドレスデータＡＤＯ〜ＡＤ１８をＡ
ＤＲＯ〜ＡＤＲ１８としてそのままアドレスバス６ａに
出力する。また、上記マルチプレクサ９は、制御信号Ａ
Ｄ１９が０のとき入力端子Ｂに入力されるデータ（ｏ、
ｏ、ｏ、ｏ、ｏ）を出力端子Ｙを経てアドレスバス６ｂ
に出力する一方、ＡＤ１９が１のとき、入力端子Ａに入
力されるフリップフロップ８からのデータＤＯ〜Ｄ４を
同様に出力するようになっている。
算機のブロック図である。この電子計算機は、ＣＰｔＪ
ｌとアドレス切替回路７からなり、アドレス切替回路７
のレジスタ３としてＤ型フリップフロップ８を、スイッ
チ部５として出力反転型のマルチプレクサ９を夫々用い
るとともに、ＣＰＵ１とアドレス切替回路７間の内部ア
ドレスバス４にバッファ１０を介設している。上記内部
アドレスバス４は、マルチプレクサ９に制御信号ＡＤ１
９を供給した後、アドレスデータＡＤＯ〜ＡＤ１８をＡ
ＤＲＯ〜ＡＤＲ１８としてそのままアドレスバス６ａに
出力する。また、上記マルチプレクサ９は、制御信号Ａ
Ｄ１９が０のとき入力端子Ｂに入力されるデータ（ｏ、
ｏ、ｏ、ｏ、ｏ）を出力端子Ｙを経てアドレスバス６ｂ
に出力する一方、ＡＤ１９が１のとき、入力端子Ａに入
力されるフリップフロップ８からのデータＤＯ〜Ｄ４を
同様に出力するようになっている。
上記構成のアドレス切替回路７の動作について次に述べ
る。
る。
ＣＰＵ１から内部アドレスバス４に出力される１９ビッ
トのアドレスデータＡＤＯ〜ＡＤ１８によって、２１８
叩ち５１２ＫＢ（ｌ ＫＢ＝２”）のメモリ空間が指定
される一方、データバス２に出力される５ビットのデー
タＤＯ〜Ｄ４によって、２５即ち３２の拡張メモリ空間
のバンク番号が指定される。なお、データ（Ｄ４．〜．
ＤＯ）が（０，０，０゜０．０）、（０，０，０，０，
１）である０番バンク、１番バンクは、拡張メモリ空間
上にないアドレスを生成することになるので、ＣＰＵＩ
Ｊこよって使用が禁止される。さて、ＣＰＵＩから入力
される拡張メモリ空間のバンク番号を表わすデータＤＯ
〜Ｄ４は、フリップフロップ８に格納される。一方、マ
ルチプレクサ９は、内部アドレスバス４からの制御信号
ＡＤ１９が“０”のとき、アドレスバス６ｂにデータ（
０，０，０，０，０）を出力する一方、上記制御信号Ａ
Ｄ＋９が“ビのとき、アドレスバス６ｂにフリップフロ
ップ８に保持されていた上記データ（Ｄ４．〜．ＤＯ）
を出力する。従って、アドレスバス６には、制御信号Ａ
Ｄ１９が“Ｏ”のとき、メモリ空間のアドレスを指定す
るアドレス６ａのデータＡＤＯ−ＡＤ１８がそのままＡ
ＤＲＯ−ＡＤＲｌＢとして出力される一方、制御信号Ａ
Ｄ１９が“ビのとき、拡大メモリ空間のバンク番号とそ
のバンク内のアドレスを指定するデータＤＯ〜Ｄ４とＡ
ＤＯ〜ＡＤ１８が合成されてＡＤＲＯ〜ＡＤＲ２３とし
て出力される。
トのアドレスデータＡＤＯ〜ＡＤ１８によって、２１８
叩ち５１２ＫＢ（ｌ ＫＢ＝２”）のメモリ空間が指定
される一方、データバス２に出力される５ビットのデー
タＤＯ〜Ｄ４によって、２５即ち３２の拡張メモリ空間
のバンク番号が指定される。なお、データ（Ｄ４．〜．
ＤＯ）が（０，０，０゜０．０）、（０，０，０，０，
１）である０番バンク、１番バンクは、拡張メモリ空間
上にないアドレスを生成することになるので、ＣＰＵＩ
Ｊこよって使用が禁止される。さて、ＣＰＵＩから入力
される拡張メモリ空間のバンク番号を表わすデータＤＯ
〜Ｄ４は、フリップフロップ８に格納される。一方、マ
ルチプレクサ９は、内部アドレスバス４からの制御信号
ＡＤ１９が“０”のとき、アドレスバス６ｂにデータ（
０，０，０，０，０）を出力する一方、上記制御信号Ａ
Ｄ＋９が“ビのとき、アドレスバス６ｂにフリップフロ
ップ８に保持されていた上記データ（Ｄ４．〜．ＤＯ）
を出力する。従って、アドレスバス６には、制御信号Ａ
Ｄ１９が“Ｏ”のとき、メモリ空間のアドレスを指定す
るアドレス６ａのデータＡＤＯ−ＡＤ１８がそのままＡ
ＤＲＯ−ＡＤＲｌＢとして出力される一方、制御信号Ａ
Ｄ１９が“ビのとき、拡大メモリ空間のバンク番号とそ
のバンク内のアドレスを指定するデータＤＯ〜Ｄ４とＡ
ＤＯ〜ＡＤ１８が合成されてＡＤＲＯ〜ＡＤＲ２３とし
て出力される。
第３図は、上記アドレス切替回路７を使用した場合のメ
モリマツプである。ＣＰＵＩのメモリ空間は、図中の左
側に示すＩＭＢであり、そのうちの下位５１２ＫＢ（Ａ
）を上記データＡＤＲＯ〜ＡＤＲ１Ｂ（２’″−５１２
ＫＢ）で直接指定される通常のメモリ空間とする一方、
上位５１２ＫＢ（Ｂ）をマルチパスウィンドとし、この
ウィンドを通してリニアアドレスでＩＭＢ以上に配置さ
れている図中の右側に示すマルチパス上のメモリ（Ｃ）
を５１２ＫＢずつのバンクに分けて参照するようにして
いる。即ち、０番、１番バンクが使用禁止なので、上記
データＡＤＲ１９〜ＡＤＲ２３で３０（＝２５−２）個
のバンクのうちのいずれかが指定され、上記データＡＤ
ＲＯ−ＡＤＨ１８でそのバンク（５１２ＫＢ）内のいず
れかのアドレスが指定される。
モリマツプである。ＣＰＵＩのメモリ空間は、図中の左
側に示すＩＭＢであり、そのうちの下位５１２ＫＢ（Ａ
）を上記データＡＤＲＯ〜ＡＤＲ１Ｂ（２’″−５１２
ＫＢ）で直接指定される通常のメモリ空間とする一方、
上位５１２ＫＢ（Ｂ）をマルチパスウィンドとし、この
ウィンドを通してリニアアドレスでＩＭＢ以上に配置さ
れている図中の右側に示すマルチパス上のメモリ（Ｃ）
を５１２ＫＢずつのバンクに分けて参照するようにして
いる。即ち、０番、１番バンクが使用禁止なので、上記
データＡＤＲ１９〜ＡＤＲ２３で３０（＝２５−２）個
のバンクのうちのいずれかが指定され、上記データＡＤ
ＲＯ−ＡＤＨ１８でそのバンク（５１２ＫＢ）内のいず
れかのアドレスが指定される。
従って、Ｃ，ＰＵＩは、このアドレス切替回路７によっ
て、最大１６ＭＢまでのメモリ空間をアクセスすること
ができるのである。
て、最大１６ＭＢまでのメモリ空間をアクセスすること
ができるのである。
このように、上記実施例のアドレス切替回路７では、第
５図の従来例に示すデコーダ２Ｋが不要になるから、信
号解読部２１ａやアドレス作成部２１ｂがいらず、回路
構成が簡素かつ安価になるのみならず、これらの部分で
の信号遅延がなくなるので、信号遅延時間は、フリップ
フロップ８の書込みのセットアツプ時間とフリップフロ
ップ８およびマルチプレクサ９のゲート遅延時間の和だ
けになって、従来に比して格段に短縮される。
５図の従来例に示すデコーダ２Ｋが不要になるから、信
号解読部２１ａやアドレス作成部２１ｂがいらず、回路
構成が簡素かつ安価になるのみならず、これらの部分で
の信号遅延がなくなるので、信号遅延時間は、フリップ
フロップ８の書込みのセットアツプ時間とフリップフロ
ップ８およびマルチプレクサ９のゲート遅延時間の和だ
けになって、従来に比して格段に短縮される。
なお、本発明が図示の実施例に限られないのはいうまで
もない。
もない。
〈発明の効果〉
以上の説明で明らかなように、本発明のアドレス切替回
路は、中央処理装置から入力される拡張メモリ空間のバ
ンク番号を表わす所定ビット数のデータをレジスタに格
納する一方、中央処理装置から入力させるメモリ空間の
アドレス番号を表わす所定ビット数のアドレスデータを
出力するスイッチ手段によって、このスイッチ手段が外
部からの制御信号を受けたとき、上記所定ビット数のア
ドレスデータに上記レジスタからの所定ビット数のデー
タを付加して、両所定ビット数の合計のビット数をもつ
アドレスデータを出力するようにしているので、デコー
ダを介していた従来例に比して、中央処理装置がアクセ
スするアドレスの切り替えを高速で行なうことができる
うえ、構成が簡素かつ安価になる。
路は、中央処理装置から入力される拡張メモリ空間のバ
ンク番号を表わす所定ビット数のデータをレジスタに格
納する一方、中央処理装置から入力させるメモリ空間の
アドレス番号を表わす所定ビット数のアドレスデータを
出力するスイッチ手段によって、このスイッチ手段が外
部からの制御信号を受けたとき、上記所定ビット数のア
ドレスデータに上記レジスタからの所定ビット数のデー
タを付加して、両所定ビット数の合計のビット数をもつ
アドレスデータを出力するようにしているので、デコー
ダを介していた従来例に比して、中央処理装置がアクセ
スするアドレスの切り替えを高速で行なうことができる
うえ、構成が簡素かつ安価になる。
第１図は本発明のアドレス切替回路の実施例を示す概略
ブロック図、第２図は上記アドレス切替回路の具体例を
含む電子計算機のブロック図、第３図は上記実施例を用
いた場合のメモリマツプ、第４図は従来のアドレス切替
回路を含む電子計算機のブロック図、第５図は上記従来
のアドレス切替回路の概略ブロック図である。 ト・・ＣＰＵ、３・・・レジスタ、５・・・スイッチ部
、７・・・アドレス切替回路、８− フリップフロップ
、９・・・マルチプレクサ。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 はか１８第 囚 （ＣＰＩＪ＞Ｅす）
ブロック図、第２図は上記アドレス切替回路の具体例を
含む電子計算機のブロック図、第３図は上記実施例を用
いた場合のメモリマツプ、第４図は従来のアドレス切替
回路を含む電子計算機のブロック図、第５図は上記従来
のアドレス切替回路の概略ブロック図である。 ト・・ＣＰＵ、３・・・レジスタ、５・・・スイッチ部
、７・・・アドレス切替回路、８− フリップフロップ
、９・・・マルチプレクサ。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 はか１８第 囚 （ＣＰＩＪ＞Ｅす）
Claims (1)
- （１）記憶装置と周辺入出力装置をもつ電子計算機の中
央処理装置がアクセスするアドレスを切り替えるアドレ
ス切替回路において、 上記中央処理装置から入力される拡張メモリ空間のバン
ク番号を表わす所定ビット数のデータを格納するレジス
タと、 上記中央処理装置から入力されるメモリ空間のアドレス
番号を表わす所定ビット数のアドレスデータを出力する
か、あるいは外部からの制御信号を受けて上記所定ビッ
ト数のアドレスデータに上記レジスタから入力される所
定ビット数のデータを付加して、両所定ビット数の合計
のビット数をもつアドレスデータを出力するスイッチ手
段を備えて、アドレスの切り替えを高速で行なえるよう
にしたことを特徴とするアドレス切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17593388A JPH0224748A (ja) | 1988-07-13 | 1988-07-13 | アドレス切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17593388A JPH0224748A (ja) | 1988-07-13 | 1988-07-13 | アドレス切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0224748A true JPH0224748A (ja) | 1990-01-26 |
Family
ID=16004792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17593388A Pending JPH0224748A (ja) | 1988-07-13 | 1988-07-13 | アドレス切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0224748A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07260337A (ja) * | 1993-11-06 | 1995-10-13 | Lg Electronics Inc | 冷蔵庫 |
-
1988
- 1988-07-13 JP JP17593388A patent/JPH0224748A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07260337A (ja) * | 1993-11-06 | 1995-10-13 | Lg Electronics Inc | 冷蔵庫 |
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