JP3083064B2 - 連想メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の格納データを記
憶しておき、検索データを入力し、入力された検索デー
タに対応する格納データを検索する連想メモリに関す
る。

【０００２】

【従来の技術】従来より、上記のような検索機能を備え
た連想メモリ（Ａｓｓｏｃｉａｔｉｖｅ Ｍｅｍｏｒ
ｙ，内容アドレス式メモリ；Ｃｏｎｔｅｎｔ Ａｄｄｒ
ｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）が提案されている。

【０００３】図１は、連想メモリの一例を表わした回路
ブロック図である。

【０００４】この連想メモリ１０には、例えば３２ビッ
トを１ワードとする、互いに図の横方向に並ぶ３２ビッ
トのメモリセルからなる多数のメモリワード１１＿１，
１１＿２，…，１１＿ｎが備えられている。又、この連
想メモリ１０は、１ワードの検索データが入力されラッ
チされる検索データレジスタ１２、及び検索データをビ
ット毎にマスクするマスクデータが格納されるマスクデ
ータレジスタ１３を備え、検索データレジスタ１２にラ
ッチされた検索データのうち、マスクデータレジスタ１
３に格納されたマスクデータによりマスクされていない
全部、もしくは所定の一部のビットパターンと、各メモ
リワード１１＿１，１１＿２，…，１１＿ｎに記憶され
た格納データのうち、上記ビットパターンと対応する部
分のビットパターンとの一致不一致が比較され、各メモ
リワード１１＿１，１１＿２，…，１１＿ｎのそれぞれ
に対応して備えられた一致線１４＿１，１４＿２，…，
１４＿ｎのうち、ビットパターンが一致したメモリワー
ド１１＿１，１１＿２，…，１１＿ｎに対する一致線１
４＿１，１４＿２，…，１４＿ｎに、論理‘１’の一致
信号が出力される。それ以外の一致線１４＿１，１４＿
２，…，１４＿ｎは、論理‘０’にとどまる。

【０００５】これらの一致線１４＿１，１４＿２，…，
１４＿ｎに出力された信号は、各一致フラグレジスタ１
５＿１，１５＿２，…，１５＿ｎに格納される。ここで
は、一例として、図示のように、各一致フラグレジスタ
１５＿１，１５＿２，…，１５＿ｎにそれぞれ‘０’，
‘１’，‘１’，‘０’，…，‘０’，‘０’が格納さ
れたものとする。これらの一致フラグレジスタ１５＿
１，１５＿２，…，１５＿ｎに格納された信号は、アド
レスエンコーダ１６に入力され、このアドレスエンコー
ダ１６からは、論理‘１’の信号が格納された一致フラ
グレジスタ（ここでは一致フラグレジスタ１５＿２と一
致フラグレジスタ１５＿３の２つ）のうちの優先度の最
も高い一致フラグレジスタに対応するアドレス信号が出
力される。ここでは、添字が若いほど優先順位が高いも
のとし、従って、ここでは一致フラグレジスタ１５＿２
に対応するメモリアドレスが出力される。このアドレス
エンコーダ１６から出力されたアドレス信号ＡＤは、必
要に応じてデコーダ１７に入力される。デコーダ１７で
は、この入力されたアドレス信号ＡＤをデコードして、
各メモリワード１１＿１，１１＿２，…，１１＿ｎのそ
れぞれに対応して備えられたワード線１８＿１，１８＿
２，…，１８＿ｎのうちの入力されたアドレス信号ＡＤ
に対応する、いずれか１本のワード線（ここではワード
線１８＿２）にアクセス信号を出力する。これにより、
アクセス信号の出力されたワード線１８＿２に対応する
メモリワード１１＿２に記憶されているデータが、出力
レジスタ１９に読み出される。

【０００６】図２は、図１に示す連想メモリ中の一つの
メモリワードを表わした詳細回路図である。

【０００７】このメモリワード１１は、同一構成の３２
個のメモリセル１１＿１，１１＿２，…，１１＿３２か
ら構成されている。各メモリセル１１＿１，１１＿２，
…，１１＿３２には、互いの出力が互いの入力に接続さ
れた、第１インバータ２０＿１，２０＿２，…，２０＿
３２と、第２インバータ２１＿１，２１＿２，…，２１
＿３２が備えられており、これらのインバータ２０＿
１，２１＿１；２０＿２，２１＿２；…；２０＿３２，
２１＿３２により、各メモリセル１１＿１，１１＿２，
…，１１＿３２に論理‘１’もしくは論理‘０’の１ビ
ットの情報が記憶される。

【０００８】又、各メモリセル１１＿１，１１＿２，
…，１１＿３２において、第１のインバータ２０＿１，
２０＿２，…，２０＿３２の出力は、トランジスタ２２
＿１，２２＿２，…，２２＿３２を介してビット線２３
＿１，２３＿２，…，２３＿３２と接続されており、こ
のトランジスタ２２＿１，２２＿２，…，２２＿３２の
ゲートはワード線２４に接続されている。又、第２のイ
ンバータ２１＿１，２１＿２，…，２１＿３２の出力
は、トランジスタ２５＿１，２５＿２，…，２５＿３２
を介してビットバー線２６＿１，２６＿２，…，２６＿
３２と接続されており、このトランジスタ２５＿１，２
５＿２，…，２５＿３２のゲートもワード線２４に接続
されている。更に、各メモリセル１１＿１，１１＿２，
…，１１＿３２において、ビット線２３＿１，２３＿
２，…，２３＿３２とビットバー線２６＿１，２６＿
２，…，２６＿３２との間をつなぐように、互いに直列
に接続された２つのトランジスタ２７＿１，２８＿１；
２７＿２，２８＿２；…；２７＿３２，２８＿３２が配
置されており、これら２つのトランジスタ２７＿１，２
８＿１；２７＿２，２８＿２；…；２７＿３２，２８＿
３２のうちの一方のトランジスタ２７＿１，２７＿２，
…，２７＿３２のゲートは第１のインバータ２０＿１，
２０＿２，…，２０＿３２の出力、他方のトランジスタ
２８＿１，２８＿２，…，２８＿３２のゲートは第２の
インバータ２１＿１，２１＿２，…，２１＿３２の出力
と接続されている。

【０００９】又、一致線１４０には、各メモリセル１１
＿１，１１＿２，…，１１＿３２に対応して１つずつト
ランジスタ２９０＿１，２９０＿２，…，２９０＿３２
が備えられており、それらのトランジスタ２９０＿１，
２９０＿２，…，２９０＿３２は互いに直列に接続さ
れ、それらのトランジスタ２９０＿１，２９０＿２，
…，２９０＿３２の各ゲートは、各２つのトランジスタ
２７＿１，２８＿１；２７＿２，２８＿２；…；２７＿
３２，２８＿３２の中点と接続されている。

【００１０】又、この一致線１４０には、もう１つのト
ランジスタ２９０＿０が直列に接続されており、この一
致線１４０の図２の左端は、このトランジスタ２９０＿
０を介して接地されている。このトランジスタ２９０＿
０のゲートは制御線３００に接続されている。更に、こ
の一致線の図２の右側にはインバータ３１０が備えられ
ており、一致線１４０は、このインバータ３１０の出力
側にも延びて、各一致フラグレジスタ１５＿１，１５＿
２，…，１５＿ｎ（図１参照）と接続されている。この
インバータ３１０の入力と電源ＶＤＤとの間には、２つ
のＰ型トランジスタ３２０、３３０が備えられており、
それらのうちの一方のＰ型トランジスタ３２０のゲート
は制御線３００と接続され、他方のＰ型トランジスタ３
３０のゲートはインバータ３１０の出力と接続されてい
る。

【００１１】このような構造のメモリワード及びその周
辺回路を備えた連想メモリにおいて、一致検索は以下の
ようにして行われる。

【００１２】まず、制御線３００が論理‘０’となり、
Ｐ型トランジスタ３２０が導通状態となって、一致線１
４０がプリチャージされる。この際、トランジスタ２９
０＿０は非導通状態となって、一致線１４０が確実に接
地ラインから切り離され、これにより確実にプリチャー
ジが行われる。このようにして一致線１４０が先ずプリ
チャージされた後、検索が行われる。

【００１３】ここで、メモリセル１１＿１には、論理
‘１’の情報が記憶されているものとする。即ち、この
場合、第１のインバータ２０＿１の出力側が論理
‘１’、第２のインバータ２１＿１の出力側が論理
‘０’の状態にある。

【００１４】このメモリセル１１＿１に対して論理
‘１’の検索が行われるものとする。即ち、ビット線２
３＿１が論理‘１’、ビットバー線２６＿１が論理
‘０’とされる。ワード線２４は論理‘０’のままの状
態に保持されている。又、制御線３００が論理‘１’と
なり、トランジスタ２９０＿０が導通状態となる。この
場合、トランジスタ２７＿１のゲートには論理‘１’の
電圧が印加され、ビット線２３＿１の論理‘１’の信号
がトランジスタ２９０＿１のゲートに印加され、これに
よりトランジスタ２９０＿１が導通状態となる。即ち、
メモリセル１１＿１に記憶されたビット情報と、ビット
線２３＿１、ビットバー線２６＿１を経由して入力され
た検索データ中のビット情報が一致する場合に、対応す
るトランジスタ２９０＿１が導通状態となる。

【００１５】又、メモリセル１１＿２には論理‘０’の
情報が記憶されているものとする。この場合、第１のイ
ンバータ２０＿２の出力側が論理‘０’、第２のインバ
ータ２１＿２の出力側が論理‘１’の状態にある。

【００１６】このメモリセル１１＿２に対して、やはり
論理‘１’の検索が行われるものとする。即ち、ビット
線２３＿２が論理‘１’、ビットバー線２６＿２が論理
‘０’とされ、制御線３００が論理‘１’とされる。こ
の場合、トランジスタ２８＿２を経由して、論理‘０’
の状態にあるビットバー線２６＿２の信号がトランジス
タ２９０＿２のゲートに印加され、従って、このトラン
ジスタ２９０＿２は非導通状態にとどまることになる。
即ち不一致の場合、一致線１４にプリチャージされてい
た電荷はディスチャージされない。

【００１７】又、マスクをかけたビットについては、メ
モリセル１１＿３２に示すように、ビット線２３＿３
２、ビットバー線２６＿３２の双方とも論理‘１’とさ
れる。この場合、このメモリセル１１＿３２に、論理
‘１’の情報が記憶されているか、論理‘０’の情報が
記憶されているかに応じて、トランジスタ２７＿３２も
しくはトランジスタ２８＿３２のいずれかが導通状態と
なり、いずれの場合もトランジスタ２９０＿３２は導通
状態となる。

【００１８】このように、図２に示すメモリワードで
は、メモリワードに記憶されたビットパターンと、ビッ
ト線２３＿１，２３＿２，…，２３＿３２、ビットバー
線２６＿１，２６＿２，…，２６＿３２を経由して入力
された検索データのビットパターンとが一致する（マス
クのかけられたビットについては、上述のように一致し
ているものとみなされる）場合、一致線１４０にプリチ
ャージされた電荷が、トランジスタ２９０＿３２，…，
２９０＿２，２９０＿１，２９０＿０を経由して流れ出
し、これにより一致線１４０がディスチャージされ、こ
の一致線１４０のうち、図２におけるインバータ３１０
の左側の部分は論理‘０’の状態となる。この論理
‘０’がインバータ３１０で反転され、論理‘１’の一
致信号が、このインバータ３１０から出力され、各一致
フラグレジスタ１５＿１，１５＿２，…，１５＿３２
（図１参照）に入力される。

【００１９】又、メモリワードに記憶されたビットパタ
ーンと、ビット線２３＿１，２３＿２，…，２３＿３
２、ビットバー線２６＿１，２６＿２，…，２６＿３２
を経由して入力された検索データのビットパターンとが
不一致の場合には、一致線１４０はプリチャージにより
論理‘１’の状態にとどまり、この論理‘１’がインバ
ータ３１０で反転され、論理‘０’の不一致信号が出力
される。

【００２０】このように、図２に示すメモリワードは、
検索に先立って一致線１４０がＰ型トランジスタ３２０
を経由してプリチャージされ、検索により一致した場合
にだけトランジスタ２９０＿０，２９０＿１，２９０＿
２，…，２９０＿３２を経由してディスチャージされる
ように構成したため、各検索毎にディスチャージされる
のは、ほとんどの場合、多数の一致線のうちの極く一部
であって、大部分の一致線はプリチャージされた状態に
とどまり、従って、次の検索に先立ってプリチャージす
る必要のある一致線の本数は少なくて済み、検索に伴う
消費電力が低く抑えられる。

【００２１】なお、図２に示す回路構成は一例に過ぎ
ず、種々の構造のものが取られ、あるいは考えられてい
る。

【００２２】

【発明が解決しようとする課題】上記のように構成され
た連想メモリにおいて、１つの連想メモリではメモリ容
量が不足する場合に、複数の連想メモリをカスケードに
接続してアクセスすることが考えられている（例えば特
開昭５９−４０３９６号公報、特願平５−１５９７２４
号（未公開）参照）。この場合に、外部からは、あたか
も１個の連想メモリをアクセスしていると同等の信号の
入出力だけで、カスケード接続された複数の連想メモリ
のアクセスが実現されることが好ましい。

【００２３】この連想メモリの、メモリアドレスを指定
して、そのアドレスにデータを書き込んだり、そのアド
レスからデータを読み出したりする通常のＲＡＭメモリ
としての機能を用いるときは、各ＲＡＭメモリ毎に互い
に区別するＩＤ番号を上位アドレスとして用いる、通常
のＲＡＭメモリの拡張技術をそのまま用いることがで
き、プライオリティエンコーダ等についても、複数の連
想メモリに跨ったプライオリティを構築する技術が、上
述の特開昭５９−４０３９６号公報、特願平５−１５９
７２４号などにより提案されているが、各連想メモリに
備えられる、検索結果が入力される検索結果レジスタの
内容を、どのようにして読み出すかが問題となる。カス
ケードに接続された複数の連想メモリの検索結果レジス
タの内容を、各連想メモリのＩＤ番号を指定して読み出
すのでは、複数の連想メモリが備えられていることを外
部で意識する必要があり好ましくない。

【００２４】本発明は、上記事情に鑑み、カスケードに
接続された複数の連想メモリに、同時に、検索結果を出
力することを指示する信号を入力するだけで、必要な検
索結果が出力される構成を備えることを第１の目的とす
る。

【００２５】本発明は、又、外部から出力チップの切り
換えをいちいち行う必要がなく、且つデータの重複出力
が防止されたデータ出力機能を備えることを第２の目的
とする。

【００２６】本発明は、更に、アドレス情報等の情報量
の多い信号を次段の連想メモリにシフトする必要がな
く、従って、連想メモリ間の配線を減らしてコストダウ
ンを図ることを第３の目的とする。

【００２７】

【課題を解決するための手段】上記第１の目的を達成す
る第１発明の連想メモリは、互いにカスケードに接続さ
れ同時にアクセスされる拡張機能を備えた、複数のメモ
リワードそれぞれに各格納データを記憶しておき、検索
データを入力し、入力された検索データに対応する格納
データが格納されたメモリワードの検索を行う連想メモ
リにおいて、自分を含め自分よりも上位に接続された連
想メモリの検索結果が格納される、外部への読み出しが
自在な検索結果レジスタと、自分がカスケード接続の最
終段に接続されているか否かを識別する識別手段と、
前記検索結果レジスタがアクセスされた際に、前記識別
手段により、最終段に接続されていることが認識された
場合に、該検索結果レジスタに格納された検索結果を出
力する出力制御回路と、を備えたことを特徴とするもの
である。

【００２８】上記第２の目的を達成する第２発明の連想
メモリは、データを読み出し自在に記憶する記憶部を有
する連想メモリであって、該連想メモリ複数が互いにカ
スケード接続されて共通の出力データバスに接続され、
これら複数の連想メモリの前記記憶部に記憶されたデー
タが出力データバスに順次出力される連想メモリにおい
て、上記記憶部が、複数の連想メモリに共通な第１のデ
ータを記憶する第１の領域と、個々の連想メモリに固有
の第２のデータを記憶する第２の領域とを有し、それら
複数の連想メモリのうち、自分よりも前段側に接続され
たいずれかの連想メモリにデータ出力の優先権が存在す
ることを表わす第１のプライオリティ信号が入力される
プライオリティ信号入力端子と、それら複数の連想メモ
リのうち、自分自身、もしくは自分よりも前段側に接続
された、いずれかの連想メモリにデータ出力の優先権が
存在することを表わす第２のプライオリティ信号が出力
されるプライオリティ信号出力端子と、上記第２の領域
に記憶された前記第２のデータが未だ読み出されていな
いことを示すと共に、その第２のデータが読み出された
時点でリセットされるプライオリティフラグを格納する
プライオリティフラグ格納回路と、上記プライオリティ
信号入力端子から前記第１のプライオリティ信号が入力
されるか、あるいは前記プライオリティフラグ格納回路
にプライオリティフラグが格納されている場合に、上記
プライオリティ出力端子から前記第２のプライオリティ
信号を出力し、第１のプライオリティ信号の入力が停止
されると共に、プライオリティフラグがリセットされた
時点で第２のプライオリティ信号の出力を停止するプラ
イオリティ伝達回路と、複数の連想メモリの前記記憶部
に記憶されたデータを出力データバスに順次出力するに
あたり、上記プライオリティ信号入力端子から前記第１
のプライオリティ信号が入力されているか否か、及び上
記プライオリティフラグ格納回路にプライオリティフラ
グが格納されているか否かに基づいて、第１の領域に記
憶された第１のデータについては、複数の連想メモリの
いずれかから１回のみ出力されるようにデータ出力を制
御するデータ出力制御回路と、を備えたことを特徴とす
る。

【００２９】ここで、上記データ出力制御回路は、特定
の構成のものに限定されないが、例えば、上記データ出
力制御回路は、記憶部の各読み出しアドレスに記憶され
た各データを１つ読み出す毎に、その読み出しアドレス
を更新すると共に、その読み出しアドレスが第２の領域
の読み出し先頭アドレスに更新された場合に、第１のプ
ライオリティ信号が入力されている間、その読み出し先
頭アドレスにとどまり、第１のプライオリティ信号の入
力停止を待って読み出しアドレスの更新を続行するアド
レス更新回路と、第１のプライオリティ信号が入力され
ている間、記憶部から読み出されたデータの出力データ
バスへの伝達を阻止すると共に、第１のプライオリティ
信号の入力が停止された後、プライオリティフラグがリ
セットされるまでの間、記憶部から読み出されたデータ
を出力データバスへ伝達し、更にプライオリティフラグ
がリセットされた後は、再び、記憶部から読み出された
データの、出力データバスへの伝達を阻止するデータ伝
達回路と、を備えた構成とすることができる。

【００３０】ここで、カスケード接続の最終段に接続さ
れたことを認識する最終段接続認識手段を備え、上記デ
ータ伝達回路が、上記最終段接続認識手段により最終段
に接続されたことが認識された場合に、プライオリティ
フラグがリセットされた後も、記憶部から読み出された
データの、出力データバスへの伝達を続行するものであ
ってもよい。

【００３１】又、上記本発明の連想メモリにおいて、上
記記憶部が、複数の読み出しアドレス領域に分かれた複
数の前記第２の領域を有するものである場合に、上記プ
ライオリティフラグ格納回路が、第２の領域複数に対応
して１つ備えられ、上記アドレス更新回路が、複数の第
２の領域の読み出しアドレスを循環的に出力するもので
あってもよく、あるいは、上記記憶部が、複数の読み出
しアドレス領域に分かれた複数の第２の領域を有するも
のである場合、上記プライオリティ信号入力端子、上記
プライオリティ信号出力端子、及び上記プライオリティ
フラグ格納回路のいずれもが、第２の領域それぞれに対
応して１つずつ備えられていてもよい。

【００３２】上記第３の目的を達成する第３発明の連想
メモリは、自分を含め自分よりも上位に接続された連想
メモリのシステム全体に関するスータスの検索結果が格
納される、外部への読み出しが自在な検索結果レジスタ
と、自分がカスケード接続の最終段に接続されているか
否かを識別する識別手段と、前記複数の連想メモリのう
ち、自分よりも前段側に接続された、いずれかの連想メ
モリに、アドレス信号を含む情報量が多いデータ出力の
優先権が存在することを表わすプライオリティ信号が入
力されるプライオリティ信号入力端子と、前記システム
全体に関するステータスがアクセスされた際は、前記識
別手段により、最終段に接続されていることが認識され
た場合に、前記検索結果レジスタに格納された検索結果
を出力し、一方、前記情報量が多いデータがアクセスさ
れた際は、自分よりも前段側に接続された連想メモリに
優先権が存在せず、且つ、自分自身の記憶部に検索され
たデータがある時に、検索されたデータを出力する出力
制御回路と、を備えたことを特徴とする。

【００３３】

【作用】第１発明の連想メモリは、カスケードに接続さ
れた場合に、自分を含め自分よりも上位に接続された連
想メモリの検索結果を格納する検索結果レジスタを備え
たものであるため、カスケード接続の最終段に接続され
た連想メモリの検索結果レジスタには、カスケード接続
された全ての連想メモリの検索結果が格納されることに
なる。

【００３４】又、第１発明の連想メモリには、自分がカ
スケード接続の最終段に接続されているか否かを識別す
る識別手段が備えられており、この識別手段により、最
終段に接続されたことが認識された場合に、その検索結
果レジスタに格納された検索結果が出力される。

【００３５】第２発明の連想メモリは、上記データ出力
制御回路、例えば、上記読み出しアドレス更新回路と上
記データ伝達回路とを備えたデータ出力制御回路を備え
たものであるため、カスケード接続された複数の連想メ
モリのうちの、どの連想メモリからデータを出力するか
を外部から指定することなく、且つ、それら複数の連想
メモリに共通なデータが重複して出力されることなく、
データ出力が行われ、データ出力の高速化が図られる。

【００３６】ここで、上記最終段接続認識手段を備え、
上記データ伝達回路を、最終段接続認識手段により最終
段に接続されたことが認識された場合は、プライオリテ
ィフラグがリセットされた後も、記憶部から読み出され
たデータの出力データバスへの伝達を続行するように構
成すると、図８の３２に示すように、個々の連想メモリ
に固有のデータを記憶する第２の領域３２ａ，…，３２
ｋ，…よりも読み出し順の後の方に、複数の連想メモリ
に共通のデータを記憶する第１の領域（図８の３３）が
存在している場合も、必要なデータ全てが出力されると
共にデータの重複出力を避けることができる。

【００３７】更に、上記記憶部が、複数の読み出しアド
レス領域に分かれた複数の第２の領域を有するものであ
る場合には、上記のように、それら複数の第２の領域に
対応して１つだけプライオリティフラグ格納回路を備え
ておき、上記アドレス更新回路を、それら複数の第２の
領域の読み出しアドレスを循環的に出力するように構成
してもよく、あるいは、上記のように、上記プライオリ
ティ信号入力端子、上記プライオリティ信号出力端子、
上記プライオリティフラグ格納回路の組を、第２の領域
それぞれに対応して１組ずつ備えるように構成してもよ
く、いずれの構成を備えた場合も、記憶部が、複数のア
ドレス領域に分かれた複数の第２の領域を有するもので
あっても、データの重複出力を避けながら必要なデータ
を順次出力することができる。

【００３８】更に、第１発明と第２発明を組合せて、第
３発明のように、システム全体に関するステータスの検
索結果は、次々とシフトして最終段の連想メモリから出
力し、一方、アドレス情報のように、情報量が多いデー
タは、次段にシフトすることなく、優先権が存在する連
想メモリから直接出力するようにした場合は、連想メモ
リ間の配線を減らしてコストダウンを図ることができ
る。

【００３９】

【実施例】以下、本発明の実施例について説明する。

【００４０】図３は、本発明の連想メモリの第１実施例
を表わした回路ブロック図である。図１に示す従来の連
想メモリの構成要素と対応する構成要素には、図１に付
した番号と同一の番号を付して示し、相違点についての
み説明する。

【００４１】図３に示す連想メモリには、この連想メモ
リのＩＤ番号を格納するＩＤ番号レジスタ８が備えられ
ている。このＩＤ番号は、カスケード接続された複数の
連想メモリ同士を識別するためのものであり、連想メモ
リ毎に異なる番号が格納され、外部から入力されるアド
レスデータＡＤの上位側のアドレスとして使用される。
但し、このＩＤ番号レジスタ８の最上位ビット８ａは、
ＩＤ番号としては常に‘０’が格納され、自分がカスケ
ード接続の最終段である場合（単独で使用される場合を
含む）に‘１’が格納される。

【００４２】本実施例では、このＩＤ番号レジスタ８の
最上位ビット８ａが、本発明にいう識別手段としての識
別符号である。この識別手段は、レジスタであっても良
くて、端子であっても構わない。

【００４３】又、この連想メモリには、検索結果レジス
タ９が備えられている。この検索結果レジスタ９には、
検索の際に、その連想メモリで一致が検出されたか否
か、及び、一致が検出された場合に、その一致が検出さ
れたメモリワードのアドレスが格納される。又、この連
想メモリがカスケードに複数接続された場合、この連想
メモリには、上位側に接続された連想メモリで一致が検
出されたか否か、及び一致が検出された場合の、そのア
ドレスが入力され、その場合、検索結果レジスタ９に
は、自分自身で一致が検出されたか否か、上位側に接続
された連想メモリで一致が検出されたか否か、及び自分
自身を含め上位側に接続された連想メモリの中の、一致
が検出された最優先のアドレスが格納される。この検索
結果レジスタ９の内容は、ＩＤ番号レジスタ８の最上位
ビット８ａに‘１’が格納されていた場合のみ、出力制
御回路７を経由して読み出すことができる。

【００４４】図４は、図３に示す連想メモリが、カスケ
ードに接続された状態を示す模式図である。ここには、
同一仕様のｍ個の連想メモリがカスケード接続されてお
り、これらｍ個の連想メモリは、以下に説明するよう
に、外部からは、あたかも大容量の連想メモリが１個だ
け備えられているかのように、同時にアクセスされる。

【００４５】これらｍ個の連想メモリは、上位側の連想
メモリで一致が検出されたか否かを表わすヒット信号Ｈ
ＩＴと、一致が検出された場合の、最優先のアドレス信
号Ｈ＿ＡＤＤＲＥＳＳが下位側の連想メモリに伝達され
る。ここでは図示の上位側の連想メモリほど優先度が高
いものとする。最上位の連想メモリには、ヒット信号Ｈ
ＩＴ、アドレス信号Ｈ＿ＡＤＤＲＥＳＳとして、それよ
り上位には一致が検出されていないこと、及び一致が検
出されたアドレスが存在しないことを示す論理‘０’が
入力されている。

【００４６】これらの連想メモリに、通常のＲＡＭメモ
リと同様にしてデータを書き込む場合、Ｒ／Ｗ＿信号を
論理‘０’にして‘書き込み’であることを知らせ、書
き込まれるべきデータＤＡＴＡとアドレスＡＤＤＲＥＳ
Ｓを指定し、ＥＮＡＢＬＥ信号を入力する。この際、連
想メモリ毎のＩＤ番号が上位アドレスとして用いられ、
アドレスＡＤＤＲＥＳＳとして、その上位アドレスを伴
ったアドレスデータが入力される。

【００４７】又、これらの連想メモリからデータを読み
出す場合も同様であり、Ｒ／Ｗ＿信号を論理‘１’にし
て‘読み出し’であることを知らせ、ＩＤ番号を上位ア
ドレスとしてアドレスＡＤＤＲＥＳＳを入力し、ＥＮＡ
ＢＬＥ信号を入力する。すると、そのアドレスＡＤＤＲ
ＥＳＳで指定されたアドレス（連想メモリの指定を含
む）に格納されたデータＤＡＴＡが読み出される。

【００４８】又、これらの連想メモリを用いて検索を行
う場合、検索データＩＮＰＵＴを入力し、ＷＲＩＴＥ信
号を入力する。すると、これらの連想メモリの内部で入
力された検索データと一致する格納データの検索が行わ
れ、図３を参照して説明したように、検索結果レジスタ
９に検索結果が格納される。各連想メモリの検索結果レ
ジスタ９に格納される検索結果は、前述したように、自
分自身の検索結果と自分よりも上位側に接続された連想
メモリの検索結果が統合されたものである。従って、最
終段に接続された連想メモリｍの検索結果レジスタに
は、このシステム全体として総合された検索結果が格納
される。

【００４９】この検索結果を知るときは、検索結果の出
力を指示するＲＥＡＤ信号が入力される。すると、前述
のようにして、最終段の連想メモリｍの検索結果レジス
タに格納された、システムの総合としての検索結果が出
力データＯＵＴＰＵＴとして出力される。

【００５０】このように、実際はｍ個の連想メモリがカ
スケードに接続されたものであっても、外部では１個の
大容量の連想メモリと同等に取り扱うことができる。

【００５１】図５は、複数の連想メモリがカスケード接
続された状態を詳細に示す模式図である。なお、簡単の
ため、以下各連想メモリを「チップ」と称することがあ
る。

【００５２】各チップ１０ａ，…，１０ｋ，…は、外部
で参照する必要のあるデータを記憶する記憶部３０ａ，
…，３０ｋ，…を有しており、その記憶部３０ａ，…，
３０ｋ，…中、アドレスの若い第１の領域３１ａ，…，
３１ｋ，…には、カスケード接続された複数のチップ１
０ａ，…，１０ｋ，…に共通のデータＡ（１つもしくは
複数のデータ）が記憶されている。又、その第１の領域
３１ａ，…，３１ｋ，…よりも後のアドレス領域に、第
２の領域３２ａ，…，３２ｋ，…が配置されており、こ
の第２の領域３２ａ，…，３２ｋ，…には、個々のチッ
プに固有のデータＢ（１つもしくは複数のデータ）が記
憶されている。又、記憶部３０ａ，…，３０ｋ，…の、
更に後のアドレス領域に、第３の領域３３ａ，…，３３
ｋ，…が配置されており、この第３の領域３３ａ，…，
３３ｋ，…には、第１の領域３１ａ，…，３１ｋ，…と
同様、複数のチップに共通のデータＣ（１つもしくは複
数のデータ）が記憶されるものとする。

【００５３】なお、第１の領域３１ａ，…，３１ｋ，…
と第３の領域３３ａ，…，３３ｋ，…は、第２の領域３
２ａ，…，３２ｋ，…を挟んだ、前後いずれのアドレス
領域にあるかという相違であって、カスケード接続され
た複数のチップに共通のデータを記憶する領域である点
は共通であるため、以下、複数のチップに共通のデータ
を記憶する領域を、そのアドレス領域がどこであるかに
拘らず、「第１の領域」と称することがある。

【００５４】上記の、複数のチップに共通のデータと
は、カスケード接続された複数の連想メモリが外部から
入力される検索データを記憶するものであった場合の、
その検索データ等をいい、個々のチップに固有のデータ
とは、例えば、個々の連想メモリにおける検索結果を表
わすデータ等をいう。

【００５５】それら複数のチップ１０ａ，…，１０ｋ，
…は共通の出力データバス４０と共通の制御線５０に接
続されており、制御線５０を経由して、データ出力の指
示を表わす制御信号Ｓが入力されると、記憶部３０ａ，
…，３０ｋ，…のデータが出力データバス４０に出力さ
れる。その際、複数のチップ１０ａ，…，１０ｋ，…か
らの出力データバス４０へのデータ出力が競合しないよ
う、各チップ１０ａ，…，１０ｋ，…にはプライオリテ
ィ信号入力端子６１ａ，…，６１ｋ，…及びプライオリ
ティ信号出力端子６２ａ，…，６２ｋ，…が備えられて
おり、それらを順次接続しておくことによって、前段側
（図５の上側）に接続されたチップほど、データ出力に
関し高い優先度が与えられるように構成されている。即
ち、プライオリティ信号入力端子６１ａ，…，６１ｋ，
…からは、自分よりも前段側に接続された、いずれかの
チップにデータ出力の優先権が存在することを表わす第
１のプライオリティ信号が入力され、その第１のプライ
オリティ信号が入力されている間は、自分は、自分の記
憶部のデータを出力データバス４０には出力せず、その
第１のプライオリティ信号の入力が停止した後、自分の
記憶部のデータを出力する。又、プライオリティ信号出
力端子６２ａ，…，６２ｋ，…からは、プライオリティ
信号入力端子６１ａ，…，６１ｋ，…から、上記第１の
プライオリティ信号が入力されているか、あるいはその
第１のプライオリティ信号の入力が停止しても自分自身
がデータ出力を行っているときは、後段側に接続された
チップからのデータ出力を禁止する第２のプライオリテ
ィ信号を出力し、第１のプライオリティ信号の入力が停
止し、且つ自分のデータ出力も終了した時点で、第２の
プライオリティ信号の出力を停止する。

【００５６】以上のように構成することによって、カス
ケード接続された複数のチップ１０ａ，…，１０ｋ，…
から、出力データバス４０に、データが順次出力され
る。

【００５７】上記のように構成すると、データの出力順
序は、チップ１０ａ，→…→チップ１０ｋ→…の順に、
（データＡ，データＢ，データＣ），…，（データＡ，
データＢ，データＣ），…のように出力されることにな
る。

【００５８】ここで、上述したように、ここに示す例に
おけるデータＡ，データＣは、カスケード接続された複
数のチップ１０ａ，…，１０ｋ，…に共通のデータであ
り、この例に示すように、複数のチップに共通のデータ
が存在する場合、その共通のデータが各チップ１０ａ，
…，１０ｋ，…から繰り返し出力され、これら、カスケ
ード接続された複数のチップ１０ａ，…，１０ｋ，…か
らなるシステムとしてデータ出力時間に無駄が生じ、シ
ステムとしての実質的な動作速度の低下を招く恐れがあ
る。

【００５９】一方、上記のような無駄な出力を無くすた
めに、制御線５０の本数を必要本数だけ増やし、個々の
チップ１０ａ，…，１０ｋ，…を順次１つずつ指定する
ことが考えられる。例えば、外部からチップ１０ａを指
定し、チップ１０ａがその記憶部３０ａからデータＡ，
データＢを出力した段階で、今度は、その次のチップ１
０ｂ（図示せず）を指定し、そのチップ１０ｂからはデ
ータＢのみ出力させ、更に次のチップ１０ｃ（図示せ
ず）を指定し、そのチップ１０ｃからもデータＢのみ出
力させ、これを繰り返し、最後段のチップを指定したと
きは、そのチップからデータＢ，データＣを出力させ
る。このように制御することにより、データの重複出力
は防止される。

【００６０】ところが、このように構成すると、今度
は、出力するチップの指定を順次切り換えるサイクルが
必要となる。つまり、データの出力のための制御に時間
がかかり、やはり高速のデータ出力が阻害される。

【００６１】このような問題点を解決した、本発明の実
施例について、以下説明する。

【００６２】図６は、本発明の第２実施例の、データ出
力に関する部分の回路図である。図６に示す連想メモリ
（チップ）１０の、プライオリティ信号入力端子６１か
らは、第１のプライオリティ信号ＰＩ＿が入力される。
この第１のプライオリティ信号ＰＩ＿は、このチップよ
りも前段側のいずれかのチップにデータ出力の優先権が
あるときに“Ｌ”レベルにとどまり、前段側の全てのチ
ップのデータ出力が終了した時点で“Ｈ”レベルとな
る。自分が最前段の場合、それ以上優先度の高いチップ
は存在しないため、プライオリティ信号入力端子６１
は、常に“Ｈ”レベルの信号が入力されるようにプルア
ップされる。

【００６３】プライオリティ信号入力端子から第１のプ
ライオリティ信号ＰＩ＿（“Ｌ”レベルの信号）が入力
されている場合、その“Ｌ”レベルの信号はゲート回路
６３を経由し、第２のプライオリティ信号ＰＯ＿
（“Ｌ”レベルの信号）として後段側のチップに伝達さ
れる。

【００６４】又、このチップには、最後段フラグレジス
タ７１が備えられており、最後段に接続されたチップの
最後段フラグレジスタには、初期設定の段階で論理
“１”が書き込まれ、それ以外のチップには論理“０”
が書き込まれる。この最後段フラグレジスタ７１に論理
“１”，論理“０”が書き込まれると、この最後段フラ
グレジスタ７１からは、それぞれ、“Ｈ”レベル、
“Ｌ”レベルの信号が出力される。

【００６５】又、このチップ１０の記憶部３０は、読み
出しアドレス順に、カスケード接続されたときの複数の
チップに共通なデータＡを記憶する第１の領域３１、個
々のチップに固有のデータＢを記憶する第２の領域３
２、及び第１の領域３１と同様に、複数のチップに共通
なデータＣを記憶する第３の領域３３を有している。な
お、ここでは、区別の都合上、第２の領域３２の読み出
しアドレスよりも若い読み出しアドレスを有する、複数
のチップに共通のデータを記憶する領域を第１の領域、
第２の領域３２の読み出しアドレスよりも後の読み出し
アドレスを有する、複数のチップに共通のデータを記憶
する領域を第３の領域３３と称しているが、これら第１
の領域３１及び第３の領域３３は、いずれも、本発明に
いう第１の領域に対応している。

【００６６】又、このチップ１０には、記憶部３０の第
２の領域３２に対応してプライオリティフラグレジスタ
３４が備えられている。このプライオリティフラグレジ
スタ３４には、本実施例では、この第２の領域３２にデ
ータＢが記憶された時点でプライオリティフラグが格納
され、この第２の領域３２に格納されたデータＢ（複数
のデータＢが存在するときは、第２の領域３２の最終の
読み出しアドレスに記憶されたデータＢ）が読み出され
た時点で、その格納されたプライオリティフラグがリセ
ットされる。

【００６７】制御線５０を経由してデータ出力のための
制御クロック信号Ｓが入力されると、その制御クロック
信号Ｓはフリップフロップ７２に伝達されると共に、制
御信号Ｓ２としてセレクタ７３に入力される。又、その
セレクタ７３には、フリップフロップ７２の出力と制御
クロック信号Ｓを入力とするゲート回路７４の出力が制
御信号Ｓ１として入力される。自分にデータ出力の優先
権がないときは、アンドゲート７７の出力は“Ｌ”レベ
ルにあり、従って、フリップフロップ７２には、制御ク
ロック信号Ｓの入力によってフリップフロップ７２に論
理“０”が記憶され、そのＱ出力端子から“Ｌ”レベル
の信号が出力され、従って、ゲート回路７４の出力であ
る制御信号Ｓ１は“Ｈ”レベルに保持される。プライオ
リティ信号入力端子６１から入力される信号が“Ｈ”レ
ベルに変化することにより、データ出力のプライオリテ
ィが自分に回ってくると、アンドゲート７７の出力が
“Ｈ”レベルとなり、制御クロック信号Ｓによりフリッ
プフロップ７２に論理“１”が記憶され、そのＱ出力が
“Ｈ”レベルとなる。その場合、ゲート回路７４の出力
である制御信号Ｓ１は、制御信号Ｓ２と同様のクロック
信号となる。このセレクタ７３は、後述するデコーダ部
７６により、そのデコーダ部７６から記憶部３０の第２
の領域３２のいずれかの読み出しアドレスが出力されて
いる場合に、制御信号Ｓ１を制御信号Ｓ３として出力
し、それ以外のとき、即ち、デコーダ部７６から記憶部
３０の第１の領域３１の読み出しアドレスもしくは第３
の領域３３の読み出しアドレスが出力されている場合
に、制御信号Ｓ２を制御信号Ｓ３として出力するように
切り換えられる。

【００６８】セレクタ７３から出力された制御信号Ｓ３
は、アドレス制御部７５に入力される。このアドレス制
御部７５は、制御信号Ｓ３の各立ち下がりの時点で読み
出しアドレスを順次更新するものである。このアドレス
制御部７５から出力された信号は、デコーダ部７６に入
力されてデコードされる。デコーダ部７６から出力され
た読み出しアドレスは、記憶部３０に供給される。又、
デコーダ部７６は、上述したように、セレクタ７３の切
換制御信号を生成してセレクタ７３に供給する。

【００６９】記憶部３０では、デコーダ部７６から供給
された読み出しアドレスに対応する記憶領域に記憶され
たデータが読み出される。この記憶部３０のデータ読み
出し線と、このチップ１０の外部において複数のチップ
に跨って延在する出力データバス４０との間には、トラ
イステートバッファ８１が配置されており、記憶部３０
から読み出されたデータは、そのトライステートバッフ
ァ８１がオン状態にあるときには、そのトライステート
バッファ８１を経由して、出力データバス４０に出力さ
れる。

【００７０】トライステートバッファ８１のオン／オフ
は、ゲート回路８２により制御される。ゲート回路８２
は、プライオリティ信号入力端子６１から“Ｌ”レベル
の第１のプライオリティ信号ＰＩ＿が入力されていると
きは、その出力は“Ｌ”レベルにあって、トライステー
トバッファ８１をオフ状態に制御する。第１のプライオ
リティ信号ＰＩ＿の入力が停止（“Ｈ”レベルに変化）
した後、自分のチップ１０のプライオリティフラグレジ
スタ３４に格納されたプライオリティフラグがリセット
されるまでの間、トライステートバッファ８１をオン状
態に制御する。プライオリティフラグレジスタ３４に格
納されたプライオリティフラグがリセットされると、即
ち、自分のチップ１０の記憶部３０の第２の領域３２の
データＢの出力が終了すると、トライステートバッファ
８１を、再びオフ状態に制御する。但し、最終段接続フ
ラグレジスタ７１に、自分のチップ１０がカスケード接
続の最終段に接続されていることを示す最終段接続フラ
グがセットされている場合は、トライステートバッファ
８１は、プライオリティフラグレジスタ３４に格納され
たプライオリティフラグがリセットされた後も、オン状
態に制御される。

【００７１】図７は、図６に示すチップを、簡単のため
２個、図５に示すようにカスケード接続した場合のデー
タ出力のタイミングを表わすタイミングチャートであ
る。ここでは、前段側に接続されたチップをチップａ、
後段側に接続されたチップをチップｂと称する。又、こ
こでは、第１の領域３１には１個のデータＡ（データＡ
０）のみ、第２の領域３２には２個のデータＢ（データ
Ｂ０とデータＢ１）、第３の領域３３には、２個以上の
データＣ（データＣ０，データＣ１，…）が記憶されて
いるものとする。

【００７２】チップａは、最前段に接続されているた
め、そのチップａのプライオリティ信号入力端子６１は
プルアップされ、常に“Ｈ”レベルの信号が入力された
状態にある。

【００７３】制御クロック信号Ｓが入力されると、チッ
プａは既にデータ出力の優先権を有しているため、制御
信号Ｓ１、Ｓ２の双方とも制御クロック信号同様に変化
し、セレクタ７３からは、制御信号Ｓ３として、入力さ
れた制御クロック信号Ｓがそのまま出力され、デコーダ
部７６からは、データＡ０のアドレスＡＤＤ（Ａ０）、
データＢ０のアドレスＡＤＤ（Ｂ０）、以下同様に、ア
ドレスＡＤＤ（Ｂ１），ＡＤＤ（Ｃ０），ＡＤＤ（Ｃ
１），…が順次出力される。但し、チップａのプライオ
リティフラグＰは、第２の領域３２の最終のデータＢ１
を出力した段階でリセットされ、それに伴って、それま
でオン状態にあったトライステートバッファ８１がオフ
状態となり、従って、チップａからは、データＢ１
（ａ．ＤＡＴ（Ｂ１））までのデータ、即ち、データＡ
０（ａ．ＤＡＴ（Ａ０）），データＢ０（ａ．ＤＡＴ
（Ｂ０）），データＢ１（ａ．ＤＡＴ（Ｂ１））が順次
出力される。

【００７４】一方、チップａのプライオリティフラグＰ
がリセットされるまでの間は、チップｂにはデータ出力
の優先権はなく、その間はチップｂのトライステートバ
ッファ８１はオフ状態にあり、チップｂの記憶部３０か
らデータが読み出されても、出力データバス４０には出
力されない。

【００７５】又、データ出力の優先権がチップａにある
間は、チップｂの制御信号Ｓ１は“Ｈ”レベルに固定さ
れており、チップｂのデコーダ部７６からは、データＡ
０のアドレスＡＤＤ（Ａ０）が出力され、次いでデータ
Ｂ０のアドレスＡＤＤ（Ｂ０）が出力され、その時点で
セレクタ７３が制御信号Ｓ１側に切り換えられ、その時
点でデコーダ部７６から出力される読み出しアドレスが
更新されなくなり、データＢ０のアドレスＡＤＤ（Ｂ
０）が出力され続ける。

【００７６】チップａがデータ出力の優先権を放棄し、
チップｂにデータ出力の優先権が移ると、トライステー
トバッファ８１がオン状態となり、又ゲート回路７４の
出力である制御信号Ｓ１が、制御クロック信号Ｓと同じ
クロック信号となり、デコーダ部７６から出力されるア
ドレスが更新され、出力データバス４０には、チップｂ
の、データＢ０（ｂ．ＤＡＴ（Ｂ０）），データＢ１
（ｂ．ＤＡＴ（Ｂ１））が順次出力される。チップｂで
は、データＢ１（ｂ．ＤＡＴ（Ｂ１））を出力した時点
でプライオリティフラグＰがリセットされる。

【００７７】チップｂの後段側に更にチップが接続され
ているときは、その時点で次のチップにデータ出力の優
先権が引き渡されると共に、チップｂのトライステート
バッファ８１がオフ状態に移行するが、ここではチップ
ｂが最終段に接続されたチップであり、従って、チップ
ｂの最終段接続フラグレジスタ７１には論理“１”の最
終段接続フラグが格納されており、このため、チップｂ
のプライオリティフラグＰがリセットされても、チップ
ｂのトライステートバッファ８１はオン状態を続け、チ
ップｂからは、引き続き、出力データバス４０に、第３
の領域３３のデータＣ０（ｂ．ＤＡＴ（Ｃ０）），デー
タＣ１（ｂ．ＤＡＴ（Ｃ１）），…が出力される。これ
は、どれにもプライオリティフラグがセットされていな
い場合も同じである。

【００７８】このようにして、図６に示す第２実施例で
は、第１の領域３１に記憶されたデータＡは、最前段に
接続されたチップのみから出力され、個々のチップに固
有のデータである、第２の領域３２に記憶されたデータ
Ｂは、接続された全てのチップから順次出力され、第３
の領域３３に記憶されたデータＣは、最終段に接続され
たチップのみから出力される。このようにして、カスケ
ード接続された複数のチップから、必要なデータが漏れ
なく、且つ重複なく出力され、効率的なデータ出力が行
われる。

【００７９】なお、第２実施例では、個々のチップ固有
のデータを記憶する第２の領域３２よりもアドレス上の
後方に、複数のチップに共通のデータであるデータＣを
格納する第３の領域３３が備えられており、このため、
最終段接続フラグが必要となり、この第２実施例には最
終段接続フラグレジスタ７１が備えられているが、複数
のチップに共通のデータを格納する領域が、第２の領域
３２よりもアドレスの若い第１の領域３１のみとなるよ
うにアドレスを割り当てた設計を行ってもよく、その場
合、最終段接続フラグという懸念は不要であり、最終段
接続フラグ７１を省くことができる。

【００８０】但し、個々のチップ固有のデータを記憶す
る第２の領域３２に格納されるデータが、カスケード接
続された全てのチップに存在しない場合、つまりカスケ
ード接続された全てのチップにおいて、データ出力のプ
ライオリティ（優先権）を持つチップが存在しない場合
は、図６に示すように最終段接続フラグレジスタ７１を
備えておくことによって、最終段接続チップから共通の
データが出力される。

【００８１】図８は、本発明の第３実施例の、データ出
力に関する部分の回路図、図９は第３実施例のチップを
複数個カスケード接続した状態を示す模式図である。

【００８２】図８に示す第３実施例のチップ１０Ａの記
憶部３０Ａには、第２実施例（図６参照）と同様な第１
の領域３１、第２の領域３２、第３の領域３３が備えら
れており、更に、その第３領域３３よりもアドレス空間
上の後方に、第２の領域３２と同様に、個々のチップに
固有のデータＤを記憶する第４の領域３５が備えられて
いる。これに伴い、第２の領域３２に対応するプライオ
リティ信号入力端子６１−１、プライオリティ信号出力
端子６２−１、アンドゲート７７−１、フリップフロッ
プ７２−１、ゲート回路７４−１，プライオリティフラ
グレジスタ３４−１に加えて、第４の領域３５に対応す
るプライオリティ信号入力端子６１−２、プライオリテ
ィ信号出力端子６２−２、アンドゲート７７−２、フリ
ップフロップ７２−２、ゲート回路７４−２，プライオ
リティフラグレジスタ３４−２が備えられている。又、
これに伴ってセレクタ７３Ａの入力が３端子に増え、ト
ライステートバッファ８１のオン／オフを切り換えるゲ
ート回路８２Ａが変更されている。

【００８３】この第３実施例のチップ１０Ａは、図９に
示すように接続され、まずチップａからデータＡ、デー
タＢが出力され、チップｂ，…，ｋの順にデータＢのみ
出力され、再度チップａに戻って、チップａからデータ
Ｃ，データＤが出力され、チップｂ，…，ｋの順にデー
タＤが順次出力される。

【００８４】図１０は、本発明の第４実施例の、データ
出力に関する部分の回路図である。

【００８５】この第４実施例のチップ１０Ｂの回路図
は、表現上は、第２実施例に近似しているが、チップ１
０Ｂの記憶部３０Ｂの第２の領域３２Ｂには、いずれ
も、個々のチップに固有のデータであるデータＢとデー
タＤが記憶されている。この回路図では、表現上同一の
第２の領域３２ＢにデータＢとデータＤの双方が記憶さ
れているが、これらデータＢとデータＤは、例えば第３
実施例のように、互いに別々の記憶領域に記憶されてい
てもよい。但し、第４実施例では、データＢを記憶する
記憶領域と、データＤを記憶する記憶領域との双方に対
応してプライオリティフラグレジスタ３４が１個のみ備
えられている。

【００８６】アドレス制御部７５Ｂでは、デコーダ部７
６から第１の読み出しアドレスを生成させ、それが終了
して第２の領域３２Ｂの読み出しアドレスの生成に移る
と、デコーダ部７６から、データＢの読み出しアドレス
とデータＤの読み出しアドレスが交互に生成されるよう
に、デコーダ部７６に信号を送る。即ち、データＢとし
て、３つのデータＢ０，Ｂ１，Ｂ２、データＤとして、
３つのデータＤ０，Ｄ１，Ｄ２が存在する場合、デコー
ダ部７６から、ＡＤＤ（Ｂ０）→ＡＤＤ（Ｄ０）→ＡＤ
Ｄ（Ｂ１）→ＡＤＤ（Ｄ１）→ＡＤＤ（Ｂ２）→ＡＤＤ
（Ｄ２）の順に読み出しアドレスＡＤＤが出力され、プ
ライオリティフラグは、第２の領域３２Ｂの最終のデー
タ（この例ではデータＤ２）が出力された時点でリセッ
トされる。

【００８７】このように構成すると、複数のチップに共
通のデータを記憶する領域と、個々のチップに固有のデ
ータを記憶する領域が、アドレス上幾重にも入り組んで
いても、同一データの重複出力を防止し、且つ必要なデ
ータを漏れなく出力することができる。

【００８８】図１１に、本発明の第５実施例を示す。

【００８９】この第５実施例は、第２実施例に対して、
更に自分にプライオリティがあるか（第３のプライオリ
ティ信号）という情報と、自分を含めて上位にプライオ
リティがあるか（第２のプライオリティ信号）という情
報を格納する格納レジスタ３６と、該格納レジスタ３６
の出力を制御するためのアンドゲート８３及びトライス
テートバッファ８４を追加したものである。

【００９０】この格納レジスタ３６のデータを出力する
場合は、カスケード接続された複数チップに対して、特
にある特定のチップを指定しなくても、アドレスを指定
するだけで、最終段フラグレジスタによって最終段であ
ることが認識されたチップから出力される。即ち、アン
ドゲート８３の出力は、アドレスでステータス情報出力
が指定され、且つ、最終段チップであれば“１”となる
ので、トライステートバッファ８４がオンとなり、出力
データバス４０にデータが出力される。

【００９１】これによって、カスケードシステムのシス
テムとしてのステータス情報を、容易にしかも短時間で
得ることができる。

【００９２】

【発明の効果】第１発明によれば、カスケード接続され
た複数の連想メモリに、同時に、検索結果を出力するこ
とを指示する信号を入力するだけで、必要な検索結果が
出力されるため、その他の既提案の技術と合わせ、複数
個の連想メモリをカスケードに接続し、しかも外部から
は複数個であることを意識しないアクセスが可能な連想
メモリが実現する。即ち、外部では複数の連想メモリが
存在することを意識せずに、検索結果を出力することを
指示する信号を入力するだけで、全ての連想メモリの総
合的な検索結果を得ることができることとなる。

【００９３】又、第２発明によれば、外部からチップ切
り換え等の複雑な制御を行うことなく、カスケード接続
された複数の連想メモリから、それら複数の連想メモリ
に共通なデータを１回のみ出力し、且つ個々の連想メモ
リ固有のデータを漏れなく順次出力することができ、効
率的なデータ出力が行われ、システムとしての実効的な
動作速度が向上する。

【００９４】更に、第１発明と第２発明を組合せて、第
３発明のように、システム全体に関するステータスの検
索結果は、次々とシフトして最終段の連想メモリから出
力し、一方、アドレス情報のように、情報量が多いデー
タは、次段にシフトすることなく、優先権が存在する連
想メモリから直接出力するようにした場合は、連想メモ
リ間の配線を減らしてコストダウンを図ることができ
る。

【図面の簡単な説明】

【図１】従来の連想メモリの一例を表わした回路ブロッ
ク図

【図２】図１に示す連想メモリ中の１つのメモリワード
を表わした詳細回路図

【図３】本発明の連想メモリの第１実施例を表わした回
路ブロック図

【図４】図３に示す連想メモリがカスケード接続された
状態を示す模式図

【図５】複数の連想メモリがカスケード接続された状態
を詳細に示す模式図

【図６】本発明の第２実施例のデータ出力に関する部分
の回路図

【図７】図６に示す連想メモリ（チップ）を２個、図５
に示すようにカスケード接続した場合のデータ出力のタ
イミングを表わすタイミングチャート

【図８】本発明の第３実施例のデータ出力に関する部分
の回路図

【図９】第３実施例のチップを複数個カスケード接続し
た状態を示す模式図

【図１０】本発明の第４実施例のデータ出力に関する部
分の回路図

【図１１】本発明の第５実施例のデータ出力に関する部
分の回路図

【符号の説明】

７…出力制御回路 ８…ＩＤ番号レジスタ ８ａ…ＩＤ番号レジスタの最上位ビット（識別手段） ９…検索結果レジスタ １０、１０Ａ、１０Ｂ…連想メモリ １１＿１，１１＿２，…，１１＿ｎ…メモリワード １２…検索データレジスタ １３…マスクデータレジスタ １６…エンコーダ １７…デコーダ ３０、３０Ａ、３０Ｂ…記憶部 ３１…第１の領域 ３２、３２Ｂ…第２の領域 ３３…第３の領域 ３４、３４−１、３４−２、３６…プライオリティフラ
グレジスタ ３５…第４の領域 ４０…出力データバス ５０…制御線 ６１，６１−１，６１−２…プライオリティ信号入力端
子 ６２，６２−１，６２−２…プライオリティ信号出力端
子 ７１…最終段接続フラグレジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−40396（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 15/00 - 15/06 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】互いにカスケードに接続され同時にアクセ
   スされる拡張機能を備えた、複数のメモリワードそれぞ
   れに各格納データを記憶しておき、検索データを入力
   し、入力された検索データに対応する格納データが格納
   されたメモリワードの検索を行う連想メモリにおいて、 自分を含め自分よりも上位に接続された連想メモリの検
   索結果が格納される、外部への読み出しが自在な検索結
   果レジスタと、 自分がカスケード接続の最終段に接続されているか否か
   を識別する識別手段と、 前記検索結果レジスタがアクセスされた際に、前記識別
   手段により、最終段に接続されていることが認識された
   場合に、該検索結果レジスタに格納された検索結果を出
   力する出力制御回路と、 を備えたことを特徴とする連想メモリ。
2. 【請求項２】請求項１において、前記識別手段が、識別
   符号である連想メモリ。
3. 【請求項３】請求項２において、更に、各連想メモリ同
   士を識別するためのＩＤ番号を格納するＩＤ番号レジス
   タが備えられ、前記識別符号が、該ＩＤ番号レジスタの
   一部に格納されている連想メモリ。
4. 【請求項４】請求項３において、前記ＩＤ番号が、外部
   から入力されるアドレスデータの上位側アドレスとして
   使用される連想メモリ。
5. 【請求項５】請求項４において、前記識別符号が、前記
   ＩＤ番号レジスタの最上位ビットに格納されている連想
   メモリ。
6. 【請求項６】請求項１において、前記識別手段が、識別
   端子である連想メモリ。
7. 【請求項７】請求項１において、前記検索結果レジスタ
   に、自分自身の連想メモリで一致が検出されたか否か、
   上位側に接続された連想メモリで一致が検出されたか否
   か、及び、自分自身を含め上位側に接続された連想メモ
   リ中の、一致が検出された最優先のアドレスが格納され
   る連想メモリ。
8. 【請求項８】請求項７において、上位側の連想メモリか
   ら下位側の連想メモリへ、上位側の連想メモリで一致が
   検出されたか否かを表わすビット信号と、一致が検出さ
   れた場合の、最優先のアドレス信号が伝達される連想メ
   モリ。
9. 【請求項９】請求項８において、上位側の連想メモリほ
   ど優先度が高くされている連想メモリ。
10. 【請求項１０】請求項８において、最上位の連想メモリ
    には、前記ビット信号及びアドレス信号として、それよ
    り上位には一致が検出されていないこと、及び、一致が
    検出されたアドレスが存在しないことを示す論理が入力
    されている連想メモリ。
11. 【請求項１１】請求項８において、最下位の連想メモリ
    に、システム全体として総合された検索結果が格納され
    る連想メモリ。
12. 【請求項１２】データを読み出し自在に記憶する記憶部
    を有する連想メモリであって、該連想メモリ複数が互い
    にカスケード接続されて共通の出力データバスに接続さ
    れ、これら複数の連想メモリの前記記憶部に記憶された
    データが前記出力データバスに順次出力される連想メモ
    リにおいて、 前記記憶部が、前記複数の連想メモリに共通な第１のデ
    ータを記憶する第１の領域と、個々の前記連想メモリに
    固有の第２のデータを記憶する第２の領域とを有し、 前記複数の連想メモリのうち、自分よりも前段側に接続
    されたいずれかの連想メモリにデータ出力の優先権が存
    在することを表わす第１のプライオリティ信号が入力さ
    れるプライオリティ信号入力端子と、 前記複数の連想メモリのうち、自分自身、もしくは自分
    よりも前段側に接続されたいずれかの連想メモリにデー
    タ出力の優先権が存在することを表わす第２のプライオ
    リティ信号が出力されるプライオリティ信号出力端子
    と、 前記第２の領域に記憶された前記第２のデータが未だ読
    み出されていないことを示すと共に、該第２のデータが
    読み出された時点でリセットされるプライオリティフラ
    グを格納するプライオリティフラグ格納回路と、 前記プライオリティ信号入力端子から前記第１のプライ
    オリティ信号が入力されるか、あるいは前記プライオリ
    ティフラグ格納回路に前記プライオリティフラグが格納
    されている場合に、前記プライオリティ出力端子から前
    記第２のプライオリティ信号を出力し、前記第１のプラ
    イオリティ信号の入力が停止されると共に、前記プライ
    オリティフラグがリセットされた時点で前記第２のプラ
    イオリティ信号の出力を停止するプライオリティ伝達回
    路と、 前記複数の連想メモリの前記記憶部に記憶されたデータ
    を前記出力データバスに順次出力するにあたり、前記プ
    ライオリティ信号入力端子から前記第１のプライオリテ
    ィ信号が入力されているか否か、及び前記プライオリテ
    ィフラグ格納回路に前記プライオリティフラグが格納さ
    れているか否かに基づいて、前記第１の領域に記憶され
    た前記第１のデータについては、前記複数の連想メモリ
    のいずれかから１回のみ出力されるようにデータ出力を
    制御するデータ出力制御回路とを備えたことを特徴とす
    る連想メモリ。
13. 【請求項１３】請求項１２において、前記データ出力制
    御回路が、 前記記憶部の各読み出しアドレスに記憶された各データ
    を１つ読み出す毎に該読み出しアドレスを更新すると共
    に、該読み出しアドレスが前記第２の領域の読み出し先
    頭アドレスに更新された場合に前記第１のプライオリテ
    ィ信号が入力されている間、該読み出し先頭アドレスに
    とどまり、該第１のプライオリティ信号の入力停止を待
    って読み出しアドレスの更新を続行するアドレス更新回
    路と、前記第１のプライオリティ信号が入力されている
    間、前記記憶部から読み出されたデータの前記出力デー
    タバスへの伝達を阻止すると共に、前記第１のプライオ
    リティ信号の入力が停止された後、前記プライオリティ
    フラグがリセットされるまでの間、前記記憶部から読み
    出されたデータを前記出力データバスへ伝達し、更に前
    記プライオリティフラグがリセットされた後は、再び、
    前記記憶部から読み出されたデータの、前記出力データ
    バスへの伝達を阻止するデータ伝達回路とを備えたこと
    を特徴とする連想メモリ。
14. 【請求項１４】請求項１３において、更に、カスケード
    接続の最終段に接続されたことを認識する最終段接続認
    識手段を備え、 前記データ伝達回路が、前記最終段接続認識手段により
    最終段に接続されたことが認識された場合に、前記プラ
    イオリティフラグがリセットされた後も、前記記憶部か
    ら読み出されたデータの、前記出力データバスへの伝達
    を続行するものであることを特徴とする連想メモリ。
15. 【請求項１５】請求項１２において、前記記憶部が、複
    数の読み出しアドレス領域に分かれた複数の前記第２の
    領域を有し、 前記プライオリティフラグ格納回路が、前記第２の領域
    複数に対応して１つ備えられ、 前記アドレス更新回路が、複数の前記第２の領域の読み
    出しアドレスを循環的に出力するものであることを特徴
    とする連想メモリ。
16. 【請求項１６】請求項１２乃至１４のいずれか１項にお
    いて、前記記憶部が、複数の読み出しアドレス領域に分
    かれた複数の前記第２の領域を有し、 前記プライオリティ信号入力端子、前記プライオリティ
    信号出力端子、及び、前記プライオリティフラグ格納回
    路のいずれもが、前記第２の領域それぞれに対応して１
    つずつ備えられていることを特徴とする連想メモリ。
17. 【請求項１７】請求項１２乃至１６のいずれか１項にお
    いて、更に、カスケード接続の最終段に接続されたこと
    を認識する最終段接続認識手段を備え、 該最終段接続認識手段により最終段に接続されたことが
    認識された連想メモリが、前記第２の領域に格納される
    前記固有の第２のデータが、カスケード接続された個々
    の前記連想メモリに存在しなかった場合にも、前記第１
    の領域に記憶された前記第１のデータを、前記出力デー
    タバスへ出力することを特徴とする連想メモリ。
18. 【請求項１８】請求項１２乃至１６のいずれか１項にお
    いて、更に、自分自身にデータ出力の優先権が存在する
    ことを示す第３のプライオリティ信号と前記第２のプラ
    イオリティ信号を格納するプライオリティ格納回路と、 カスケード接続の最終段に接続されたことを認識する最
    終段接続認識手段とを備え、 前記プライオリティ格納回路から、該プライオリティ格
    納回路が格納するデータを前記出力データバスへ出力す
    る場合には、前記最終段接続認識手段によって最終段に
    接続されたことが認識された連想メモリが、前記出力デ
    ータバスへ出力することを特徴とする連想メモリ。
19. 【請求項１９】互いにカスケードに接続され同時にアク
    セスされる拡張機能を備えた、複数のメモリワードそれ
    ぞれに各格納データを記憶しておき、検索データを入力
    し、入力された検索データに対応する格納データが格納
    されたメモリワードの検索を行う連想メモリにおいて、 自分を含め自分よりも上位に接続された連想メモリのシ
    ステム全体に関するステータスの検索結果が格納され
    る、外部への読み出しが自在な検索結果レジスタと、 自分がカスケード接続の最終段に接続されているか否か
    を識別する識別手段と、 前記複数の連想メモリのうち、自分よりも前段側に接続
    されたいずれかの連想メモリに、アドレス信号を含む、
    情報量が多いデータ出力の優先権が存在することを表わ
    すプライオリティ信号が入力されるプライオリティ信号
    入力端子と、 前記システム全体に関するステータスがアクセスされた
    際は、前記識別手段により、最終段に接続されているこ
    とが認識された場合に、前記検索結果レジスタに格納さ
    れた検索結果を出力し、一方、前記情報量が多いデータ
    がアクセスされた際は、自分よりも前段側に接続された
    連想メモリに優先権が存在せず、且つ、自分自身の記憶
    部に検索されたデータがある時に、検索されたデータを
    出力する出力制御回路と、 を備えたことを特徴とする連想メモリ。