JPH0312896A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0312896A JPH0312896A JP14744089A JP14744089A JPH0312896A JP H0312896 A JPH0312896 A JP H0312896A JP 14744089 A JP14744089 A JP 14744089A JP 14744089 A JP14744089 A JP 14744089A JP H0312896 A JPH0312896 A JP H0312896A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＣＡＭと称される半導体記憶装置に関し、可変長符号の
デコードを可能にして性能向上を図ることのできる半導
体記憶装置を提供することを目的とし、 外部情報とメモリ内容を比較手段で比較し、比較の結果
、外部情報と一致すると、内容一致のアドレス情報を出
力データメモリから外部に出力する半導体記憶装置にお
いて、前記比較手段は、外部情報の総符号数ｍに対応し
てｍ個の比較回路を有し、該比較回路は、メモリ内容と
して符号データと比較マスクの２つのパラメータを保持
し、最大ｎビットの長さをもつ総符号数ｍの外部情報を
りＦ部から入力したとき、前記比較マスクにより指定さ
れる特定の値のビットのみ外部情報と前記符号データを
比較し、比較した結果を出力データメモリに伝えるよう
に構成し、前記出力データメモリは、ｍワードのアドレ
ス情報を有し、ｍ個の比較回路からの比較結果に基づい
てｍワードのうちから該当する１つのワードを内容一致
のアドレス情報として決定するように構成する。
デコードを可能にして性能向上を図ることのできる半導
体記憶装置を提供することを目的とし、 外部情報とメモリ内容を比較手段で比較し、比較の結果
、外部情報と一致すると、内容一致のアドレス情報を出
力データメモリから外部に出力する半導体記憶装置にお
いて、前記比較手段は、外部情報の総符号数ｍに対応し
てｍ個の比較回路を有し、該比較回路は、メモリ内容と
して符号データと比較マスクの２つのパラメータを保持
し、最大ｎビットの長さをもつ総符号数ｍの外部情報を
りＦ部から入力したとき、前記比較マスクにより指定さ
れる特定の値のビットのみ外部情報と前記符号データを
比較し、比較した結果を出力データメモリに伝えるよう
に構成し、前記出力データメモリは、ｍワードのアドレ
ス情報を有し、ｍ個の比較回路からの比較結果に基づい
てｍワードのうちから該当する１つのワードを内容一致
のアドレス情報として決定するように構成する。
本発明は、半導体記憶装置に係り、詳しくは、ＣＡ Ｍ
（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍ
ｏｒｙ）と称される半導体記憶装置に関する。
（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍ
ｏｒｙ）と称される半導体記憶装置に関する。
ＣＡＭは外部から与えられたデータと同じデータを保持
しているアドレスを出力することができるメモリであり
、例えばコンピュータのキャソンユメモリ等に用いられ
ている。
しているアドレスを出力することができるメモリであり
、例えばコンピュータのキャソンユメモリ等に用いられ
ている。
通常のメモリが記憶セルの番地を指定して記憶データの
読出し、書込みを行うのに対して、ＣＡＭは検索データ
（ｉｎｔｅｒｒｏｇａｔｉｖｅ ｄａｔａ）を入力して
、これと記憶データの内容が一致する記憶セル群（該当
するワード）を探し出し、このワードに属する記憶デー
タを読出している。すなわち、セルアレーのピント幅よ
り小さいビット数の検索データを入力し、検索データの
ないピッ１−は検索の不要なビットであり、検索中マス
クされる。次いで、検索データと各ワードの記憶データ
との照合が全ワード同時に実行され、一致検索が成立し
たワードにフラグ（ｒｅｓｐｏｎｄｉｎｇ ｆｌａｇ）
が立てられる。
読出し、書込みを行うのに対して、ＣＡＭは検索データ
（ｉｎｔｅｒｒｏｇａｔｉｖｅ ｄａｔａ）を入力して
、これと記憶データの内容が一致する記憶セル群（該当
するワード）を探し出し、このワードに属する記憶デー
タを読出している。すなわち、セルアレーのピント幅よ
り小さいビット数の検索データを入力し、検索データの
ないピッ１−は検索の不要なビットであり、検索中マス
クされる。次いで、検索データと各ワードの記憶データ
との照合が全ワード同時に実行され、一致検索が成立し
たワードにフラグ（ｒｅｓｐｏｎｄｉｎｇ ｆｌａｇ）
が立てられる。
致検索が成立したワードが複数個あれば、その中の１ワ
ードが選択され、記憶データが読出しされる。なお、Ｃ
ＡＭはこの検索機能のほかに、番地指定によって記憶デ
ータの読出し、書込みを行う通常のメモリ機能をも併せ
もつ必要がある。
ードが選択され、記憶データが読出しされる。なお、Ｃ
ＡＭはこの検索機能のほかに、番地指定によって記憶デ
ータの読出し、書込みを行う通常のメモリ機能をも併せ
もつ必要がある。
ＣＡＭにおける基本セルの論理的構成例は第８図のよう
に番地指定用のワード線Ｓｉと読出し、書込み情報を通
すデータ線ＤＩ、Ｄｉｘをもち、ＭＯＳ）ランジスタＱ
ｌ、Ｑ４およびメモリセルｌからなる通常のメモリセル
素子の他にＭＯ３Ｉ−ランジスタＱ２．Ｑ３．Ｑ４．Ｑ
６からなりメモリセル１の出力と検索データ（比較結果
のデータムこ相当）との間の排他的論理和（ｅｘｃｌｕ
ｓｉｖｅ ＯＲ）をとる回路を有し、ワードごとに共通
のフラグ出力線（信号線）ＥＱｊに一致検索（比較）の
結果を出力する構成となっている。
に番地指定用のワード線Ｓｉと読出し、書込み情報を通
すデータ線ＤＩ、Ｄｉｘをもち、ＭＯＳ）ランジスタＱ
ｌ、Ｑ４およびメモリセルｌからなる通常のメモリセル
素子の他にＭＯ３Ｉ−ランジスタＱ２．Ｑ３．Ｑ４．Ｑ
６からなりメモリセル１の出力と検索データ（比較結果
のデータムこ相当）との間の排他的論理和（ｅｘｃｌｕ
ｓｉｖｅ ＯＲ）をとる回路を有し、ワードごとに共通
のフラグ出力線（信号線）ＥＱｊに一致検索（比較）の
結果を出力する構成となっている。
以上は、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ
５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 Ｖｏｌ、５Ｃ−２
０，’Ｎｏ、５．１９８５年１０月号、 ｐｐ、９５１
〜９５７に掲載された例である。
５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 Ｖｏｌ、５Ｃ−２
０，’Ｎｏ、５．１９８５年１０月号、 ｐｐ、９５１
〜９５７に掲載された例である。
しかしながら、このような従来のＣＡＭにあっては、デ
ータ処理に際していわゆる可変長符号のデコードを行う
ことができす、固定長の比較しかできないという問題点
があった。
ータ処理に際していわゆる可変長符号のデコードを行う
ことができす、固定長の比較しかできないという問題点
があった。
これを詳述すると、まず、可変長符号は符号化の対象と
なる要素の出現確率によって、異なる符号長を割り当て
て、転送・記録などを効率的に行うために使用されてい
るものであり、このような可変長符号は転送・記録効率
は高いが、デコード回路に問題があった。−例として、
符号長１〜１６ビツト、全符号数２５６の場合を考える
。この符号を高速にデコードする場合、従来は６４にワ
ードのメモリを使用し、可変長符号をアドレスとして人
力し、読出されたデータをデコード結果としていた。こ
の方法の欠点は、大量のメモリを必要とする点である。
なる要素の出現確率によって、異なる符号長を割り当て
て、転送・記録などを効率的に行うために使用されてい
るものであり、このような可変長符号は転送・記録効率
は高いが、デコード回路に問題があった。−例として、
符号長１〜１６ビツト、全符号数２５６の場合を考える
。この符号を高速にデコードする場合、従来は６４にワ
ードのメモリを使用し、可変長符号をアドレスとして人
力し、読出されたデータをデコード結果としていた。こ
の方法の欠点は、大量のメモリを必要とする点である。
符号長が最大で１６ビツトになるため、最大ビットに合
わせた大きさのメモリ容量を必要とするからである。
わせた大きさのメモリ容量を必要とするからである。
一方、ＣＡＭを使用した場合は次のようになる。
すなわち、ＣＡＭ４こ全符号を記憶し、符号をデコード
するときは、デコードする符号に一致する符号が保持さ
れているアドレスをＣＡＭから出力すればいい。この場
合、ＣＡＭに保持しなければならないデータは前記の例
では２５６であり、必要なメモリ量は大幅に減少する。
するときは、デコードする符号に一致する符号が保持さ
れているアドレスをＣＡＭから出力すればいい。この場
合、ＣＡＭに保持しなければならないデータは前記の例
では２５６であり、必要なメモリ量は大幅に減少する。
但し、ここで問題なのが、従来のＣＡＭは固定長の比較
しかできない点である。したがって、ＣＡＭの性能向上
が望まれる。
しかできない点である。したがって、ＣＡＭの性能向上
が望まれる。
そこで本発明は、可変長符号のデコードを可能にして性
能向上を図ることができる半導体記憶装置を提供するこ
とを目的としている。
能向上を図ることができる半導体記憶装置を提供するこ
とを目的としている。
本発明による半導体記憶装置は上記目的達成のため、外
部情報とメモリ内容を比較手段で比較し、比較の結果、
外部情報と一致すると、内容一致のアドレス情報を出力
データメモリから外部に出力する半導体記憶装置番こお
いて、前記比較手段は、外部情報の総符号数ｍに対応し
てｍ個の比較回路を有し、該比較回路は、メモリ内容と
して符号データと比較マスクの２つのパラメータを保持
し、最大ｎビットの長さをもつ総符号数ｍの外部情報を
外部から入力したとき、前記比較マスクにより指定され
る特定の値のビットのみ外部情報と前記符号データを比
較し、比較した結果を出力データメモリに伝えるように
構成し、前記出力データメモリは、ｍワードのアドレス
情報を有し、ｍ個の比較回路からの比較結果に基づいて
ｍワードのうちから該当する１つのワードを内容一致の
アドレス情報として決定するように構成している。
部情報とメモリ内容を比較手段で比較し、比較の結果、
外部情報と一致すると、内容一致のアドレス情報を出力
データメモリから外部に出力する半導体記憶装置番こお
いて、前記比較手段は、外部情報の総符号数ｍに対応し
てｍ個の比較回路を有し、該比較回路は、メモリ内容と
して符号データと比較マスクの２つのパラメータを保持
し、最大ｎビットの長さをもつ総符号数ｍの外部情報を
外部から入力したとき、前記比較マスクにより指定され
る特定の値のビットのみ外部情報と前記符号データを比
較し、比較した結果を出力データメモリに伝えるように
構成し、前記出力データメモリは、ｍワードのアドレス
情報を有し、ｍ個の比較回路からの比較結果に基づいて
ｍワードのうちから該当する１つのワードを内容一致の
アドレス情報として決定するように構成している。
本発明では、比較手段におけるｍ個の比較回路は符号デ
ータと比較マスクを保持しており、最大ｎビットの長さ
をもつ総符号数ｍの外部情報が外部から入力されたとき
、前記比較マスクにより指定される特定の値のピントの
みについて外部情報と前記符号データとが比較され、比
較結果に基づいて出力データメモリがｍワードのうちか
ら該当する１つのワードを内容一致のアドレス情報とし
て決定する。
ータと比較マスクを保持しており、最大ｎビットの長さ
をもつ総符号数ｍの外部情報が外部から入力されたとき
、前記比較マスクにより指定される特定の値のピントの
みについて外部情報と前記符号データとが比較され、比
較結果に基づいて出力データメモリがｍワードのうちか
ら該当する１つのワードを内容一致のアドレス情報とし
て決定する。
したがって、可変長符号の場合であってもデータ１ワー
ドに対して個別の比較マスクを保持しておき、可変長符
号に対応するビットを符号データと比較すれば、可変長
符号のデコードが可能となる。
ドに対して個別の比較マスクを保持しておき、可変長符
号に対応するビットを符号データと比較すれば、可変長
符号のデコードが可能となる。
以下、本発明を図面に基づいて説明する。
第１〜７図は本発明に係る半導体記憶装置の一実施例を
示す図である。第１図はＣＡＭの全体構成を示すブロッ
ク図であり、この図において、ＣＡＭは大きく分けて１
０制御回路１１、アドレスデコーダ１２．１６ビツト比
較回路群１３、ダミー比較回路１４および出力コードＲ
ＯＭ１５により構成される。
示す図である。第１図はＣＡＭの全体構成を示すブロッ
ク図であり、この図において、ＣＡＭは大きく分けて１
０制御回路１１、アドレスデコーダ１２．１６ビツト比
較回路群１３、ダミー比較回路１４および出力コードＲ
ＯＭ１５により構成される。
なお、本実施例に示すＣＡＭは１ワード−１６ビツト、
２５６ワードに適用した例であり、このＣＡＭは次の３
つの信号で制御される。
２５６ワードに適用した例であり、このＣＡＭは次の３
つの信号で制御される。
ＯＲ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）
ＯＥ＝１で、読出しを行うことを指定する。
Ｗ Ｅ （Ｗｒｉｔｅ Ｅｎａｂｌｅ）ＷＥ＝１で、書
込みを行うことを指定する。
込みを行うことを指定する。
ＣＥ （Ｃｏｍｐａｒｅ Ｅｎａｂｌｅ）ＣＢ＝ １で
、比較を行うことを指定する。
、比較を行うことを指定する。
以上の３信号を同時にアクティブにすることは禁止され
る。
る。
まず、１６ビツト比較回路群（比較手段に相当）１３は
Ｏ〜２５５によって区分される２５６個の回路（比較回
路に相当）からなり、１つの回路は基本セル１ワード分
を接続したもので、その詳細は第２図のように示される
。１６ビツト比較回路群１３は各回路毎にそれぞれＥＱ
Ｏ〜Ｅ Ｑ２５５という信号線を介して出力コードＲＯ
Ｍ１５に接続されており、特定の信号線ＥＱｊはＣＥ、
ＯＢ、ＷＥの各信号が全て“Ｏ”のときにプリチャージ
される。１６ビツト比較回路群１３における１つの１６
ビソト比較回路は１６ビツトのデータと比較マスクビッ
トを保持するが、次のことが考慮される。比較マスクは
１６ビツト中の任意のビットの比較を無視することがで
きる。そのため、すべてのビットの比較を無視すること
も可能である。なお、すべてのビットの比較を無視する
ことは動作として無意味なので、比較マスクは１５ビツ
トでも十分である。
Ｏ〜２５５によって区分される２５６個の回路（比較回
路に相当）からなり、１つの回路は基本セル１ワード分
を接続したもので、その詳細は第２図のように示される
。１６ビツト比較回路群１３は各回路毎にそれぞれＥＱ
Ｏ〜Ｅ Ｑ２５５という信号線を介して出力コードＲＯ
Ｍ１５に接続されており、特定の信号線ＥＱｊはＣＥ、
ＯＢ、ＷＥの各信号が全て“Ｏ”のときにプリチャージ
される。１６ビツト比較回路群１３における１つの１６
ビソト比較回路は１６ビツトのデータと比較マスクビッ
トを保持するが、次のことが考慮される。比較マスクは
１６ビツト中の任意のビットの比較を無視することがで
きる。そのため、すべてのビットの比較を無視すること
も可能である。なお、すべてのビットの比較を無視する
ことは動作として無意味なので、比較マスクは１５ビツ
トでも十分である。
第２図は、−例として、ある一つ（ｊ番目）の１６ビツ
ト比較回路１３ｊ （比較回路に相当）を示すもので、
１６ビツト比較回路１３ｊは１６個の基本セル２０を有
し、信号ｖＡＥＱｊはＭＯＳトランジスタ２１０ によりＣＢ、ＯＢ、ＷＥが全て“０゛のとき電源Ｖｃｃ
によってフ゛リチ中−ジされる。また、第２図中、Ｄｏ
、ＤＯＸ−ＤＩ５．Ｄ１５Ｘはデータ線、ＳＤｊはメモ
リセル１に対応するワード線、ＳＭｊはメモリセル２
（詳細は後述）に対応するワード線である。
ト比較回路１３ｊ （比較回路に相当）を示すもので、
１６ビツト比較回路１３ｊは１６個の基本セル２０を有
し、信号ｖＡＥＱｊはＭＯＳトランジスタ２１０ によりＣＢ、ＯＢ、ＷＥが全て“０゛のとき電源Ｖｃｃ
によってフ゛リチ中−ジされる。また、第２図中、Ｄｏ
、ＤＯＸ−ＤＩ５．Ｄ１５Ｘはデータ線、ＳＤｊはメモ
リセル１に対応するワード線、ＳＭｊはメモリセル２
（詳細は後述）に対応するワード線である。
基本セル２０は第３図のように示され、第８図に示した
従来のメモリセル１に対して、比較するピントを選択す
るための比較マスクを保持するメモリセル２を追加する
とともに、新たにＭｏ３）ランジスタＱ７〜ＱＩＯを追
加して構成されている。
従来のメモリセル１に対して、比較するピントを選択す
るための比較マスクを保持するメモリセル２を追加する
とともに、新たにＭｏ３）ランジスタＱ７〜ＱＩＯを追
加して構成されている。
第３図の基本セル２０は次のような動作を行うようにな
っている。
っている。
（１）読出し動作
読出しが行われるワードをワード線ＳＤｊＳＭｊで選択
し、また読出し時にはデータ線Ｄｉ、ＤｉＸをハイイン
ピーダンス状態にする。
し、また読出し時にはデータ線Ｄｉ、ＤｉＸをハイイン
ピーダンス状態にする。
ＳＤｊが“１″になると、Ｍｏ３）ランジスクＱｌ、Ｑ
４がオンになり、メモリセル１のデータがデータ線Ｄｉ
、ＤｉＸに読出される。同様にＳＭｊが“１”になると
、Ｍｏ５ｔ・ランジスタＱ９．ＱｌＯがオンになり、メ
モリセル２のデータがデータ線Ｄｉ、ＤｉＸに読出され
る。なお、Ｄｉ、ＤｉＸに出力したデータはＩＯ制御回
路１１内のセンスアンプで差動増幅され、外部へ出力さ
れる。
４がオンになり、メモリセル１のデータがデータ線Ｄｉ
、ＤｉＸに読出される。同様にＳＭｊが“１”になると
、Ｍｏ５ｔ・ランジスタＱ９．ＱｌＯがオンになり、メ
モリセル２のデータがデータ線Ｄｉ、ＤｉＸに読出され
る。なお、Ｄｉ、ＤｉＸに出力したデータはＩＯ制御回
路１１内のセンスアンプで差動増幅され、外部へ出力さ
れる。
（ＩＩ）書込み動作
書込みが行われるワードをワード線ＳＤｊＳＭｊで選択
する一方、書込みのときにはＩＯ制御回路１１が書込む
べきデータをデータ線ＤｉＤｉＸに出力する。この場合
、データ線ＤｉＤｉＸには互いに反転した値のデータが
出力される。ＳＤｊが“１”になると、Ｍｏ３＋−ラン
ジスタＱｉ、Ｑ４がオンになり、メモリセル１にＤｉ、
ＤｉＸ（７）値が書込まれる。同様にＳ ＭＪが１にな
ると、Ｍｏ３Ｉ−ランジスタＱ９．Ｑ１０がオンになり
、メモリセル２にＤｉ、ＤｉＸの値が書込まれる。
する一方、書込みのときにはＩＯ制御回路１１が書込む
べきデータをデータ線ＤｉＤｉＸに出力する。この場合
、データ線ＤｉＤｉＸには互いに反転した値のデータが
出力される。ＳＤｊが“１”になると、Ｍｏ３＋−ラン
ジスタＱｉ、Ｑ４がオンになり、メモリセル１にＤｉ、
ＤｉＸ（７）値が書込まれる。同様にＳ ＭＪが１にな
ると、Ｍｏ３Ｉ−ランジスタＱ９．Ｑ１０がオンになり
、メモリセル２にＤｉ、ＤｉＸの値が書込まれる。
（ＩＩＩ）比較動作
比較はすべてのワードで同時に実行される。
１
２
比較を実行する前に比較結果を出力する信号線ＥＱｊの
プリチャージを実行する。その後、ＩＯ制御回路１１が
比較すべきデータをＤＩとＤｉＸに出力し、このときデ
ータ線ＤｉとＤｉＸには互いに反転した値を出力する。
プリチャージを実行する。その後、ＩＯ制御回路１１が
比較すべきデータをＤＩとＤｉＸに出力し、このときデ
ータ線ＤｉとＤｉＸには互いに反転した値を出力する。
比較結果を出力できるビットはメモリセル２が“１゛を
保持している場合のみであり、比較結果を出力するか否
かはＭＯＳトランジスタＱ７．Ｑ８で制御する。すなわ
ち、ＭＯＳトランジスタＱ７がオン、メモリセル１の値
が“′０″、Ｄｉ＝１の場合、Ｍｏ３＋−ランジスタＱ
２．Ｑ３．Ｑ７を通して信号線ＥＱｊのディスチャージ
が行われる。
保持している場合のみであり、比較結果を出力するか否
かはＭＯＳトランジスタＱ７．Ｑ８で制御する。すなわ
ち、ＭＯＳトランジスタＱ７がオン、メモリセル１の値
が“′０″、Ｄｉ＝１の場合、Ｍｏ３＋−ランジスタＱ
２．Ｑ３．Ｑ７を通して信号線ＥＱｊのディスチャージ
が行われる。
また、Ｑ８がオン、メモリセル１の値が“１”ＤｉＸ＝
１の場合、Ｍｏ３）ランジスタＱ５゜Ｑ６．Ｑ８を通し
て信号線ＥＱｊのディスチャージが行われる。したがっ
て、メモリセル２の値が“０゛か、比較するデータとメ
モリセル１の値が一致するときに信号′ＴａＥＱｊに“
１”が出力される。なお、同一ワードの比較結果はＥＱ
ｊ上でワイヤードアンド処理が行われ、１ワ一ド分の比
較結果になる。
１の場合、Ｍｏ３）ランジスタＱ５゜Ｑ６．Ｑ８を通し
て信号線ＥＱｊのディスチャージが行われる。したがっ
て、メモリセル２の値が“０゛か、比較するデータとメ
モリセル１の値が一致するときに信号′ＴａＥＱｊに“
１”が出力される。なお、同一ワードの比較結果はＥＱ
ｊ上でワイヤードアンド処理が行われ、１ワ一ド分の比
較結果になる。
次に、アドレスデコーダ１２は読み書き動作のときにア
ドレス信号ＡＯ−Ａ８に従ってその対象となる１ワード
を選択するもので、アドレスのＬＳＢは、データ（メモ
リセル１）か比較マスク（メモリセル２）を選択するた
めに使用する。ＯＢ＋ＷＥ＝ｌのときのみ選択出力ＳＤ
ｊ、ＳＭｊ （ｊ−〇、１・・・・・・２５５）の内
の１つに“１゛を出力する。
ドレス信号ＡＯ−Ａ８に従ってその対象となる１ワード
を選択するもので、アドレスのＬＳＢは、データ（メモ
リセル１）か比較マスク（メモリセル２）を選択するた
めに使用する。ＯＢ＋ＷＥ＝ｌのときのみ選択出力ＳＤ
ｊ、ＳＭｊ （ｊ−〇、１・・・・・・２５５）の内
の１つに“１゛を出力する。
ダミー比較回路１４は１６ビツト比較回路群１３におけ
る１つの回路のディスチャージ終了を判定し、出力コー
ドＲＯＭ１５のディスチャージ開始時間を決定するため
のもので、第４図にその詳細な構成が示される。ダミー
比較回路１４は信号線ＥＱｊと同じ分の容量性負荷とな
る１対のＭｏ３）ランジスタにより構成される１５個の
負荷素子２２ａ、２２ｂ〜２２ｃ、２２ｐと、プリチャ
ージ制御用のＭＯＳトランジスタ２３と、制御線ＥＮＥ
ＱＸのディスチャージ制御用のＭｏ３Ｉ−ランジスタ２
４〜２９とからなる。ダミー比較回路１４はＣＥ、ＯＥ
、ＷＥの各信３ ４ 号が全て０゛のときＭｏ３＋−ランジスタ２３をオンに
して制御線ＥＮＥＱ）ζをプリチャージし、そのヂャー
ジ電荷を１５個の負荷素子２２２〜２２ｐに蓄えておく
。そして、データ線ＤＯ，ＤＯＸにデータが出力される
と、Ｍｏ３Ｌランジスタ２５．２８をオンにして負荷素
子２２ａ〜２２ｐに蓄えられた制御線ＥＮＥＱＸ上の電
荷のディスチャージを開始し、ＥＮＥＱＸ＝０となった
ときに信号線ＥＱｊもディスチャージを終了しているよ
うにする。すなわち、これは前述した基本セル２０にお
けるデータの比較時間を確保するためのものである。
る１つの回路のディスチャージ終了を判定し、出力コー
ドＲＯＭ１５のディスチャージ開始時間を決定するため
のもので、第４図にその詳細な構成が示される。ダミー
比較回路１４は信号線ＥＱｊと同じ分の容量性負荷とな
る１対のＭｏ３）ランジスタにより構成される１５個の
負荷素子２２ａ、２２ｂ〜２２ｃ、２２ｐと、プリチャ
ージ制御用のＭＯＳトランジスタ２３と、制御線ＥＮＥ
ＱＸのディスチャージ制御用のＭｏ３Ｉ−ランジスタ２
４〜２９とからなる。ダミー比較回路１４はＣＥ、ＯＥ
、ＷＥの各信３ ４ 号が全て０゛のときＭｏ３＋−ランジスタ２３をオンに
して制御線ＥＮＥＱ）ζをプリチャージし、そのヂャー
ジ電荷を１５個の負荷素子２２２〜２２ｐに蓄えておく
。そして、データ線ＤＯ，ＤＯＸにデータが出力される
と、Ｍｏ３Ｌランジスタ２５．２８をオンにして負荷素
子２２ａ〜２２ｐに蓄えられた制御線ＥＮＥＱＸ上の電
荷のディスチャージを開始し、ＥＮＥＱＸ＝０となった
ときに信号線ＥＱｊもディスチャージを終了しているよ
うにする。すなわち、これは前述した基本セル２０にお
けるデータの比較時間を確保するためのものである。
出力コードＲＯＭ （出力データメモリに相当）１５は
比較結果が“１”のワードのアドレスを出力するための
ＲＯＭであり、その詳細な構成は第５図のように示され
る。第５図において、ＷＯ〜Ｗ２５５はＲＯＭ内のワー
ド線、ＢＯ〜Ｂ８は同じくピント線であり、ビット線Ｂ
はＣＥ＝０のときにプリチャージ制御用の９個のＭｏ３
Ｉ−ランジスタ３１ａ〜３１ｉによりプリチャージされ
る。そして、ＣＥ＝１になった後、比較結果のディスチ
ャージが信号線ＥＱＯ〜ＥＱ２５５に終了した後に、Ｒ
ＯＭ内のビット線ＢＯ〜Ｂ８のディスチャージを開始す
る。すなわち、比較結果はＥＱＯ〜ＥＱ２５５に現れる
。ＥＱＯ〜ＥＱ２５５の内、比較結果が不一致の信号線
はディスチャージされて０になり、一致した信号線のみ
１になる。この比較結果はランチ回路３３にラッチされ
る。一方、制御線ＥＮＥＱＸはＥＱＯ〜ＥＱ２５５と同
じタイミングでディスチャージされ、比較終了時刻を確
定する。ＥＮＥＱＸはランチ回路３４でラッチされ、ゲ
ート３５゜３６、３７を通過し、ゲート３８によってＷ
Ｏ〜Ｗ２５５を有効にする。この時、比較結果が１のＥ
Ｑｊに対応するＷｊのみに１が出力される。
比較結果が“１”のワードのアドレスを出力するための
ＲＯＭであり、その詳細な構成は第５図のように示され
る。第５図において、ＷＯ〜Ｗ２５５はＲＯＭ内のワー
ド線、ＢＯ〜Ｂ８は同じくピント線であり、ビット線Ｂ
はＣＥ＝０のときにプリチャージ制御用の９個のＭｏ３
Ｉ−ランジスタ３１ａ〜３１ｉによりプリチャージされ
る。そして、ＣＥ＝１になった後、比較結果のディスチ
ャージが信号線ＥＱＯ〜ＥＱ２５５に終了した後に、Ｒ
ＯＭ内のビット線ＢＯ〜Ｂ８のディスチャージを開始す
る。すなわち、比較結果はＥＱＯ〜ＥＱ２５５に現れる
。ＥＱＯ〜ＥＱ２５５の内、比較結果が不一致の信号線
はディスチャージされて０になり、一致した信号線のみ
１になる。この比較結果はランチ回路３３にラッチされ
る。一方、制御線ＥＮＥＱＸはＥＱＯ〜ＥＱ２５５と同
じタイミングでディスチャージされ、比較終了時刻を確
定する。ＥＮＥＱＸはランチ回路３４でラッチされ、ゲ
ート３５゜３６、３７を通過し、ゲート３８によってＷ
Ｏ〜Ｗ２５５を有効にする。この時、比較結果が１のＥ
Ｑｊに対応するＷｊのみに１が出力される。
したがって、第５図の例ではピント線ＢＯ−８８に連な
るＭｏｓ＋・ランジスタ３９．４０がオンしてそのピン
ト線ＢＯ，Ｂｌがディスチャージされ、ＭｏＳトランジ
スタが接続されていないピント線はディスチャージされ
ない。言い換えれば、比較結果が１”のワードのみビッ
ト線ＢＯ−ＢＳに値を出力し、出力する値は、例えば第
５回ではビ５ ６ ソト線に連なるＭｏ３）ランジスタ４０〜４２の有無で
プログラムする。したがって、例えばＡＯを出力するビ
ット線には、すべて“Ｏ′′を出力するようにプログラ
ムする。この値によって、比較結果がすべて“ｏ″であ
ったことを検出する。複数ワードの比較結果が“１”に
なった場合、それらのアドレスのアンドが出力さてしま
うが、このＣＡＭでは、複数ワードで同時に比較結果が
“ｌ”になるようなデータは扱わないことにしている。
るＭｏｓ＋・ランジスタ３９．４０がオンしてそのピン
ト線ＢＯ，Ｂｌがディスチャージされ、ＭｏＳトランジ
スタが接続されていないピント線はディスチャージされ
ない。言い換えれば、比較結果が１”のワードのみビッ
ト線ＢＯ−ＢＳに値を出力し、出力する値は、例えば第
５回ではビ５ ６ ソト線に連なるＭｏ３）ランジスタ４０〜４２の有無で
プログラムする。したがって、例えばＡＯを出力するビ
ット線には、すべて“Ｏ′′を出力するようにプログラ
ムする。この値によって、比較結果がすべて“ｏ″であ
ったことを検出する。複数ワードの比較結果が“１”に
なった場合、それらのアドレスのアンドが出力さてしま
うが、このＣＡＭでは、複数ワードで同時に比較結果が
“ｌ”になるようなデータは扱わないことにしている。
実際上、可変長符号のデコードの場合、比較結果が“１
”になるのは１ワードのみであり、この制限は何ら問題
ない。なお、ナントゲート３７の出力は比較結果出力Ｅ
ＱＯ〜ＥＱ２５５が確定するまでワード線の選択を禁止
する信号である。
”になるのは１ワードのみであり、この制限は何ら問題
ない。なお、ナントゲート３７の出力は比較結果出力Ｅ
ＱＯ〜ＥＱ２５５が確定するまでワード線の選択を禁止
する信号である。
また、ＲＯＭのビット線ＢＯ〜Ｂ８の値は出力回路４３
でＡＯ−Ａ８のアドレスとして出力され、出力回路４３
の詳細は第６図のように示される。第６図は１つのビッ
ト線Ｂｎについての回路例で、出力回路４３はランチ回
路４４、ナントゲート４５、インハーク４６およびＭｏ
３ｈランジスタ４７により構成される。いま、ビット線
Ｂｎの値が“１゛のときはＣＥ＝１のタイミングでナン
トゲ−１・４５から“０”が出力され、これがインバー
タ４６により反転してＭＯＳトランジスタ４７のゲート
に供給されるから、１つのアドレスＡｎが” ｏ ”に
なる。なお、出力アドレスＡｎがオープンドレインにな
っているのは、同じ構成のＣＡＭ複数個のＡＯ〜Ａ８を
共通に接続できるようにするためである。
でＡＯ−Ａ８のアドレスとして出力され、出力回路４３
の詳細は第６図のように示される。第６図は１つのビッ
ト線Ｂｎについての回路例で、出力回路４３はランチ回
路４４、ナントゲート４５、インハーク４６およびＭｏ
３ｈランジスタ４７により構成される。いま、ビット線
Ｂｎの値が“１゛のときはＣＥ＝１のタイミングでナン
トゲ−１・４５から“０”が出力され、これがインバー
タ４６により反転してＭＯＳトランジスタ４７のゲート
に供給されるから、１つのアドレスＡｎが” ｏ ”に
なる。なお、出力アドレスＡｎがオープンドレインにな
っているのは、同じ構成のＣＡＭ複数個のＡＯ〜Ａ８を
共通に接続できるようにするためである。
１０制御回路１１はデータの入出力を制御するもので、
データの転送方向は次のようになる。
データの転送方向は次のようになる。
書込み動作、比較動作（ＷＥ＋ＣＢ＝１）外部→Ｄｉ、
ＤｉＸ 読出し動作（ＯＥ＝１） Ｄｉ、ＤｉＸ−外部 非動作状態（ＷＥ＋ＯＢ＋ＣＥ＝Ｏ） ０→Ｄ ！ 、 Ｄ Ｉ ＞Ｃ 書込み、比較の時には、外部からのデータを非反転出力
Ｄｉと反転出力ＤＩＸへ出力する。読出しの時にはメモ
リセル１または２の値が非反転出力Ｄｉと反転出力Ｄｉ
Ｘへ出力され、その値をセフ ンスアンプにより差動増幅して外部へ出力する。
ＤｉＸ 読出し動作（ＯＥ＝１） Ｄｉ、ＤｉＸ−外部 非動作状態（ＷＥ＋ＯＢ＋ＣＥ＝Ｏ） ０→Ｄ ！ 、 Ｄ Ｉ ＞Ｃ 書込み、比較の時には、外部からのデータを非反転出力
Ｄｉと反転出力ＤＩＸへ出力する。読出しの時にはメモ
リセル１または２の値が非反転出力Ｄｉと反転出力Ｄｉ
Ｘへ出力され、その値をセフ ンスアンプにより差動増幅して外部へ出力する。
以上の動作は、従来の通常のスタティックＲＡＭの■○
制御回路と全く同じである。また、非動作状態の時には
Ｄｉ、ＤｉＸともＱ ”を出力する。
制御回路と全く同じである。また、非動作状態の時には
Ｄｉ、ＤｉＸともＱ ”を出力する。
これは、非動作状態の時にＭＯ３＋−ランジスクＱ３、
Ｑ６をオフにしてＥＱｊ、ＥＮＥＱＸのプリチャージを
行うためである。
Ｑ６をオフにしてＥＱｊ、ＥＮＥＱＸのプリチャージを
行うためである。
次に、作用を説明する。
第５図は可変長符号の比較動作時のタイミングチャート
である。ＣＡＭには予め可変長符号が保持され、入力し
た可変長符号と比較することによって可変長符号をデコ
ートするものであり、その場合、データ１ワードに対し
てビット毎に個別の比較マスクを基本セル２０のメモリ
セル２において保持し、その比較マスクにより各ワード
毎に独立して比較するピントが選択される。そして、比
較結果を出力できるビア ｔ・はメモリセル２が“１”
を保持している場合のみで、パ０”を保持しているとき
は出力できない。また、１６ビツト比較回路群１３にお
いては符号データは基本セル２０のメモリセル１で保持
し、比較マスクはメモリセル２によって保持することで
、２つのバラク′−夕を保持し、可変長符号を外部から
入力したときには比較マスクが特定の値のビットのみ該
可変長符号と符号データを比較し、比較した結果は出力
コードＲＯＭ１５へ伝えられ、出力コードＲＯＭ１５で
１６ビノト比較回路群１３の２５６個の回路のうちのど
のワードを出力するかが決定されて出力アドレスＡＯ〜
Ａ８が取り出される。
である。ＣＡＭには予め可変長符号が保持され、入力し
た可変長符号と比較することによって可変長符号をデコ
ートするものであり、その場合、データ１ワードに対し
てビット毎に個別の比較マスクを基本セル２０のメモリ
セル２において保持し、その比較マスクにより各ワード
毎に独立して比較するピントが選択される。そして、比
較結果を出力できるビア ｔ・はメモリセル２が“１”
を保持している場合のみで、パ０”を保持しているとき
は出力できない。また、１６ビツト比較回路群１３にお
いては符号データは基本セル２０のメモリセル１で保持
し、比較マスクはメモリセル２によって保持することで
、２つのバラク′−夕を保持し、可変長符号を外部から
入力したときには比較マスクが特定の値のビットのみ該
可変長符号と符号データを比較し、比較した結果は出力
コードＲＯＭ１５へ伝えられ、出力コードＲＯＭ１５で
１６ビノト比較回路群１３の２５６個の回路のうちのど
のワードを出力するかが決定されて出力アドレスＡＯ〜
Ａ８が取り出される。
そのために、まず、比較動作を開始する前のＣＢ＝０の
期間（プリチャージ期間に相当）に信号線ＥＱｊ、制御
線ＥＮＥＱＸ、出力コードＲＯＭ１５のビット線Ｂｎ（
出力アドレスＡｎに対応）のプリチャージが実行される
。次いで、ＣＥ＝ １になると、■０制御回路１１が外
部からのデータをデータ線Ｄｉへ出力し、その反転デー
タを他方のデータ線ＤｉＸへ出力する。Ｄ Ｉ、 Ｄ
ｉ Ｘにデータが出力されると、１６ビツト比較回路
群１３の各回路における基本セル２０でワードのピント
毎に入力したデータと保持したデータが比較され、入力
デ９ ０ 夕と保持データ（基本セル２０のメモリセル１に保持さ
れているもの）が一致しないワードの信号線ＥＱｊがデ
ィスチャージされ、一致した場合はディスチャージされ
ない。
期間（プリチャージ期間に相当）に信号線ＥＱｊ、制御
線ＥＮＥＱＸ、出力コードＲＯＭ１５のビット線Ｂｎ（
出力アドレスＡｎに対応）のプリチャージが実行される
。次いで、ＣＥ＝ １になると、■０制御回路１１が外
部からのデータをデータ線Ｄｉへ出力し、その反転デー
タを他方のデータ線ＤｉＸへ出力する。Ｄ Ｉ、 Ｄ
ｉ Ｘにデータが出力されると、１６ビツト比較回路
群１３の各回路における基本セル２０でワードのピント
毎に入力したデータと保持したデータが比較され、入力
デ９ ０ 夕と保持データ（基本セル２０のメモリセル１に保持さ
れているもの）が一致しないワードの信号線ＥＱｊがデ
ィスチャージされ、一致した場合はディスチャージされ
ない。
一方、制御線ＥＮＥＱＸは比較が開始されると常にディ
スチャージが行われ、ＥＮＥＱＸのディスチャージが完
了した時点で信号線ＥＱｊの出力が確定したものと判定
される。これにより、出力コードＲＯＭ１５のワード線
が有効となって、出力コードＲＯＭ１５におけるＲＯＭ
内のピント線のディスチャージが開始される。ＲＯＭ内
のビット線のディスチャージが完了すると、出力アドレ
スＡｎとして有効な値が出力され、結局、可変長符号が
デコードされる。
スチャージが行われ、ＥＮＥＱＸのディスチャージが完
了した時点で信号線ＥＱｊの出力が確定したものと判定
される。これにより、出力コードＲＯＭ１５のワード線
が有効となって、出力コードＲＯＭ１５におけるＲＯＭ
内のピント線のディスチャージが開始される。ＲＯＭ内
のビット線のディスチャージが完了すると、出力アドレ
スＡｎとして有効な値が出力され、結局、可変長符号が
デコードされる。
具体的には、例えば最大の長さ＝３ビット、総符号数−
２５６、可変長符号−１０１の符号を、固定長符号＝
１１０１１１００にデコードする場合、次の値をＣＡＭ
に書込む。
２５６、可変長符号−１０１の符号を、固定長符号＝
１１０１１１００にデコードする場合、次の値をＣＡＭ
に書込む。
八８〜ＡＯデータ
１１０１１１０００ ０００００００００００００１
０１ 符号１１０１１１００１ ００００００００
０００００１１１ 比較マスク可変長符号をデコード
するときは比較マスター１のビットのみ比較が行われる
。したがって、ＬＳＢ側の（１０１）の値のデータが符
号として入力され、比較が行われた後、Ａ８〜Ａ１に（
１１０１１１００〕が出力されて可変長符号のデコード
が達成される。
０１ 符号１１０１１１００１ ００００００００
０００００１１１ 比較マスク可変長符号をデコード
するときは比較マスター１のビットのみ比較が行われる
。したがって、ＬＳＢ側の（１０１）の値のデータが符
号として入力され、比較が行われた後、Ａ８〜Ａ１に（
１１０１１１００〕が出力されて可変長符号のデコード
が達成される。
なお、上記実施例は１ワード−１６ビツト、２５６ワー
ドの例であるが、本発明はこれに限らず、最大ｎビット
の長さをもつ総符号数ｍの可変長符号をデコードするこ
とが可能で、その場合には１６ビツト比較回路群１３に
おいてｍ個の比較回路をもち、出力コードＲＯＭ１５で
ｍワードの出力データメモリをもてばよい。
ドの例であるが、本発明はこれに限らず、最大ｎビット
の長さをもつ総符号数ｍの可変長符号をデコードするこ
とが可能で、その場合には１６ビツト比較回路群１３に
おいてｍ個の比較回路をもち、出力コードＲＯＭ１５で
ｍワードの出力データメモリをもてばよい。
本発明によれば、可変長符号のデコードを行うことがで
き、ＣＡＭの性能向上を図ることができ１ ２
き、ＣＡＭの性能向上を図ることができ１ ２
第１〜７図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はそのＣＡＭの全体構成を示すブロック図、 第２図はその１６ビツト比較回路の構成図、第３図はそ
の基本セルの回路図、 第４図はそのダミー比較回路の回路図、第５図はその出
力コードＲＯＭの構成図、第６図はその出力コードＲＯ
Ｍ内の出力回路の回路図、 第７図はその比較動作の′タイミングチャート、第８図
は従来のＣＡＭの基本セルの回路図である。 １３・・・・・・１６ビツト比較回路群（比較手段）、
１３ｊ・・・・・・１６ビツト比較回路（比較回路）、
１４・・・・・・ダミー比較回路、 １５・・・・・・出力コードＲＯＭ （出力データメモ
リ）、２０・・・・・・基本セル、 ２１．２３、〜２９．３１．４０、〜４２．４７・・・
・・・ＭＯ３＋−ランジスク、 ２２・・・・・・負荷素子、 ３２〜３４．４４・・・・・・ランチ回路、３５．３６
．４６・・・・・・インハーク、３８．３９・・・・・
・ノアゲート、 ４３・・・・・・出力回路。 代 理 人 弁理士 井 桁 貞 １．２・・・・・・メモリセル、 １１・・・・・・ＩＯ制御回路、 １２・・・・・・アドレスボコーダ、 ３ ４ 一実施例の１６ビツト比較回路の構成図箱 図 一実施例の基本セルの回路図 第 図
示す図であり、 第１図はそのＣＡＭの全体構成を示すブロック図、 第２図はその１６ビツト比較回路の構成図、第３図はそ
の基本セルの回路図、 第４図はそのダミー比較回路の回路図、第５図はその出
力コードＲＯＭの構成図、第６図はその出力コードＲＯ
Ｍ内の出力回路の回路図、 第７図はその比較動作の′タイミングチャート、第８図
は従来のＣＡＭの基本セルの回路図である。 １３・・・・・・１６ビツト比較回路群（比較手段）、
１３ｊ・・・・・・１６ビツト比較回路（比較回路）、
１４・・・・・・ダミー比較回路、 １５・・・・・・出力コードＲＯＭ （出力データメモ
リ）、２０・・・・・・基本セル、 ２１．２３、〜２９．３１．４０、〜４２．４７・・・
・・・ＭＯ３＋−ランジスク、 ２２・・・・・・負荷素子、 ３２〜３４．４４・・・・・・ランチ回路、３５．３６
．４６・・・・・・インハーク、３８．３９・・・・・
・ノアゲート、 ４３・・・・・・出力回路。 代 理 人 弁理士 井 桁 貞 １．２・・・・・・メモリセル、 １１・・・・・・ＩＯ制御回路、 １２・・・・・・アドレスボコーダ、 ３ ４ 一実施例の１６ビツト比較回路の構成図箱 図 一実施例の基本セルの回路図 第 図
Claims (1)
- 【特許請求の範囲】 外部情報とメモリ内容を比較手段で比較し、比較の結
果、外部情報と一致すると、内容一致のアドレス情報を
出力データメモリから外部に出力する半導体記憶装置に
おいて、 前記比較手段は、外部情報の総符号数ｍに対応してｍ個
の比較回路を有し、 該比較回路は、メモリ内容として符号データと比較マス
クの２つのパラメータを保持し、最大ｎビットの長さを
もつ総符号数ｍの外部情報を外部から入力したとき、前
記比較マスクにより指定される特定の値のビットのみ外
部情報と前記符号データを比較し、比較した結果を出力
データメモリに伝えるように構成し、 前記出力データメモリは、ｍワードのアドレス情報を有
し、ｍ個の比較回路からの比較結果に基づいてｍワード
のうちから該当する１つのワードを内容一致のアドレス
情報として決定するように構成したことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14744089A JPH0312896A (ja) | 1989-06-09 | 1989-06-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14744089A JPH0312896A (ja) | 1989-06-09 | 1989-06-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0312896A true JPH0312896A (ja) | 1991-01-21 |
Family
ID=15430386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14744089A Pending JPH0312896A (ja) | 1989-06-09 | 1989-06-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0312896A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04325996A (ja) * | 1991-04-26 | 1992-11-16 | Toshiba Corp | 半導体連想記憶装置 |
| WO1994024672A1 (fr) * | 1993-04-19 | 1994-10-27 | Oki Electric Industry Co., Ltd. | Circuit pour le decodage de codes de longueur variable, et systeme pour le decodage de codes de longueur variable qui utilise ce circuit |
| EP0599418A3 (en) * | 1992-11-27 | 1995-08-23 | Koninkl Philips Electronics Nv | Encoding and decoding data. |
| JP2000149572A (ja) * | 1998-11-05 | 2000-05-30 | Altera Corp | 連想メモリ符号化出力 |
| US6534581B1 (en) * | 2000-07-20 | 2003-03-18 | Dow Corning Corporation | Silicone composition and electrically conductive silicone adhesive formed therefrom |
-
1989
- 1989-06-09 JP JP14744089A patent/JPH0312896A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04325996A (ja) * | 1991-04-26 | 1992-11-16 | Toshiba Corp | 半導体連想記憶装置 |
| EP0599418A3 (en) * | 1992-11-27 | 1995-08-23 | Koninkl Philips Electronics Nv | Encoding and decoding data. |
| WO1994024672A1 (fr) * | 1993-04-19 | 1994-10-27 | Oki Electric Industry Co., Ltd. | Circuit pour le decodage de codes de longueur variable, et systeme pour le decodage de codes de longueur variable qui utilise ce circuit |
| US5642114A (en) * | 1993-04-19 | 1997-06-24 | Oki Electric Industry Co., Ltd. | Variable length code decoder using a content addressable memory with match inhibiting gate |
| JP2000149572A (ja) * | 1998-11-05 | 2000-05-30 | Altera Corp | 連想メモリ符号化出力 |
| US6534581B1 (en) * | 2000-07-20 | 2003-03-18 | Dow Corning Corporation | Silicone composition and electrically conductive silicone adhesive formed therefrom |
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