JP3093629B2 - 命令シーケンスを実行するための方法および装置 - Google Patents

命令シーケンスを実行するための方法および装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的にはデータ
処理システムに関し、より具体的にはデータ処理システ
ムによる外部メモリに格納された命令の実行に関する。
【０００２】
【従来の技術】一般に、コンピュータ・アーキテクチャ
は、プログラム実行の順次モデルに基づき、プログラム
内の各命令がメモリから取り出され、完全に実行され、
すべての結果がメモリに返されてから、次の命令が同様
に処理される。このモデルでは、次に実行される命令
は、通常、実行したばかりの命令の直後の命令であり、
実行したばかりの命令に対して次に高位のアドレスを有
するメモリ内の位置に格納されている。分岐命令では連
続する次の位置とは異なる位置を指定することができ、
典型的なコンピュータ・プログラム・アプリケーション
ではある程度の頻度でこのような分岐命令が発生する。
【０００３】この順次モデルの単純な実施態様では、そ
れぞれの命令が定期的に同じ方法で処理される。したが
って、１組の命令の実行に必要な時間は、実行する命令
の数に正確に比例する。前の命令が実行されている間に
命令が取り出されるようなパイプライン化またはオーバ
ラップ化実施態様では、現在実行中の命令間に依存関係
がない限り、遅延は一切検出されない。別の命令の結果
が得られるまで命令が実行を完了できない場合には、依
存関係が検出される。このような状況では、第１の命令
がその結果を生成してしまうまで第２の命令は待機しな
ければならず、その結果、実行遅延が発生する。
【０００４】パイプライン化実施態様の依存関係による
遅延を低減するため、様々な方法が使用されている。第
１の手法では、実施の詳細がコンパイラに入力され、依
存命令が完全に同時に実行用として得られれないよう
に、コンパイラが命令をスケジューリングする。これに
は、コンパイラがすべての依存関係を処理しなければな
らず、実施態様を単純なものに維持するという利点があ
る。結果は必ず適切な時期に得られるようにスケジュー
リングされるので、その内部クロックのサイクル時間で
測定したシステムの速度に対する制限は、命令セット内
の単一プリミティブ算術演算または論理演算の複雑さだ
けである。この手法の欠点は、コンパイルしたアプリケ
ーションが特定の実施態様との互換性しかなく、したが
って、特定の実施態様上で実行するためにはすべての既
存のコンピュータ・プログラム・アプリケーションに応
じて再コンパイルやエンド・ユーザによる再購入が必要
になる。
【０００５】第２の手法では、命令間の依存関係を検査
し、依存する命令がデータを生成した後でのみ命令がそ
のデータにアクセスするように、それらの命令の実行を
スケジューリングするようなハードウェアをプロセッサ
が含んでいる。プリミティブ演算の複雑さに加え、第２
の手法も、命令間の依存関係を発見する複雑さによる制
限を受け、実行可能なオーバラップ演算の回数が増すに
つれてこの複雑さも増す。これは、システムの内部クロ
ックのサイクル時間を増加するか、またはプログラムの
実行を完了するのに必要なクロック・サイクル数を増加
するかのいずれかの影響を及ぼし、いずれもシステムの
パフォーマンスを低下させる。しかし、この方式には、
様々な実施態様上で単一のコンパイル済みプログラムを
実行できるという重要な利点がある。
【０００６】
【発明が解決しようとする課題】本発明の一目的は、デ
ータ処理システムの全体的システム・パフォーマンスを
改善することにある。
【０００７】本発明の他の目的は、プロセッサによって
命令が実行される速度を改善することにある。
【０００８】本発明の他の目的は、命令ストリーム内の
依存関係を発見する際に必要な作業を最小限にすること
にある。
【０００９】本発明の他の目的は、プロセッサが並列実
行可能な１つの命令ストリームの動作に関し、プロセッ
サが動的に学習できるようにすることにある。
【００１０】本発明の他の目的は、プロセッサが並列実
行可能な複数の命令ストリームに関し、プロセッサが学
習できるようにすることにある。
【００１１】
【課題を解決するための手段】本発明では、デコード済
み命令バッファ（ＤＩＢ）というバッファを使用して、
並列実行可能な複数の命令を表すコマンド・グループを
格納する。ＤＩＢグループ内の各パターンは、長デコー
ド済み命令（ＬＤＩ）という長い命令をコード化したも
のである可能性がある。それぞれのＬＤＩは、その命令
を実行する際に使用する機能ユニットおよびレジスタ資
源などを含む、その命令の実行に必要なすべての情報を
含む可能性がある。また、ＬＤＩは、現行命令の結果に
応じて、次に実行すべきグループまたはＬＤＩあるいは
その両方を指す１組のポインタも含む可能性がある。
【００１２】ＤＩＢは、メモリ・システム、命令待ち行
列、１組の実行ユニットへの供給を行う命令ディスパッ
チ・ユニットから構成される、従来のコンピュータ処理
装置とともに機能する。命令がＤＩＢ内にない場合、こ
の命令および後続の命令がメモリ・システムから命令待
ち行列に取り出され、使用可能な機能ユニットのサブセ
ットまたはこの目的専用の機能ユニットのいずれかを必
要とする従来の方法で実行される。従来の装置による命
令の実行と同時に、グループ・フォーマッタは１組のＬ
ＤＩを作成し、それぞれのＬＤＩは並列実行可能な１組
の元の命令の代替コード化になる。ＬＤＩを構築する際
に、グループ・フォーマッタは命令間の依存関係および
命令待ち時間を分析する。グループ・フォーマッタによ
って構築された各組のＬＤＩは、同一組の命令の次の実
行が全機能ユニット上でＤＩＢから直接行え、依存関係
や待ち時間の分析の労力を必要としないように、ＤＩＢ
内に保管される。
【００１３】ＤＩＢは、命令ＩＤ、たとえば、元の命令
ストリーム内の命令のアドレスによって索引付けされた
キャッシュとして編成することができる。その最も単純
な形式では、メモリとして配置し、アドレスからの適当
な１組のビットを使用してアクセスすることができる。
この場合、完全なアドレスが内容とともに、または並列
メモリに格納され、そのグループの妥当性を検査するた
めに必要なアドレスと比較される。このアクセスと並行
して、メモリ・システムもアクセスされるので、ＤＩＢ
内に不一致があれば、メモリ・システムから遅延なしで
実行を再開することができる。
【００１４】
【発明の実施の形態】図１に関して、本発明のコンピュ
ータ処理装置は、１つまたは複数の固定小数点実行ユニ
ット１０１（１つを図示する）と、１つまたは複数の浮
動小数点実行ユニット１０３（１つを図示する）と、１
つまたは複数の分岐処理ユニット１０５（１つを図示す
る）とを有する従来の順次マシンを含んでいる。メモリ
・システム１０７は、実行ユニット１０１、１０３、１
０５が実行すべき命令を格納する。データ・キャッシュ
１０９は、固定小数点実行ユニットおよび浮動小数点実
行ユニット１０３、１０５が実行する命令に関連するデ
ータを格納する。メモリ・システム１０７は、従来のよ
うに、メイン・メモリと、キャッシュ・メモリ・サブシ
ステムとを含むことができる。通常、データ・キャッシ
ュ１０９とキャッシュ・メモリ・サブシステムは、セッ
ト・アソシアティブ構造である。データ・キャッシュ１
０９は、メモリ・システム１０７のキャッシュ・メモリ
・サブシステムから分離した構造（一般にスプリット・
キャッシュという）である場合もあれば、あるいは、メ
モリ・システム１０７のキャッシュ・メモリ・サブシス
テムの一部（一般に結合キャッシュという）である場合
もある。
【００１５】命令待ち行列１１１は、メモリ・システム
１０７から取り出した命令を受け取るように接続されて
いる。命令は、個別にまたは一般にブロックと呼ばれる
グループ単位でメモリ・システム１０７から取り出すこ
とができる。キャッシュ・システムでは、オペランド用
のキャッシュ・アクセスが高まるので、ブロック単位で
の命令取出しの方が好ましい。現在、１つのブロックは
通常、１クワッドワード（ＱＷ−１６バイト）または８
ワード（３２バイト）であるが、今後のマシンでは、ブ
ロック・サイズが拡大される可能性がある。さらに、命
令がブロック境界上に位置合せされる場合もあれば、位
置合せされない場合もある。
【００１６】メモリ・システム１０７から命令待ち行列
１１１への命令の取出しは、命令取出し制御ユニット１
１３によって調整される。命令取出し制御ユニット１１
３の機能は、アドレス生成と、命令取出しアドレスの変
換を含むことができる。命令取出し制御ユニット１１３
の主な機能は、メモリ・システム１０７から命令待ち行
列１１１に取り出すべき命令のブロックを識別するアド
レスをI-FETCHアドレス・レジスタ（図示せず）にロー
ドすることである。また、命令取出し制御ユニット１１
１は、メモリ・システム１０７から命令待ち行列１１１
への命令の予測事前取出しを制御する、事前取出し論理
回路を含む場合もある。通常、このような事前取出し論
理回路は、分岐履歴テーブルと、関連制御論理回路とを
含む。このような事前取出し論理回路の一例の詳細につ
いては、Pomerene他による米国特許第４６７９１４１号
に記載されているが、同特許は、本出願人に譲渡され、
参照によりその全体が本発明に組み込まれる。
【００１７】ディスパッチ・ユニット１１５は、命令待
ち行列１１１からの命令をロードし、その命令をデコー
ドし、適切な実行ユニット１０１、１０３、１０５が実
行するためにデコードした命令のスケジューリングを行
う。固定小数点実行ユニットおよび浮動小数点実行ユニ
ット１０１、１０３によって実行された命令の結果は、
汎用レジスタ・セット１１７に供給されて更新される。
分岐処理ユニット１０５によって実行された分岐命令の
結果は、条件レジスタ１１９に供給されて更新される。
固定小数点および浮動小数点実行ユニット１０１、１０
３と、分岐処理ユニット１０５は、従来のように、特殊
目的レジスタ（ＳＰＲ）セット１２０にアクセスする。
ＳＰＲセット１２０は、たとえば、リンク・レジスタ、
カウンタ・レジスタ、固定小数点例外レジスタなどを含
むことができる。
【００１８】完了／例外ユニット１１６は、ディスパッ
チから実行まで命令を追跡し、その後、プログラム順に
命令を撤収する。さらに、完了／例外ユニット１１６
は、命令ストリーム内の次の命令のアドレスを格納し、
NEXT_IADDRバス１２１を介して命令取出し制御ユニット
１１３にそのアドレスを出力する、プログラム・カウン
タ（図示せず）を含む。
【００１９】従来の順次マシンを操作する論理回路は、
Grohoski, G.F.による"Machine Organization of the I
BM RISC System/6000 Processor"（IBM Journal of Res
earch and Development, vol. 34, no. 1, １９９０年
１月, pp. 37-58）に記載されている論理回路に非常に
よく似ている。一般に、命令取出し制御ユニット１１３
がメモリ・システム１０７に提示するアドレスは、１組
の連続命令にアクセスし、それを命令待ち行列１１１に
取り出すために使用する。次のサイクルでは、ディスパ
ッチ・ユニット１１５は、命令待ち行列１１１の最下部
からの１つまたは複数の命令をロードし、その命令をデ
コードし、適切な実行ユニット１０１、１０３、１０５
が実行するためにデコードした命令のスケジューリング
を行う。たとえば、ディスパッチ・ユニット１１５は、
固定小数点ユニット１０１への固定小数点命令と、浮動
小数点ユニット１０３への浮動小数点命令と、分岐処理
ユニット１０５への分岐命令とをスケジューリングする
ことができる。さらに、デコードした命令のいずれも分
岐命令ではない場合、命令待ち行列１１１内に残ってい
る命令を走査して分岐命令を探すことができ、分岐命令
が検出されると、現行サイクル中にその分岐命令につい
ても、分岐処理ユニット１０５が実行するためにスケジ
ューリングを行う。
【００２０】次のサイクルでは、ディスパッチ・ユニッ
ト１１５から送られるスケジューリング済み命令が実行
される。これと同じサイクル中に、完了／例外ユニット
１１６は、完了した命令の結果を再配列し、NEXT_IADDR
バス１２１を介して命令取出しユニット１１３に次の命
令のアドレスを提示する。
【００２１】さらに、順次マシンのディスパッチ・ユニ
ット１１５は、実行ユニット１０１、１０３、１０５が
実行するために変換した命令のスケジューリングを行う
前に、元の命令とは異なるフォーマットを有する１つま
たは複数の命令に所与のデコード済み命令を変換するこ
とができる。たとえば、ディスパッチ・ユニット１１５
は、所与の複雑な（たとえば、ＣＩＳＣタイプ）命令を
１つまたは複数のそれほど複雑ではない（たとえば、Ｒ
ＩＳＣタイプ）命令に変換し、次に実行ユニット１０
１、１０３、１０５が実行するためにその命令のスケジ
ューリングを行うことができる。
【００２２】前述のように、従来の順次マシンは、所望
の命令と関連データを含む命令のブロックがメモリ・シ
ステム１０７のキャッシュ・サブシステム内に存在し、
しかも固定小数点または浮動小数点あるいはその両方の
実行要素１０１、１０３が結果を生成するのを待つ間に
分岐処理ユニット１０５が数サイクルを浪費しない限
り、１サイクル当たり最高で１回の固定小数点操作と、
１回の浮動小数点操作と、１回の分岐操作とを実行する
ことができる。
【００２３】本発明によれば、実行ユニット１０１、１
０３、１０５への１つまたは複数の命令のディスパッチ
と同時に、ディスパッチ済み命令がグループ・フォーマ
ッタ１２３に供給されて分析される。その命令の実行と
同時またはその命令の実行後あるいはその両方の時点
で、グループ・フォーマッタ１２３は、依存関係と命令
待ち時間について命令を分析し、その分析に応じて長デ
コード済み命令（ＬＤＩ）のグループを生成し、並列エ
ンジン１２５のデコード命令バッファ（ＤＩＢ）に項目
としてそのＬＤＩのグループを保管する。それぞれのグ
ループは、メモリ・システム１０７に格納された元の命
令ストリームのシーケンスＳGを表す。特定のグループ
のそれぞれのＬＤＩは、単一マシン・サイクル中に並列
実行可能な（元の命令ストリームのシーケンスＳGの）
サブシーケンスＳLの代替コード化を表す。グループ・
フォーマッタ１２３によって構築されたＬＤＩのグルー
プは、同一命令シーケンスＳGの次の実行が並列エンジ
ン１２５の機能ユニットによって並列実行できるよう
に、並列エンジン１２５のＤＩＢに保管される。以下に
記載するグループ・フォーマッタと並列エンジンの実施
態様は、スループットを改善するためにパイプライン化
することができる。
【００２４】グループ・フォーマッタ１２３がＬＤＩを
グループ単位に配置して、そのグループ内の命令の順不
同実行に対応し、その結果、並列エンジン１２５の効率
が最大化されることは重要である。さらに、グループ・
フォーマッタ１２３は、メモリ・システム１０７内に格
納された命令とＤＩＢに格納された代替コード化との間
に１対１の対応ができるように、これらの命令を変換す
るだけではないことに留意されたい。実際には、グルー
プ・フォーマッタ１２３は、先行するディスパッチ済み
命令に対する依存関係および命令待ち時間についてディ
スパッチ済み命令を分析し、この分析に応じて代替コー
ド化を導出する。グループ・フォーマッタが実行する分
析は「コンテキスト依存」（すなわち、制御の流れと先
行する命令の動作上の制約に依存する）であるので、グ
ループ・フォーマッタは、メモリ・システム１０７に格
納された特定の命令に関連する複数の代替コード化を導
出する場合もある。たとえば、メモリ・システム１０７
に格納された２つの命令シーケンスについて検討する。
第１の命令シーケンスは、メモリ・システム１０７内の
位置Ａ、Ｂ、Ｘ、Ｙにある命令を含んでいる。第２の命
令シーケンスは、メモリ・システム１０７内の位置Ａ、
Ｃ、Ｙにある命令を含んでいる。この例では、グループ
・フォーマッタ１２３は、それぞれのシーケンスに関連
する代替コード化を１つずつ生成することができる。し
かし、グループ・フォーマッタ１２３が生成したこれら
の代替コード化はいずれも命令ＡおよびＹに関連する。
グループ・フォーマッタ１２３の詳細については、以下
に説明する。
【００２５】図２に示すように、並列エンジン１２５
は、現行グループ・バッファ（ＣＧＢ）２０４と、ＣＧ
Ｂ２０４に格納された代替コード化命令を実行できる複
数の実行ユニットとを含む。並列エンジン１２５の実行
ユニットは、対称にすることができ、したがって、固定
小数点操作、浮動小数点操作、分岐操作のいずれか１つ
を実行することができる。代替実施例では、並列エンジ
ン１２５の実行ユニットを非対称にすることができる。
たとえば、図２に示すように、並列エンジン１２５は、
図示のように４つの機能ユニットＦＵ０・・ＦＵ３と、
２つの分岐処理ユニットＢＰ０・・ＢＰ１とを含む。機
能ユニットは、固定小数点実行ユニットまたは浮動小数
点実行ユニットあるいはその両方にすることができる。
この場合、各機能ユニットは、GPR_バスによる汎用レジ
スタ・セット１１７への経路と、data_cacheバスによる
データ・キャッシュ１０９への経路と、CRバスによる条
件レジスタ１１９への経路と、SPR_バスによるＳＰＲセ
ット１２０への経路とを有する。さらに、固定小数点操
作を実行する並列エンジン１２５の実行ユニットは、ア
ドレスを計算して変換し、データ・キャッシュとやりと
りすることができる場合もある。並列エンジン１２５の
実行ユニットの一例に関する詳細は、本出願人に譲渡さ
れ、参照によりその全体が本発明に組み込まれる、Ebci
ogluおよびGrovesによる米国特許出願第３９０２６７号
に記載されている。さらに、ＣＧＢ２０４に格納されて
いるＬＤＩによってコード化された命令のフォーマット
が順次マシンの実行ユニットのうちの１つまたは複数と
の互換性を備えている場合、この互換命令は順次マシン
の実行ユニット上で実行することができ、その結果、並
列エンジン１２５と順次マシンとが実行ユニットを共用
することができる。
【００２６】一般に、ＤＩＢ２００は、キャッシュのよ
うに複数項目の配列として配置することができ、それぞ
れの項目は、図３に示すようにグループＩＤ（ＧＩＤ）
と、グループ命令データ（ＧＲＰ）とを含む。グループ
ＩＤ（ＧＩＤ）は、その項目によってコード化された命
令のグループ内の最初の命令のアドレスを識別する。グ
ループＩＤ（ＧＩＤ）は、そのグループ内の最初の命令
のアドレスの一部であることが好ましい。グループ命令
データ（ＧＲＰ）は、そのグループ内でコード化された
ＬＤＩのセットを表す。さらに、各項目は、たとえば、
ＤＩＢ２００が一杯になっているときに項目の置換また
は上書きあるいはその両方を制御するのに使用できる用
途フィールドＵ（図示せず）も含むことができる。図５
に示すように、ＤＩＢ２００は、従来のキャッシュのよ
うに、複数項目の配列３００として配置することができ
る。たとえば、ＤＩＢ２００は、２５６項目を含み、そ
れぞれが１２８バイトを含むことができる。さらに、Ｄ
ＩＢ２００は、フル・アソシアティブ構造、セット・ア
ソシアティブ構造、または直接マップ構造を有すること
ができる。図示の通り、ＤＩＢ２００は、それぞれ１２
８項目のセット２つとして編成されたセット・アソシア
ティブである。ＤＩＢ２００の構造および動作の詳細例
については、参照によりその全体が本発明に組み込まれ
る、Stoneによる"HIGH-PERFORMANCE COMPUTER ARCHITEC
TURE"（pg. 29-69, Addison-WesleyPub. Co., １９８７
年）に記載されている。
【００２７】図４および図６に示すように、ＣＧＢ２０
４は、複数項目の配列として配置することができ、それ
ぞれの項目は、前述のように、単一マシン・サイクル中
に実行可能な１組の元の命令の代替コード化を表すＬＤ
Ｉを１つずつ格納する。たとえば、ＣＧＢ２０４は、図
示の通り、４つの項目ＬＤＩ0、ＬＤＩ1、ＬＤＩ2、Ｌ
ＤＩ3を含むことができる。それぞれのＬＤＩは、単一
マシン・サイクル間の図２の並列エンジン１２５の実行
ユニット用の制御を記述する命令フィールドを含む。た
とえば、ＬＤＩ0は、機能ユニットＦＵ０・・ＦＵ３を
それぞれ制御する命令フィールドＦＵ０0、ＦＵ１0、Ｆ
Ｕ２0、ＦＵ３0を含み、分岐処理ユニットＢＰ０および
ＢＰ１をそれぞれ制御する命令フィールドＢＰ０0、Ｂ
Ｐ１0を含む。この例では、ＬＤＩ0の命令フィールドは
第１のマシン・サイクル中に並列エンジン１２５の実行
ユニットを制御し、ＬＤＩ1の命令フィールドは第１の
サイクルに続く第２のマシン・サイクル中に実行ユニッ
トを制御し、ＬＤＩ2の命令フィールドは第１および第
２のサイクルに続く第３のマシン・サイクル中に実行ユ
ニットを制御し、ＬＤＩ3の命令フィールドは第１、第
２、第３のサイクルに続く第４のマシン・サイクル中に
実行ユニットを制御することができる。
【００２８】ＬＤＩ0、ＬＤＩ1、ＬＤＩ2、ＬＤＩ3の１
つが分岐処理ユニットの１つＢＰ０またはＢＰ１を制御
することによってそのグループを終了して、そのグルー
プから外へ分岐するようなＢＰ命令フィールドを含むこ
とは重要である。グループからの分岐先は、ＤＩＢ２０
０に格納された別のグループのアドレスである場合もあ
れば、メモリ・システム１０７内に格納された元のシー
ケンス内の１つの命令のアドレスである場合もある。た
とえば、あるグループが一杯である（すなわち、それぞ
れのＬＤＩに命令を含む）場合、ＬＤＩ3は、分岐処理
ユニットＢＰ０を制御することによってそのグループを
終了して、グループから外へ分岐するような命令フィー
ルドＢＰ０3を含むことができる。別の例では、ＬＤＩ1
は、分岐処理ユニットＢＰ１を制御することによってそ
のグループを終了して、グループから外へ分岐するよう
な命令フィールドＢＰ１1を含むこともできる。分岐処
理ユニットは、グループ外のアドレスをNEXT_IADDRバス
１２１上に置くことによってそのグループから外へ分岐
することが好ましい。
【００２９】さらに、並列エンジン１２５の複数の分岐
処理ユニットが所与のマシン・サイクル中に複数の分岐
命令を完了することができるので、それぞれの命令フィ
ールドによってコード化された分岐命令が分岐すると解
決されたことを両方の分岐処理ユニットが判定した場合
に、最も優先順位の高い分岐処理ユニットが分岐すると
解決された分岐命令のターゲット・アドレスをNEXT_IAD
DRバス１２１上に置くように、分岐処理ユニットの１つ
に他の分岐処理ユニットより高い優先順位が割り当てら
れることが好ましい。たとえば、ＢＰ０はＢＰ１より高
い優先順位を割り当てることができる。この場合、ＢＰ
１に関連するＬＤＩの命令フィールドは、元のプログラ
ム・シーケンス中、ＢＰ０に関連するＬＤＩの命令フィ
ールドに対応する分岐命令より後で発生する分岐命令に
対応する。したがって、所与のＬＤＩでは、それぞれの
命令フィールドによってコード化された分岐命令が分岐
すると解決されたことを両方の分岐処理ユニットＢＰ０
およびＢＰ１が判定した場合、最も優先順位の高い分岐
処理ユニットＢＰ０が分岐すると解決された分岐命令の
ターゲット・アドレスをNEXT_IADDRバス１２１上に置
き、その結果、元のプログラム・シーケンスの制御の流
れが維持される。
【００３０】並列エンジン１２５の機能ユニットは、Ｃ
ＧＢ２０４のＬＤＩを順次、実行する。より具体的に
は、第１のマシン・サイクルでは、ＬＤＩ0の命令フィ
ールドが並列エンジン１２５の機能ユニットにディスパ
ッチされて実行され、ＬＤＩ1、ＬＤＩ2、ＬＤＩ3の命
令フィールドがＬＤＩ0、ＬＤＩ1、ＬＤＩ2にそれぞれ
シフトする。この第１のサイクル中、機能ユニットＦＵ
０・・ＦＵ３は、ＬＤＩ0内のそれぞれの命令フィール
ドによってコード化された命令を実行する。さらに、第
１のサイクルでは、分岐処理ユニットＢＰ０およびＢＰ
１は、条件レジスタ１１９を検査し、それを所望の条件
と比較することにより、ＬＤＩ0内のそれぞれの命令フ
ィールドによってコード化された分岐命令を実行する。
【００３１】ＬＤＩ0のそれぞれの命令フィールドによ
ってコード化された分岐命令が分岐すると解決されたこ
とを分岐処理ユニットＢＰ０またはＢＰ１の一方だけが
判定した場合、その分岐処理ユニットは、分岐すると解
決された分岐命令のターゲット・アドレスを検査して、
そのターゲット・アドレスがＣＧＢ２０４内に現在格納
されているグループ内のＬＤＩを指しているか、または
そのグループ外の命令を指しているかを判定する。ター
ゲット・アドレスがそのグループ内のＬＤＩを指してい
るとその分岐処理ユニットが判定した場合、その分岐処
理ユニットは、次のマシン・サイクル中に並列エンジン
１２５の機能ユニットおよび分岐処理ユニットが実行す
るために特定のＬＤＩがディスパッチされるように、そ
の判定に応じてＬＤＩの命令フィールドをシフトする。
しかし、ターゲット・アドレスがグループ外を指してい
るとその分岐処理ユニットが判定した場合は、その分岐
処理ユニットは、ターゲット・アドレスをNEXT_IADDRバ
ス１２１上に提示することにより、グループから外へ分
岐する。
【００３２】ＬＤＩ0のそれぞれの命令フィールドによ
ってコード化された分岐命令が分岐すると解決されたこ
とを両方の分岐処理ユニットＢＰ０およびＢＰ１が判定
した場合、最も優先順位の高い分岐処理ユニット、たと
えばＢＰ０は、分岐すると解決された分岐命令のターゲ
ット・アドレスを検査して、そのターゲット・アドレス
がＣＧＢ２０４内に現在格納されているグループ内のＬ
ＤＩを指しているか、またはそのグループ外の命令を指
しているかを判定する。ターゲット・アドレスがそのグ
ループ内のＬＤＩを指していると最も優先順位の高い分
岐処理ユニットが判定した場合、最も優先順位の高い分
岐処理ユニットは、次のマシン・サイクル中に並列エン
ジン１２５の機能ユニットおよび分岐処理ユニットが実
行するために特定のＬＤＩがディスパッチされるよう
に、その判定に応じてＬＤＩの命令フィールドをシフト
する。しかし、ターゲット・アドレスがグループ外を指
していると最も優先順位の高い分岐処理ユニットが判定
した場合は、最も優先順位の高い分岐処理ユニットは、
ターゲット・アドレスをNEXT_IADDRバス１２１上に置く
ことにより、グループから外へ分岐する。
【００３３】最後に、ＬＤＩ0のそれぞれの命令フィー
ルドによってコード化された分岐命令が分岐しないもの
として解決されたことを両方の分岐処理ユニットＢＰ０
およびＢＰ１が判定した場合は、前述のように現行ＬＤ
Ｉがグループから外への終了分岐を含み、グループ外の
アドレスがNEXT_IADDRバス１２１上に置かれるまで、並
列エンジン１２５の動作はそのシーケンス内の次のＬＤ
Ｉの処理を続行する。
【００３４】ＤＩＢ２００およびＣＧＢ２０４の構造に
ついて説明してきたが、次に図２〜６を参照してＤＩＢ
２００およびＣＧＢ２０４の動作について説明する。説
明のため、第１のマシン・サイクルの直後に第２のマシ
ン・サイクルが続き、その直後に第３のマシン・サイク
ルが続くという３つのマシン・サイクルについて検討す
る。さらに、第１のマシン・サイクル中に、従来の順次
マシンは１つの命令を完了し、次の命令のアドレスをNE
XT_IADDRバス１２１上に提示している。前述のように、
ＤＩＢ２００は、並列エンジン１２５の実行ユニットに
よって同一組の元の命令の次の実行を並列実行できるよ
うに、元の命令を表すデータを格納している。これに対
して、ＣＧＢ２０２は、並列エンジン１２５の実行ユニ
ットによって現在、並列実行されている、単一組または
グループの元の命令を表すデータを格納している。
【００３５】次の命令がＤＩＢ２００内にコード化され
た１組または複数組の命令の一部であるかどうかを判定
するため、ＮＩＤ生成器２０６は、NEXT_IADDRバス１２
１上に提示された次の命令のアドレスに応じて次の命令
のＩＤ（ＮＩＤ）を生成する。次の命令のＩＤ ＮＩＤ
は、ＤＩＢ２００の項目のＧＩＤ（複数も可）に対応し
ていなければならない。たとえば、各項目のＧＩＤがグ
ループ内の第１の命令のアドレスの一部である場合、次
の命令のＩＤ（ＮＩＤ）は、NEXT_IADDRバス１２１上に
存在するアドレスの対応部分にすることができる。
【００３６】第１のマシン・サイクル中、制御ユニット
２０２は、図５に示すようにＮＩＤ生成器２０６によっ
て生成されたＮＩＤを入力ラッチ３０４にロードするよ
うに、ＤＩＢ制御バス２０８によりＤＩＢ２００を制御
する。第１のサイクルでは、ＤＩＢ２００の入力ラッチ
３０４に格納されたＮＩＤまたは完全ＮＩＤの一部がデ
コーダ３０６に供給されるが、そのデコーダの機能は配
列３０２の対応行を活動化することである。活動化され
た行（図示の通り、２つの項目）の各項目は、配列３０
２から読み出され、入力ラッチ３０４内に格納されてい
るＮＩＤとともに、ヒット認識検出論理回路３０８に供
給される。ヒット認識検出論理回路は、配列３０２から
読み取られた１つの項目のＧＩＤが入力ラッチ３０４を
介して供給されたＮＩＤと一致するかどうかを判定す
る。この条件が満たされる場合、ヒット認識検出論理回
路３０８はＤＩＢヒット信号を制御ユニット２０２に出
力し、一致項目のＧＲＰデータを出力する。この条件が
満たされない場合、ヒット認識検出論理回路３０８はＤ
ＩＢミス信号を制御ユニット２０２に出力する。
【００３７】第１のサイクルでは、制御ユニット２０２
がＤＩＢ２００のヒット認識検出論理回路３０８からＤ
ＩＢヒット信号を受け取る（すなわち、命令がＤＩＢ２
００に格納されたグループの一部である）場合、制御ユ
ニット２０２は、ＤＩＢ２００によって出力されたグル
ープ・データをロードするようにＣＧＢ２０４を制御す
る。しかし、制御ユニット２０２がＤＩＢ２００のヒッ
ト認識検出論理回路３０８からＤＩＢミス信号を受け取
る（すなわち、命令がＤＩＢ２００に格納されたグルー
プの一部ではない）場合、制御ユニット２０２は、第２
のサイクル中にNEXT_IADDRバス１２１上に存在するアド
レスによって識別される次の命令を実行するように順次
マシンを制御する。
【００３８】第２のサイクルでは、並列エンジン１２５
の機能ユニットと分岐処理ユニットが第１のサイクルで
ＣＧＢ２０４にロードされたＬＤＩのグループのＬＤＩ
0を実行する。前述のように、並列エンジン１２５の分
岐処理ユニットは、条件レジスタ１１９を検査し、それ
を所望の条件と比較することにより、ＬＤＩ0のそれぞ
れの命令フィールドによってコード化された分岐命令を
実行する。
【００３９】ＬＤＩ0のそれぞれの命令フィールドによ
ってコード化された分岐命令が分岐すると解決されたこ
とを分岐処理ユニットＢＰ０またはＢＰ１の一方だけが
判定した場合、その分岐処理ユニットは、分岐すると解
決された分岐命令のターゲット・アドレスを検査して、
そのターゲット・アドレスがＣＧＢ２０４内に現在格納
されているグループ内のＬＤＩを指しているか、または
そのグループ外の命令を指しているかを判定する。ター
ゲット・アドレスがそのグループ内のＬＤＩを指してい
るとその分岐処理ユニットが判定した場合、その分岐処
理ユニットは、第３のマシン・サイクル中に並列エンジ
ン１２５の機能ユニットおよび分岐処理ユニットが実行
するために特定のＬＤＩがディスパッチされるように、
その判定に応じてＬＤＩの命令フィールドをシフトす
る。しかし、ターゲット・アドレスがグループ外を指し
ているとその分岐処理ユニットが判定した場合は、その
分岐処理ユニットは、ターゲット・アドレスをNEXT_IAD
DRバス１２１に提示する。
【００４０】ＬＤＩ0のそれぞれの命令フィールドによ
ってコード化された分岐命令が分岐すると解決されたこ
とを両方の分岐処理ユニットＢＰ０およびＢＰ１が判定
した場合、最も優先順位の高い分岐処理ユニット、たと
えばＢＰ０は、分岐すると解決された分岐命令のターゲ
ット・アドレスを検査して、そのターゲット・アドレス
がＣＧＢ２０４内に現在格納されているグループ内のＬ
ＤＩを指しているか、またはそのグループ外の命令を指
しているかを判定する。ターゲット・アドレスがそのグ
ループ内のＬＤＩを指していると最も優先順位の高い分
岐処理ユニットが判定した場合、最も優先順位の高い分
岐処理ユニットは、第３のマシン・サイクル中に並列エ
ンジン１２５の機能ユニットおよび分岐処理ユニットが
実行するために特定のＬＤＩがディスパッチされるよう
に、その判定に応じてＬＤＩの命令フィールドをシフト
する。しかし、ターゲット・アドレスがグループ外を指
していると最も優先順位の高い分岐処理ユニットが判定
した場合は、最も優先順位の高い分岐処理ユニットは、
ターゲット・アドレスをNEXT_IADDRバス１２１に提示す
る。
【００４１】さらに、第２のサイクルでは、前述のよう
にＬＤＩ0がグループから外への終了分岐命令を含む場
合、適切な分岐処理ユニットがグループから出る次の命
令のアドレスをNEXT_IADDRバス１２１に提示する。
【００４２】第２のサイクル中、並列エンジン１２５の
分岐処理ユニットの１つがNEXT_IADDRバス１２１にアド
レスを提示すると、ＮＩＤ生成器２０６はNEXT_IADDRバ
ス１２１上に提示されたアドレスに応じて次の命令のＩ
Ｄ（ＮＩＤ）を生成し、制御ユニット２０２は、前述の
ように生成されたＮＩＤを備えたＤＩＢ２００にアクセ
スして、ＤＩＢ２００で一致項目が見つかるかどうかを
判定する。一致項目が見つかると、制御ユニット２０２
はＤＩＢ２００のヒット認識検出論理回路３０８からＤ
ＩＢヒット信号を受け取り、制御ユニット２０２は、第
３のマシン・サイクル中に実行するためにＤＩＢ２００
によって出力されたグループ・データをロードするよう
にＣＧＢ２０４を制御する。しかし、一致項目が見つか
らない場合は、制御ユニット２０２はＤＩＢ２００のヒ
ット認識検出論理回路３０８からＤＩＢミス信号を受け
取り、制御ユニット２０２は、第３のマシン・サイクル
中にNEXT_IADDRバス１２１上に存在するアドレスによっ
て識別される次の命令を実行するように順次マシンを制
御する。
【００４３】最後に、第２のサイクルでは、ＬＤＩ0の
それぞれの命令フィールドによってコード化された分岐
命令が分岐しないものとして解決されたことを両方の分
岐処理ユニットＢＰ０およびＢＰ１が判定した場合、並
列エンジン１２５の動作は第３のマシン・サイクルに移
行し、そのシーケンス内の次のＬＤＩであるＬＤＩ1が
第２のマシン・サイクル中のＬＤＩ0の処理に関して前
述したように処理される。
【００４４】したがって、次のアドレスがＣＧＢ２０４
内のＬＤＩまたはＤＩＢ２００の項目を指している限
り、並列エンジン１２５はサイクルごとにＬＤＩを１つ
ずつ撤収する。
【００４５】前述のように、並列エンジン１２５の分岐
処理ユニットの一方だけがＤＩＢ２００にアクセスし
て、シーケンス内の次の命令がＤＩＢ２００に存在する
かどうかを判定する。しかし、この点について本発明は
限定されない。より複雑な実施例のＤＩＢ２００は、マ
ルチポート式にすることができ、したがって、たとえ
ば、並列エンジン１２５の両方の分岐処理ユニットＢＰ
０およびＢＰ１がＤＩＢ２００にアクセスすることがで
きる。この場合、ＤＩＢ２００の構造は、複数の一致項
目がＤＩＢから読み出せるように修正することができ、
最も優先順位の高い分岐処理ユニットに対応する一致項
目が選択され、ＣＧＢ２０４にロードされて処理され
る。この手法を使用すると、シーケンス内の次の命令が
ＤＩＢ２００内に存在するかどうかを判定するのに必要
な時間を最小限にすることができる。
【００４６】順次マシンの実行ユニットによる命令の実
行と同時またはその実行後あるいはその両方の時点で、
グループ・フォーマッタ１２３は、これらの命令の依存
関係および命令待ち時間を分析し、その分析に応じて長
デコード済み命令（ＬＤＩ）のグループを生成し、この
ような命令の次の実行を並列エンジン１２５が並列実行
できるように、並列エンジン１２５のＤＩＢ内の項目と
してそのＬＤＩのグループを保管する。
【００４７】次に、図７〜１４に示す例を使用して、元
の命令シーケンスの分析に応じてＬＤＩのグループを生
成する際のグループ・フォーマッタ１２３の動作につい
て説明する。
【００４８】図７は、メモリ・システム１０７内に格納
され、順次マシンの実行ユニット１０１、１０３、１０
５によって実行すべき命令のシーケンスの一例を示すプ
ログラム・グラフである。命令ａ、ｂ、ｃの後には、条
件ｘをテストし、ｘ＝０の場合に命令ｄに分岐し、ｘ＝
１の場合に命令ｋに分岐する分岐命令ｂｃｘが続く。命
令ｋからの経路上には、命令ｌ、ｍ、ｎ、ｏが存在す
る。命令ｄからの経路上には、命令ｅ、ｆ、ｇと、別の
分岐命令ｂｃｙが存在する。この分岐命令ｂｃｙは、条
件ｙをテストし、ｙ＝０の場合に命令ｐに分岐し、ｙ＝
１の場合に命令ｈに分岐する。これらの経路はともに命
令ｉ、ｊに合流する。
【００４９】図８は、シーケンス内の各命令ごとの依存
関係を示している。命令ａとｂはこのシーケンス内の他
の命令に依存していない。命令ｃは命令ａとｂの両方に
依存しており、命令ａとｂの実行完了後にのみ実行でき
ることを意味する。他の命令についても同様である。最
後に、分岐命令ｂｃｘは命令ａの結果に依存し、分岐命
令ｂｃｙは命令ｅの結果に依存する。
【００５０】図９から図１１は、順次マシンの実行ユニ
ット１０１、１０３、１０５によるこの命令シーケンス
の３通りの実行例を示している。図９に示す第１の例で
は、分岐命令ｂｃｘはｘ＝０に対応する経路をたどり、
分岐命令ｂｃｙはｙ＝１に対応する経路をたどってい
る。図１０に示す第２の例では、分岐命令ｂｃｘはもう
一方の経路、すなわち、ｘ＝１に対応する経路をたどっ
ている。最後に、図１１に示す第３の例では、分岐命令
ｂｃｘはｘ＝０に対応する経路をたどり、分岐命令ｂｃ
ｙはｙ＝０に対応する経路をたどっている。
【００５１】図１２は、図９の命令シーケンスの分析に
応じてＬＤＩのグループ（ＬＤＩ0・・ＬＤＩ3）を生成
する際のグループ・フォーマッタ１２３の動作を示して
いる。この命令シーケンスは命令ａとｂから始まる。命
令ａと命令ｂのいずれも他の命令に依存していないの
で、グループ・フォーマッタ１２３は、命令ａとｂのそ
れぞれに対応する命令フィールドＦＵ０およびＦＵ１を
生成し、その命令フィールドを図示のようにＬＤＩ0に
入れる。命令ａとｂの後には命令ｃが続く。命令ｃは命
令ａとｂの両方に依存するので、グループ・フォーマッ
タ１２３は、命令ｃに対応する命令フィールドＦＵ０を
生成し、その命令フィールドを図示のようにＬＤＩ1に
入れる。
【００５２】次は分岐命令ｂｃｘである。分岐命令を
（図示のように）順序正しく置く場合、この分岐命令
は、分岐命令より先行する命令のＬＤＩ以降のＬＤＩに
置かなければならない。そのグループのＬＤＩを実行す
る際に、コード化した分岐命令の分岐条件が満足された
と並列エンジン１２５が判定した場合、分岐より先行す
る命令が完了していなければならないので、この条件が
必要になる。分岐命令を順不同に置く場合、それぞれの
分岐命令ごとに特定の分岐命令より先行する命令に対応
する最後のＬＤＩを示す追加情報を格納しておかなけれ
ばならない。この場合、そのグループのＬＤＩを実行す
る際に、コード化した分岐命令の分岐条件が満足された
と並列エンジン１２５が判定した場合、分岐命令より先
行する命令が完了するように、並列エンジンは、格納さ
れている情報が示す最新ＬＤＩまでＬＤＩを実行しなけ
ればならない。
【００５３】したがって、（図示のように）分岐命令の
順序正しい実行の場合、グループ・フォーマッタ１２３
は、分岐命令ｂｃｘに対応する命令フィールドＢＰ０を
生成し、その命令フィールドをＬＤＩ1に入れる。さら
に、グループ・フォーマッタ１２３によって命令フィー
ルドＢＰ０にコード化される制御の流れは、順次マシン
が判定した分岐命令ｂｃｘの結果に対応することが好ま
しい。したがって、分岐命令ｂｃｘを検出したときに条
件ｘ＝０が満足されていると順次マシンが判定している
ので、図示のようにＬＤＩ1のＢＰ０は、ｘ＝１であれ
ば、並列エンジン１２５はそのグループからラベルＬＫ
（すなわち、命令ｋ）に分岐しなければならいことを示
す。
【００５４】このシーケンスでは、分岐命令ｂｃｘの後
に命令ｄが続く。命令ｄは命令ａとｃに依存するので、
グループ・フォーマッタ１２３は、命令ｄに対応する命
令フィールドを生成し、その命令フィールドをＬＤＩ2
に入れる。また、グループ・フォーマッタ１２３は、命
令ｄに関連するフラグを設定し、ｘ＝０のときにｂｃｘ
の条件が満足される場合のみ、並列エンジン１２５が命
令ｄを実行することを示すこともできる。命令ｄの後に
は命令ｅが続く。命令ｅは他のいずれの命令にも依存し
ないので、グループ・フォーマッタ１２３は、命令ｅに
対応する命令フィールドＦＵ２を生成し、その命令フィ
ールドをＬＤＩ0に入れる。また、グループ・フォーマ
ッタ１２３は、命令ｅに関連するフラグを設定し、ｘ＝
０のときにｂｃｘの条件が満足される場合のみ、並列エ
ンジン１２５が命令ｅを実行することを示すこともでき
る。シーケンス中、次は命令ｆである。命令ｆは命令ｅ
に依存しているので、グループ・フォーマッタ１２３
は、命令ｆに対応する命令フィールドＦＵ１を生成し、
その命令フィールドをＬＤＩ1に入れる。また、グルー
プ・フォーマッタ１２３は、命令ｆに関連するフラグを
設定し、ｘ＝０のときにｂｃｘの条件が満足される場合
のみ、並列エンジン１２５が命令ｆを実行することを示
すこともできる。次に命令ｇが続く。命令ｇは命令ｅと
ｆに依存しているので、グループ・フォーマッタ１２３
は、命令ｇに対応する命令フィールドＦＵ１を生成し、
その命令フィールドをＬＤＩ2に入れる。また、グルー
プ・フォーマッタ１２３は、命令ｇに関連するフラグを
設定し、ｘ＝０のときにｂｃｘの条件が満足される場合
のみ、並列エンジン１２５が命令ｇを実行することを示
すこともできる。
【００５５】命令ｇの後には分岐命令ｂｃｙが続く。分
岐命令ｂｃｙは、分岐命令ｂｃｙより先行する命令のＬ
ＤＩ以降のＬＤＩに置かなければならないので、グルー
プ・フォーマッタ１２３は、分岐命令ｂｃｙに対応する
命令フィールドＢＰ０を生成し、その命令フィールドを
ＬＤＩ2に入れる。さらに、グループ・フォーマッタ１
２３によって命令フィールドＢＰ０にコード化された制
御の流れは、順次マシンが判定した分岐命令ｂｃｙの結
果に対応することが好ましい。したがって、分岐命令ｂ
ｃｙを検出したときに条件ｙ＝１が満足されていると順
次マシンが判定したので、図示のようにＬＤＩ2の命令
フィールドＢＰ０は、ｙ＝０の場合、並列エンジン１２
５はそのグループからラベルＬＰ（すなわち、命令ｐ）
に分岐しなければならないことを示す。
【００５６】分岐命令ｂｃｙの後には命令ｈが続く。命
令ｈは命令ｂとｆに依存しているので、グループ・フォ
ーマッタ１２３は、命令ｄに対応する命令フィールドＦ
Ｕ２を生成し、その命令フィールドをＬＤＩ2に入れ
る。また、グループ・フォーマッタ１２３は、命令ｈに
関連するフラグを設定し、ｘ＝０のときにｂｃｘの条件
が満足され、ｙ＝１のときにｂｃｙの条件が満足される
場合のみ、並列エンジン１２５が命令ｈを実行すること
を示すこともできる。命令ｈの後には命令ｉが続く。命
令ｉは命令ｄとｇに依存しているので、グループ・フォ
ーマッタ１２３は、命令ｉに対応する命令フィールドＦ
Ｕ０を生成し、その命令フィールドをＬＤＩ3に入れ
る。また、グループ・フォーマッタ１２３は、命令ｉに
関連するフラグを設定し、ｘ＝０のときにｂｃｘの条件
が満足され、ｙ＝１のときにｂｃｙの条件が満足される
場合のみ、並列エンジン１２５が命令ｉを実行すること
を示すこともできる。
【００５７】シーケンス中、次は命令ｊである。命令ｊ
は命令ｉに依存し、使用可能なＬＤＩがそれ以上存在し
ない（すなわち、命令ｉはそのグループの最後のＬＤＩ
であるＬＤＩ3にコード化されている）ので、命令ｊは
現行グループに入れることができない。この場合、グル
ープ・フォーマッタ１２３は、ｘ＝０のときにｂｃｘの
条件が満足され、ｙ＝１のときにｂｃｙの条件が満足さ
れる場合のみ、命令ｊのアドレスへの分岐（すなわち、
図示のようにラベルＬＪ）を表す命令フィールドＢＰ０
を生成することによって、そのグループをクローズす
る。
【００５８】グループのクローズ後、グループ・フォー
マッタ１２３は、クローズしたグループをＤＩＢに書き
込み、次に、命令ｊに対応する命令フィールドＦＵ０を
生成し、その命令フィールドを新しいグループのＬＤＩ
0に入れることによって新しいグループを開始する。グ
ループ・フォーマッタ１２３の動作は、新しいグループ
の命令シーケンスの間、前述のように続行される。
【００５９】同様に、図１３および図１４は、それぞれ
図１０および図１１の命令シーケンスによりグループ・
フォーマッタ１２３が実行するグループの形成を示して
いる。
【００６０】グループ・フォーマッタ１２３の動作につ
いて説明してきたが、次に、グループ・フォーマッタ１
２３のハードウェア実施例の具体的な例について説明す
る。図１５に示すように、グループ・フォーマッタ１２
３は、割振り機構５０１と、命令フィールド・エンコー
ダ５０３と、タイム・スタンプ・テーブル（ＴＳＴ）５
０５と、グループ・バッファ５０７とを含むことができ
る。
【００６１】命令フィールド・エンコーダ５０３は、順
次マシンの実行ユニットによる実行のためにディスパッ
チ・ユニット１１５がディスパッチした命令を受け取
り、順次マシンの分岐処理ユニット１０５が生成した分
岐結果（ＢＲ）データも受け取る。命令フィールド・エ
ンコーダ５０３は、それぞれの命令ごとに、その命令に
対応する命令フィールドを少なくとも１つずつ生成す
る。命令フィールド・エンコーダ５０３によって行われ
るコード化は、その命令を並列エンジン１２５の機能ユ
ニットおよび分岐処理ユニットと互換性のあるフォーマ
ットにフォーマット化すること、またはその命令を並列
エンジン１２５の機能ユニットおよび分岐処理ユニット
と互換性のある１つまたは複数の命令フィールドに変換
すること、あるいはその両方を含むことができる。命令
を変換する際の命令フィールド・エンコーダ５０３の動
作の詳細については、たとえば、本出願人に譲渡され、
本発明と同時に出願され、参照によりその全体が本発明
に組み込まれる、P. Emmaによる"Method and Apparatus
for the Transparent Emulation of an Existing Inst
ruction-Set Architecture by an Arbitrary Underlyin
g Instruction-Set Architecture"という名称の米国特
許出願第４２１３４４号に記載されている。さらに、分
岐命令の場合、命令フィールド・エンコーダ５０３によ
って行われるコード化は、順次マシンの分岐処理ユニッ
ト１０５から供給されるＢＲデータが示すように、分岐
命令の結果に対応することが好ましい。
【００６２】ＴＳＴ５０５は、命令が使用または定義す
ることができる、並列エンジン１２５の各レジスタ資源
に関連するタイミング情報を含む。一般に、割振り機構
５０１は、ＴＳＴ５０５に格納されているタイミング情
報と、命令フィールド・エンコーダ５０３が生成した命
令フィールドとを使用して、ＬＤＩの現行グループを構
築する。グループ・バッファ５０７は、そのグループが
割振り機構５０１によって構築されているときにＬＤＩ
の現行グループを格納するために使用する。
【００６３】より具体的には、ＴＳＴ５０５は、並列エ
ンジン１２５の関連レジスタ資源が使用可能になってい
る（すなわち、そのグループのうち、そのレジスタ資源
を定義する先行命令が完了されることになる）現行グル
ープのＬＤＩを識別するタイム・スタンプＩＤを格納す
る。たとえば、並列エンジン１２５は、ＰｏｗｅｒＰＣ
マイクロプロセッサでは当然のように、７６個のレジス
タを含むことができ、その７６個のレジスタは、３２個
の汎用レジスタと、３２個の浮動小数点レジスタと、１
つのリンク（ＬＲ）レジスタと、１つのカウント（ＣＴ
Ｒ）レジスタと、１つの固定小数点例外（ＸＥＲ）レジ
スタと、１つの浮動小数点状況制御（ＦＰＳＣＲ）レジ
スタとを含む。この場合、ＴＳＴ５０５は、それぞれが
関連レジスタが使用可能になっている現行グループのＬ
ＤＩを識別するＩＤを１つずつ格納する、７６個のセル
を含むことができる。
【００６４】割振り機構５０１は、順次マシンの実行ユ
ニットによる実行のためにディスパッチされる命令ごと
に、図１６〜１８の流れ図に示すように、ＴＳＴ５０
５、命令フィールド・エンコーダ５０３、グループ・バ
ッファ５０７とやりとりして、これらの命令と対応する
ＬＤＩのグループを形成して格納する。割振り機構５０
１の実施態様は、たとえば、シーケンサまたは組合せ論
理回路を含むことができる。ステップ６００から開始
し、割振り機構５０１は、特定の命令が条件付き分岐命
令であるかどうかを検査する。条件付き分岐命令である
場合、割振り機構５０１は、ステップ６０２でグループ
・バッファ５０７内のcurrent_maxフラグに対応するＬ
ＤＩの使用可能スロットにその命令に対応する命令フィ
ールドを書き込むように命令フィールド・エンコーダ５
０３を制御し、その命令が定義した各資源ごとに、その
資源に関連するタイム・スタンプＩＤを[current_max f
lag +1｝に更新し、更新したタイム・スタンプＩＤをＴ
ＳＴ５０５に書き込む。current_maxフラグは、条件付
き分岐命令が正しい順序で維持できるように、現行最大
ＬＤＩを追跡する。条件付き分岐命令を順不同に置く場
合は、分岐命令ごとに特定の分岐命令より先行する命令
に対応する最後のＬＤＩを示す追加情報を格納しなけれ
ばならない。この場合、そのグループのＬＤＩの実行時
に、コード化された条件付き分岐命令の分岐条件が満足
されていると並列エンジン１２５が判定した場合、並列
エンジンは、条件付き分岐命令より先行する命令が完了
するように、格納された情報が示す最後のＬＤＩまでＬ
ＤＩを実行する。ステップ６０２の後、動作はステップ
６００に戻り、現行グループに組み込むためにそのシー
ケンスの次の命令の処理を開始する。
【００６５】その命令は条件付き分岐命令ではないと割
振り機構がステップ６００で判定した場合、動作はステ
ップ６０１に移行する。ステップ６０１では、割振り機
構５０１は、特定の命令が使用する各資源ごとに、その
資源が使用可能になるＬＤＩを識別する、資源に対応す
るタイム・スタンプＩＤをＴＳＴ５０５から取り出す。
ステップ６０３で割振り機構５０１は、ステップ６０１
で取り出したタイム・スタンプＩＤのうちの最大ＩＤ
（例示のため、ＴＳuse（ＭＡＸ）と示す）を決定す
る。ステップ６０５で割振り機構５０１は、特定の命令
が定義した各資源ごとに、その資源が使用可能になるＬ
ＤＩを識別する、資源に対応するタイム・スタンプＩＤ
をＴＳＴ５０５から取り出す。ステップ６０７で割振り
機構５０１は、ステップ６０５で取り出したタイム・ス
タンプＩＤのうちの最大ＩＤ（例示のため、ＴＳ
def（ＭＡＸ）と示す）を決定する。
【００６６】ステップ６０９では、割振り機構５０１
は、グループ内の命令によってすでに定義されている資
源を特定の命令が定義する（すなわち、いずれかの資源
を再定義する）場合にその特定の命令がこのような命令
より先行するように、earliest_LDIフラグをＴＳ
use（ＭＡＸ）とＴＳdef（ＭＡＸ）のうちの大きい方に
設定する。ステップ６１３では、割振り機構５０１は、
earliest_LDIフラグが３より大きいかどうかを検査する
ことにより、現行グループ内にその命令を入れる余地が
ある（すなわち、グループが一杯である）かどうかを判
定する。そのような場合、そのグループは一杯であり、
以下に説明するように動作は図１８に示す諸ステップに
移行して、グループをクローズし、クローズしたグルー
プをグループ・バッファ５０７から並列エンジン１２５
のＤＩＢに書き込む。そのグループが一杯ではない場
合、動作はステップ６１５に移行し、earliest_LDIフラ
グに対応するＬＤＩ内のスロットが使用可能であるかど
うかを判定する。スロットが使用可能ではない場合、ス
テップ６１７でearliest_LDIフラグが増分され、動作は
ステップ６１３に戻る。しかし、ステップ６１５でearl
iest_LDIフラグに対応するＬＤＩ内のスロットが使用可
能である場合、動作はステップ６１９〜６２１に移行す
る。ステップ６１９では、割振り機構５０１は、グルー
プ・バッファ５０７内に格納されたＬＤＩの使用可能ス
ロットにその命令に対応する命令フィールドを書き込む
ように、命令フィールド・エンコーダ５０３を制御す
る。ステップ６２１では、割振り機構５０１は、その命
令が定義した資源ごとに、その資源に関連するタイム・
スタンプＩＤを[earliest_LDI flag +1｝に更新し、更
新したタイム・スタンプＩＤをＴＳＴ５０５に書き込
む。
【００６７】ステップ６２２では、割振り機構５０１
は、current_maxフラグがearliest_LDIフラグより小さ
いかどうかを判定し、そのような場合にはcurrent_max
フラグをearliest_LDIフラグに設定し、その結果、curr
ent_maxフラグを更新する。
【００６８】好ましい実施例では、特定の命令を停止命
令（すなわち、そのグループが一杯ではなくても、その
グループを自動的にクローズさせる命令）と指定するこ
とができる。たとえば、レジスタ分岐命令は停止命令の
１つと指定することができる。この場合、ステップ６２
３で割振り機構５０１は、その命令が停止命令であるか
どうかを検査する。その命令が停止命令である場合、動
作は以下に説明するように図１８に示す諸ステップに移
行して、そのグループをクローズし、クローズしたグル
ープをグループ・バッファ５０５から並列エンジン１２
５のＤＩＢに書き込む。しかし、ステップ６２３でその
命令が停止命令ではないと割振り機構が判定した場合、
割振り機構５０１の動作はステップ６０１に戻り、シー
ケンス内の次の命令を処理する。
【００６９】グループをクローズし、クローズしたグル
ープをグループ・バッファ５０７から並列エンジン１２
５のＤＩＢに書き込む際の割振り機構５０１の動作を図
１８に詳しく示す。ステップ６５０では、割振り機構５
０１は、レジスタ分岐命令のためにそのグループが停止
されるかどうかを検査することから開始する。これは、
ステップ６２３で設定したフラグを検査することにより
実施することができる。その命令がレジスタ分岐命令で
あるとステップ６５０で割振り機構５０１が判定した場
合、ステップ６５２で割振り機構は、グループ・バッフ
ァ５０７内のcurrent_maxフラグに対応するＬＤＩの使
用可能スロットにその命令に対応する命令フィールドを
書き込むように、命令フィールド・エンコーダ５０３を
制御し、その命令が定義する各資源ごとに、その資源に
関連するタイム・スタンプＩＤを[current_max flag +
1｝に更新し、更新したタイム・スタンプＩＤをＴＳＴ
５０５に書き込む。
【００７０】その命令が分岐命令ではないとステップ６
５０で割振り機構５０１が判定した場合、そのグループ
は一杯でなければならない。したがって、ステップ６５
１で割振り機構５０１は、current_maxフラグに対応す
るＬＤＩのＢＰ０スロットが使用可能であるかどうかを
判定する。使用可能である場合、ステップ６５３で割振
り機構５０１は、終了分岐命令を表す命令フィールドを
グループ・バッファ５０７の使用可能ＢＰ０スロットに
入れ、動作はステップ６５５に移行する。終了分岐命令
のターゲット・アドレスは、そのシーケンス内で次に実
行すべき命令のアドレスを指し示す。
【００７１】しかし、ステップ６５１でＢＰ０スロット
が使用不能である場合、動作はステップ６５７に移行
し、そこで割振り機構５０１が終了分岐命令を表す命令
フィールドをグループ・バッファ５０７内のcurrent_ma
xフラグに対応するＬＤＩのＢＰ１スロットに入れ、動
作はステップ６５５に移行する。終了分岐命令のターゲ
ット・アドレスは、そのシーケンス内で次に実行すべき
命令のアドレスを指し示す。
【００７２】ステップ６５５では、割振り機構５０１は
グループ・バッファ５０７を並列エンジン１２５のＤＩ
Ｂに書き込む。ステップ６５９では、割振り機構５０１
はグループ・バッファ５０７をクリアする。最後に、ス
テップ６６１では、割振り機構５０１はearliest_LDIフ
ラグとＴＳＴ５０５をリセットしてから、図１６および
図１７に関して前述した諸ステップに戻り、新しいグル
ープに組み込むためにそのシーケンス内の次の命令の処
理を開始する。
【００７３】前述のグループ・フォーマッタ１２３の動
作は、単純な例で最もよく示される。以下の命令シーケ
ンスについて検討する。 1. a r1 = r2,r3 (R1 = R2 + R3) 2. a r4 = r1,r5 (R4 = R1 + R5) 3. mul r3 = r1,r4 (R3 = R1 * R4) 4. a r4 = r2,r5 (R4 = R2 + R5) 5. inc r4 (R4 = R4 + 1) 6. mul r2 = r3,r4 (R2 = R3 * R4) 図１９および図２０は、この命令シーケンスを図１６〜
１８に関して前述したグループにフォーマット化するよ
うにグループ・フォーマッタ１２３が動作するときのＴ
ＳＴ５０５とグループ・バッファ５０７の状態を示して
いる。
【００７４】グループの先頭では、第１の命令を処理す
る前にＴＳＴ５０５が各セルにゼロが入るように初期設
定される。第１の命令の場合、命令が使用する資源ｒ２
およびｒ３には対応するタイム・スタンプＩＤとして０
が付いているので、割振り機構はステップ６０３でＴＳ
use（ＭＡＸ）を０として定義する。さらに、その命令
が定義する資源ｒ１には対応するタイム・スタンプＩＤ
として０が付いているので、割振り機構はステップ６０
７でＴＳdef（ＭＡＸ）を０として定義する。ステップ
６０９で割振り機構５０１はearliest_LDIフラグを０に
設定し、流れはステップ６１３に移行する。ステップ６
１３では、その時点で０に設定されているearliest_LDI
フラグが３以下なので、割振り機構５０１はステップ６
１５で、earliest_LDIフラグに対応するＬＤＩ、この場
合はＬＤＩ0でスロットＦＵ０・・ＦＵ３が使用可能に
なっているかどうかを検査する。ＬＤＩ0でスロットＦ
Ｕ０が使用可能になっているので、動作はステップ６１
９に移行し、そこで割振り機構５０１は、第１の命令に
対応する命令フィールドを図２０に示すようにＬＤＩ0
のＦＵ０スロットに入れるように命令フィールド・エン
コーダ５０３を制御する。次に、ステップ６２１で割振
り機構５０１は、第１の命令が定義する資源、この場合
はｒ１に対応するタイム・スタンプＩＤをearliest_LDI
フラグの増分（すなわち、earliest_LDI + 1）に更新す
る。この場合、図１９に示すようにこの増分は１にな
る。ステップ６２３では、第１の命令が停止命令ではな
いので、グループ・フォーマッタ１２３の動作はシーケ
ンス内の第２の命令に移行する。
【００７５】第２の命令の場合、命令が使用する資源ｒ
１およびｒ５には対応するタイム・スタンプＩＤとして
１と０がそれぞれ付いているので、割振り機構はステッ
プ６０３でＴＳuse（ＭＡＸ）を１として定義する。さ
らに、その命令が定義する資源ｒ４には対応するタイム
・スタンプＩＤとして０が付いているので、割振り機構
はステップ６０７でＴＳdef（ＭＡＸ）を０として定義
する。ステップ６０９で割振り機構５０１はearliest_L
DIフラグをＴＳuse（ＭＡＸ）、すなわち１に設定し、
流れはステップ６１３に移行する。ステップ６１３で
は、その時点で１に設定されているearliest_LDIフラグ
が３以下なので、割振り機構５０１はステップ６１５
で、earliest_LDIフラグに対応するＬＤＩ、この場合は
ＬＤＩ1でスロットＦＵ０・・ＦＵ３が使用可能になっ
ているかどうかを検査する。ＬＤＩ1でスロットＦＵ０
が使用可能になっているので、動作はステップ６１９に
移行し、そこで割振り機構５０１は、第２の命令に対応
する命令フィールドを図２０に示すようにＬＤＩ1のＦ
Ｕ０スロットに入れるように命令フィールド・エンコー
ダ５０３を制御する。次に、ステップ６２１で割振り機
構５０１は、第２の命令が定義する資源、この場合はｒ
４に対応するタイム・スタンプＩＤをearliest_LDIフラ
グの増分（すなわち、earliest_LDI + 1）に更新する。
この場合、図１９に示すようにこの増分は２になる。ス
テップ６２３では、第２の命令が停止命令ではないの
で、グループ・フォーマッタ１２３の動作はシーケンス
内の第３の命令に移行する。
【００７６】第３の命令の場合、命令が使用する資源ｒ
１およびｒ４には対応するタイム・スタンプＩＤとして
１と２がそれぞれ付いているので、割振り機構はステッ
プ６０３でＴＳuse（ＭＡＸ）を２として定義する。さ
らに、その命令が定義する資源ｒ３には対応するタイム
・スタンプＩＤとして０が付いているので、割振り機構
はステップ６０７でＴＳdef（ＭＡＸ）を０として定義
する。ステップ６０９で割振り機構５０１はearliest_L
DIフラグをＴＳuse（ＭＡＸ）、すなわち２に設定し、
流れはステップ６１３に移行する。ステップ６１３で
は、その時点で２に設定されているearliest_LDIフラグ
が３以下なので、割振り機構５０１はステップ６１５
で、earliest_LDIフラグに対応するＬＤＩ、この場合は
ＬＤＩ2でスロットＦＵ０・・ＦＵ３が使用可能になっ
ているかどうかを検査する。ＬＤＩ2でスロットＦＵ０
が使用可能になっているので、動作はステップ６１９に
移行し、そこで割振り機構５０１は、第３の命令に対応
する命令フィールドを図２０に示すようにＬＤＩ2のＦ
Ｕ０スロットに入れるように命令フィールド・エンコー
ダ５０３を制御する。次に、ステップ６２１で割振り機
構５０１は、第３の命令が定義する資源、この場合はｒ
３に対応するタイム・スタンプＩＤをearliest_LDIフラ
グの増分（すなわち、earliest_LDI + 1）に更新する。
この場合、図１９に示すようにこの増分は３になる。ス
テップ６２３では、第３の命令が停止命令ではないの
で、グループ・フォーマッタ１２３の動作はシーケンス
内の第４の命令に移行する。
【００７７】第４の命令の場合、命令が使用する資源ｒ
２およびｒ５には対応するタイム・スタンプＩＤとして
０が付いているので、割振り機構はステップ６０３でＴ
Ｓus e（ＭＡＸ）を０として定義する。さらに、その命
令が定義する資源ｒ４には対応するタイム・スタンプＩ
Ｄとして２が付いているので、割振り機構はステップ６
０７でＴＳdef（ＭＡＸ）を２として定義する。ステッ
プ６０９で割振り機構５０１はearliest_LDIフラグを２
に設定し、流れはステップ６１３に移行する。ステップ
６１３では、その時点で２に設定されているearliest_L
DIフラグが３以下なので、割振り機構５０１はステップ
６１５で、earliest_LDIフラグに対応するＬＤＩ、この
場合はＬＤＩ2でスロットＦＵ０・・ＦＵ３が使用可能
になっているかどうかを検査する。ＬＤＩ2でスロット
ＦＵ１が使用可能になっているので、動作はステップ６
１９に移行し、そこで割振り機構５０１は、第４の命令
に対応する命令フィールドを図２０に示すようにＬＤＩ
2のＦＵ１スロットに入れるように命令フィールド・エ
ンコーダ５０３を制御する。次に、ステップ６２１で割
振り機構５０１は、第４の命令が定義する資源、この場
合はｒ４に対応するタイム・スタンプＩＤをearliest_L
DIフラグの増分（すなわち、earliest_LDI +1）に更新
する。この場合、図１９に示すようにこの増分は３にな
る。ステップ６２３では、第４の命令が停止命令ではな
いので、グループ・フォーマッタ１２３の動作はシーケ
ンス内の第５の命令に移行する。
【００７８】第５の命令の場合、命令が使用する資源ｒ
４には対応するタイム・スタンプＩＤとして３が付いて
いるので、割振り機構はステップ６０３でＴＳuse（Ｍ
ＡＸ）を３として定義する。さらに、その命令が定義す
る資源ｒ４には対応するタイム・スタンプＩＤとして３
が付いているので、割振り機構はステップ６０７でＴＳ
def（ＭＡＸ）を３として定義する。この場合、割振り
機構５０１はearliest_LDIフラグを３に設定し、流れは
ステップ６１３に移行する。ステップ６１３では、その
時点で３に設定されているearliest_LDIフラグが３以下
なので、割振り機構５０１はステップ６１５で、earlie
st_LDIフラグに対応するＬＤＩ、この場合はＬＤＩ3で
スロットＦＵ０・・ＦＵ３が使用可能になっているかど
うかを検査する。ＬＤＩ3でスロットＦＵ０が使用可能
になっているので、動作はステップ６１９に移行し、そ
こで割振り機構５０１は、第５の命令に対応する命令フ
ィールドを図２０に示すようにＬＤＩ3のＦＵ０スロッ
トに入れるように命令フィールド・エンコーダ５０３を
制御する。次に、ステップ６２１で割振り機構５０１
は、第５の命令が定義する資源、この場合はｒ４に対応
するタイム・スタンプＩＤをearliest_LDIフラグの増分
（すなわち、earliest_LDI + 1）に更新する。この場
合、図１９に示すようにこの増分は４になる。ステップ
６２３では、第５の命令が停止命令ではないので、グル
ープ・フォーマッタ１２３の動作はシーケンス内の第６
の命令に移行する。
【００７９】第６の命令の場合、命令が使用する資源ｒ
３およびｒ４には対応するタイム・スタンプＩＤとして
３と４がそれぞれ付いているので、割振り機構はステッ
プ６０３でＴＳuse（ＭＡＸ）を４として定義する。さ
らに、その命令が定義する資源ｒ２には対応するタイム
・スタンプＩＤとして０が付いているので、割振り機構
はステップ６０７でＴＳdef（ＭＡＸ）を０として定義
する。ステップ６０９では、割振り機構５０１はearlie
st_LDIフラグをＴＳuse（ＭＡＸ）、すなわち４に設定
し、流れはステップ６１３に移行する。ステップ６１３
では、その時点で４に設定されているearliest_LDIフラ
グが３より大きいので、割振り機構５０１は図１８の諸
ステップに分岐して、そのグループをクローズし、グル
ープ・バッファ５０７に格納されているクローズ済みグ
ループを並列エンジン１２５のＤＩＢに書き込む。次
に、割振り機構５０１の動作は、第１〜第５の命令に関
して前述したように第６およびそれ以降の命令を新しい
グループにフォーマット化するステップに移行する。
【００８０】ステップ６０９で資源再定義条件を検出す
ると、割振り機構５０１は前述のように、特定の命令が
使用する資源がグループ内の先行ＬＤＩで使用可能にな
る可能性があっても、そのグループで共通資源を定義す
る１つまたは複数の直前命令に続くＬＤＩに命令を書き
込む。これは、最も効率のよい資源の使い方ではない。
代替実施例のグループ・フォーマッタ１２３は、本出願
人に譲渡され、参照により本発明に組み込まれる、J. C
ocke他による米国特許第４９９２９３８号に記載されて
いる従来のレジスタ・リネーム技法を使用することがで
きる。レジスタ・リネームは、並列エンジン１２５の資
源利用の効率化に対応するものである。
【００８１】より具体的には、図２１および図２２に示
すように、図１６〜１８に関して前述した割振り機構５
０１の動作は、レジスタ・リネーム技法を使用するよう
に変更することができる。この場合、ステップ７００で
割振り機構５０１は、特定の命令が条件付き分岐命令で
あるかどうかを検査することから開始する。そのような
命令である場合、ステップ７０２で割振り機構５０１
は、その命令に対応する命令フィールドをグループ・バ
ッファ５０７内のcurrent_maxフラグに対応するＬＤＩ
の使用可能スロットに書き込むように命令フィールド・
エンコーダ５０３を制御し、その命令が定義する各資源
ごとに、その資源に関連するタイム・スタンプＩＤを[c
urrent_max flag + 1｝に更新し、更新したタイム・ス
タンプＩＤをＴＳＴ５０５に書き込む。前述のように、
current_maxフラグは、条件付き分岐命令が順序正しく
維持されるように、現行最大ＬＤＩを追跡する。ステッ
プ７０２の後、動作はステップ７００に戻り、現行グル
ープに組み込むためにそのシーケンスの次の命令の処理
を開始する。
【００８２】ステップ７００で割振り機構５０１は、そ
の命令が条件付き分岐命令ではないと判定し、動作はス
テップ７０１に移行する。ステップ７０１では、割振り
機構５０１は、特定の命令が使用する各資源ごとに、そ
の資源に関連するリネーム・フラグ（詳細は以下に記載
する）を検査し、それに応じてその資源をリネームす
る。次にステップ７０４で割振り機構５０１は、特定の
命令が使用する各資源ごとに、その資源が使用可能にな
るＬＤＩを識別する、資源に対応するタイム・スタンプ
ＩＤをＴＳＴ５０５から取り出す。ステップ７０６で割
振り機構５０１は、ステップ７０４で取り出したタイム
・スタンプＩＤのうちの最大ＩＤ（例示のため、ＴＳ
use（ＭＡＸ）と示す）を決定する。
【００８３】ステップ７０８で割振り機構５０１は、特
定の命令が定義する各資源ごとに、関連のリネーム・フ
ラグが設定されているかどうかを検査する。設定されて
いない場合、割振り機構５０１はステップ７１２でリネ
ーム・フラグを設定し、その結果、特定の資源がすでに
定義されていることをそのグループの後続命令に示し、
さらに、新しい資源名をその資源の元の名前として初期
設定し、動作はステップ７１８に移行する。
【００８４】しかし、ステップ７０８で割振り機構５０
１が、特定の命令が定義する各資源ごとに、リネーム・
フラグが設定されていると判定した場合、動作はステッ
プ７１０〜７１６に移行する。割振り機構５０１は、ス
テップ７１０で空き資源を突き止め、ステップ７１４で
特定の資源をその空き資源にリネームする。ステップ７
１６で割振り機構５０１は、特定の資源がリネームされ
たことを示すリネーム・フラグを設定し、その資源の新
しい名前を空き資源名に設定し、動作はステップ７１８
に移行する。
【００８５】ステップ７１８で割振り機構５０１は、ea
rliest_LDIフラグをステップ７０６で定義したＴＳuse
（ＭＡＸ）に設定し、図１６〜１７に関して前述したよ
うに動作はステップ６１３に移行して、その命令を表す
命令フィールドをグループ・バッファ５０７内の適切な
ＬＤＩに入れる。
【００８６】前述の資源リネーム技法を使用するグルー
プ・フォーマッタ１２３の動作を例示するため、上記の
６つの命令からなる同一シーケンスについて検討する。
図２３および図２４は、図２１および図２２に関して前
述したようにグループ・フォーマッタ１２３がこの命令
シーケンスを１つのグループに形式化するように動作す
るときのＴＳＴ５０５とグループ・バッファ５０７の状
態を示している。
【００８７】第４の命令はリネームを起動するためのシ
ーケンスの第１の命令なので、第１〜第３の命令を処理
する際のグループ・フォーマッタ１２３の動作の結果は
変わらない。しかし、第４の命令の場合、ステップ７０
８でｒ４に関連するリネーム・フラグが設定されてお
り、動作はステップ７１０に移行して空き資源、たとえ
ば、図２３に示す資源ｒＮを突き止める。ステップ７１
２で割振り機構５０１は、再定義条件の原因となった特
定の資源、この場合はｒ４を空き資源ｒＮにリネーム
し、ステップ７１６で割振り機構５０１は、特定の資源
ｒ４に関連するリネーム・フラグと資源名とを設定し
て、資源ｒ４が明示的にｒＮにリネームされたことを示
す。ステップ７１８で割振り機構５０１は、earliest_L
DIフラグをＴＳuse（ＭＡＸ）、すなわち０に設定し、
流れはステップ６１３に移行する。ステップ６１３で
は、その時点で０に設定されているearliest_LDIフラグ
が３以下であるので、割振り機構５０１はステップ６１
５で、earliest_LDIフラグに対応するＬＤＩ、この場合
はＬＤＩ0でスロットＦＵ０・・ＦＵ３が使用可能にな
っているかどうかを検査する。ＬＤＩ0でスロットＦＵ
１が使用可能になっているので、動作はステップ６１９
に移行し、そこで割振り機構５０１は、図２４に示すよ
うに第４の命令に対応する命令フィールドをＬＤＩ0の
ＦＵ１スロットに入れるように命令フィールド・エンコ
ーダ５０３を制御する。次にステップ６２１で割振り機
構５０１は、第４の命令が定義する資源、この場合はｒ
Ｎに対応するタイム・スタンプＩＤをearliest_LDIフラ
グの増分（すなわち、earliest_LDI + 1）に更新する。
この場合、図２３に示すようにこの増分は１になる。ス
テップ６２３で第４の命令が停止命令ではないので、グ
ループ・フォーマッタ１２３の動作はそのシーケンス内
の第５の命令に移行する。
【００８８】第５の命令の場合、その命令が使用する資
源、この場合はｒ４に関連するリネーム・フラグは、そ
の資源ｒ４がリネームされていることを示しているの
で、割振り機構５０１は、図２３に示すようにステップ
７０１で資源ｒ４をｒＮにリネームする。さらに、その
命令が使用する資源ｒＮには対応するタイム・スタンプ
ＩＤとして１が付いているので、割振り機構はステップ
７０６でＴＳuse（ＭＡＸ）を１として定義する。ステ
ップ７０８では、その命令が定義する資源、この場合は
ｒ４に関連するリネーム・フラグが設定されているの
で、動作はステップ７１０に移行して空き資源、たとえ
ば、図２３に示すように資源ｒＮを突き止める。ステッ
プ７１２で割振り機構５０１は、再定義条件の原因とな
った特定の資源、この場合はｒ４を空き資源ｒＮにリネ
ームし、ステップ７１６で割振り機構５０１は、特定の
資源ｒ４に関連するリネーム・フラグと資源名とを設定
して、資源ｒ４が明示的にｒＮにリネームされたことを
示す。ステップ７１８で割振り機構５０１は、earliest
_LDIフラグをＴＳuse（ＭＡＸ）、すなわち１に設定
し、流れはステップ６１３に移行する。ステップ６１３
では、その時点で１に設定されているearliest_LDIフラ
グが３以下であるので、割振り機構５０１はステップ６
１５で、earliest_LDIフラグに対応するＬＤＩ、この場
合はＬＤＩ1でスロットＦＵ０・・ＦＵ３が使用可能に
なっているかどうかを検査する。ＬＤＩ1でスロットＦ
Ｕ１が使用可能になっているので、動作はステップ６１
９に移行し、そこで割振り機構５０１は、図２０に示す
ように第５の命令に対応する命令フィールドをＬＤＩ1
のＦＵ１スロットに入れるように命令フィールド・エン
コーダ５０３を制御する。次にステップ６２１で割振り
機構５０１は、第５の命令が定義する資源、この場合は
ｒＮに対応するタイム・スタンプＩＤをearliest_LDIフ
ラグの増分（すなわち、earliest_LDI + 1）に更新す
る。この場合、図２３に示すようにこの増分は２にな
る。ステップ６２３で第５の命令が停止命令ではないの
で、グループ・フォーマッタ１２３の動作はそのシーケ
ンス内の第６の命令に移行する。
【００８９】第６の命令の場合、その命令が使用する資
源、この場合はｒ４に関連するリネーム・フラグは、そ
の資源ｒ４がリネームされていることを示しているの
で、割振り機構５０１は、図２３に示すようにステップ
７０１で資源ｒ４をｒＮにリネームする。さらに、その
命令が使用する資源ｒ３とｒＮには対応するタイム・ス
タンプＩＤとして３と２がそれぞれ付いているので、割
振り機構はステップ６０３でＴＳuse（ＭＡＸ）を３と
して定義する。ステップ７０８では、その命令が定義す
る資源、この場合はｒ２に関連するリネーム・フラグが
設定されていないと割振り機構５０１が判定し、動作は
ステップ７１２に移行してｒ２に関連するリネーム・フ
ラグを設定し、ｒ２に関連する資源名フラグをその元の
名前に設定する。ステップ７１８で割振り機構５０１
は、earliest_LDIフラグをＴＳuse（ＭＡＸ）、すなわ
ち３に設定し、流れはステップ６１３に移行する。ステ
ップ６１３では、その時点で３に設定されているearlie
st_LDIフラグが３以下であるので、割振り機構５０１は
ステップ６１５で、earliest_LDIフラグに対応するＬＤ
Ｉ、この場合はＬＤＩ3でスロットＦＵ０・・ＦＵ３が
使用可能になっているかどうかを検査する。ＬＤＩ3で
スロットＦＵ１が使用可能になっているので、動作はス
テップ６１９に移行し、そこで割振り機構５０１は、図
２０に示すように第６の命令に対応する命令フィールド
をＬＤＩ3のＦＵ１スロットに入れるように命令フィー
ルド・エンコーダ５０３を制御する。次にステップ６２
１で割振り機構５０１は、第６の命令が定義する資源、
この場合はｒ２に対応するタイム・スタンプＩＤをearl
iest_LDIフラグの増分（すなわち、earliest_LDI + 1）
に更新する。この場合、図２３に示すようにこの増分は
４になる。ステップ６２３で第６の命令が停止命令では
ないので、グループ・フォーマッタ１２３の動作は、第
１〜第６の命令に関して前述したようにシーケンス内の
次の命令（図示せず）に移行する。
【００９０】上記の処理ステップに加え、割振り機構５
０１はステップ６１９で、特定の命令フィールドが表す
機能（複数も可）を実行する（か否かの）条件を示す、
ＬＤＩの命令フィールドに関連するフラグを設定するこ
とができる。この場合、並列エンジン１２５の実行ユニ
ットは、関連フラグが表す条件が満足された場合のみ、
対応する命令フィールドが表す機能を実行するように制
御される。
【００９１】上記の例では、実行のために順次マシンの
実行ユニットにディスパッチされる各命令ごとに、命令
フィールド・エンコーダ５０３は、その命令に対応し、
並列エンジン１２５の機能ユニットと分岐処理ユニット
が単一マシン・サイクル中に実行可能な単一命令フィー
ルドを生成する。しかし、この点について本発明は限定
されない。代替実施例では、命令に対応する命令フィー
ルドを並列エンジン１２５の機能ユニットと分岐処理ユ
ニット上で実行するのに要する時間が１マシン・サイク
ルを上回る場合がある。ステップ６２１の割振り機構５
０１の動作は、その命令が定義する資源に対応するタイ
ム・スタンプＩＤを適切な数の待ち時間ユニットで更新
するように変更される。たとえば、命令フィールドを実
行するのに３マシン・サイクルを要する場合、その命令
が定義する資源に対応するタイム・スタンプＩＤは３で
更新される。さらに、代替実施例の命令フィールド・エ
ンコーダ５０３は、順次マシンの実行ユニットが実行す
るためにディスパッチされる単一命令に対応して複数の
命令フィールドを生成することができる。この場合、割
振り機構５０１の動作は、ステップ６１９でその命令に
対応する複数の命令フィールドが適切なＬＤＩ（複数も
可）に入るように変更される。さらに、たとえば、参照
によりその全体が本発明に組み込まれる、Malik他の"In
terlock Collapsing ALU for Increased Instruction-L
evel Parallelism"（Proceedings ofMicro-25, Portlan
d, Oregon, １９９２年１２月, pp. 149-157）に記載さ
れているように、代替実施例では、並列エンジン１２５
の１つまたは複数の機能ユニットが単一マシン・サイク
ル中に複数の元の命令を実行することができる。この場
合、命令フィールド・エンコーダ５０３は複数の元の命
令に対応する単一命令フィールドを生成し、割振り機構
５０１の動作は、ステップ６１９で複数の元の命令に対
応する単一命令フィールドが適切なＬＤＩに入るように
変更される。
【００９２】本発明の第２の実施例によれば、第１の実
施例に関して前述した割振り機構５０１の動作は、図２
５に示すように追加の処理ステップを含むことができ
る。より具体的には、順次マシンの実行ユニットが実行
するためにディスパッチされる各命令ごとに、割振り機
構５０１の動作がステップ８０１を含むことができ、そ
こで割振り機構５０１は特定の命令が停止命令であるか
どうかを検査する。この場合、停止命令は、順次マシン
のアーキテクチャの命令セットの事前定義サブセットに
することができる。この事前定義サブセットは、複数レ
ジスタ・ロード命令や整数除算命令など、高い待ち時間
を有する命令を含むことが好ましく、したがって、現行
グループにフォーマット化するには効率が悪い恐れがあ
り、あるいは、並列エンジン１２５が実行できない場合
もある。ステップ８０１でその命令が停止命令であると
割振り機構５０１が判定した場合、割振り機構５０１の
動作は、前述のように図１８に示す諸ステップに移行
し、そのグループをクローズし、クローズしたグループ
をグループ・バッファ５０７から並列エンジン１２５の
ＤＩＢに書き込む。
【００９３】さらに、グループ・フォーマッタ１２３
は、データが紛失または破壊されないように、ロード操
作とストア操作の順序付けを維持することができる。こ
れは、ＭＬというＴＳＴ５０５のセルをメモリ・ロード
操作に割り振り、ＭＳというＴＳＴ５０５のセルをメモ
リ・ストア操作に割り振ることによって実施することが
できる。より具体的には、セルＭＬは、現行グループの
最新メモリ・ロード操作がある場合にそれが完了される
現行グループのＬＤＩを識別するタイム・スタンプＩＤ
を格納し、セルＭＳは、現行グループの最新メモリ・ス
トア操作がある場合にそれが完了される現行グループの
ＬＤＩを識別するタイム・スタンプＩＤを格納する。こ
の場合、グループ・フォーマッタ１２３の割振り機構５
０１は、図２５に示すように、セルＭＬおよびＭＳに格
納されたタイム・スタンプＩＤを使用して、ロード操作
とストア操作の順序を維持する。ステップ８０３で割振
り機構５０１は、その命令がロード操作を含んでいたか
どうかを検査する。含んでいた場合、動作はステップ８
０５に移行し、そこで割振り機構５０１は、ＴＳＴ５０
５のセルＭＬを、特定の命令が定義する資源に対応する
ＴＳＴ５０５のセルに関連付け、さらに、セルＭＳを、
特定の命令が使用する資源に対応するＴＳＴ５０５のセ
ルに関連付ける。ステップ８０５の後、割振り機構５０
１の動作は前述のステップ６０１に移行して命令を処理
し、現行グループの適切なＬＤＩが使用可能であればそ
のＬＤＩにそれを入れる。
【００９４】しかし、ステップ８０３でその命令がロー
ド操作を含んでいないと割振り機構５０１が判定した場
合、動作はステップ８０７に移行し、その命令がストア
操作を含んでいるかどうかを検査する。含んでいる場
合、動作はステップ８０９に移行し、そこで割振り機構
５０１は、ＴＳＴ５０５のセルＭＳを、特定の命令が定
義する資源に対応するＴＳＴ５０５のセルに関連付け、
さらに、セルＭＳとＭＬを、特定の命令が使用する資源
に対応するＴＳＴ５０５のセルに関連付ける。ステップ
８０９の後、割振り機構５０１の動作は前述のステップ
６０１に移行して命令を処理し、現行グループの適切な
ＬＤＩが使用可能であればそのＬＤＩにそれを入れる。
【００９５】最後に、ステップ８０７でその命令がスト
ア操作を含んでいないと割振り機構５０１が判定した場
合、動作は前述のステップ６０１に移行して命令を処理
し、現行グループの適切なＬＤＩが使用可能であればそ
のＬＤＩにそれを入れる。
【００９６】メモリ・ロード操作とメモリ・ストア操作
を含む命令の順序を維持する際の割振り機構５０１の動
作を例示するため、以下の命令シーケンスについて検討
する。 1. ストア r7 → 8(r10) 2. 加算 r3,r4 → r2 3. ロード 5(r2) → r3 4. ロード 7(r6) → r9 5. ストア r9 → 8(r2) 図２６および図２７は、この命令シーケンスを図２５お
よび図１６〜１８に関して前述したグループにフォーマ
ット化するようにグループ・フォーマッタ１２３が動作
するときのＴＳＴ５０５とグループ・バッファ５０７の
状態を示している。
【００９７】グループの先頭では、第１の命令を処理す
る前にＴＳＴ５０５が各セルにゼロが入るように初期設
定される。第１の命令の場合、割振り機構５０１はステ
ップ８０７でその命令がストア操作を含んでいると判定
し、動作はステップ８０９に移行し、そこで割振り機構
５０１は、ＴＳＴ５０５のセルＭＳを第１の命令が定義
する資源に対応するＴＳＴ５０５のセルに関連付け、さ
らにセルＭＳとＭＬを第１の命令が使用する資源に対応
するＴＳＴ５０５のセルに関連付ける。次に、第１の命
令が使用する資源ｒ７、ｒ１０、ＭＳ、ＭＬに対応する
ＴＳＴ５０５のセルにはタイム・スタンプＩＤとして０
が付いているので、割振り機構はステップ６０３でＴＳ
use（ＭＡＸ）を０として定義する。さらに、その命令
が定義する資源ＭＳに対応するＴＳＴ５０５のセルには
タイム・スタンプＩＤとして０が付いているので、割振
り機構はステップ６０７でＴＳdef（ＭＡＸ）を０とし
て定義する。ステップ６０９で割振り機構５０１はearl
iest_LDIフラグを０に設定し、流れはステップ６１３に
移行する。ステップ６１３では、その時点で０に設定さ
れているearliest_LDIフラグが３以下なので、割振り機
構５０１はステップ６１５で、earliest_LDIフラグに対
応するＬＤＩ、この場合はＬＤＩ0でスロットＦＵ０・
・ＦＵ３が使用可能になっているかどうかを検査する。
ＬＤＩ0でスロットＦＵ０が使用可能になっているの
で、動作はステップ６１９に移行し、そこで割振り機構
５０１は、図２７に示すように第１の命令に対応する命
令フィールドをＬＤＩ0のＦＵ０スロットに入れるよう
に命令フィールド・エンコーダ５０３を制御する。次
に、ステップ６２１で割振り機構５０１は、第１の命令
が定義する資源、この場合はＭＳに対応するセルのタイ
ム・スタンプＩＤをearliest_LDIフラグの増分（すなわ
ち、earliest_LDI + 1）に更新する。この場合、図２６
に示すようにこの増分は１になる。ステップ６２３で
は、第１の命令が停止命令ではないので、グループ・フ
ォーマッタ１２３の動作はシーケンス内の第２の命令に
移行する。
【００９８】第２の命令の場合、その命令はロード操作
またはストア操作を含んでいないので、ステップ８０５
と８０９は迂回され、動作はステップ６０１に移行す
る。その命令が使用する資源ｒ１とｒ５には対応するタ
イム・スタンプＩＤとして０が付いているので、割振り
機構はステップ６０３でＴＳuse（ＭＡＸ）を０として
定義する。さらに、その命令が定義する資源ｒ２には対
応するタイム・スタンプＩＤとして０が付いているの
で、割振り機構はステップ６０７でＴＳdef（ＭＡＸ）
を０として定義する。ステップ６０９で割振り機構５０
１はearliest_LDIフラグを０に設定し、流れはステップ
６１３に移行する。ステップ６１３では、その時点で０
に設定されているearliest_LDIフラグが３以下なので、
割振り機構５０１はステップ６１５で、earliest_LDIフ
ラグに対応するＬＤＩ、この場合はＬＤＩ0でスロット
ＦＵ０・・ＦＵ３が使用可能になっているかどうかを検
査する。ＬＤＩ0でスロットＦＵ１が使用可能になって
いるので、動作はステップ６１９に移行し、そこで割振
り機構５０１は、図２７に示すように第２の命令に対応
する命令フィールドをＬＤＩ0のＦＵ１スロットに入れ
るように命令フィールド・エンコーダ５０３を制御す
る。次に、ステップ６２１で割振り機構５０１は、第２
の命令が定義する資源、この場合はｒ２に対応するセル
のタイム・スタンプＩＤをearliest_LDIフラグの増分
（すなわち、earliest_LDI + 1）に更新する。この場
合、図２６に示すようにこの増分は１になる。ステップ
６２３では、第２の命令が停止命令ではないので、グル
ープ・フォーマッタ１２３の動作はシーケンス内の第３
の命令に移行する。
【００９９】第３の命令の場合、割振り機構５０１はス
テップ８０３でその命令がロード操作を含んでいると判
定し、動作はステップ８０５に移行し、そこで割振り機
構５０１は、ＴＳＴ５０５のセルＭＬを第３の命令が定
義する資源に対応するＴＳＴ５０５のセルに関連付け、
さらにセルＭＳを第３の命令が使用する資源に対応する
ＴＳＴ５０５のセルに関連付ける。次に、第３の命令が
使用する資源ｒ２、ＭＳに対応するＴＳＴ５０５のセル
にはタイム・スタンプＩＤとして１が付いているので、
割振り機構５０１はステップ６０３でＴＳuse（ＭＡ
Ｘ）を１として定義する。さらに、その命令が定義する
資源ｒ３とＭＬに対応するＴＳＴ５０５のセルにはタイ
ム・スタンプＩＤとして０が付いているので、割振り機
構５０１はステップ６０７でＴＳdef（ＭＡＸ）を０と
して定義する。ステップ６０９で割振り機構５０１はea
rliest_LDIフラグをＴＳuse（ＭＡＸ）、すなわち１に
設定し、流れはステップ６１３に移行する。ステップ６
１３では、その時点で０に設定されているearliest_LDI
フラグが３以下なので、割振り機構５０１はステップ６
１５で、earliest_LDIフラグに対応するＬＤＩ、この場
合はＬＤＩ1でスロットＦＵ０・・ＦＵ３が使用可能に
なっているかどうかを検査する。ＬＤＩ1でスロットＦ
Ｕ０が使用可能になっているので、動作はステップ６１
９に移行し、そこで割振り機構５０１は、図２７に示す
ように第３の命令に対応する命令フィールドをＬＤＩ1
のＦＵ０スロットに入れるように命令フィールド・エン
コーダ５０３を制御する。次に、ステップ６２１で割振
り機構５０１は、第３の命令が定義する資源、この場合
はｒ３とＭＬに対応するセルのタイム・スタンプＩＤを
earliest_LDIフラグの増分（すなわち、earliest_LDI +
1）に更新する。この場合、図２６に示すようにこの増
分は２になる。ステップ６２３では、第３の命令が停止
命令ではないので、グループ・フォーマッタ１２３の動
作はシーケンス内の第４の命令に移行する。
【０１００】第４の命令の場合、割振り機構５０１はス
テップ８０３でその命令がロード操作を含んでいると判
定し、動作はステップ８０５に移行し、そこで割振り機
構５０１は、ＴＳＴ５０５のセルＭＬを第４の命令が定
義する資源に対応するＴＳＴ５０５のセルに関連付け、
さらにセルＭＳを第４の命令が使用する資源に対応する
ＴＳＴ５０５のセルに関連付ける。次に、その命令が使
用する資源ｒ６、ＭＳに対応するＴＳＴ５０５のセルに
はタイム・スタンプＩＤとして０と１がそれぞれ付いて
いるので、割振り機構はステップ６０３でＴＳuse（Ｍ
ＡＸ）を１として定義する。さらに、その命令が定義す
る資源ｒ９とＭＬに対応するＴＳＴ５０５のセルにはタ
イム・スタンプＩＤとして０と２がそれぞれ付いている
ので、割振り機構はステップ６０７でＴＳdef（ＭＡ
Ｘ）を２として定義する。ステップ６０９で割振り機構
５０１はearliest_LDIフラグをＴＳdef（ＭＡＸ）、す
なわち２に設定し、流れはステップ６１３に移行する。
ステップ６１３では、その時点で２に設定されているea
rliest_LDIフラグが３以下なので、割振り機構５０１は
ステップ６１５で、earliest_LDIフラグに対応するＬＤ
Ｉ、この場合はＬＤＩ2でスロットＦＵ０・・ＦＵ３が
使用可能になっているかどうかを検査する。ＬＤＩ2で
スロットＦＵ０が使用可能になっているので、動作はス
テップ６１９に移行し、そこで割振り機構５０１は、図
２７に示すように第４の命令に対応する命令フィールド
をＬＤＩ2のＦＵ０スロットに入れるように命令フィー
ルド・エンコーダ５０３を制御する。次に、ステップ６
２１で割振り機構５０１は、第４の命令が定義する資
源、この場合はｒ９とＭＬに対応するセルのタイム・ス
タンプＩＤをearliest_LDIフラグの増分（すなわち、ea
rliest_LDI + 1）に更新する。この場合、図２６に示す
ようにこの増分は３になる。ステップ６２３では、第４
の命令が停止命令ではないので、グループ・フォーマッ
タ１２３の動作はシーケンス内の第５の命令に移行す
る。
【０１０１】第５の命令の場合、割振り機構５０１はス
テップ８０７でその命令がストア操作を含んでいると判
定し、動作はステップ８０９に移行し、そこで割振り機
構５０１は、ＴＳＴ５０５のセルＭＳを第５の命令が定
義する資源に対応するＴＳＴ５０５のセルに関連付け、
さらにセルＭＬとＭＳを第５の命令が使用する資源に対
応するＴＳＴ５０５のセルに関連付ける。次に、第５の
命令が使用する資源ｒ２、ｒ９、ＭＬ、ＭＳに対応する
ＴＳＴ５０５のセルにはタイム・スタンプＩＤとして
１、３、３、１がそれぞれ付いているので、割振り機構
はステップ６０３でＴＳuse（ＭＡＸ）を３として定義
する。さらに、その命令が定義する資源ＭＳに対応する
ＴＳＴ５０５のセルにはタイム・スタンプＩＤとして１
が付いているので、割振り機構５０１はステップ６０７
でＴＳdef（ＭＡＸ）を１として定義する。ステップ６
０９で割振り機構５０１はearliest_LDIフラグをＴＳ
use（ＭＡＸ）、すなわち３に設定し、流れはステップ
６１３に移行する。ステップ６１３では、その時点で３
に設定されているearliest_LDIフラグが３以下なので、
割振り機構５０１はステップ６１５で、earliest_LDIフ
ラグに対応するＬＤＩ、この場合はＬＤＩ3でスロット
ＦＵ０・・ＦＵ３が使用可能になっているかどうかを検
査する。ＬＤＩ3でスロットＦＵ０が使用可能になって
いるので、動作はステップ６１９に移行し、そこで割振
り機構５０１は、図２７に示すように第５の命令に対応
する命令フィールドをＬＤＩ3のＦＵ０スロットに入れ
るように命令フィールド・エンコーダ５０３を制御す
る。次に、ステップ６２１で割振り機構５０１は、第５
の命令が定義する資源、この場合はＭＳに対応するセル
のタイム・スタンプＩＤをearliest_LDIフラグの増分
（すなわち、earliest_LDI + 1）に更新する。この場
合、図２６に示すようにこの増分は４になる。ステップ
６２３では、第５の命令が停止命令ではないので、グル
ープ・フォーマッタ１２３の動作はシーケンス内の次の
命令に移行する。
【０１０２】さらに、グループ・フォーマッタ１２３が
ロード命令の順序を維持することは必ず必要なわけでは
ない。たとえば、他のロード命令より先行するＬＤＩに
ロード命令を入れた方が効率がよい場合もある。このよ
うにするため、前述の割振り機構５０１の動作は、ロー
ド命令の場合にステップ６０５〜６０９を迂回するよう
に変更され、その結果、ロード命令の場合は割振り機構
５０１の動作がステップ６０３から６１１に直接移行す
る。この場合、この命令シーケンスをグループにフォー
マット化するようにグループ・フォーマッタ１２３が動
作するときのＴＳＴ５０５とグループ・バッファ５０７
の状態を図２８および図２９に示す。さらに、前述のよ
うにＴＳＴ５０５のＭＬセルとＭＳセルを使用してロー
ド操作およびストア操作の順序を維持するという技法
は、特殊目的レジスタ移動操作などの他の操作に拡張す
るすることもできる。
【０１０３】本発明の第３の実施例によれば、グループ
・フォーマッタ１２３の動作は、並列エンジン１２５の
機能ユニットまたは分岐処理ユニットあるいはその両方
によって生成されたグループの実行結果にリンクされる
ように変更することができる。より具体的には、ＣＧＢ
２０４内に格納された現行グループからの分岐を検出す
ると、グループ・フォーマッタ１２３は、新しいグルー
プの形成を開始するのではなく、ＣＧＢ２０４内に格納
された現行グループを変更するように制御することがで
きる。
【０１０４】この特徴を例示するため、図１２に関して
前述したグループ・フォーマッタ１２３によってフォー
マット化され、その後、並列エンジン１２５の機能ユニ
ットまたは分岐処理ユニットあるいはその両方によって
実行されるグループについて検討する。たとえば、ＬＤ
Ｉ1が実行されたときに、条件はｘ＝１を示し、ラベル
ＬＫでグループからの分岐が行われると想定する。この
時点では、新しいグループを開始するのではなく、図３
０〜３１に示すように既存のグループがグループ・フォ
ーマッタ１２３にロードされ、機能強化される。第１
に、ＬＤＩ1のグループからの分岐が除去され、命令ｋ
は可能な限り最も早いＬＤＩ、この場合はＬＤＩ0のＦ
Ｕ３スロットに入る。次の命令ｌは命令ｋに依存するの
で、命令ｌはＬＤＩ1の使用可能スロット、この場合は
ＦＵ２に入る。次の命令ｍはｅとｋに依存するので、命
令ｍはＬＤＩ2の使用可能スロット、この場合はＦＵ３
に入る。次の命令ｎはどの命令にも依存しないが、ＬＤ
Ｉ0とＬＤＩ1のすべてのスロットが使用されるので、命
令ｎはＬＤＩ2の使用可能スロットであるＦＵ３に入
る。次の命令ｏはｎに依存しているので、命令ｏはＬＤ
Ｉ3の使用可能スロット、この場合はＦＵ１に入る。次
に、グループ・フォーマッタ１２３の動作はシーケンス
内の次の命令に移行し、その命令はメモリ・システム１
０７から取り出され、順次マシンの実行ユニットが実行
するためにディスパッチ・ユニット１１５によってディ
スパッチされる。
【０１０５】これを達成するため、フォーマット時に分
岐が検出されると、グループ・フォーマッタ１２３は、
その分岐命令をコード化し、ＴＳＴ５０５の現行状態と
ともにコード化した分岐命令を、分岐命令に割り振られ
たＬＤＩのスロット、たとえば、ＢＰ０またはＢＰ１に
格納する。したがって、各ＢＰスロットは、大量の情報
を取り入れるので幅が広くなっている。次に、その後、
グループが並列エンジン１２５の機能ユニットまたは分
岐処理ユニットあるいはその両方によって実行される場
合、その分岐命令がグループ・フォーマッタ１２３によ
ってコード化された経路以外の経路をたどるように解決
されていると、ＣＧＢ２０４内に格納されたＬＤＩの現
行グループと、分岐命令によってコード化されたＴＳＴ
の状態とがグループ・フォーマッタ１２３にロードさ
れ、その後、前述のように処理される。
【０１０６】さらに、レジスタ・リネーム技法を前述の
ように使用する場合、分岐が検出されると、グループ・
フォーマッタ１２３は、コード化した分岐命令およびＴ
ＳＴ５０５の現行状態とともにリネーム情報の現行状態
を、その分岐命令に割り振られたＬＤＩのスロットに格
納する。次に、その後、グループが並列エンジンの機能
ユニットまたは分岐処理ユニットあるいはその両方によ
って実行される場合、その分岐命令がグループ・フォー
マッタ１２３によってコード化された経路以外の経路を
たどるように解決されていると、ＣＧＢ２０４内に格納
されたＬＤＩの現行グループと、分岐命令によってコー
ド化されたＴＳＴの状態とリネーム情報の状態とがグル
ープ・フォーマッタ１２３にロードされ、その後、処理
される。
【０１０７】本発明の第４の実施例によれば、グループ
・フォーマッタ１２３によって生成され、ＤＩＢに格納
されたＬＤＩは圧縮することができる。この圧縮操作は
命令フィールド・エンコーダ５０３が実行することがで
き、それぞれの命令フィールドが個別に圧縮され、次に
あるグループのＬＤＩに挿入され、そのグループがＤＩ
Ｂに書き込まれる。この代替実施例では、たとえば、グ
ループをＤＩＢに書き込むときに、それぞれのＬＤＩに
ついて圧縮を行うか、グループ全体について圧縮を行う
ことができる。この場合、図２の制御ユニット２０２が
ＤＩＢヒット信号を受け取る（すなわち、シーケンス内
の次の命令がＤＩＢに格納されたグループの一部であ
る）と、第１の実施例に関して前述したようにそのグル
ープのＬＤＩを実行する前に、ＤＩＢから出力される圧
縮済みＬＤＩをＬＤＩに展開しなければならない。これ
を実施するため、前述の図６の現行グループ・バッファ
を図３２に示すように変更することができる。
【０１０８】より具体的には、ＣＧＢ２０４は、ＤＩＢ
から出力される圧縮済みＬＤＩ（ＣＬＤＩ）を受け取る
展開器１００１を含むことができる。たとえば、展開器
１００１は、ＤＩＢからＣＬＤＩ0、ＣＬＤＩ1、ＣＬＤ
Ｉ2、ＣＬＤＩ3を受け取ることができる。並列エンジン
１２５の制御ユニット２０２がＤＩＢヒット信号を受け
取ると、同一マシン・サイクル中に展開器１００１は、
ＤＩＢから出力されたＣＬＤＩをロードし、そのグルー
プの第１のＣＬＤＩであるＣＬＤＩ0をＬＤＩに展開
し、そのＬＤＩをＬＤＩ0としてＣＧＢ２０４に書き込
むことが好ましい。次のサイクルでは、第１の実施例に
関して前述したように、並列エンジン１２５の機能ユニ
ットおよび分岐処理ユニットがＬＤＩ0の命令フィール
ドによって指定された機能を実行する。これが進行する
間に、展開器１００１は残りのＣＬＤＩ（ＣＬＤＩ1、
ＣＬＤＩ2、ＣＬＤＩ3）をＬＤＩに展開し、そのＬＤＩ
（ＬＤＩ1、ＬＤＩ2、ＬＤＩ3）をＣＧＢ２０４に書き
込む。第１の実施例に関して前述したようにＬＤＩ0の
命令フィールドによって指定された機能を実行する際の
並列エンジンの結果に応じて、次のサイクルで動作は、
グループ内の次のＬＤＩ、グループ内の別のＬＤＩ、ま
たはグループ外の命令に移行する。
【０１０９】代替実施例では、グループ実行時間を最小
限にするため、グループの第１のＬＤＩであるＬＤＩ0
については、前述のようにグループ・フォーマッタ１２
３によって実行される圧縮動作を使用禁止にすることが
できる。
【０１１０】上記のすべての実施例では、並列エンジン
１２５の実行ユニットがＣＧＢ２０４内に格納されたＬ
ＤＩの命令フィールドによってコード化された操作の実
行を終了すると、実行結果を適切な資源に片づける必要
がある。並列エンジン１２５がレジスタ・リネームを使
用しない場合、実行ユニットは、それぞれのＬＤＩの後
に適切な資源に実行結果を片づけることができる。しか
し、並列エンジン１２５がレジスタ・リネームを使用す
る場合は、実行ユニットは、並列エンジン１２５がグル
ープからの分岐を検出したとき、またはグループの末尾
を検出したときに、実行結果を片づける必要がある。こ
の場合、片づけ操作は、必要であればリネーム・フラグ
に応じて、リネーム済み資源に格納されている実行結果
を元の割振り済み資源に転送することを含む。
【０１１１】さらに、何らかの事象を特別に処理するた
めに実行の流れを中断する必要があるような状況（たと
えば、ページ・フォルト）は頻繁に発生する。このよう
な状況は、割込みまたは例外と呼ばれる。多くの場合、
例外が発生したときのマシンの状態をシステムが正確に
把握することが重要である。本発明のように命令を順不
同で実行できる場合、これは困難なことになる。
【０１１２】このような要件に対処するため、本発明の
並列エンジン１２５は、グループの実行が完了した場合
のみ、操作がレジスタ書込み操作またはメモリ・ストア
操作のいずれであってもその操作の結果をアーキテクチ
ャ化レジスタにコミットすることが好ましい。グループ
内で例外が発生した場合、マシンの状態がそのグループ
に入ったときの状態そのものになるように、実行したが
まだコミットしていない命令の結果は破棄される。この
場合、現行グループのアドレスを使用して、命令を取り
出し、もう一度、例外点に達するまでその命令を一度に
１つずつ順次マシンで実行する。例外の処理後、並列エ
ンジン１２５の実行は、ＤＩＢでヒットすれば例外の原
因となった命令の後の命令から再開し、それ以外の場合
は順次モードで再開する。
【０１１３】上記の説明から分かるように、実行履歴を
管理することにより、サイクル時間が短い短パイプライ
ンを使用して、複数回検出される命令を実行できるはず
である。また、並列実行可能な命令が初めて検出された
ときにそのＩＤも管理する場合、その実行のために十分
な機能ユニットが使用可能になっていれば、その後、毎
回、これらの命令を並列実行することができる。
【０１１４】並列実行可能な命令をデコードし判定する
ための論理回路は複雑である必要はない。というのは、
このような命令は、複数のステージを有するパイプライ
ン上で複数サイクル中に実行できるからである。複数サ
イクルを使用してこの操作を実行する際のコストは、同
一命令をより短いパイプライン上で並列に繰り返し実行
することによって十分回収されることが予想され、実際
に確認されている。
【０１１５】事前デコード済み命令キャッシュなど、こ
れまでに提案された方式と比較すると、この方式にはい
くつかの利点がある。第１に、プログラムの実行中に実
際に検出された命令だけがＤＩＢに含まれるので無駄な
作業がほとんど発生しないのに対し、事前デコード済み
命令キャッシュでは、命令が初めて検出されたときでも
実行経路を予想する必要がある。第２に、実行済み分岐
間で命令を統合する際に追加のコストが一切発生しな
い。第３に、複数の分岐経路からの命令が次のレベルの
メモリから取り出されるのを待つ必要がなく、このよう
な経路をデコード済み命令グループに動的に統合するこ
とができる。第４に、コード化機構は、予想待ち時間で
はなく、実際の待ち時間に応じて動的に調整される。第
５に、この方式は既存の命令セット・アーキテクチャで
も十分に機能し、再コンパイルに依存しない。
【０１１６】従来のスーパースカラー方式と比較する
と、この方式にはいくつかの利点がある。第１に、ディ
スパッチ操作とデコード操作を複数サイクル中に実行す
ることにより、ディスパッチ・デコード論理回路の複雑
さが大幅に低減される。第２に、同じ理由から、プロセ
ッサのサイクル時間が短縮される。第３に、コード内の
唯一の予想経路ではなく、コード内の複数の経路からの
動作を統合することにより、機能ユニットの使用効率を
改善することができる。第４に、分岐予想および分岐履
歴テーブルという情報をすべて命令ストリーム履歴にフ
ォールディングすることにより、このようなテーブルの
必要性が解消される。
【０１１７】ＶＬＩＷマシンと比較すると、この方式に
は次の利点がある。第１に、いずれの既存の命令セット
・アーキテクチャでも十分に機能し、新しい命令セット
を定義する必要がない。第２に、コンパイルしたコード
に影響せずに、技術的な能力／制限やプロセッサ・コス
ト上の制限に適合するように、機能ユニットの数とＤＩ
Ｂの内部コード化を変更することができる。
【０１１８】特定の実施例に関連して本発明を示し説明
してきたが、当業者であれば、本発明の精神および範囲
を逸脱せずに形式および細部について上記およびその他
の変更が可能であることが分かるだろう。
【０１１９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【０１２０】（１） 第１の処理エンジンであって、少なくとも１つの実行ユ
ニットによって実行すべき命令を格納する第１のメモリ
と、取出し制御信号に応じて、前記第１のメモリから命
令待ち行列に命令を取り出す命令取出しユニットと、前
記実行ユニットによる実行のために前記命令待ち行列に
格納された命令をディスパッチするディスパッチ・ユニ
ットと、前記実行ユニットによる命令の実行に応じて、
前記取出し制御信号を更新する手段とを含む、第１の処
理エンジンと、前記第１の処理エンジンの前記実行ユニ
ットによる前記命令シーケンスの実行と同時に、前記デ
ィスパッチ・ユニットによりディスパッチされる命令シ
ーケンスの代替コード化を生成するグループ・フォーマ
ッタと、前記グループ・フォーマッタによって生成され
た前記代替コード化を格納する第２のメモリと、前記取
出し制御信号が前記第２のメモリに格納された前記代替
コード化に対応することを検出したときに、前記第２の
メモリに格納された前記代替コード化を実行する代替コ
ード化実行手段と前記代替コード化実行手段が、複数の
実行ユニットを含み、前記グループ・フォーマッタによ
って生成された前記代替コード化が、１組の長デコード
済み命令を含み、前記１組の長デコード済み命令のそれ
ぞれの長デコード済み命令（ＬＤＩ）が、それぞれが前
記代替コード化実行手段の前記複数の実行ユニットの１
つに関連する複数の命令フィールドを含み、それぞれの
命令フィールドが、単一マシン・サイクル中に前記代替
コード化実行手段の関連実行ユニットによって実行可能
であることを特徴とする、コンピュータ処理装置。 （２） 前記代替コード化実行手段が、前記命令フィールドが使
用または定義あるいはその両方を行うことができる複数
のレジスタ資源を含み、前記グループ・フォーマッタ
が、前記ディスパッチ・ユニットによりディスパッチさ
れた前記命令シーケンスに応じて、前記命令フィールド
を生成する命令フィールド・エンコーダと、前記レジス
タ資源のそれぞれに関連するタイム・スタンプＩＤを格
納するタイム・スタンプ・テーブルであって、前記タイ
ム・スタンプＩＤが、前記１組の長デコード済み命令の
うちのどのＬＤＩで関連レジスタ資源が使用可能になる
かを識別する、タイム・スタンプ・テーブルと、前記命
令シーケンス内の命令間の依存関係と、前記タイム・ス
タンプ・テーブルに格納されたタイム・スタンプＩＤ
と、前記命令フィールド・エンコーダによって生成され
た前記命令フィールドとに応じて、前記１組の長デコー
ド済み命令を構築する割振り機構とを含むことを特徴と
する、（１）に記載のコンピュータ処理装置。 （３） 前記割振り機構が、前記命令シーケンス内の命令の待ち
時間に応じて、前記１組の長デコード済み命令を構築す
ることを特徴とする、（２）に記載のコンピュータ処理
装置。 （４） 前記命令シーケンス内の１つの命令が事前定義済み停止
命令に対応することを検出したときに、前記割振り機構
が、前記１組の長デコード済み命令をクローズすること
を特徴とする、（２）に記載のコンピュータ処理装置。 （５） 前記命令シーケンスの１つの命令が現行グループの命令
フィールドによって以前に定義された資源を定義するこ
とを検出したときに、前記割振り機構が、前記資源を空
き資源にリネームすることを特徴とする、（２）に記載
のコンピュータ処理装置。 （６） 前記タイム・スタンプ・テーブルが、ロード操作とスト
ア操作にそれぞれ関連するタイム・スタンプＩＤを含
み、前記割振り機構が、ロード操作とストア操作に関連
する前記タイム・スタンプＩＤを使用して、前記ロード
操作とストア操作の順序を維持することを特徴とする、
（２）に記載のコンピュータ処理装置。 （７） 前記第２のメモリが、それぞれが１組の長デコード済み
命令を含む、複数項目の配列と、前記複数項目の配列の
うちの１つの項目が前記取出し制御信号に対応するかど
うかを判定する手段と、前記１つの項目が前記取出し制
御信号に対応すると判定したときに、前記１つの項目か
ら１組の長デコード済み命令を読み出す手段とを含み、
前記代替コード化実行手段が、前記第２のメモリから読
み出した前記１組の長デコード済み命令を格納するバッ
ファと、前記バッファに格納された前記１組の長デコー
ド済み命令の前記命令フィールドを実行する前記複数の
実行ユニットとを含むことを特徴とする、（１）に記載
のコンピュータ処理装置。 （８） 前記代替コード化実行手段が、前記命令フィールドの実
行結果に応じて前記取出し制御信号を更新する手段をさ
らに含むことを特徴とする、（７）に記載のコンピュー
タ処理装置。 （９） 前記複数の実行ユニットが、各ＬＤＩの実行終了後に、
各ＬＤＩの前記命令フィールドの実行結果を適切なレジ
スタ手段に片づけることを特徴とする、（７）に記載の
コンピュータ処理装置。 （１０） 前記複数の実行ユニットが、前記１組の長デコード済み
命令の実行終了後に、前記１組の長デコード済み命令の
前記命令フィールドの実行結果を片づけることを特徴と
する、（７）に記載のコンピュータ処理装置。 （１１） 例外を検出したときに、前記バッファに格納された前記
１組の長デコード済み命令内にコード化された第１の命
令に対応するように、前記取出し制御信号を更新し、前
記第１の処理エンジンに関連するレジスタ資源を前記第
１の命令以前のその元の状態に更新し、前記第１の処理
エンジンが前記第１の命令の処理を開始できるようにす
る、例外制御装置をさらに含むことを特徴とする、
（７）に記載のコンピュータ処理装置。 （１２） 前記第２のメモリに格納された前記長デコード済み命令
の１つまたは複数が圧縮され、前記代替コード化実行手
段が、圧縮されたそれぞれの長デコード済み命令を実行
に先立って展開する手段を含むことを特徴とする、
（７）に記載のコンピュータ処理装置。 （１３） 前記バッファに格納された前記１組の長デコード済み命
令の前記命令フィールドの１つが、前記バッファに格納
された前記１組の長デコード済み命令から外への分岐命
令として解決されていることを検出したときに、その後
の処理のために、前記バッファに現在格納されている前
記１組の長デコード済み命令を前記グループ・フォーマ
ッタにロードする手段をさらに含むことを特徴とする、
（７）に記載のコンピュータ処理装置。 （１４） 命令シーケンスが第１のメモリに格納されているコンピ
ュータ処理システムにおいて、取出し制御信号に応じ
て、前記第１のメモリから命令待ち行列に命令を取り出
すステップと、少なくとも１つの実行ユニットによる実
行のために前記命令待ち行列に格納された命令をディス
パッチするステップと、前記実行ユニットによる命令の
実行に応じて、前記取出し制御信号を更新するステップ
と、前記実行ユニットによる前記命令シーケンスの実行
と同時にディスパッチされる命令シーケンスの代替コー
ド化を生成するステップと、前記代替コード化を第２の
メモリに格納するステップと、前記取出し制御信号が前
記第２のメモリに格納された前記代替コード化に対応す
ることを検出したときに、前記第２のメモリに格納され
た前記代替コード化を実行するステップとを含み、前記
代替コード化が、１組の長デコード済み命令を含み、前
記１組の長デコード済み命令のそれぞれの長デコード済
み命令（ＬＤＩ）が、それぞれが前記複数の実行ユニッ
トの１つに関連する複数の命令フィールドを含み、それ
ぞれの命令フィールドが、単一マシン・サイクル中に関
連実行ユニットによって実行可能であることを特徴とす
る、方法。 （１５） 前記コンピュータ処理システムが、前記命令フィールド
が使用または定義あるいはその両方を行うことができる
複数のレジスタ資源と、実行のためにディスパッチされ
た前記命令シーケンスに応じて、前記命令フィールドを
生成する命令フィールド・エンコーダと、前記レジスタ
資源のそれぞれに関連するタイム・スタンプＩＤを格納
するタイム・スタンプ・テーブルであって、前記タイム
・スタンプＩＤが、前記１組の長デコード済み命令のう
ちのどのＬＤＩで関連レジスタ資源が使用可能になるか
を識別する、タイム・スタンプ・テーブルとを含み、前
記方法が、前記命令シーケンス内の命令間の依存関係
と、前記タイム・スタンプ・テーブルに格納されたタイ
ム・スタンプＩＤと、前記命令フィールド・エンコーダ
によって生成された前記命令フィールドとに応じて、前
記１組の長デコード済み命令を構築するステップをさら
に含むことを特徴とする、（１４）に記載の方法。 （１６） 前記命令シーケンス内の命令の待ち時間に応じて、前記
１組の長デコード済み命令が構築されることを特徴とす
る、（１５）に記載の方法。 （１７） 前記命令シーケンス内の１つの命令が事前定義済み停止
命令に対応することを検出したときに、前記１組の長デ
コード済み命令をクローズするステップをさらに含むこ
とを特徴とする、（１５）に記載の方法。 （１８） 前記命令シーケンスの１つの命令が前記１組の長デコー
ド済み命令内の１つのＬＤＩの命令フィールドによって
以前に定義された資源を定義することを検出したとき
に、前記資源を空き資源にリネームするステップをさら
に含むことを特徴とする、（１５）に記載の方法。 （１９） 前記タイム・スタンプ・テーブルが、ロード操作とスト
ア操作にそれぞれ関連するタイム・スタンプＩＤを含
み、ロード操作とストア操作に関連する前記タイム・ス
タンプＩＤに従って、前記ロード操作とストア操作の順
序を維持するステップをさらに含むことを特徴とする、
（１５）に記載の方法。 （２０） 前記第２のメモリが、それぞれが１組の長デコード済み
命令を含む、複数項目の配列を含み、前記複数項目の配
列のうちの１つの項目が前記取出し制御信号に対応する
かどうかを判定するステップと、前記１つの項目が前記
取出し制御信号に対応すると判定したときに、前記１つ
の項目から１組の長デコード済み命令を読み出すステッ
プと、前記第２のメモリから読み出した前記１組の長デ
コード済み命令を格納するステップと、前記バッファに
格納された前記１組の長デコード済み命令の前記命令フ
ィールドを実行するステップとをさらに含むことを特徴
とする、（１５）に記載の方法。 （２１） 前記命令フィールドの実行結果に応じて前記取出し制御
信号を更新するステップをさらに含むことを特徴とす
る、（２０）に記載の方法。 （２２） 各ＬＤＩの実行終了後に、各ＬＤＩの前記命令フィール
ドの実行結果を適切なレジスタ手段に片づけるステップ
をさらに含むことを特徴とする、（２０）に記載の方
法。 （２３） 前記１組の長デコード済み命令の実行終了後に、前記１
組の長デコード済み命令の前記命令フィールドの実行結
果を片づけるステップをさらに含むことを特徴とする、
（２０）に記載の方法。 （２４） 例外を検出したときに、前記バッファに格納された前記
１組の長デコード済み命令内にコード化された第１の命
令に対応するように、前記取出し制御信号を更新するス
テップと、前記少なくとも１つの実行ユニットに関連す
るレジスタ資源を前記第１の命令以前のその元の状態に
更新するステップと、前記少なくとも１つの実行ユニッ
トによる実行のために前記第１の命令の処理を可能にす
るステップとをさらに含むことを特徴とする、（２０）
に記載の方法。 （２５） 前記長デコード済み命令の前記１つまたは複数を前記第
２のメモリに格納する前に、前記１つまたは複数の長デ
コード済み命令を圧縮するステップと、前記１つまたは
複数の長デコード済み命令を実行する前に、圧縮された
それぞれの長デコード済み命令を展開するステップとを
さらに含むことを特徴とする、（２０）に記載の方法。 （２６） 前記バッファに格納された前記１組の長デコード済み命
令の前記命令フィールドの１つが、前記バッファに格納
された前記１組の長デコード済み命令から外への分岐命
令として解決されていることを検出したときに、前記バ
ッファに現在格納されている前記１組の長デコード済み
命令を更新するステップをさらに含むことを特徴とす
る、（２０）に記載の方法。 （２７） 前記バッファに格納された前記１組の長デコード済み命
令の前記更新が、前記命令シーケンスと、前記命令シー
ケンス内の命令間の依存関係に応じて、前記１組の長デ
コード済み命令に少なくとも１つの長デコード済み命令
を追加するステップを含むことを特徴とする、（２０）
に記載の方法。 （２８） 前記少なくとも１つの長デコード済み命令が、前記命令
シーケンス内の前記命令の待ち時間に応じて前記バッフ
ァに格納された前記１組の長デコード済み命令に追加さ
れることを特徴とする、（２７）に記載の方法。
【図面の簡単な説明】
【図１】本発明によるコンピュータ処理装置の編成を示
す図である。
【図２】図１の並列エンジンの編成を示す図である。
【図３】図２のデコード済み命令バッファの入力フォー
マットを示す図である。
【図４】図２の現行グループ・バッファの入力フォーマ
ットを示す図である。
【図５】図２のデコード済み命令バッファの機能ブロッ
ク図である。
【図６】図２の現行グループ・バッファの機能ブロック
図である。
【図７】図１の実行ユニットによって実行される一連の
命令を示すプログラム・グラフである。
【図８】図７のプログラム・シーケンス用の命令間の依
存関係を示す表である。
【図９】図７のプログラム・シーケンスでの実行可能経
路を示す図である。
【図１０】図７のプログラム・シーケンスでの実行可能
経路を示す図である。
【図１１】図７のプログラム・シーケンスでの実行可能
経路を示す図である。
【図１２】図９のプログラム・シーケンスを処理する際
の図１のグループ・フォーマッタの動作を示す図であ
る。
【図１３】図１０のプログラム・シーケンスを処理する
際の図１のグループ・フォーマッタの動作を示す図であ
る。
【図１４】図１１のプログラム・シーケンスを処理する
際の図１のグループ・フォーマッタの動作を示す図であ
る。
【図１５】図１のグループ・フォーマッタの機能ブロッ
ク図である。
【図１６】１群のＬＤＩを構築する際の図１５の割振り
機構の動作を示す流れ図である。
【図１７】１群のＬＤＩを構築する際の図１５の割振り
機構の動作を示す流れ図である。
【図１８】１群のＬＤＩをクローズする際の図１５の割
振り機構の動作を示す流れ図である。
【図１９】割振り機構がグループ・バッファ内に１群の
ＬＤＩを構築するときの図１５のタイム・スタンプ・テ
ーブルとグループ・バッファの状態を示す図である。
【図２０】割振り機構がグループ・バッファ内に１群の
ＬＤＩを構築するときの図１５のタイム・スタンプ・テ
ーブルとグループ・バッファの状態を示す図である。
【図２１】レジスタ・リネーム技法を使用して１群のＬ
ＤＩを構築する際の図１５の割振り機構の動作を示す流
れ図である。
【図２２】レジスタ・リネーム技法を使用して１群のＬ
ＤＩを構築する際の図１５の割振り機構の動作を示す流
れ図である。
【図２３】レジスタ・リネーム技法を使用して割振り機
構がグループ・バッファ内に１群のＬＤＩを構築すると
きの図１５のタイプ・スタンプ・テーブルとグループ・
バッファの状態を示す図である。
【図２４】レジスタ・リネーム技法を使用して割振り機
構がグループ・バッファ内に１群のＬＤＩを構築すると
きの図１５のタイプ・スタンプ・テーブルとグループ・
バッファの状態を示す図である。
【図２５】１群のＬＤＩに組み込むために命令を処理す
る際の割振り機構の追加動作を示す流れ図である。
【図２６】ロード動作とストア動作が秩序を維持するよ
うに、図２５に示す追加動作を使用して割振り機構がグ
ループ・バッファ内に１群のＬＤＩを構築するときの図
１５のタイム・スタンプ・テーブルとグループ・バッフ
ァの状態を示す図である。
【図２７】ロード動作とストア動作が秩序を維持するよ
うに、図２５に示す追加動作を使用して割振り機構がグ
ループ・バッファ内に１群のＬＤＩを構築するときの図
１５のタイム・スタンプ・テーブルとグループ・バッフ
ァの状態を示す図である。
【図２８】ロード動作とストア動作が秩序を維持するよ
うに、図２５に示す追加動作を使用して割振り機構がグ
ループ・バッファ内に１群のＬＤＩを構築するときの図
１５のタイム・スタンプ・テーブルとグループ・バッフ
ァの状態を示す図である。
【図２９】ロード動作とストア動作が秩序を維持するよ
うに、図２５に示す追加動作を使用して割振り機構がグ
ループ・バッファ内に１群のＬＤＩを構築するときの図
１５のタイム・スタンプ・テーブルとグループ・バッフ
ァの状態を示す図である。
【図３０】図１の並列エンジンによって生成されたグル
ープの実行結果に応じてグループを修正する際の図１の
グループ・フォーマッタの動作を示す図である。
【図３１】図１の並列エンジンによって生成されたグル
ープの実行結果に応じてグループを修正する際の図１の
グループ・フォーマッタの動作を示す図である。
【図３２】並列エンジンの実行ユニットが実行するため
に圧縮済みＬＤＩを展開することができる、図２の現行
グループ・バッファの機能ブロック図である。
【符号の説明】
１２５ 並列エンジン ２００ デコード命令バッファ ２０２ 制御ユニット ２０４ 現行グループ・バッファ ２０６ ＮＩＤ生成器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラヴィンドラ・ケイ・ナイル アメリカ合衆国10510 ニューヨーク州 ブライアークリフ・マナー シュレー ド・ロード 52 (56)参考文献 特開 平４−229326（ＪＰ，Ａ) 特開 平４−309131（ＪＰ，Ａ) 特表 平８−507889（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/38

Claims (28)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の処理エンジンであって、 少なくとも１つの実行ユニットによって実行すべき命令
    を格納する第１のメモリと、 取出し制御信号に応じて、前記第１のメモリから命令待
    ち行列に命令を取り出す命令取出しユニットと、 前記実行ユニットによる実行のために前記命令待ち行列
    に格納された命令をディスパッチするディスパッチ・ユ
    ニットと、 前記実行ユニットによる命令の実行に応じて、前記取出
    し制御信号を更新する手段とを含む、第１の処理エンジ
    ンと、 前記第１の処理エンジンの前記実行ユニットによる前記
    命令シーケンスの実行と同時に、前記ディスパッチ・ユ
    ニットによりディスパッチされる命令シーケンスの代替
    コード化を生成するグループ・フォーマッタと、前記グループ・フォーマッタによって生成された前記代
    替コード化を格納する第２のメモリと、 前記取出し制御信号が前記第２のメモリに格納された前
    記代替コード化に対応することを検出したときに、前記
    第２のメモリに格納された前記代替コード化を実行する
    代替コード化実行手段と前記代替コード化実行手段が、
    複数の実行ユニットを含み、 前記グループ・フォーマッタによって生成された前記代
    替コード化が、１組の長デコード済み命令を含み、前記
    １組の長デコード済み命令のそれぞれの長デコード済み
    命令（ＬＤＩ）が、それぞれが前記代替コード化実行手
    段の前記複数の実行ユニットの１つに関連する複数の命
    令フィールドを含み、それぞれの命令フィールドが、単
    一マシン・サイクル中に前記代替コード化実行手段の関
    連実行ユニットによって実行可能であることを特徴とす
    る、コンピュータ処理装置。
  2. 【請求項２】前記代替コード化実行手段が、前記命令フ
    ィールドが使用または定義あるいはその両方を行うこと
    ができる複数のレジスタ資源を含み、 前記グループ・フォーマッタが、 前記ディスパッチ・ユニットによりディスパッチされた
    前記命令シーケンスに応じて、前記命令フィールドを生
    成する命令フィールド・エンコーダと、 前記レジスタ資源のそれぞれに関連するタイム・スタン
    プＩＤを格納するタイム・スタンプ・テーブルであっ
    て、前記タイム・スタンプＩＤが、前記１組の長デコー
    ド済み命令のうちのどのＬＤＩで関連レジスタ資源が使
    用可能になるかを識別する、タイム・スタンプ・テーブ
    ルと、 前記命令シーケンス内の命令間の依存関係と、前記タイ
    ム・スタンプ・テーブルに格納されたタイム・スタンプ
    ＩＤと、前記命令フィールド・エンコーダによって生成
    された前記命令フィールドとに応じて、前記１組の長デ
    コード済み命令を構築する割振り機構とを含むことを特
    徴とする、請求項１に記載のコンピュータ処理装置。
  3. 【請求項３】前記割振り機構が、前記命令シーケンス内
    の命令の待ち時間に応じて、前記１組の長デコード済み
    命令を構築することを特徴とする、請求項２に記載のコ
    ンピュータ処理装置。
  4. 【請求項４】前記命令シーケンス内の１つの命令が事前
    定義済み停止命令に対応することを検出したときに、前
    記割振り機構が、前記１組の長デコード済み命令をクロ
    ーズすることを特徴とする、請求項２に記載のコンピュ
    ータ処理装置。
  5. 【請求項５】前記命令シーケンスの１つの命令が現行グ
    ループの命令フィールドによって以前に定義された資源
    を定義することを検出したときに、前記割振り機構が、
    前記資源を空き資源にリネームすることを特徴とする、
    請求項２に記載のコンピュータ処理装置。
  6. 【請求項６】前記タイム・スタンプ・テーブルが、ロー
    ド操作とストア操作にそれぞれ関連するタイム・スタン
    プＩＤを含み、前記割振り機構が、ロード操作とストア
    操作に関連する前記タイム・スタンプＩＤを使用して、
    前記ロード操作とストア操作の順序を維持することを特
    徴とする、請求項２に記載のコンピュータ処理装置。
  7. 【請求項７】前記第２のメモリが、 それぞれが１組の長デコード済み命令を含む、複数項目
    の配列と、 前記複数項目の配列のうちの１つの項目が前記取出し制
    御信号に対応するかどうかを判定する手段と、 前記１つの項目が前記取出し制御信号に対応すると判定
    したときに、前記１つの項目から１組の長デコード済み
    命令を読み出す手段とを含み、 前記代替コード化実行手段が、 前記第２のメモリから読み出した前記１組の長デコード
    済み命令を格納するバッファと、 前記バッファに格納された前記１組の長デコード済み命
    令の前記命令フィールドを実行する前記複数の実行ユニ
    ットとを含むことを特徴とする、請求項１に記載のコン
    ピュータ処理装置。
  8. 【請求項８】前記代替コード化実行手段が、前記命令フ
    ィールドの実行結果に応じて前記取出し制御信号を更新
    する手段をさらに含むことを特徴とする、請求項７に記
    載のコンピュータ処理装置。
  9. 【請求項９】前記複数の実行ユニットが、各ＬＤＩの実
    行終了後に、各ＬＤＩの前記命令フィールドの実行結果
    を適切なレジスタ手段に片づけることを特徴とする、請
    求項７に記載のコンピュータ処理装置。
  10. 【請求項１０】前記複数の実行ユニットが、前記１組の
    長デコード済み命令の実行終了後に、前記１組の長デコ
    ード済み命令の前記命令フィールドの実行結果を片づけ
    ることを特徴とする、請求項７に記載のコンピュータ処
    理装置。
  11. 【請求項１１】例外を検出したときに、 前記バッファに格納された前記１組の長デコード済み命
    令内にコード化された第１の命令に対応するように、前
    記取出し制御信号を更新し、 前記第１の処理エンジンに関連するレジスタ資源を前記
    第１の命令以前のその元の状態に更新し、 前記第１の処理エンジンが前記第１の命令の処理を開始
    できるようにする、例外制御装置をさらに含むことを特
    徴とする、請求項７に記載のコンピュータ処理装置。
  12. 【請求項１２】前記第２のメモリに格納された前記長デ
    コード済み命令の１つまたは複数が圧縮され、 前記代替コード化実行手段が、圧縮されたそれぞれの長
    デコード済み命令を実行に先立って展開する手段を含む
    ことを特徴とする、請求項７に記載のコンピュータ処理
    装置。
  13. 【請求項１３】前記バッファに格納された前記１組の長
    デコード済み命令の前記命令フィールドの１つが、前記
    バッファに格納された前記１組の長デコード済み命令か
    ら外への分岐命令として解決されていることを検出した
    ときに、その後の処理のために、前記バッファに現在格
    納されている前記１組の長デコード済み命令を前記グル
    ープ・フォーマッタにロードする手段をさらに含むこと
    を特徴とする、請求項７に記載のコンピュータ処理装
    置。
  14. 【請求項１４】命令シーケンスが第１のメモリに格納さ
    れているコンピュータ処理システムにおいて、 取出し制御信号に応じて、前記第１のメモリから命令待
    ち行列に命令を取り出すステップと、 少なくとも１つの実行ユニットによる実行のために前記
    命令待ち行列に格納された命令をディスパッチするステ
    ップと、 前記実行ユニットによる命令の実行に応じて、前記取出
    し制御信号を更新するステップと、 前記実行ユニットによる前記命令シーケンスの実行と同
    時にディスパッチされる命令シーケンスの代替コード化
    を生成するステップと、 前記代替コード化を第２のメモリに格納するステップ
    と、前記取出し制御信号が前記第２のメモリに格納された前
    記代替コード化に対応することを検出したときに、前記
    第２のメモリに格納された前記代替コード化を実行する
    ステップとを含み、 前記代替コード化が、１組の長デコード済み命令を含
    み、前記１組の長デコード済み命令のそれぞれの長デコ
    ード済み命令（ＬＤＩ）が、それぞれが前記複数の実行
    ユニットの１つに関連する複数の命令フィールドを含
    み、それぞれの命令フィールドが、単一マシン・サイク
    ル中に関連実行ユニットによって実行可能であることを
    特徴とする、方法。
  15. 【請求項１５】前記コンピュータ処理システムが、 前記命令フィールドが使用または定義あるいはその両方
    を行うことができる複数のレジスタ資源と、 実行のためにディスパッチされた前記命令シーケンスに
    応じて、前記命令フィールドを生成する命令フィールド
    ・エンコーダと、 前記レジスタ資源のそれぞれに関連するタイム・スタン
    プＩＤを格納するタイム・スタンプ・テーブルであっ
    て、前記タイム・スタンプＩＤが、前記１組の長デコー
    ド済み命令のうちのどのＬＤＩで関連レジスタ資源が使
    用可能になるかを識別する、タイム・スタンプ・テーブ
    ルとを含み、 前記方法が、 前記命令シーケンス内の命令間の依存関係と、前記タイ
    ム・スタンプ・テーブルに格納されたタイム・スタンプ
    ＩＤと、前記命令フィールド・エンコーダによって生成
    された前記命令フィールドとに応じて、前記１組の長デ
    コード済み命令を構築するステップをさらに含むことを
    特徴とする、請求項１４に記載の方法。
  16. 【請求項１６】前記命令シーケンス内の命令の待ち時間
    に応じて、前記１組の長デコード済み命令が構築される
    ことを特徴とする、請求項１５に記載の方法。
  17. 【請求項１７】前記命令シーケンス内の１つの命令が事
    前定義済み停止命令に対応することを検出したときに、
    前記１組の長デコード済み命令をクローズするステップ
    をさらに含むことを特徴とする、請求項１５に記載の方
    法。
  18. 【請求項１８】前記命令シーケンスの１つの命令が前記
    １組の長デコード済み命令内の１つのＬＤＩの命令フィ
    ールドによって以前に定義された資源を定義することを
    検出したときに、前記資源を空き資源にリネームするス
    テップをさらに含むことを特徴とする、請求項１５に記
    載の方法。
  19. 【請求項１９】前記タイム・スタンプ・テーブルが、ロ
    ード操作とストア操作にそれぞれ関連するタイム・スタ
    ンプＩＤを含み、 ロード操作とストア操作に関連する前記タイム・スタン
    プＩＤに従って、前記ロード操作とストア操作の順序を
    維持するステップをさらに含むことを特徴とする、請求
    項１５に記載の方法。
  20. 【請求項２０】前記第２のメモリが、それぞれが１組の
    長デコード済み命令を含む、複数項目の配列を含み、 前記複数項目の配列のうちの１つの項目が前記取出し制
    御信号に対応するかどうかを判定するステップと、 前記１つの項目が前記取出し制御信号に対応すると判定
    したときに、前記１つの項目から１組の長デコード済み
    命令を読み出すステップと、 前記第２のメモリから読み出した前記１組の長デコード
    済み命令を格納するステップと、 前記バッファに格納された前記１組の長デコード済み命
    令の前記命令フィールドを実行するステップとをさらに
    含むことを特徴とする、請求項１５に記載の方法。
  21. 【請求項２１】前記命令フィールドの実行結果に応じて
    前記取出し制御信号を更新するステップをさらに含むこ
    とを特徴とする、請求項２０に記載の方法。
  22. 【請求項２２】各ＬＤＩの実行終了後に、各ＬＤＩの前
    記命令フィールドの実行結果を適切なレジスタ手段に片
    づけるステップをさらに含むことを特徴とする、請求項
    ２０に記載の方法。
  23. 【請求項２３】前記１組の長デコード済み命令の実行終
    了後に、前記１組の長デコード済み命令の前記命令フィ
    ールドの実行結果を片づけるステップをさらに含むこと
    を特徴とする、請求項２０に記載の方法。
  24. 【請求項２４】例外を検出したときに、 前記バッファに格納された前記１組の長デコード済み命
    令内にコード化された第１の命令に対応するように、前
    記取出し制御信号を更新するステップと、 前記少なくとも１つの実行ユニットに関連するレジスタ
    資源を前記第１の命令以前のその元の状態に更新するス
    テップと、 前記少なくとも１つの実行ユニットによる実行のために
    前記第１の命令の処理を可能にするステップとをさらに
    含むことを特徴とする、請求項２０に記載の方法。
  25. 【請求項２５】前記長デコード済み命令の前記１つまた
    は複数を前記第２のメモリに格納する前に、前記１つま
    たは複数の長デコード済み命令を圧縮するステップと、 前記１つまたは複数の長デコード済み命令を実行する前
    に、圧縮されたそれぞれの長デコード済み命令を展開す
    るステップとをさらに含むことを特徴とする、請求項２
    ０に記載の方法。
  26. 【請求項２６】前記バッファに格納された前記１組の長
    デコード済み命令の前記命令フィールドの１つが、前記
    バッファに格納された前記１組の長デコード済み命令か
    ら外への分岐命令として解決されていることを検出した
    ときに、前記バッファに現在格納されている前記１組の
    長デコード済み命令を更新するステップをさらに含むこ
    とを特徴とする、請求項２０に記載の方法。
  27. 【請求項２７】前記バッファに格納された前記１組の長
    デコード済み命令の前記更新が、前記命令シーケンス
    と、前記命令シーケンス内の命令間の依存関係に応じ
    て、前記１組の長デコード済み命令に少なくとも１つの
    長デコード済み命令を追加するステップを含むことを特
    徴とする、請求項２０に記載の方法。
  28. 【請求項２８】前記少なくとも１つの長デコード済み命
    令が、前記命令シーケンス内の前記命令の待ち時間に応
    じて前記バッファに格納された前記１組の長デコード済
    み命令に追加されることを特徴とする、請求項２７に記
    載の方法。
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TW (1) TW274600B (ja)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6105124A (en) * 1996-01-26 2000-08-15 Intel Corporation Method and apparatus for merging binary translated basic blocks of instructions
JP3623840B2 (ja) 1996-01-31 2005-02-23 株式会社ルネサステクノロジ データ処理装置及びマイクロプロセッサ
JPH09265397A (ja) * 1996-03-29 1997-10-07 Hitachi Ltd Ｖｌｉｗ命令用プロセッサ
US5913054A (en) * 1996-12-16 1999-06-15 International Business Machines Corporation Method and system for processing a multiple-register instruction that permit multiple data words to be written in a single processor cycle
US5923862A (en) * 1997-01-28 1999-07-13 Samsung Electronics Co., Ltd. Processor that decodes a multi-cycle instruction into single-cycle micro-instructions and schedules execution of the micro-instructions
US6009263A (en) * 1997-07-28 1999-12-28 Institute For The Development Of Emerging Architectures, L.L.C. Emulating agent and method for reformatting computer instructions into a standard uniform format
US6237077B1 (en) * 1997-10-13 2001-05-22 Idea Corporation Instruction template for efficient processing clustered branch instructions
US5913047A (en) * 1997-10-29 1999-06-15 Advanced Micro Devices, Inc. Pairing floating point exchange instruction with another floating point instruction to reduce dispatch latency
US6249855B1 (en) * 1998-06-02 2001-06-19 Compaq Computer Corporation Arbiter system for central processing unit having dual dominoed encoders for four instruction issue per machine cycle
US6304960B1 (en) 1998-08-06 2001-10-16 Intel Corporation Validating prediction for branches in a cluster via comparison of predicted and condition selected tentative target addresses and validation of branch conditions
US6240510B1 (en) 1998-08-06 2001-05-29 Intel Corporation System for processing a cluster of instructions where the instructions are issued to the execution units having a priority order according to a template associated with the cluster of instructions
US6385708B1 (en) * 1998-11-16 2002-05-07 Infineon Technologies Ag Using a timing-look-up-table and page timers to determine the time between two consecutive memory accesses
US6247097B1 (en) 1999-01-22 2001-06-12 International Business Machines Corporation Aligned instruction cache handling of instruction fetches across multiple predicted branch instructions
JP2001005675A (ja) * 1999-06-21 2001-01-12 Matsushita Electric Ind Co Ltd プログラム変換装置及びプロセッサ
US6708267B1 (en) 2000-02-04 2004-03-16 International Business Machines Corporation System and method in a pipelined processor for generating a single cycle pipeline stall
WO2001065362A1 (en) 2000-02-28 2001-09-07 Koninklijke Philips Electronics N.V. Data processor with multi-command instruction words
GB2367653B (en) 2000-10-05 2004-10-20 Advanced Risc Mach Ltd Restarting translated instructions
US6622269B1 (en) * 2000-11-27 2003-09-16 Intel Corporation Memory fault isolation apparatus and methods
US6877089B2 (en) 2000-12-27 2005-04-05 International Business Machines Corporation Branch prediction apparatus and process for restoring replaced branch history for use in future branch predictions for an executing program
US7072347B2 (en) * 2001-02-23 2006-07-04 International Business Machines Corporation Assignment of packet descriptor field positions in a network processor
US7356673B2 (en) * 2001-04-30 2008-04-08 International Business Machines Corporation System and method including distributed instruction buffers for storing frequently executed instructions in predecoded form
US7114058B1 (en) * 2001-12-31 2006-09-26 Apple Computer, Inc. Method and apparatus for forming and dispatching instruction groups based on priority comparisons
US7761852B2 (en) * 2003-11-26 2010-07-20 International Business Machines Corporation Fast detection of the origins of memory leaks when using pooled resources
US7665070B2 (en) * 2004-04-23 2010-02-16 International Business Machines Corporation Method and apparatus for a computing system using meta program representation
US7730470B2 (en) * 2006-02-27 2010-06-01 Oracle America, Inc. Binary code instrumentation to reduce effective memory latency
TWI348135B (en) 2006-06-05 2011-09-01 Chunghwa Picture Tubes Ltd Image contrast correct system and method thereof
US8301870B2 (en) * 2006-07-27 2012-10-30 International Business Machines Corporation Method and apparatus for fast synchronization and out-of-order execution of instructions in a meta-program based computing system
JP4996945B2 (ja) * 2007-02-28 2012-08-08 公立大学法人広島市立大学 データ処理装置、データ処理方法
US8281109B2 (en) 2007-12-27 2012-10-02 Intel Corporation Compressed instruction format
CN101290589B (zh) * 2007-12-27 2010-06-16 华为技术有限公司 一种并发指令操作方法和装置
CN102063330B (zh) * 2011-01-05 2013-04-24 北京航空航天大学 一种大规模并行程序性能数据采集方法
US9395988B2 (en) * 2013-03-08 2016-07-19 Samsung Electronics Co., Ltd. Micro-ops including packed source and destination fields
GB2514618B (en) * 2013-05-31 2020-11-11 Advanced Risc Mach Ltd Data processing systems
US20150220343A1 (en) * 2014-02-05 2015-08-06 Mill Computing, Inc. Computer Processor Employing Phases of Operations Contained in Wide Instructions
GB2539411B (en) * 2015-06-15 2017-06-28 Bluwireless Tech Ltd Data processing
US11954491B2 (en) 2022-01-30 2024-04-09 Simplex Micro, Inc. Multi-threading microprocessor with a time counter for statically dispatching instructions
US11829187B2 (en) 2022-01-30 2023-11-28 Simplex Micro, Inc. Microprocessor with time counter for statically dispatching instructions
US11829762B2 (en) 2022-01-30 2023-11-28 Simplex Micro, Inc. Time-resource matrix for a microprocessor with time counter for statically dispatching instructions
US12001848B2 (en) 2022-01-30 2024-06-04 Simplex Micro, Inc. Microprocessor with time counter for statically dispatching instructions with phantom registers
US11829767B2 (en) 2022-01-30 2023-11-28 Simplex Micro, Inc. Register scoreboard for a microprocessor with a time counter for statically dispatching instructions
US12443412B2 (en) 2022-01-30 2025-10-14 Simplex Micro, Inc. Method and apparatus for a scalable microprocessor with time counter
US12190116B2 (en) * 2022-04-05 2025-01-07 Simplex Micro, Inc. Microprocessor with time count based instruction execution and replay
US12141580B2 (en) 2022-04-20 2024-11-12 Simplex Micro, Inc. Microprocessor with non-cacheable memory load prediction
US12169716B2 (en) 2022-04-20 2024-12-17 Simplex Micro, Inc. Microprocessor with a time counter for statically dispatching extended instructions
US12288065B2 (en) 2022-04-29 2025-04-29 Simplex Micro, Inc. Microprocessor with odd and even register sets
US12106114B2 (en) 2022-04-29 2024-10-01 Simplex Micro, Inc. Microprocessor with shared read and write buses and instruction issuance to multiple register sets in accordance with a time counter
US12112172B2 (en) 2022-06-01 2024-10-08 Simplex Micro, Inc. Vector coprocessor with time counter for statically dispatching instructions
US12282772B2 (en) 2022-07-13 2025-04-22 Simplex Micro, Inc. Vector processor with vector data buffer
US12124849B2 (en) 2022-07-13 2024-10-22 Simplex Micro, Inc. Vector processor with extended vector registers
US12541369B2 (en) 2022-07-13 2026-02-03 Simplex Micro, Inc. Executing phantom loops in a microprocessor
US12147812B2 (en) 2022-07-13 2024-11-19 Simplex Micro, Inc. Out-of-order execution of loop instructions in a microprocessor
US12566609B2 (en) 2023-03-14 2026-03-03 Simplex Micro, Inc. Microprocessor with apparatus and method for handling of instructions with long throughput
US12566610B2 (en) 2023-03-14 2026-03-03 Simplex Micro, Inc. Microprocessor with apparatus and method for replaying load instructions
US12566613B2 (en) 2023-11-13 2026-03-03 Simplex Micro, Inc. Microprocessor with speculative and in-order register sets
US12393424B2 (en) * 2024-01-25 2025-08-19 Texas Instruments Incorporated Systems and methods for monitoring an instruction bus
US12613698B2 (en) 2024-03-19 2026-04-28 Simplex Micro, Inc. Apparatus and method for hiding vector load latency in a time-based vector coprocessor
KR102865865B1 (ko) 2025-06-23 2025-09-29 (주)올포랜드 스테이트 머신을 이용한 계층적 명령 객체 기반의 동적 명령처리 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4295193A (en) * 1979-06-29 1981-10-13 International Business Machines Corporation Machine for multiple instruction execution
US4466061A (en) * 1982-06-08 1984-08-14 Burroughs Corporation Concurrent processing elements for using dependency free code
US4484272A (en) * 1982-07-14 1984-11-20 Burroughs Corporation Digital computer for executing multiple instruction sets in a simultaneous-interleaved fashion
JPS5932045A (ja) * 1982-08-16 1984-02-21 Hitachi Ltd 情報処理装置
US4679141A (en) * 1985-04-29 1987-07-07 International Business Machines Corporation Pageable branch history table
GB8521672D0 (en) * 1985-08-30 1985-10-02 Univ Southampton Data processing device
US5021945A (en) * 1985-10-31 1991-06-04 Mcc Development, Ltd. Parallel processor system for processing natural concurrencies and method therefor
US4903196A (en) * 1986-05-02 1990-02-20 International Business Machines Corporation Method and apparatus for guaranteeing the logical integrity of data in the general purpose registers of a complex multi-execution unit uniprocessor
US4825360A (en) * 1986-07-30 1989-04-25 Symbolics, Inc. System and method for parallel processing with mostly functional languages
US4811214A (en) * 1986-11-14 1989-03-07 Princeton University Multinode reconfigurable pipeline computer
US5127104A (en) * 1986-12-29 1992-06-30 Dataflow Computer Corporation Method and product involving translation and execution of programs by automatic partitioning and data structure allocation
US4992938A (en) * 1987-07-01 1991-02-12 International Business Machines Corporation Instruction control mechanism for a computing system with register renaming, map table and queues indicating available registers
EP0394624B1 (en) * 1989-04-24 1997-06-18 International Business Machines Corporation Multiple sequence processor system
US5197137A (en) * 1989-07-28 1993-03-23 International Business Machines Corporation Computer architecture for the concurrent execution of sequential programs
ATE146611T1 (de) * 1990-05-04 1997-01-15 Ibm Maschinenarchitektur für skalaren verbundbefehlssatz
EP0474297B1 (en) * 1990-09-05 1998-06-10 Koninklijke Philips Electronics N.V. Very long instruction word machine for efficient execution of programs with conditional branches
US5299321A (en) * 1990-12-18 1994-03-29 Oki Electric Industry Co., Ltd. Parallel processing device to operate with parallel execute instructions
CA2109799A1 (en) * 1991-05-24 1992-12-10 Daniel Mark Nosenchuck Optimizing compiler for computers
US5408658A (en) * 1991-07-15 1995-04-18 International Business Machines Corporation Self-scheduling parallel computer system and method
US5347639A (en) * 1991-07-15 1994-09-13 International Business Machines Corporation Self-parallelizing computer system and method

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