JP3102829B2 - デジタルｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタルＰＬＬ（位相同
期ループ）回路に関し、例えば、信号伝送装置やＬＡＮ
（ローカルエリアネットワーク）等の受信回路内のタイ
ミング抽出回路に適用し得るものである。

【０００２】

【従来の技術】２装置間で授受する信号がデジタル信号
の場合、一般にはそれらは符号化されている。符号化デ
ジタル信号の再生には、符号化方式に応じて、キャリア
とそのタイミング情報を抽出する必要がある。このよう
な場合のタイミング抽出回路として、従来より、 (1)共振現象を利用したもの（例、タンク回路、フィル
タ素子） (2)ＰＬＬ回路を応用したもの（例、アナログＰＬＬ回
路、デジタルＰＬＬ回路） があった。

【０００３】アナログＰＬＬ回路においては、ＶＣＯ
や、ループフィルタにアナログ素子が用いられている。
これに対して、デジタルＰＬＬ回路においては、次のよ
うなデジタルＶＣＯ及びループフィルタの要素技術を中
心に構成されている（下記文献参照）。

【０００４】デジタルＶＣＯ：固定周期パルス出力に
パルスを付加したり除去したりした後に分周するもので
ある。あるいは、異なる２つの固定周期パルス出力を、
制御信号により選択し、その後分周するものである。

【０００５】ループフィルタ：Ｎ−Ｂｅｆｏｒｅ−Ｍ
フィルタ、あるいは、ランダム・ウォークフィルタであ
る。これらフィルタは、＋１、−１の２値の位相比較出
力が最初にＮ回に達する方を出力した後リセットし、動
作を繰り返す形式のものである。

【０００６】文献『「ＰＬＬ制御回路事例集」、発行所
（株）トリケップス、第２９〜３４頁、第６１〜６７
頁、１９８７年１２月』

【０００７】

【発明が解決しようとする課題】しかし、共振現象を利
用したものについては、特性、適用についてデータが豊
富であるが、調整をなくすのが難しい、部品が大型
になりやすい、無調整、小型化すると高価になる、と
いう欠点があった。

【０００８】また、アナログＰＬＬ回路については、目
的の特性を満足し、かつ安定で無調整化できる設計が難
しいという欠点があった。

【０００９】さらに、デジタルＰＬＬ回路では、無調整
化はできるが、特性や適用及び具体回路について情報が
限られていた。そのため、例えば、パケット転送のよう
な短時間引き込み特性や低レベル入力時での動作が実用
に耐えられるかという点が不明であった。

【００１０】本発明は、短時間引き込み特性を持ち、低
レベル入力時も良好に動作し、かつ無調整なデジタルＰ
ＬＬ回路を提供しようとするものである。

【００１１】

【課題を解決するための手段】第１及び第２の本発明は
共に、位相比較手段が入力信号と、ＶＣＯ手段から出力
された周期性信号又はその分周信号との位相差信号を得
てループフィルタ手段に与え、ループフィルタ手段がそ
の位相差信号及びその直前の制御状態に応じて新たな制
御状態に遷移させると共に、位相調整用の制御信号を形
成して上記ＶＣＯ手段に与えて上記周期性信号の位相を
調整させるデジタルＰＬＬ回路を前提とする。

【００１２】第１の本発明は、その位相差信号が、「遅
れ」、「一致」又は「進み」を示すものであり、ループ
フィルタ手段が、制御状態として「同期状態」又は「非
同期状態」をとり、「非同期状態」から「同期状態」へ
は後方保護方法に従い移行させ、後方保護状態において
は、ＶＣＯ手段に与える位相調整用の制御信号を「位相
調整なし」とすることを特徴とする。

【００１３】第２の本発明は、その位相差信号が、「遅
れ」、「一致」又は「進み」を示すものであり、ループ
フィルタ手段が、制御状態として「同期状態」又は「非
同期状態」をとり、「同期状態」から「非同期状態」へ
は前方保護機能に従い移行させ、前方保護状態において
は、ＶＣＯ手段に与える位相調整用の制御信号を「位相
調整なし」とすることを特徴とする。

【００１４】

【作用】第１及び第２の本発明は、デジタルＰＬＬ回路
のループフィルタ手段が行なう位相制御用の状態遷移
に、伝送装置等のフレーム同期等で採用されていた後方
保護又は前方保護の手法を適用することにより、当該デ
ジタルＰＬＬ回路への入力信号の安定性が低くてもその
保護機能によって良好に動作し得るようにしたものであ
り、また、後方保護又は前方保護の段数選定によってＰ
ＬＬの引込み時間を適切にし得るようにしたものであ
る。

【００１５】

【実施例】

（Ａ）第１実施例 以下、本発明によるデジタルＰＬＬ回路の第１実施例を
図面を参照しながら詳述する。ここで、図２がその全体
構成を示すブロック図であり、図３はそのループフィル
タ部（同期探索形フィルタ部）６の構成を示すブロック
図である。

【００１６】この第１実施例のデジタルＰＬＬ回路は、
符号化された入力信号ｉｎｐｕｔから、そのタイミング
情報信号ｔｉｍＯを抽出するタイミング抽出回路として
適用されているものであり、入力信号ｉｎｐｕｔがＣＭ
Ｉ（Coded Mark Inversion）符号の場合である。

【００１７】図２において、第１実施例のデジタルＰＬ
Ｌ回路は、変化点抽出部１、ＶＣＯカウンタ部２、位相
比較部３、アクティブ周期検出部４、デコード／ラッチ
部５及びループフィルタ部６から構成されている。

【００１８】この実施例の場合、入力信号ｉｎｐｕｔが
ＣＭＩ符号であるので、変化点の最小間隔時間をＴとす
ると、符号中の変化点の間隔はＴ、２Ｔ、３Ｔのいずれ
かである。この変化点の最小間隔時間Ｔを１周期とした
位相を検出するために、このデジタルＰＬＬ回路が用い
られている。

【００１９】変化点抽出部１には、入力信号ｉｎｐｕｔ
に加えて、図４（Ａ）に示す周期がΔＴ（＝Ｔ／８）で
ある高周波クロックＣＬＫ１が与えられる。変化点抽出
部１は、Ｔ、２Ｔ、３Ｔのいずれかの間隔で現れる図４
（Ｃ）に示すような入力信号ｉｎｐｕｔ（ＣＭＩ符号）
における変化点を抽出するものである。なお、図４
（Ｄ）に示すように、抽出出力が有意となるタイミング
は、変化点に比較して、抽出処理にかかる時間（例えば
Ｔ／４）だけ遅れる。抽出出力は、位相比較部３及びア
クティブ周期検出部４に与えられる。

【００２０】ＶＣＯカウンタ部２には、カウント更新の
ためのクロックとして高周波クロックＣＬＫ１が与えら
れると共に、ループフィルタ部６から制御信号ｆｏｒｃ
ｅが与えられる。制御信号ｆｏｒｃｅは、ループフィル
タ部６の入力信号、出力信号の状態を表す図５に示すよ
うに、３種類の状態ｆ、ｎ、ｂをとり、状態ｆは「位相
をΔＴ（例えばＴ／８）だけ進める」、状態ｎは「位相
を維持する（何もしない）」、状態ｂは「位相をΔＴ
（例えばＴ／８）だけ遅らせる」を意味する。ＶＣＯカ
ウンタ部２は、高周波クロックＣＬＫ１に基づいて、Ｔ
／８間隔でカウント値を巡回的に更新させるものであ
る。例えば、０〜１５をとる１６進カウンタを０〜７で
巡回させる８進カウンタとして用いるように基本的には
構成されており、カウント値７の次の値を制御信号ｆｏ
ｒｃｅの状態ｆ、ｎ、ｂに応じて、図４（Ｂ）に示すよ
うに、選択するようになされている。

【００２１】制御信号ｆｏｒｃｅが状態ｆのときにはカ
ウント値７の次のカウント値１とし、次にカウント値７
をとるまでの周期を高周波クロックＣＬＫ１の７個分と
して短くしている（Ｔ−ΔＴ）。また、制御信号ｆｏｒ
ｃｅが状態ｎのときにはカウント値７の次のカウント値
０とし、次にカウント値７をとるまでの周期を高周波ク
ロックＣＬＫ１の８個分として所定のものとしている
（Ｔ）。さらに、制御信号ｆｏｒｃｅが状態ｂのときに
はカウント値７の次のカウント値１５とし、次にカウン
ト値７をとるまでの周期を高周波クロックＣＬＫ１の９
個分として長くしている（Ｔ＋ΔＴ）。

【００２２】値が以上のように変化するＶＣＯカウンタ
部２のカウント値は、位相比較部３、アクティブ周期検
出部４及びデコード／ラッチ部５に与えられる。

【００２３】また、ＶＣＯカウンタ部２は、カウント値
の変化に基づいて、周期がＴ＋ΔＴ〜Ｔ−ΔＴ間で変化
する図４（Ｇ）及び（Ｈ）に示す２個の低周波クロック
ＣＬＫ２１及びＣＬＫ２２を形成しており、これらクロ
ックＣＬＫ２１及びＣＬＫ２２をループフィルタ部６に
与える。なお、クロックＣＬＫ２１は、その各エッジが
クロックＣＬＫ２２の各エッジよりＴ／４だけ遅れてい
る。

【００２４】位相比較部３は、入力信号ｉｎｐｕｔの変
化点抽出出力の位相と、ＶＣＯカウンタ部２からのカウ
ント値（ＶＣＯカウント値と呼ぶ）の位相とを比較す
る。位相比較部３は、図６に示すように、変化点抽出出
力の有意タイミングでのＶＣＯカウント値が「０，１，
７，１５」のときに「一致状態ｃ」、「２，３」のとき
に「遅れ状態ｂ」、「４，５，６」のときに「進み状態
ｆ」を表す比較結果ｐｈａｓｅを作成してループフィル
タ部６に与える。

【００２５】アクティブ周期検出部４は、ＶＣＯカウン
ト値及び入力信号ｉｎｐｕｔの変化点抽出出力に基づい
て、図６に示すように、ＶＣＯカウンタ部２の１サイク
ル中に変化点があったか（状態ａ）否か（状態ｅ）を示
す信号ａｃｔを形成してループフィルタ部６に出力する
ものである。ここで、ＶＣＯカウンタ部２の１サイクル
とは、例えば、カウント値が大きい値（７や１５）から
小さい値（０や１）に変化した時点から、次の同様な変
化時点までの期間である（図４範囲Ｂ、Ｃ、Ｄ参照）。

【００２６】デコード／ラッチ部５には、上述のよう
に、高周波クロックＣＬＫ１及びＶＣＯカウント値が与
えられる。デコード／ラッチ部５は、ＶＣＯカウント値
をデコードし、ラッチすることにより、入力信号ｉｎｐ
ｕｔの位相に応じて位相調整されたしかも高周波クロッ
クＣＬＫ１を分周したと等価な図４（Ｉ）に示すような
タイミング情報信号ｔｉｍＯを形成して出力する。例え
ば、ＶＣＯカウント値が「２」のときの高周波クロック
ＣＬＫ１の立下りエッジによって立上がり、ＶＣＯカウ
ント値が「６」のときの高周波クロックＣＬＫ１の立下
りエッジによって立下がるタイミング情報信号ｔｉｍＯ
を形成する。

【００２７】このように形成されたタイミング情報信号
ｔｉｍＯの立上がり位相（図４タイミングＪ、Ｋ、Ｌ）
は、ＣＭＩ符号でなる入力信号ｉｎｐｕｔの最適な打抜
きタイミングになっている。

【００２８】ループフィルタ部６は、位相比較部３から
の出力信号ｐｈａｓｅと、アクティブ周期検出部４から
の出力信号ａｃｔと、その直前の制御状態とから、ＶＣ
Ｏカウンタ部２に与える位相調整用制御信号ｆｏｒｃｅ
を形成する。なお、ＶＣＯカウンタ部２から与えられる
低周波クロックＣＬＫ２１及びＣＬＫ２２は、ラッチ処
理等のタイミング規定に用いられ、位相調整用制御信号
ｆｏｒｃｅの形成には直接的には無関係なものである。

【００２９】ループフィルタ部６は、上述したように、
図３に示す詳細構成を有する。すなわち、４個のカウン
タ部７〜１０と、状態遷移用論理回路１１と、Ｄフリッ
プフロップ群１２とから構成されている。なお、カウン
タ部９は、例えば１個のＪＫフリップフロップでなり、
この場合にはレジスタ回路と呼ぶべきものであるが、こ
の明細書においてはカウンタ部と呼ぶこととしている。

【００３０】各カウンタ部７、８、９、１０はそれぞ
れ、低周波クロックＣＬＫ２１の有意エッジ（立上がり
エッジ）によって、カウント値（レジスタ値）Ｃｔ１、
Ｃｔ２、Ｃｔ３、Ｃｔ４を変更させるものである。この
変更は、ロード動作による場合とインクリメント動作と
による場合とがある。各カウンタ部７、８、９、１０の
カウント値はそれぞれ、図７の図表に示すような意味を
有する。

【００３１】カウンタ部７（以下、保護段数カウンタ部
と呼ぶ）のカウント値Ｃｔ１は、多段保護等に係る現在
の保護段数の値を意味しており、その最大値は、後述す
る値ｐ又はｑの大きい方の値である。なお、多段保護
（後方保護及び前方保護）については後述する。カウン
タ部８（以下、同期／非同期カウンタ部と呼ぶ）のカウ
ント値Ｃｔ２は、状態が同期状態であるか非同期状態で
あるかを意味している。カウンタ部９（以下、進み／遅
れ管理カウンタ部と呼ぶ）のカウント値Ｃｔ３は、状態
が進み傾向状態か遅れ傾向状態かを意味している。カウ
ンタ部１０（以下、空き周期管理カウンタ部と呼ぶ）の
カウント値Ｃｔ４は、空き周期の連続数等を意味してい
る。ここで、入力信号ｉｎｐｕｔの変化点なしのＶＣＯ
カウンタ部２のサイクルを「空き周期」と呼んでいる。

【００３２】状態遷移用論理回路１１は、例えば、処理
の高速化のためにフリップフロップを持たない論理ゲー
トの組合せでなっている。すなわち、ハードウェア的に
構成されている。その機能は、ＶＣＯカウンタ部２への
直前の制御状態、位相比較部３からの出力信号ｐｈａｓ
ｅ及びアクティブ周期検出部４からの出力信号ａｃｔに
基づいて、ＶＣＯカウンタ部２に対する次の制御状態を
形成することにあり、必ずしもハードウェア構成による
必要はない。状態遷移用論理回路１１により、各カウン
タ部７、８、９、１０は、所定順序に従いながら条件に
応じて状態を変えており、この意味ではループフィルタ
部６は順序回路を構成しているということができる。

【００３３】状態遷移用論理回路１１からは、上述した
カウンタ部７〜１０に対する信号と、ＶＣＯカウンタ部
２に対する制御信号ｆｏｒｃｅとが出力される。なお、
これら信号は、Ｄフリップフロップ群１２の所定のＤフ
リップフロップでラッチされた後、該当する処理部に与
えられる。Ｄフリップフロップ群１２の各フリップフロ
ップは、クロックＣＬＫ２２をラッチクロックとしてい
る。カウンタ部７、８、１０に対する信号は、ロードさ
せるデータと、カウンタロード指令及びイネーブル信号
等のコントロール信号とである。カウンタ部（ＪＫフリ
ップフロップ）９に対する信号は、そのプリセットのた
めの信号（Ｊ入力端子用信号及びＫ入力端子用信号）で
ある。

【００３４】図８は、ループフィルタ部６におけるタイ
ミング条件を示したものである。図８（Ｃ）に示す位相
比較部３及びアクティブ周期検出部４からの出力信号ｐ
ｈａｓｅ及びａｃｔはそれぞれ、図８（Ａ）に示す低周
波クロックＣＬＫ２１に同期して与えられる。論理回路
１１が、これら信号ｐｈａｓｅ及びａｃｔに応じて形成
した信号、例えば図８（Ｅ）に示す制御信号ｆｏｒｃｅ
は、図８（Ｂ）に示すクロックＣＬＫ２２に従ってその
形成に要する時間が十分確保されたタイミングでＤフリ
ップフロップ群１２によってラッチされる。ラッチ信号
の内、カウンタ部７〜１０に対する信号は、図８（Ａ）
に示す低周波クロックＣＬＫ２１に同期してカウンタ部
７〜１０に取り込まれ、そのカウント値Ｃｔ１〜Ｃｔ４
はそのタイミングから低周波クロックＣＬＫ２１の１周
期の間だけ論理回路１１に継続して入力される。

【００３５】以上のように、ループフィルタ部６は、ほ
ぼ時間Ｔを周期として、周期がΔＴ（＝Ｔ／８）のＶＣ
Ｏカウンタ部２の位相状態を見直している。

【００３６】次に、状態遷移用論理回路１１の機能（制
御状態の遷移）、従ってループフィルタ部６の機能につ
いてより詳細に説明する。

【００３７】ここで、図１は、アクティブ周期検出部４
からの出力信号ａｃｔが、ＶＣＯカウンタ部２の１サイ
クル中に入力変化点ありを意味する内容「ａ」の場合の
状態遷移図であり、一方、図９は、出力信号ａｃｔが、
ＶＣＯカウンタ部２の１サイクル中に入力変化点なしを
意味する内容「ｅ」の場合の状態遷移図である。

【００３８】図１及び図９において、白丸は状態ノード
（以下、単にノードと呼ぶ）を表している。

【００３９】ノードは、位相の進み／遅れ傾向に基づい
て二つに分類でき、また、同期／非同期に基づいて二つ
に分類できる。結局、ノードは、進み傾向の同期状態ノ
ードＢ０〜Ｂｑ及びＣ１〜Ｃｑと、遅れ傾向の同期状態
ノードＥ０〜Ｅｑ及びＦ１〜Ｆｑと、進み傾向の非同期
状態ノードＡ０〜Ａｐと、遅れ傾向の非同期状態ノード
Ｄ０〜Ｄｐの４種類に分類できる。各状態ノードＡ０、
…、Ａｐ、Ｂ０、…、Ｂｑ、Ｃ１、…、Ｃｑ、Ｄ０、
…、Ｄｐ、Ｅ０、…、Ｅｑ、Ｆ１、…、Ｆｑの状態で
は、保護段数カウンタ部７のカウント値Ｃｔ１、同期／
非同期カウンタ部８のカウント値Ｃｔ２、及び、進み／
遅れ管理カウンタ部９のカウント値Ｃｔ３は、図１０に
示すような値となっている。なお、空き周期管理カウン
タ部１０のカウント値Ｃｔ４は、アクティブ周期検出部
４からの出力信号ａｃｔが入力変化点ありを意味する内
容「ａ」の場合において状態遷移後には「０」となる。

【００４０】なお、従来においては、状態を進み傾向状
態及び遅れ傾向状態に分類したものはなかったが、この
実施例においては、論理ゲートの組み合わせによるルー
プフィルタ部６をこのように分類した方が簡単に構成し
易いこと、後述する後方保護手順や前方保護手順を適用
し易いこと等を考慮して、このように分類することとし
た。

【００４１】図１及び図９において、ノード間を結ぶ矢
印付き曲線は状態遷移リンク（以下、単にリンクと呼
ぶ）を表している。

【００４２】図１において、リンクに関連して付与され
ている記号ｘ／ｙ中、「ｘ」は位相比較部３の出力信号
ｐｈａｓｅの内容であり、「ｙ」は制御信号ｆｏｒｃｅ
の内容である。

【００４３】一方、図９において、リンクに関連して付
与されている記号α、β又はγは、図１１に示す条件及
び動作を表している。すなわち、記号αは、今回の周期
が空き周期（ａｃｔ＝ｅ）であって空き周期管理カウン
タ部１０のカウント値Ｃｔ４が０〜２のいずれかの場合
には、次の周期でのカウント値Ｃｔ４を今より１インク
リメントすることを表しており、記号βは、今回の周期
が空き周期（ａｃｔ＝ｅ）であって空き周期管理カウン
タ部１０のカウント値Ｃｔ４が３の場合には、次の周期
でのカウント値Ｃｔ４を０とすることを表しており、記
号γは、今回の周期が空き周期（ａｃｔ＝ｅ）であれば
空き周期管理カウンタ部１０のカウント値Ｃｔ４の値に
関係なく、次の周期でのカウント値Ｃｔ４を０とするこ
とを表している。なお、カウント値Ｃｔ１〜Ｃｔ３の値
は、この場合（ａｃｔ＝ｅ）においても、図１０に示す
ように、遷移先状態によって一意に定まる。また、この
場合（ａｃｔ＝ｅ）における遷移に伴う制御信号ｆｏｒ
ｃｅの内容は、どのような遷移であろうと、「何もしな
い（ｎ）」である。

【００４４】次に、図１及び図９を中心的に参照しなが
ら、ループフィルタ部６の状態及び制御信号ｆｏｒｃｅ
の内容がどのように遷移していくかを説明する。

【００４５】図１及び図９において、ループフィルタ部
６の初期状態（入力信号ｉｎｐｕｔがない場合）は、非
同期状態Ａ０又はＤ０にある。

【００４６】この実施例においては、入力信号ｉｎｐｕ
ｔをＣＭＩ符号としているので、入力信号ｉｎｐｕｔが
到来している期間であっても、抽出された変化点の間隔
はＴ、２Ｔ又は３Ｔをとり、アクティブ周期検出部４か
らの出力信号ａｃｔが変化点なし（ｅ）を、言い換える
と空き周期を示すことがある。しかし、最大の変化点間
隔でも３Ｔであるので、入力信号ｉｎｐｕｔの到来中の
空き周期については、図１１の記号αに係る条件は成立
しても、記号β又はγに係る条件は成立しない。言い換
えると、入力信号ｉｎｐｕｔの到来中における空き周期
においては、記号αに係る状態遷移だけが実行され、図
９から明らかなように、結局のところ状態は遷移後も遷
移前のものと同じである。

【００４７】従って、以下では、入力信号ｉｎｐｕｔが
到来中の状態遷移の説明は、変化点が抽出された周期に
対してのみ行なうこととする。

【００４８】例えば、進み方向の初期状態Ａ０におい
て、入力信号ｉｎｐｕｔが入力され始め、ループフィル
タ部６に進みや遅れの位相不一致を内容とする位相比較
出力信号ｐｈａｓｅ（＝ｆ又はｂ）が入力されれば、状
態はＡ０を維持するが、ＶＣＯカウンタ部２への制御信
号ｆｏｒｃｅは位相を進める内容ｆとなる。同様に、遅
れ方向の初期状態Ｄ０において、入力信号ｉｎｐｕｔが
入力され始め、ループフィルタ部６に進みや遅れの位相
不一致を内容とする位相比較出力信号ｐｈａｓｅ（＝ｆ
又はｂ）が入力されれば、状態はＤ０を維持するが、Ｖ
ＣＯカウンタ部２への制御信号ｆｏｒｃｅは位相を遅ら
せる内容ｂとなる。

【００４９】これにより、ＶＣＯカウンタ部２の周期は
ＴよりΔＴ（例えばΔＴ＝Ｔ／８）だけ進み方向又は遅
れ方向に調整される。このような初期状態Ａ０又はＤ０
を維持したままの調整単位ΔＴずつの位相調整は、入力
信号ｉｎｐｕｔとＶＣＯカウンタ部２のカウント値との
位相が一致するまでなされ（ｐｈａｓｅ＝ｃ）、一番多
い場合であっても、変化点がＴ／ΔＴ回（例えば８回）
生じるまでには入力信号ｉｎｐｕｔとＶＣＯカウンタ部
２のカウント値との位相が一致する。

【００５０】このようにして位相が一致するようになっ
た状況において変化点が抽出されると（ｐｈａｓｅ＝
ｃ、ａｃｔ＝ａ）、図１に示すように、状態はＡ０（又
はＤ０）からＡ１（又はＤ１）に移行すると共に、制御
信号ｆｏｒｃｅは位相をずらせない内容（ｃ）になり、
位相一致が継続する。従って、変化点が抽出される毎に
（ｐｈａｓｅ＝ｃ、ａｃｔ＝ａ）、状態はＡ１、Ａ２、
…、Ａｐ（又はＤ１、Ｄ２、…、Ｄｐ）のように変化し
ていき、制御信号ｆｏｒｃｅは位相をずらせない内容
（ｃ）を繰り返す。なお、状態Ａ０からＡｐへの変化中
（又はＤ１からＤｐへの変化中）において、位相比較出
力信号ｐｈａｓｅが位相の進み（ｆ）又は遅れ（ｂ）を
表すものとなると、状態は非同期の初期状態Ａ０又はＤ
０に戻り、その際の制御信号ｆｏｒｃｅは位相調整を内
容（ｆ又はｂ）とするものとなる。

【００５１】以上のような多段保護の方法によって、非
同期状態において、入力信号ｉｎｐｕｔとＶＣＯカウン
タ部２のカウント値との位相が、（ｐ＋１）回連続して
一致したときに、同期状態の基本状態Ｂ０（又はＥ０）
に移行する。すなわち、保護段数ｐ＋１の後方保護手順
によって同期状態に移行する。

【００５２】なお、従来のデジタルＰＬＬ回路のループ
フィルタ部において、後方保護手順を用いたものはなか
ったが、この実施例では、入力信号ｉｎｐｕｔの安定性
が低くてもその保護機能をによって良好に動作し得るこ
と、後方保護の段数選定によってＰＬＬの引込み時間を
適切にし得ること等を考慮して、後方保護手順を採用し
ている。

【００５３】同期基準状態Ｂ０（又はＥ０）において
は、位相比較出力信号ｐｈａｓｅが一致を内容（ｃ）と
している限り、同じ状態Ｂ０（又はＥ０）に留まり、こ
の間、ＶＣＯカウンタ部２に対しては位相を変化させな
い制御信号ｆｏｒｃｅ（＝ｎ）を出力する。

【００５４】いずれの同期基準状態Ｂ０又はＥ０であろ
うと、位相比較出力信号ｐｈａｓｅが入力信号ｉｎｐｕ
ｔの進み位相を指示すると（ｆ）、状態Ｂ１に移行さ
せ、同時に、位相を進める制御信号ｆｏｒｃｅ（＝ｆ）
を出力する。同様に、位相比較出力信号ｐｈａｓｅが入
力信号ｉｎｐｕｔの遅れ位相を指示すると（ｂ）、状態
Ｅ１に移行させ、同時に、位相を遅らせる制御信号ｆｏ
ｒｃｅ（＝ｂ）を出力する。

【００５５】同期基準状態Ｂ０又はＥ０から状態Ｂ１
（又はＥ１）に移行しても、その後、同期状態が継続し
て、位相一致を内容（ｃ）とする位相比較出力信号ｐｈ
ａｓｅがｑ回連続すると、状態はＢ２、Ｂ３、…、Ｂｑ
（又はＥ２、Ｅ３、…、Ｅｑ）を経て同期基準状態Ｂ０
又はＥ０に戻り、また、各回の状態遷移に係る制御信号
ｆｏｒｃｅの値も位相を維持する内容（ｎ）をとる。

【００５６】このようにして進み傾向側の状態Ｂ１から
状態Ｂ２、Ｂ３、…、Ｂｑを経て同期基準状態Ｂ０に戻
る最中において、すなわち状態Ｂ１から状態Ｂｑのいず
れかの状態Ｂｉにあるときに、進み内容ｆの位相比較出
力信号ｐｈａｓｅが入力されると、状態Ｃｉに移行す
る。なお、制御信号ｆｏｒｃｅはこの場合も位相調整な
し（ｎ）内容とする。同様に、遅れ傾向側の状態Ｅ１か
ら状態Ｅ２、Ｅ３、…、Ｅｑを経て同期基準状態Ｅ０に
戻る最中において、すなわち状態Ｅ１から状態Ｅｑのい
ずれかの状態Ｅｉにあるときに、遅れ内容ｂの位相比較
出力信号ｐｈａｓｅが入力されると、状態Ｆｉに移行す
る。なお、制御信号ｆｏｒｃｅはこの場合も位相調整な
し（ｎ）を内容とする。すなわち、同期基準状態Ｂ０又
はＥ０に復帰するまでに、さらに１回だけ、進み内容ｆ
又は遅れ内容ｂの位相比較出力信号ｐｈａｓｅのは発生
を許容している。

【００５７】このような同期状態に対する保護構造は、
許容内の位相差が発生してから、ＶＣＯカウンタ部２の
追従が完了するまでに、タイミング設計上止むを得ない
タイムラグがあることによる。つまり、ループフィルタ
部６に不一致入力が加わり（ｐｈａｓｅ＝ｆ又はｂ）、
直ちに追従制御をしても、完了するまでに時間がかか
る。その間、不一致が再検出される場合があることによ
る。

【００５８】また、進み傾向側の状態Ｂ１、…、Ｂｑ−
１において、遅れ内容ｂの位相比較出力信号ｐｈａｓｅ
が入力されると、図１に示すように、遅れ傾向側の状態
Ｅ２、…、Ｅｑに移り、その際には、遅らせることを
（ｂ）を内容とする制御信号ｆｏｒｃｅを出力する。遅
れ傾向側の状態Ｅ１、…、Ｅｑ−１において、進み内容
ｆの位相比較出力信号ｐｈａｓｅが入力されると、図１
に示すように、進み傾向側の状態Ｂ２、…、Ｂｑに移
り、その際には、進めることを（ｆ）を内容とする制御
信号ｆｏｒｃｅを出力する。

【００５９】同期基準状態Ｂ０又はＥ０から状態が離脱
した後における、位相一致（ｃ）を内容とする位相比較
出力信号ｐｈａｓｅが与えられた場合の状態遷移等を整
理すると、以下の通りである。

【００６０】(1) 制御信号ｆｏｒｃｅは位相調整なし
（ｎ）を内容とする (2-1) 遷移前状態がＸｉ（ＸはＢ、Ｃ、Ｅ又はＦであっ
てｉは１〜ｑ−１のいずれか）のときは遷移後状態はＸ
ｉ＋１ (2-2) 遷移前状態がＢｑ又はＣｑのときは遷移後状態は
Ｂ０ (2-3) 遷移前状態がＥｑ又はＦｑのときは遷移後状態は
Ｅ０ 従って、このような状態遷移構造は、誤って同期を外さ
ないような前方保護構造となっている。この実施例の前
方保護では、同期基準状態Ｂ０又はＥ０のときに入力さ
れる位相不一致内容（ｆ又はｂ）の位相比較出力信号ｐ
ｈａｓｅはエラーとは考えず、その後入力された位相不
一致に対して１回の保護を行なっていると見ることもで
きる。すなわち、同一方向への２回の位相不一致があっ
ても、ｑ回の位相一致があると、元の同期基準状態Ｂ０
又はＥ０へと復帰される。同期状態の保護が計られてい
る。この実施例の前方保護に係る段数を、前方保護段数
２／ｑと呼ぶこととする。

【００６１】上述した後方保護及び前方保護はそれぞ
れ、デジタルＰＬＬ回路の特性としては、次の項目を決
定していることに相当する。

【００６２】上述した後方保護では、同期状態になって
位相追従が行なわれるまで位相一致の判定が連続するこ
とを要求している。従って、その保護段数（ｐ＋１）は
同期引込み時間とプルインレンジを決定している。

【００６３】前方保護では、同期中に発生した位相不一
致の状態をキャンセルするためには、位相一致の回数が
ｑ回であることを要求している。但し、再び位相不一致
が発生しても状態により許容される範囲を持っている。
従って、保護段数２／ｑにおける値ｑはロックレンジを
決定している。

【００６４】以上、アクティブ周期検出部４からの出力
信号ａｃｔが空き周期以外を指示しているとき（ａｃｔ
＝ａ）の状態遷移を説明した。以下では、アクティブ周
期検出部４からの出力信号ａｃｔが空き周期を指示して
いるとき（ａｃｔ＝ｅ）の状態遷移を説明する。

【００６５】上述のように、入力信号ｉｎｐｕｔがＣＭ
Ｉ符号の場合、正常入力でも変化点がない空き周期が存
在し、その周期では、出力信号ａｃｔは空き周期を指示
する（ｅ）。また、パケットが到来する以前やパケット
が終結した以降等の無信号状態においても、出力信号ａ
ｃｔは空き周期を指示する（ｅ）。そのため、これらの
場合を識別する必要があり、そこで、この実施例におい
ては、上述したように、空き周期の連続回数を管理して
いる（図７及び図１１参照）。そして、空き周期におい
ては、図９及び図１１に示すように、空き周期の連続回
数をも考慮して状態を遷移させるようにしている。

【００６６】図９において、入力変化点のある周期（ａ
ｃｔ＝ａ）である状態Ｘｘに移った後、空き周期（ａｃ
ｔ＝ｅ）になったとする。ここで、この空き周期におけ
る遷移元状態Ｘｘを、 （ｉ）非同期基準状態Ａ０あるいはＤ０ （ii）それ以外の状態Ａ1 〜Ａｐ、Ｂ０〜Ｂｑ、…、Ｆ
1 〜Ｆｑ の２つに分類して考える。

【００６７】遷移元状態Ｘｘが（ｉ）の場合は、図１１
に示すように記号γで表され、図９に示すように同一状
態Ａ０あるいはＤ０に遷移する。すなわち、非同期基準
状態（初期状態）において空き周期が生じた場合には、
その状態を維持する。この遷移によっては、カウント値
Ｃｔ1 、Ｃｔ2 及びＣｔ4 は０となり、カウント値Ｃｔ
3 は前状態と同一となる。

【００６８】遷移元状態Ｘｘが（ii）の場合は、さら
に、図１１に記号α、βで示す２通りに分類できる。

【００６９】（イ）記号αで示した場合は、カウント値
Ｃｔ4 が０、１又は２のときに空き周期が生じた場合で
あって、図９に示すように、同一状態に遷移する。すな
わち、この場合は、変化点はないが、入力信号ｉｎｐｕ
ｔが正常に続いていると判定できる場合であり、そのた
め、状態を維持させている。このときの遷移処理によっ
ては、カウント値Ｃｔ1 、Ｃｔ2 及びＣｔ3 は前状態を
維持し、カウント値Ｃｔ4 は１インクリメントされる。

【００７０】（ロ）記号βで示した場合は、カウント値
Ｃｔ4 が３のときに空き周期が生じた場合であって、図
９に示すように、非同期基準状態（初期状態）Ａ０ある
いはＤ０に遷移する。カウント値Ｃｔ4 が３であること
は、空き周期（ａｃｔ＝ｅ）に対する保護状態を意味
し、このときに、入力変化点あり（ａ）を内容とする信
号ａｃｔが生じれば上述した図１に従う遷移が実行さ
れ、空き周期（ｅ）を内容とする信号ａｃｔが生じれば
上述のように非同期基準状態（初期状態）Ａ０あるいは
Ｄ０に遷移する。要するに、入力信号ｉｎｐｕｔの変化
点の間隔が符号が正常なとき現れる間隔か又はその保護
範囲であれば（Ｔ、２Ｔ、３Ｔ）、初期状態以外の状態
を維持するが、それを越えると、初期状態Ａ０又はＤ０
へ戻るのである。なお、初期状態Ａ０又はＤ０に遷移し
たときには、カウント値Ｃｔ1 、Ｃｔ2 及びＣｔ4 は０
となり、カウント値Ｃｔ3 は前状態と同一となる。

【００７１】上述した図２においては、第１実施例のデ
ジタルＰＬＬ回路を適用したタイミング抽出回路を示し
ているが、このタイミング抽出回路に前段には、他のネ
ットワークノードからの伝送データを受信するバスレシ
ーバが設けられている。他のネットワークノードと当該
ネットワークノードとの間の伝送距離が長いと、ケーブ
ルによる減衰を多く受け、伝送データ波形の劣化によ
り、バスレシーバの出力も乱れる。そのため、デジタル
ＰＬＬ回路からのタイミング情報信号ｔｉｍＯにも乱れ
が生じ、受信データのエラーを起こす。これは主に、バ
スレシーバの入力に設けられた小レベルの直流バイアス
に原因している。直流バイアスは、無信号入力時に出力
レベルが不安定になるのを防止するために設けられてい
るが、この直流バイアスにより入力波形劣化時の立上り
と立下りの位相に乱れが生じ、デジタルＰＬＬ回路のタ
イミング再生を誤らせる。

【００７２】そのため、タイミング抽出回路として適用
された第１実施例のデジタルＰＬＬ回路に対しては、バ
スレシーバの出力位相の乱れを少なくするための固定等
化器を介して入力信号ｉｎｐｕｔを入力するようにして
いる。

【００７３】上記第１実施例によれば、ループフィルタ
部６が後方保護方法及び前方保護方法に従って状態遷移
を行なっているので、低レベル入力時のような場合であ
っても、上述の保護機能によって、デジタルＰＬＬ回路
全体を良好に動作させることができる。

【００７４】また、上記第１実施例によれば、ループフ
ィルタ部６が後方保護方法及び前方保護方法に従って状
態遷移を行なうと共に、その保護段数を適宜選定できる
ので、パケット転送のような短時間引き込み特性が要求
される場合であっても、保護段数を適宜選定することで
応じられ、短時間引き込み特性も実現できる。

【００７５】後方保護段数ｐを６、２／ｑの前方保護に
係る段数ｑを７に選定し、ネットワークノード（伝送装
置）間のケーブル長を仕様の約２倍とし、かつバスレシ
ーバの後段に固定等化器を設けて第１実施例に係るタイ
ミング抽出回路に受信信号を入力させる状態として、３
７００パケットを伝送する実験を行なったが、エラーパ
ケット数０という結果を得ており、上述した効果を確認
できたことになる。

【００７６】さらに、上記第１実施例は、状態を適宜分
類して信号の種類やそのビット数を押さえている状況
で、しかもカウンタやフリップフロップや論理ゲートで
構成したので、ＬＳＩ化が容易であり、これにより、高
密度実装化、無調整化を実現し、量産化、低価格化を導
くことができる。

【００７７】試作段階であるが、この第１実施例のデジ
タルＰＬＬ回路は、タイミング抽出回路の一部としてＬ
ＳＩ化され、デジタルＰＬＬ回路部分は、０．８５Ｋゲ
ートで実現できた。このＬＳＩは、ＣＭＩコーディクや
ＣＰＵ周辺回路も含んだものであり、１．０μｍゲート
アレイによって、１３２ピンの１個のＰＧＡパッケージ
として実現できた。

【００７８】（Ｂ）他の実施例 (B-1) 上記第１実施例においては、入力信号ｉｎｐｕｔ
がＣＭＩ符号化されたものであったが、マンチェスタ符
号化されたものや、ＡＭＩ符号化されたものであっても
良い。

【００７９】マンチェスタ符号に従う入力信号ｉｎｐｕ
ｔが入力されるデジタルＰＬＬ回路においては、そのル
ープフィルタ部は、空き周期（ａｃｔ＝ｅ）について、
第１実施例に係る図１１ではなく、図１２に示す条件等
に従って状態遷移等を実行すれば良い。マンチェスタ符
号に対する場合、図１２における値ｓは２である。

【００８０】マンチェスタ符号自体の説明は割愛する
が、マンチェスタ符号は、先のＣＭＩ符号とよく似てお
り、タイミング抽出で問題となる変化点の間隔は、その
最小のものをＴとして、Ｔ、２Ｔとなる点が異なってい
る。従って、空き周期に係る上述した図９の状態遷移図
における条件や動作を、実際上生じ得る変化点の間隔に
応じて、すなわち入力が有効な場合の最大空き周期の回
数に応じて、図１２に示すようにすることにより、第１
実施例とほぼ同様に動作させることができる。

【００８１】ＡＭＩ符号に従う入力信号ｉｎｐｕｔが入
力されるデジタルＰＬＬ回路においては、変化点抽出部
（図２符号１参照）を第１実施例と異なる構成のものと
すると共に、そのループフィルタ部が、空き周期（ａｃ
ｔ＝ｅ）について、第１実施例に係る図１１ではなく、
図１２に示す条件等に従って状態遷移等を実行すること
を要する。ＡＭＩ符号に対する場合、図１２における値
ｓは、（許容される最大の０連続数）＋１である。

【００８２】ＡＭＩ符号は、図１３に示すように、３個
のレベルのいずれかのレベルをとるものであり、２個の
レベルのいずれかをとるＣＭＩ符号とは異なっている。
ＣＭＩ符号であれば２個のレベル間の変化点を直接検出
できるが、ＡＭＩ符号は、このようにすることはできな
い。そこで、例えば図示しない極性別の半波整流回路に
よって＋極性入力及び−極性入力を得た後、それぞれを
図１４に示す前縁微分部１３、１４に入力して前縁（例
えば立上りエッジ）を取出し、これら取出した前縁をオ
アゲート１５を介して抽出された変化点として出力させ
る。この図１４に示した変化点抽出回路は、ＡＭＩ符号
のマーク率が１００％でも、５０％程度（図１３（ｂ）
には６０％の場合を示している）でも抽出することがで
きる。なお、後者の場合には、＋極性入力及び−極性入
力をオアゲートを介した後、１個の前縁微分部に与える
ことで変化点を抽出することができ、この場合、前縁微
分部が１個で済むので構成が簡単となる。なお、マーク
率が１００％でない場合には、タイミング情報信号（ｔ
ｉｍＯ）の位相が変わるため、デコード／ラッチ部
（５）のデコード条件を調整する必要がある。

【００８３】また、ＡＭＩ符号では０が連続することが
あり、０が長い時間連続した場合には位相情報が欠落す
るため、許容される０の連続数が定められる。このよう
に決定されると、入力が正常状態での変化点の最大間隔
はその許容される最大の０連続期間である。従って、ル
ープフィルタ部は、上述したように、空き周期（ａｃｔ
＝ｅ）について、第１実施例に係る図１１ではなく、図
１２に示す条件等に従って状態遷移等を実行することを
要する。

【００８４】(B-2) 上記実施例の利用形態や用途は限定
されるものではないが、以下のように使用することもで
きる。第１実施例のデジタルＰＬＬ回路を用いたタイミ
ング抽出回路は、企業内ＬＡＮのインタフェース用基板
に搭載されて用いられる。このような企業内ＬＡＮは、
ＡＣＫ（アクノリッジ）方式で前後にフラグのあるパケ
ットを扱っており、パケット到来時に、データを取り込
むためにタイミングを抽出するのに第１実施例のデジタ
ルＰＬＬ回路が用いられる。

【００８５】マンチェスタ符号やＡＭＩ符号に係るデジ
タルＰＬＬ回路を有するタイミング抽出回路は、データ
の連続伝送用のインタフェース用基板に搭載されて用い
られる。先の場合と同じく、データと取り込むためのタ
イミング摘出に用いられる。なお、この種の装置は、伝
送用端局装置と呼ばれている。これらのほかに、タイミ
ング抽出が必要な、磁気テープや磁気ディスクの読出し
回路や、人工衛星からなどのドップラー効果による周波
数変動が含まれる受信回路などにも応用が可能である。

【００８６】(B-3) 本発明によるデジタルＰＬＬ回路
は、タイミング抽出以外の目的で使用されるものであっ
ても良い。例えば、ある信号に追従した異なる周波数の
信号を形成する場合等にも適用可能である。適用装置に
よっては、常に変化点位相が入力されるものもあり、こ
のような装置に適用されたデジタルＰＬＬ回路のループ
フィルタ部は、図９に示す状態遷移の実行機能を持たな
くても良い。そのため、変化点抽出部やアクティブ周期
検出部等は、デジタルＰＬＬ回路によってはなくても良
い。

【００８７】(B-4) 上記実施例においては、前方保護が
２／ｑのものを示したが、ｒ／ｑ（ｒは３以上の任意）
の前方保護であっても良い。また、ループフィルタ部
が、前方保護又は後方保護のいずれかだけを採用してい
るものであっても良い。

【００８８】

【発明の効果】以上のように、本発明によれば、ループ
フィルタ手段が行なう位相制御用の状態遷移に、伝送装
置等のフレーム同期回路等で採用されていた後方保護又
は前方保護の手法を適用するようにしたので、当該デジ
タルＰＬＬ回路への入力信号の安定性が低くてもその保
護機能をによって良好に動作し得、また、後方保護又は
前方保護の段数選定によって引込み時間を適切にし得
る。

【図面の簡単な説明】

【図１】第１実施例のループフィルタ部による状態遷移
を示す図（その１）である。

【図２】第１実施例のデジタルＰＬＬ回路の構成を示す
ブロック図である。

【図３】第１実施例のループフィルタ部の構成を示すブ
ロック図である。

【図４】第１実施例のデジタルＰＬＬ回路の各部タイミ
ングチャートである。

【図５】第１実施例のループフィルタ部の入出力信号の
定義を示す図表である。

【図６】第１実施例の位相比較部の入出力関係を示す図
表である。

【図７】第１実施例のループフィルタ部内のカウンタの
意味を示す図表である。

【図８】第１実施例のループフィルタ部の各部タイミン
グチャートである。

【図９】第１実施例のループフィルタ部による状態遷移
を示す図（その２）である。

【図１０】第１実施例のループフィルタ部の制御状態と
カウント値との関係を示す図表である。

【図１１】第１実施例のループフィルタ部の空き周期で
の条件等を示す図表である。

【図１２】他の実施例のループフィルタ部の空き周期で
の条件等を示す図表である。

【図１３】ＡＭＩ符号を示す説明図である。

【図１４】ＡＭＩ符号用の変化点抽出部を示すブロック
図である。

【符号の説明】

１…変化点抽出部、 ２…ＶＣＯカウンタ部（ＶＣＯ手段）、 ３…位相比較部（位相比較手段）、 ４…アクティブ周期検出部（アクティブ周期検出手
段）、 ５…デコード／ラッチ部、 ６…ループフィルタ部（ループフィルタ手段）、 Ａ０…進み傾向の状態の非同期状態における基準状態、 Ａ１〜Ａｐ…進み傾向の状態の非同期状態、 Ｂ０…進み傾向の状態の同期状態における基準状態、 Ｂ１〜Ｂｑ、Ｃ１〜Ｃｑ…進み傾向の状態の同期状態、 Ｄ０…遅れ傾向の状態の非同期状態における基準状態、 Ｄ１〜Ｄｐ…遅れ傾向の状態の非同期状態、 Ｅ０…遅れ傾向の状態の同期状態における基準状態、 Ｅ１〜Ｅｑ、Ｆ１〜Ｆｑ…遅れ傾向の状態の同期状態。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−234420（ＪＰ，Ａ) 特開 平２−170722（ＪＰ，Ａ) 特開 平５−316383（ＪＰ，Ａ) 特開 平２−149127（ＪＰ，Ａ) 特開 昭63−280591（ＪＰ，Ａ) 特開 平５−218858（ＪＰ，Ａ) 特開 昭62−73819（ＪＰ，Ａ) 特開 平２−174432（ＪＰ，Ａ) 特開 平６−309406（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 H04L 7/033

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 位相比較手段が入力信号と、ＶＣＯ手段
   から出力された周期性信号又はその分周信号との位相差
   信号を得てループフィルタ手段に与え、ループフィルタ
   手段がその位相差信号及びその直前の制御状態に応じて
   新たな制御状態に遷移させると共に、位相調整用の制御
   信号を形成して上記ＶＣＯ手段に与えて上記周期性信号
   の位相を調整させるデジタルＰＬＬ回路において、 上記位相差信号が、「遅れ」、「一致」又は「進み」を
   示すものであり、 上記ループフィルタ手段が、制御状態として「同期状
   態」又は「非同期状態」をとり、「非同期状態」から
   「同期状態」へは後方保護方法に従い移行させ、後方保
   護状態においては、上記ＶＣＯ手段に与える位相調整用
   の制御信号を「位相調整なし」とすることを特徴とする
   デジタルＰＬＬ回路。
2. 【請求項２】 位相比較手段が入力信号と、ＶＣＯ手段
   から出力された周期性信号又はその分周信号との位相差
   信号を得てループフィルタ手段に与え、ループフィルタ
   手段がその位相差信号及びその直前の制御状態に応じて
   新たな制御状態に遷移させると共に、位相調整用の制御
   信号を形成して上記ＶＣＯ手段に与えて上記周期性信号
   の位相を調整させるデジタルＰＬＬ回路において、 上記位相差信号が、「遅れ」、「一致」又は「進み」を
   示すものであり、 上記ループフィルタ手段が、制御状態として「同期状
   態」又は「非同期状態」をとり、「同期状態」から「非
   同期状態」へは前方保護機能に従い移行させ、前方保護
   状態においては、上記ＶＣＯ手段に与える位相調整用の
   制御信号を「位相調整なし」とすることを特徴とするデ
   ジタルＰＬＬ回路。
3. 【請求項３】 請求項２に記載のデジタルＰＬＬ回路に
   おいて、 上記ループフィルタ手段は、 「同期状態」の基準状態にあるときに「遅れ」又は「進
   み」の上記位相差信号が入力されると、「遅らせる」又
   は「進ませる」の位相調整用の制御信号を上記ＶＣＯ手
   段に出力すると共に、前方保護機能を起動させ、下記
   (i) 〜(iii) のいずれかの動作を実行することを特徴と
   するデジタルＰＬＬ回路。 (i) 前方保護機能の起動後の上記位相差信号の連続ｑ回
   の入力のうち、「一致」の入力回数が（ｑ−ｒ）回（但
   しｒ＜ｑ）あったときには、「同期状態」の基準状態に
   戻すと共に、上記ＶＣＯ手段に与える位相調整用の制御
   信号を「位相調整なし」とする。 (ii)前方保護機能の起動後の上記位相差信号の連続ｑ回
   の入力を待たずに、まず、「遅れ」及び「進み」の上記
   位相差信号の入力回数の差回数がｒ1 回（但しｒ1 ≦
   ｒ）となり、その後、「遅れ」又は「進み」の上記位相
   差信号がｒ2 回（但しｒ2 ≦ｒ）となったときには、
   「非同期状態」に移行させると共に、上記ＶＣＯ手段に
   与える位相調整用の制御信号を「遅らせる」又は「進ま
   せる」とする。 (iii) 「遅れ」及び「進み」の上記位相差信号の入力回
   数の差回数がｒ1 回未満のまま、前方保護機能の起動後
   の上記位相差信号の入力回数が（ｑ−ｒ）回に達したと
   き、あるいは、上記差回数がｒ1 回に達して、その後
   「遅れ」又は「進み」の上記位相差信号の入力回数がｒ
   2 回未満で、前方保護機能の起動後の上記位相差信号の
   入力回数がｑ回に達したときには、「同期状態」の基準
   状態に戻すと共に、上記ＶＣＯ手段に与える位相調整用
   の制御信号を「位相調整なし」とする。
4. 【請求項４】 請求項１〜３のいずれかに記載のデジタ
   ルＰＬＬ回路において、 上記ループフィルタ手段による制御状態である「同期状
   態」及び「非同期状態」のそれぞれを、位相傾向の面か
   ら「進み傾向の状態」及び「遅れ傾向の状態」に分類
   し、上記ループフィルタ手段は、「同期状態」及び「非
   同期状態」間の移行時には、同じ位相傾向の他の状態に
   移行させることを特徴とするデジタルＰＬＬ回路。
5. 【請求項５】 請求項１〜３のいずれかに記載のデジタ
   ルＰＬＬ回路において、 上記ループフィルタ手段による制御状態である「同期状
   態」及び「非同期状態」のそれぞれを、位相傾向の面か
   ら「進み傾向の状態」及び「遅れ傾向の状態」に分類
   し、 上記ループフィルタ手段は、 「進み傾向の状態」の「同期状態」又は「非同期状態」
   にあるときに、「遅れ」の上記位相差信号が与えられた
   ときに「遅れ傾向の状態」の「同期状態」又は「非同期
   状態」に移行させ、 「遅れ傾向の状態」の「同期状態」又は「非同期状態」
   にあるときに、「進み」の上記位相差信号が与えられた
   ときに「進み傾向の状態」の「同期状態」又は「非同期
   状態」に移行させることを特徴とするデジタルＰＬＬ回
   路。
6. 【請求項６】 請求項１〜５のいずれかに記載のデジタ
   ルＰＬＬ回路において、 上記位相比較手段に入力される入力信号が、今回の処理
   周期において、比較に供する位相基準点を有するもので
   あるか否かを検出するアクティブ周期検出手段を設け、 上記ループフィルタ手段は、 「位相基準点あり」の場合には、上記請求項１〜５のい
   ずれかに記載の処理を行ない、 「位相基準点なし」の場合であってその連続回数がｓ回
   未満の場合には、その直前の「同期状態」又は「非同期
   状態」に留まり、 「位相基準点なし」の場合であってその連続回数がｓ回
   以上の場合には、「非同期状態」の基準状態へ移行する
   ことを特徴とするデジタルＰＬＬ回路。