JP3134846B2 - ヒステリシスコンパレータ回路 - Google Patents
ヒステリシスコンパレータ回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
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- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ヒステリシスコン
パレータ回路に関し、特に、差動入力回路および加算器
を用いて構成されたヒステリシスコンパレータ回路に関
する。
パレータ回路に関し、特に、差動入力回路および加算器
を用いて構成されたヒステリシスコンパレータ回路に関
する。
【０００２】
【従来の技術】ヒステリシス特性を備えたコンパレータ
回路は、ヒステリシスコンパレータ回路とよばれ、例え
ば、ゼロクロス検波回路に用いられる。このようなゼロ
クロス検波回路は、従来より受信装置などの遅延検波回
路に用いられている。近年においては、携帯電話やＰＨ
Ｓなどの移動通信機器の変復調回路に用いられている。
このような用途においては、微小信号が受信できるよう
にするための高感度化や、電池を長持ちさせるための低
消費電力化が要求されている。この要求に応えるものと
して、例えば、特開昭６４−０７３９０６号公報に示さ
れたヒステリシスコンパレータ回路がある。この回路の
詳細について、以下に説明する。
回路は、ヒステリシスコンパレータ回路とよばれ、例え
ば、ゼロクロス検波回路に用いられる。このようなゼロ
クロス検波回路は、従来より受信装置などの遅延検波回
路に用いられている。近年においては、携帯電話やＰＨ
Ｓなどの移動通信機器の変復調回路に用いられている。
このような用途においては、微小信号が受信できるよう
にするための高感度化や、電池を長持ちさせるための低
消費電力化が要求されている。この要求に応えるものと
して、例えば、特開昭６４−０７３９０６号公報に示さ
れたヒステリシスコンパレータ回路がある。この回路の
詳細について、以下に説明する。
【０００３】図７は、従来のヒステリシスコンパレータ
の構成を示す。以下、トランジスタにおいては、ＰＭＯ
ＳはＰ型ＭＯＳ（Metal Oxide Semiconductor)を示し、
ＮＭＯＳはＮ型ＭＯＳを示している。ヒステリシスコン
パレータは、入力端子２０１，２０２，２０３、これら
に接続された第１の差動入力回路２０４、加算回路２０
５、電流切り替え回路２０６、ＰＭＯＳトランジスタ２
０７、入力端子２０３にゲートが接続されたＮＭＯＳト
ランジスタ２０８、量子化器２０９、およびＮＭＯＳト
ランジスタ２１０より構成されている。量子化器２０９
の出力端は、出力端子２１１に接続されている。ＮＭＯ
Ｓトランジスタ２１０は、入力端子２０３にゲートが接
続されると共にドレインが電流切り替え回路２０６の低
電位側に接続されている。第１の差動入力回路２０４と
高電位電源２１２との間には加算回路２０５が設けられ
ている。ＰＭＯＳトランジスタ２０７のゲートは、加算
回路２０５の出力点Ｂに接続されている。量子化器２０
９の入力端は、ＰＭＯＳトランジスタ２０７とＮＭＯＳ
トランジスタ２０８の各ドレインに接続されている。
の構成を示す。以下、トランジスタにおいては、ＰＭＯ
ＳはＰ型ＭＯＳ（Metal Oxide Semiconductor)を示し、
ＮＭＯＳはＮ型ＭＯＳを示している。ヒステリシスコン
パレータは、入力端子２０１，２０２，２０３、これら
に接続された第１の差動入力回路２０４、加算回路２０
５、電流切り替え回路２０６、ＰＭＯＳトランジスタ２
０７、入力端子２０３にゲートが接続されたＮＭＯＳト
ランジスタ２０８、量子化器２０９、およびＮＭＯＳト
ランジスタ２１０より構成されている。量子化器２０９
の出力端は、出力端子２１１に接続されている。ＮＭＯ
Ｓトランジスタ２１０は、入力端子２０３にゲートが接
続されると共にドレインが電流切り替え回路２０６の低
電位側に接続されている。第１の差動入力回路２０４と
高電位電源２１２との間には加算回路２０５が設けられ
ている。ＰＭＯＳトランジスタ２０７のゲートは、加算
回路２０５の出力点Ｂに接続されている。量子化器２０
９の入力端は、ＰＭＯＳトランジスタ２０７とＮＭＯＳ
トランジスタ２０８の各ドレインに接続されている。
【０００４】第１の差動入力回路２０４は、入力端子２
０２にゲートが接続されたＮＭＯＳトランジスタ２０４
ａ、入力端子２０１にゲートが接続されたＮＭＯＳトラ
ンジスタ２０４ｂ、入力端子２０３にゲートが接続され
たＮＭＯＳトランジスタ２０４ｃから成り、ＮＭＯＳト
ランジスタ２０４ｃのドレインはＮＭＯＳトランジスタ
２０４ａ，２０４ｂの各ソースに接続されている。加算
回路２０５は、ゲートが共通接続されたＰＭＯＳトラン
ジスタ２０５ａ，２０５ｂから成り、それぞれのドレイ
ンがＮＭＯＳトランジスタ２０４ａ，２０４ｂのドレイ
ンに接続されている。
０２にゲートが接続されたＮＭＯＳトランジスタ２０４
ａ、入力端子２０１にゲートが接続されたＮＭＯＳトラ
ンジスタ２０４ｂ、入力端子２０３にゲートが接続され
たＮＭＯＳトランジスタ２０４ｃから成り、ＮＭＯＳト
ランジスタ２０４ｃのドレインはＮＭＯＳトランジスタ
２０４ａ，２０４ｂの各ソースに接続されている。加算
回路２０５は、ゲートが共通接続されたＰＭＯＳトラン
ジスタ２０５ａ，２０５ｂから成り、それぞれのドレイ
ンがＮＭＯＳトランジスタ２０４ａ，２０４ｂのドレイ
ンに接続されている。
【０００５】電流切り替え回路２０６は、ＮＭＯＳトラ
ンジスタ２０６ａ，２０６ｂから成り、ＮＭＯＳトラン
ジスタ２０６ａのゲートは量子化器２０９の出力及び出
力端子２１１に接続されている。ＮＭＯＳトランジスタ
２０６ａ，２０６ｂのソースは接続され、それぞれのド
レインはＰＭＯＳトランジスタ２０５ａ，２０５ｂのそ
れぞれのドレインに接続されている。さらに、ＮＭＯＳ
トランジスタ２０６ａ，２０６ｂのそれぞれのソースは
ＮＭＯＳトランジスタ２１０のドレインに接続されてい
る。量子化器２０９は、２個のインバータ２０９ａ，２
０９ｂが直列接続された構成を有し、或るレベル以上の
信号が入力されると出力信号を発生する。ＮＭＯＳトラ
ンジスタ２１０は、定電流源として動作する。
ンジスタ２０６ａ，２０６ｂから成り、ＮＭＯＳトラン
ジスタ２０６ａのゲートは量子化器２０９の出力及び出
力端子２１１に接続されている。ＮＭＯＳトランジスタ
２０６ａ，２０６ｂのソースは接続され、それぞれのド
レインはＰＭＯＳトランジスタ２０５ａ，２０５ｂのそ
れぞれのドレインに接続されている。さらに、ＮＭＯＳ
トランジスタ２０６ａ，２０６ｂのそれぞれのソースは
ＮＭＯＳトランジスタ２１０のドレインに接続されてい
る。量子化器２０９は、２個のインバータ２０９ａ，２
０９ｂが直列接続された構成を有し、或るレベル以上の
信号が入力されると出力信号を発生する。ＮＭＯＳトラ
ンジスタ２１０は、定電流源として動作する。
【０００６】図８は図７のヒステリシスコンパレータ回
路の動作波形を示す。第１の差動入力回路２０４と加算
回路２０５は、コンパレータを形成しており、図８の
（ａ）に示すように、入力端子２０１には基準電圧（Ｖ
ＲＥＦ）が印加され、入力端子２０２には入力電圧Ｖ
ＩＮが印加され、入力端子２０３には一定電圧（バイア
ス電圧）が印加され、ＮＭＯＳトランジスタ２０４ｃ，
２０８，２１０のそれぞれは定電流源として機能してい
る。ここで、加算回路２０５の出力点ｍ，ｎの電圧が等
しいとき、すなわち、ＰＭＯＳトランジスタ２０５ａ，
２０５ｂのそれぞれに流れる電流Ｉ１ とＩ２ が等し
いときがコンパレータの閾値になる。
路の動作波形を示す。第１の差動入力回路２０４と加算
回路２０５は、コンパレータを形成しており、図８の
（ａ）に示すように、入力端子２０１には基準電圧（Ｖ
ＲＥＦ）が印加され、入力端子２０２には入力電圧Ｖ
ＩＮが印加され、入力端子２０３には一定電圧（バイア
ス電圧）が印加され、ＮＭＯＳトランジスタ２０４ｃ，
２０８，２１０のそれぞれは定電流源として機能してい
る。ここで、加算回路２０５の出力点ｍ，ｎの電圧が等
しいとき、すなわち、ＰＭＯＳトランジスタ２０５ａ，
２０５ｂのそれぞれに流れる電流Ｉ１ とＩ２ が等し
いときがコンパレータの閾値になる。
【０００７】図８の（ａ）に示すように、ＶＲＥＦ＞Ｖ
ＩＮの関係にあるとき、図８の（ｄ）に示すように、Ｎ
ＭＯＳトランジスタ２０４ａと２０４ｂの双方にドレイ
ン電流Ｉａ ，Ｉｂが流れている。この状態ではＰＭＯ
Ｓトランジスタ２０７がオン状態にあり、量子化器２０
９の入力がＨレベルであるため出力端子２１１は、図８
の（ａ）に示すように、Ｈレベルの出力電圧Ｖ２１１が
出力されている。この出力端子２１１の電圧Ｖ２１１を
入力としてＮＭＯＳトランジスタ２０６ａがオン状態に
あることから、ＮＭＯＳトランジスタ２０６ａにドレイ
ン電流Ｉｅ（＝ＮＭＯＳトランジスタ２１０のドレイン
電流α）は流れるが、２０６ｂには流れない。
ＩＮの関係にあるとき、図８の（ｄ）に示すように、Ｎ
ＭＯＳトランジスタ２０４ａと２０４ｂの双方にドレイ
ン電流Ｉａ ，Ｉｂが流れている。この状態ではＰＭＯ
Ｓトランジスタ２０７がオン状態にあり、量子化器２０
９の入力がＨレベルであるため出力端子２１１は、図８
の（ａ）に示すように、Ｈレベルの出力電圧Ｖ２１１が
出力されている。この出力端子２１１の電圧Ｖ２１１を
入力としてＮＭＯＳトランジスタ２０６ａがオン状態に
あることから、ＮＭＯＳトランジスタ２０６ａにドレイ
ン電流Ｉｅ（＝ＮＭＯＳトランジスタ２１０のドレイン
電流α）は流れるが、２０６ｂには流れない。
【０００８】次に、図８の（ａ）のように、ＶＩＮが次
第に増大し、ｔ１の時点でＶＩＮ＞ＶＲＥＦの関係が生
じたとすると、ＮＭＯＳトランジスタ２０４ａのドレイ
ン電流Ｉｃ増加傾向に、ＮＭＯＳトランジスタ２０４ｂ
のドレイン電流Ｉｄは低下傾向になる。この変化に伴っ
てＰＭＯＳトランジスタ２０５ｂのドレイン電流Ｉｂも
減少し始め、ｎ点の電位が徐々に下がり始める。或る値
まで低下すると、インバータ２０９ａが動作を開始でき
る電圧がインバータ２０９ａに入力されるようになる。
この時点がｔ２であり、インバータ２０９ａの出力がＨ
レベル、インバータ２０９ｂの出力がＬレベルに変化す
る。したがって、図８の（ｂ）のように、ＮＭＯＳトラ
ンジスタ２０６ｂがオン状態に転じ、同時に、図８の
（ｃ）のようにＮＭＯＳトランジスタ２０６ａがオフ状
態に転じる。この出力変化の時点（ｔ２）は、ＶＩＮ＞
ＶＲＥＦになったｔ１時点より遅れており、ヒステリシ
ス特性が得られている。このとき、図８の（ｄ）のよう
に、加算回路２０５のＰＭＯＳトランジスタ２０５ａに
は、電流Ｉａとして、ＮＭＯＳトランジスタ２０４ａの
ドレイン電流Ｉｃ＋ＮＭＯＳトランジスタ２０６ｂのド
レイン電流Ｉｆの和が流れるように変化し、ＰＭＯＳト
ランジスタ２０５ｂのドレイン電流Ｉｂは減少する。そ
して、図８の（ｅ）のように、ＮＭＯＳトランジスタ２
０４ａと２０４ｂの切り替わりに応じて、ＮＭＯＳトラ
ンジスタ２１０のドレイン電流αが増加する。
第に増大し、ｔ１の時点でＶＩＮ＞ＶＲＥＦの関係が生
じたとすると、ＮＭＯＳトランジスタ２０４ａのドレイ
ン電流Ｉｃ増加傾向に、ＮＭＯＳトランジスタ２０４ｂ
のドレイン電流Ｉｄは低下傾向になる。この変化に伴っ
てＰＭＯＳトランジスタ２０５ｂのドレイン電流Ｉｂも
減少し始め、ｎ点の電位が徐々に下がり始める。或る値
まで低下すると、インバータ２０９ａが動作を開始でき
る電圧がインバータ２０９ａに入力されるようになる。
この時点がｔ２であり、インバータ２０９ａの出力がＨ
レベル、インバータ２０９ｂの出力がＬレベルに変化す
る。したがって、図８の（ｂ）のように、ＮＭＯＳトラ
ンジスタ２０６ｂがオン状態に転じ、同時に、図８の
（ｃ）のようにＮＭＯＳトランジスタ２０６ａがオフ状
態に転じる。この出力変化の時点（ｔ２）は、ＶＩＮ＞
ＶＲＥＦになったｔ１時点より遅れており、ヒステリシ
ス特性が得られている。このとき、図８の（ｄ）のよう
に、加算回路２０５のＰＭＯＳトランジスタ２０５ａに
は、電流Ｉａとして、ＮＭＯＳトランジスタ２０４ａの
ドレイン電流Ｉｃ＋ＮＭＯＳトランジスタ２０６ｂのド
レイン電流Ｉｆの和が流れるように変化し、ＰＭＯＳト
ランジスタ２０５ｂのドレイン電流Ｉｂは減少する。そ
して、図８の（ｅ）のように、ＮＭＯＳトランジスタ２
０４ａと２０４ｂの切り替わりに応じて、ＮＭＯＳトラ
ンジスタ２１０のドレイン電流αが増加する。
【０００９】次に、出力端子２１１がＬレベルになった
後、ＶＩＮが次第に減少し始めると、これに応じてＮＭ
ＯＳトランジスタ２０４ｂのドレイン電流Ｉｄが増大し
始め、逆に、ＮＭＯＳトランジスタ２０４ａのドレイン
電流Ｉｃは減少傾向になる。そして、ｔ３の時点でＶ
ＲＥＦ＞ＶＩＮに転じる。しかし、ｔ３の時点では、Ｐ
ＭＯＳトランジスタ２０７のドレイン出力が量子化器２
０９および電流切り替え回路２０６を動作させる電圧に
まで上昇していないため、この時点ではインバータ２０
９ａを動作させるに至らない。ＶＲＥＦ＞ＶＩＮの変化
時点より少し遅れたｔ４の時点になってインバータ２０
９ａの入力はＨレベルに達し、インバータ２０９ａの出
力がＬレベルに、インバータ２０９ｂの出力がＨレベル
に変化する。すなわち、出力端子２１１の電圧レベルが
ＬレベルからＨレベルに変化する。この時点ｔ４はｔ３
の時点より遅れていることから、ヒステリシス特性を持
っていることがわかる。このように、図７の構成によれ
ば、ＶＩＮ＞ＶＲＥＦまたはＶＲＥＦ＞ＶＩＮ の状態が
生じても、出力端子２１１の電圧レベルは遅れて変化す
るヒステリシス動作を持ったコンパレータ回路として動
作する。
後、ＶＩＮが次第に減少し始めると、これに応じてＮＭ
ＯＳトランジスタ２０４ｂのドレイン電流Ｉｄが増大し
始め、逆に、ＮＭＯＳトランジスタ２０４ａのドレイン
電流Ｉｃは減少傾向になる。そして、ｔ３の時点でＶ
ＲＥＦ＞ＶＩＮに転じる。しかし、ｔ３の時点では、Ｐ
ＭＯＳトランジスタ２０７のドレイン出力が量子化器２
０９および電流切り替え回路２０６を動作させる電圧に
まで上昇していないため、この時点ではインバータ２０
９ａを動作させるに至らない。ＶＲＥＦ＞ＶＩＮの変化
時点より少し遅れたｔ４の時点になってインバータ２０
９ａの入力はＨレベルに達し、インバータ２０９ａの出
力がＬレベルに、インバータ２０９ｂの出力がＨレベル
に変化する。すなわち、出力端子２１１の電圧レベルが
ＬレベルからＨレベルに変化する。この時点ｔ４はｔ３
の時点より遅れていることから、ヒステリシス特性を持
っていることがわかる。このように、図７の構成によれ
ば、ＶＩＮ＞ＶＲＥＦまたはＶＲＥＦ＞ＶＩＮ の状態が
生じても、出力端子２１１の電圧レベルは遅れて変化す
るヒステリシス動作を持ったコンパレータ回路として動
作する。
【００１０】
【発明が解決しようとする課題】しかし、従来のヒステ
リシスコンパレータ回路によると、量子化器２０９の出
力レベルが高いと、電流切り替え回路２０６のＮＭＯＳ
トランジスタ２０６ａ，２０６ｂが差動増幅器としての
線形領域を越え、図８の（ｂ），（ｃ）に示すように、
電流を切り替えるスイッチとして動作する。このため、
差動増幅器としての伝達特性のマッチング作用は生ぜ
ず、ヒステリシス幅は、ＮＭＯＳトランジスタ２１０の
ドレイン電流と、差動入力回路２０４のＮＭＯＳトラン
ジスタ２０４ａ，２０４ｂの相互コンダクタンスとによ
って決定されるため、素子のばらつきや温度による素子
の特性変化の影響を受けるという問題がある。さらに、
立ち上がり信号と立ち下がり信号との応答時間のマッチ
ングを得ることが難しいという問題がある。
リシスコンパレータ回路によると、量子化器２０９の出
力レベルが高いと、電流切り替え回路２０６のＮＭＯＳ
トランジスタ２０６ａ，２０６ｂが差動増幅器としての
線形領域を越え、図８の（ｂ），（ｃ）に示すように、
電流を切り替えるスイッチとして動作する。このため、
差動増幅器としての伝達特性のマッチング作用は生ぜ
ず、ヒステリシス幅は、ＮＭＯＳトランジスタ２１０の
ドレイン電流と、差動入力回路２０４のＮＭＯＳトラン
ジスタ２０４ａ，２０４ｂの相互コンダクタンスとによ
って決定されるため、素子のばらつきや温度による素子
の特性変化の影響を受けるという問題がある。さらに、
立ち上がり信号と立ち下がり信号との応答時間のマッチ
ングを得ることが難しいという問題がある。
【００１１】したがって、本発明の目的は、素子のばら
つきや温度の影響を受けにくく、立ち上がり及び立ち下
がり時の応答特性に優れ、低消費電力化が可能なヒステ
リシスコンパレータ回路を提供することにある。
つきや温度の影響を受けにくく、立ち上がり及び立ち下
がり時の応答特性に優れ、低消費電力化が可能なヒステ
リシスコンパレータ回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、入力電圧と基準電圧の差に応じて動作す
る第１の差動入力回路と、第１および第２の加算入力部
を備え、前記第１の差動入力回路の差動出力電圧が前記
第１および第２の加算入力部に第１の加算入力として入
力される加算回路と、前記加算回路の出力電圧を量子化
し、量子化した値を出力信号とする量子化器と、前記量
子化器の出力電圧を減衰させる減衰器と、前記減衰器の
出力電圧を差動増幅して得られた差動出力を前記加算回
路の前記第１および第２の加算入力部に第２の加算入力
として印加すると共に正帰還系を形成する第２の差動入
力回路と、を備えたことを特徴とするヒステリシスコン
パレータ回路を提供する。
達成するため、入力電圧と基準電圧の差に応じて動作す
る第１の差動入力回路と、第１および第２の加算入力部
を備え、前記第１の差動入力回路の差動出力電圧が前記
第１および第２の加算入力部に第１の加算入力として入
力される加算回路と、前記加算回路の出力電圧を量子化
し、量子化した値を出力信号とする量子化器と、前記量
子化器の出力電圧を減衰させる減衰器と、前記減衰器の
出力電圧を差動増幅して得られた差動出力を前記加算回
路の前記第１および第２の加算入力部に第２の加算入力
として印加すると共に正帰還系を形成する第２の差動入
力回路と、を備えたことを特徴とするヒステリシスコン
パレータ回路を提供する。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。図１は、本発明によるヒステリ
シスコンパレータ回路の原理的構成を示す。本発明のヒ
ステリシスコンパレータ回路は、入力端子１に接続され
た第１の差動入力回路２、この第１の差動入力回路２に
接続された加算回路３、この加算回路３に接続された量
子化器４、この量子化器４の出力端に接続された出力端
子５、量子化器４に接続された減衰器６、この減衰器６
と加算回路３の間に設けられた第２の差動入力回路７を
備えて構成されている。
て図面を基に説明する。図１は、本発明によるヒステリ
シスコンパレータ回路の原理的構成を示す。本発明のヒ
ステリシスコンパレータ回路は、入力端子１に接続され
た第１の差動入力回路２、この第１の差動入力回路２に
接続された加算回路３、この加算回路３に接続された量
子化器４、この量子化器４の出力端に接続された出力端
子５、量子化器４に接続された減衰器６、この減衰器６
と加算回路３の間に設けられた第２の差動入力回路７を
備えて構成されている。
【００１４】図１の構成において、第１の差動入力回路
２の出力信号と第２の差動入力回路７からの出力信号
は、加算回路３により加算される。加算回路３の出力
は、量子化器４で量子化される。量子化器４により量子
化された信号は、減衰器６で所定の減衰が行われた後、
第２の差動入力回路７に印加される。第２の差動入力回
路７の出力は、減衰器６の減衰状況に応じた出力レベル
になる。この第２の差動入力回路７の出力は、２つの差
動入力回路のそれぞれの増幅特性の比率に応じて第１の
差動入力回路２の入力レベルに換算されたヒステリシス
幅として、正帰還される。このとき、減衰器６は、第２
の差動入力回路７に与える信号が、第２の差動入力回路
７の非飽和領域に納まるように機能する。
２の出力信号と第２の差動入力回路７からの出力信号
は、加算回路３により加算される。加算回路３の出力
は、量子化器４で量子化される。量子化器４により量子
化された信号は、減衰器６で所定の減衰が行われた後、
第２の差動入力回路７に印加される。第２の差動入力回
路７の出力は、減衰器６の減衰状況に応じた出力レベル
になる。この第２の差動入力回路７の出力は、２つの差
動入力回路のそれぞれの増幅特性の比率に応じて第１の
差動入力回路２の入力レベルに換算されたヒステリシス
幅として、正帰還される。このとき、減衰器６は、第２
の差動入力回路７に与える信号が、第２の差動入力回路
７の非飽和領域に納まるように機能する。
【００１５】次に、図１の構成のヒステリシスコンパレ
ータ回路の動作について説明する。第１の差動入力回路
２の利得をＫ１、第２の差動入力回路７の利得をＫ２、
減衰器６の減衰量を正の実数Ｋ３とする。また、量子化
器４は、加算回路３の出力が正のときは＋１、負のとき
は−１を出力するものとする。加算回路３の出力が正の
とき、第２の差動入力回路７の出力電圧ＶＢは、（１）
式で表される。 ＶＢ ＝Ｋ３ ×Ｋ２ ・・・・・（１）
ータ回路の動作について説明する。第１の差動入力回路
２の利得をＫ１、第２の差動入力回路７の利得をＫ２、
減衰器６の減衰量を正の実数Ｋ３とする。また、量子化
器４は、加算回路３の出力が正のときは＋１、負のとき
は−１を出力するものとする。加算回路３の出力が正の
とき、第２の差動入力回路７の出力電圧ＶＢは、（１）
式で表される。 ＶＢ ＝Ｋ３ ×Ｋ２ ・・・・・（１）
【００１６】一方、第１の差動入力回路２の出力電圧Ｖ
Ａは、入力電圧をＶＩＮとすれば、（２）式で表され
る。 ＶＡ ＝ＶＩＮ×Ｋ１ ・・・・・（２） 量子化器４の出力が反転するのは、加算回路３の出力が
０レベルのときである。このとき、（３）式が成立す
る。 ＶＡ ＋ＶＢ ＝０ ・・・・・（３） 上記の（１）〜（３）式をもとに入力電圧ＶＩＮを求め
ると、（４）式が得られる。 ＶＩＮ＝（−Ｋ３ ）×Ｋ２ ／Ｋ１ ・・・・・（４）
Ａは、入力電圧をＶＩＮとすれば、（２）式で表され
る。 ＶＡ ＝ＶＩＮ×Ｋ１ ・・・・・（２） 量子化器４の出力が反転するのは、加算回路３の出力が
０レベルのときである。このとき、（３）式が成立す
る。 ＶＡ ＋ＶＢ ＝０ ・・・・・（３） 上記の（１）〜（３）式をもとに入力電圧ＶＩＮを求め
ると、（４）式が得られる。 ＶＩＮ＝（−Ｋ３ ）×Ｋ２ ／Ｋ１ ・・・・・（４）
【００１７】次に、加算回路３の出力が負の時について
同様に考察すると、下記のようになる。 ＶＢ ＝（−Ｋ３ ）×Ｋ２ ・・・・・（５） ＶＡ ＝ＶＩＮ×Ｋ１ ・・・・・（６） ＶＡ ＋ＶＢ ＝０ ・・・・・（７） 上記の（４）〜（６）式をもとに入力電圧ＶＩＮを求め
ると、（８）式が得られる。 ＶＩＮ＝Ｋ３ ×Ｋ２ ／Ｋ１ ・・・・・（８）
同様に考察すると、下記のようになる。 ＶＢ ＝（−Ｋ３ ）×Ｋ２ ・・・・・（５） ＶＡ ＝ＶＩＮ×Ｋ１ ・・・・・（６） ＶＡ ＋ＶＢ ＝０ ・・・・・（７） 上記の（４）〜（６）式をもとに入力電圧ＶＩＮを求め
ると、（８）式が得られる。 ＶＩＮ＝Ｋ３ ×Ｋ２ ／Ｋ１ ・・・・・（８）
【００１８】以上のように、減衰器６と第２の差動入力
回路７は、量子化器４で一定の振幅に量子化（ディジタ
ル化）した出力信号を減衰し、これを第１の差動入力回
路２と同一または相似な第２の差動入力回路７で増幅
し、この増幅出力を正帰還させることにより、ヒステリ
シス幅を減衰器６の出力に一致または比例させることが
可能になる。したがって、立ち上がり信号と立ち下がり
信号の応答時間のマッチングが得られる。そして、第１
と第２の差動入力回路を同一（または相似）にすること
により、上記の利得Ｋ２，Ｋ１を含んだ各式による値の
変動を軽減することができ、安定した特性のヒステリシ
スコンパレータ回路を得ることが可能になる。
回路７は、量子化器４で一定の振幅に量子化（ディジタ
ル化）した出力信号を減衰し、これを第１の差動入力回
路２と同一または相似な第２の差動入力回路７で増幅
し、この増幅出力を正帰還させることにより、ヒステリ
シス幅を減衰器６の出力に一致または比例させることが
可能になる。したがって、立ち上がり信号と立ち下がり
信号の応答時間のマッチングが得られる。そして、第１
と第２の差動入力回路を同一（または相似）にすること
により、上記の利得Ｋ２，Ｋ１を含んだ各式による値の
変動を軽減することができ、安定した特性のヒステリシ
スコンパレータ回路を得ることが可能になる。
【００１９】図２は本発明によるヒステリシスコンパレ
ータ回路の第１の実施の形態を示す。このヒステリシス
コンパレータ回路は、図１を具体化したものである。第
１の差動入力回路２は、ＮＭＯＳトランジスタ２１（第
１のＭＯＳトランジスタ），２２（第２のＭＯＳトラン
ジスタ），２３（第３のＭＯＳトランジスタ）より構成
され、差動増幅回路として動作する。ＮＭＯＳトランジ
スタ２１，２３のゲートは入力端子１０１（非反転入力
端子），１０２（反転入力端子）に接続され、それぞれ
のソースはＮＭＯＳトランジスタ２２のドレインに接続
され、さらに各ドレインは加算回路３に接続されてい
る。ＮＭＯＳトランジスタ２２のゲートは入力端子１０
３（バイアス端子）に接続され、そのソースは接地され
ている。
ータ回路の第１の実施の形態を示す。このヒステリシス
コンパレータ回路は、図１を具体化したものである。第
１の差動入力回路２は、ＮＭＯＳトランジスタ２１（第
１のＭＯＳトランジスタ），２２（第２のＭＯＳトラン
ジスタ），２３（第３のＭＯＳトランジスタ）より構成
され、差動増幅回路として動作する。ＮＭＯＳトランジ
スタ２１，２３のゲートは入力端子１０１（非反転入力
端子），１０２（反転入力端子）に接続され、それぞれ
のソースはＮＭＯＳトランジスタ２２のドレインに接続
され、さらに各ドレインは加算回路３に接続されてい
る。ＮＭＯＳトランジスタ２２のゲートは入力端子１０
３（バイアス端子）に接続され、そのソースは接地され
ている。
【００２０】加算回路３は、ＰＭＯＳトランジスタ３１
（第１のＭＯＳトランジスタ），３２（第２のＭＯＳト
ランジスタ），３３（第４のＭＯＳトランジスタ），３
４（第５のＭＯＳトランジスタ），３５（第３のＭＯＳ
トランジスタ）、及びＮＭＯＳトランジスタ３５（第２
のＭＯＳトランジスタ），３６（第６のＭＯＳトランジ
スタ）から成る。ＰＭＯＳトランジスタ３１と３２は第
１のカレントミラー回路を形成しており、ＰＭＯＳトラ
ンジスタ３３と３４は第２のカレントミラー回路を構成
し、それぞれのカレントミラー回路には、第１の差動入
力回路２と第２の差動入力回路７の差動出力が、加算
（電流加算）されるように接続されている。ＰＭＯＳト
ランジスタ３２のドレインが第１の加算入力部になり、
ＰＭＯＳトランジスタ３３のドレインが第２の加算入力
部になる。また、ＮＭＯＳトランジスタ３５と３６は能
動負荷回路を形成している。ＮＭＯＳトランジスタ３５
と３６の各ゲートはＮＭＯＳトランジスタ３６のドレイ
ンに接続され、ＮＭＯＳトランジスタ３５のドレインは
ＰＭＯＳトランジスタ３１のドレインに接続され、ＮＭ
ＯＳトランジスタ３６のドレインはＰＭＯＳトランジス
タ３４のドレインに接続されている。
（第１のＭＯＳトランジスタ），３２（第２のＭＯＳト
ランジスタ），３３（第４のＭＯＳトランジスタ），３
４（第５のＭＯＳトランジスタ），３５（第３のＭＯＳ
トランジスタ）、及びＮＭＯＳトランジスタ３５（第２
のＭＯＳトランジスタ），３６（第６のＭＯＳトランジ
スタ）から成る。ＰＭＯＳトランジスタ３１と３２は第
１のカレントミラー回路を形成しており、ＰＭＯＳトラ
ンジスタ３３と３４は第２のカレントミラー回路を構成
し、それぞれのカレントミラー回路には、第１の差動入
力回路２と第２の差動入力回路７の差動出力が、加算
（電流加算）されるように接続されている。ＰＭＯＳト
ランジスタ３２のドレインが第１の加算入力部になり、
ＰＭＯＳトランジスタ３３のドレインが第２の加算入力
部になる。また、ＮＭＯＳトランジスタ３５と３６は能
動負荷回路を形成している。ＮＭＯＳトランジスタ３５
と３６の各ゲートはＮＭＯＳトランジスタ３６のドレイ
ンに接続され、ＮＭＯＳトランジスタ３５のドレインは
ＰＭＯＳトランジスタ３１のドレインに接続され、ＮＭ
ＯＳトランジスタ３６のドレインはＰＭＯＳトランジス
タ３４のドレインに接続されている。
【００２１】量子化器４は、インバータ４１（第１のイ
ンバータ），４２（第２のインバータ），４３から成
る。インバータ４１の入力端は加算回路３の出力を入力
とし、その出力端にインバータ４２，４３の各入力端が
接続されている。インバータ４３の出力端には、出力端
子５が接続されている。
ンバータ），４２（第２のインバータ），４３から成
る。インバータ４１の入力端は加算回路３の出力を入力
とし、その出力端にインバータ４２，４３の各入力端が
接続されている。インバータ４３の出力端には、出力端
子５が接続されている。
【００２２】減衰器６は、インバータ４１の出力端（第
１の入力部）に接続された抵抗６１、インバータ４２の
出力端（第２の入力部）に接続された抵抗６２、抵抗６
１と６２を接続する抵抗６３から成る分圧回路である。
抵抗６３の両端が第１および第２の出力部を形成し、こ
れら出力部が第２の差動入力回路７の入力端（ＮＭＯＳ
トランジスタ７１，７２の各ゲート）に接続されてい
る。
１の入力部）に接続された抵抗６１、インバータ４２の
出力端（第２の入力部）に接続された抵抗６２、抵抗６
１と６２を接続する抵抗６３から成る分圧回路である。
抵抗６３の両端が第１および第２の出力部を形成し、こ
れら出力部が第２の差動入力回路７の入力端（ＮＭＯＳ
トランジスタ７１，７２の各ゲート）に接続されてい
る。
【００２３】第２の差動入力回路７は、ＮＭＯＳトラン
ジスタ７１（第１のＭＯＳトランジスタ），７２（第２
のＭＯＳトランジスタ），７３（第３のＭＯＳトランジ
スタ）からなる差動増幅回路であり、その構成は第１の
差動入力回路２と同一である。ＮＭＯＳトランジスタ７
１と７２のゲートは抵抗６３の両端に接続され、それぞ
れのソースは共通接続されている。さらに、ＮＭＯＳト
ランジスタ７１のドレインはＰＭＯＳトランジスタ３２
のドレインに接続され、ＮＭＯＳトランジスタ７２のド
レインはＰＭＯＳトランジスタ３３のドレインに接続さ
れている。ＮＭＯＳトランジスタ７１と７２のソースに
はＮＭＯＳトランジスタ７３のドレインが接続され、Ｎ
ＭＯＳトランジスタ７３のソースは接地されている。
ジスタ７１（第１のＭＯＳトランジスタ），７２（第２
のＭＯＳトランジスタ），７３（第３のＭＯＳトランジ
スタ）からなる差動増幅回路であり、その構成は第１の
差動入力回路２と同一である。ＮＭＯＳトランジスタ７
１と７２のゲートは抵抗６３の両端に接続され、それぞ
れのソースは共通接続されている。さらに、ＮＭＯＳト
ランジスタ７１のドレインはＰＭＯＳトランジスタ３２
のドレインに接続され、ＮＭＯＳトランジスタ７２のド
レインはＰＭＯＳトランジスタ３３のドレインに接続さ
れている。ＮＭＯＳトランジスタ７１と７２のソースに
はＮＭＯＳトランジスタ７３のドレインが接続され、Ｎ
ＭＯＳトランジスタ７３のソースは接地されている。
【００２４】図３および図４は、図２のヒステリシスコ
ンパレータ回路における動作波形を示す。ここでは、図
２の接地レベルにマイナス電源を接続した±２電源にし
た構成における波形を示している。図２において、入力
端子１０２には比較参照用の基準電圧ＶＲＥＦが与えら
れ、入力端子１０３にはＮＭＯＳトランジスタ２２，７
３を定電流源として動作させるための一定のバイアス電
圧Ｖ２が与えられる。この状態において、入力端子１０
１にＶＲＥＦより低い電位の入力信号ＶＩＮが入力され
ていると、第１の差動入力回路２のドレイン電流Ｉ１，
Ｉ２は、図３の（ｃ），（ｄ）に示すように、ＮＭＯＳ
トランジスタ２１よりも２３に多く流れる。また、ＮＭ
ＯＳトランジスタ７１，７２には、ＮＭＯＳトランジス
タ２１，２３の通電状況に応じたドレイン電流Ｉ１，Ｉ
２が流れている。このとき、ＰＭＯＳトランジスタ３１
のドレイン電圧は高電位電源８寄りのＨレベルにあり、
インバータ４１の出力電圧がＬレベル、インバータ４
２，４３の出力電圧がＨレベルにあり、図３の（ａ）に
示すように、出力端子５の出力電圧ＶＯＵＴはＨレベル
になっている。
ンパレータ回路における動作波形を示す。ここでは、図
２の接地レベルにマイナス電源を接続した±２電源にし
た構成における波形を示している。図２において、入力
端子１０２には比較参照用の基準電圧ＶＲＥＦが与えら
れ、入力端子１０３にはＮＭＯＳトランジスタ２２，７
３を定電流源として動作させるための一定のバイアス電
圧Ｖ２が与えられる。この状態において、入力端子１０
１にＶＲＥＦより低い電位の入力信号ＶＩＮが入力され
ていると、第１の差動入力回路２のドレイン電流Ｉ１，
Ｉ２は、図３の（ｃ），（ｄ）に示すように、ＮＭＯＳ
トランジスタ２１よりも２３に多く流れる。また、ＮＭ
ＯＳトランジスタ７１，７２には、ＮＭＯＳトランジス
タ２１，２３の通電状況に応じたドレイン電流Ｉ１，Ｉ
２が流れている。このとき、ＰＭＯＳトランジスタ３１
のドレイン電圧は高電位電源８寄りのＨレベルにあり、
インバータ４１の出力電圧がＬレベル、インバータ４
２，４３の出力電圧がＨレベルにあり、図３の（ａ）に
示すように、出力端子５の出力電圧ＶＯＵＴはＨレベル
になっている。
【００２５】入力端子１０２の入力信号ＶＩＮが次第に
高くなると、図３の（ｃ），（ｄ）に示すように、ＮＭ
ＯＳトランジスタ２１のドレイン電流Ｉ１は減少傾向
に、ＮＭＯＳトランジスタ２３のドレイン電流Ｉ２は増
大傾向になる。このとき、量子化器４の動作に変更がな
いので、ＮＭＯＳトランジスタ７１には、減衰器６の抵
抗６２を介してインバータ４２の出力であるＨレベルの
電圧が印加され、ＮＭＯＳトランジスタ７２には、抵抗
６１を介してインバータ４１の出力であるＬレベルの電
圧が印加されたままになっている。
高くなると、図３の（ｃ），（ｄ）に示すように、ＮＭ
ＯＳトランジスタ２１のドレイン電流Ｉ１は減少傾向
に、ＮＭＯＳトランジスタ２３のドレイン電流Ｉ２は増
大傾向になる。このとき、量子化器４の動作に変更がな
いので、ＮＭＯＳトランジスタ７１には、減衰器６の抵
抗６２を介してインバータ４２の出力であるＨレベルの
電圧が印加され、ＮＭＯＳトランジスタ７２には、抵抗
６１を介してインバータ４１の出力であるＬレベルの電
圧が印加されたままになっている。
【００２６】図３の（ａ）および図４に示すｔ１１の時
点において、入力信号ＶＩＮが基準電圧ＶＲＥＦのレベ
ルを越えると、ＰＭＯＳトランジスタ３２のドレイン電
流（Ｉ１＋Ｉ３）が増大し、逆に、ＰＭＯＳトランジス
タ３３のドレイン電流（Ｉ２ ＋Ｉ４）が減少する。これ
により、図４に示すように、ＰＭＯＳトランジスタ３１
およびＮＭＯＳトランジスタ３５のドレイン電圧が低電
位側へシフトし始める。
点において、入力信号ＶＩＮが基準電圧ＶＲＥＦのレベ
ルを越えると、ＰＭＯＳトランジスタ３２のドレイン電
流（Ｉ１＋Ｉ３）が増大し、逆に、ＰＭＯＳトランジス
タ３３のドレイン電流（Ｉ２ ＋Ｉ４）が減少する。これ
により、図４に示すように、ＰＭＯＳトランジスタ３１
およびＮＭＯＳトランジスタ３５のドレイン電圧が低電
位側へシフトし始める。
【００２７】ｔ１２の時点に達すると、ＰＭＯＳトラン
ジスタ３１のドレイン電圧は、インバータ４１が動作で
きる電圧に達し、インバータ４１の出力電圧がＨレベル
になり、これによってインバータ４２と４３の出力電圧
はＬレベルに変化する。ｔ１２はｔ１１の時点より遅延
が生じている。つまり、ヒステリシスが生じている。こ
の状態では、抵抗６１側がＨレベルになり、抵抗６２側
はＬレベルになる。この結果、第２の差動入力回路７に
は、ＮＭＯＳトランジスタ７１のゲートにＨレベル、Ｎ
ＭＯＳトランジスタ７２のゲートにＬレベルの電圧が印
加される。これにより、図３の（ｃ），（ｄ）に示すよ
うに、ＮＭＯＳトランジスタ７１のドレイン電流Ｉ３が
ステップ状に増え、ＮＭＯＳトランジスタ７２のドレイ
ン電流Ｉ４はステップ状に減少する。この状態は、正帰
還が生じていることを意味する。この結果、ＰＭＯＳト
ランジスタ３１のドレイン電圧はＬレベルを維持し続け
る。
ジスタ３１のドレイン電圧は、インバータ４１が動作で
きる電圧に達し、インバータ４１の出力電圧がＨレベル
になり、これによってインバータ４２と４３の出力電圧
はＬレベルに変化する。ｔ１２はｔ１１の時点より遅延
が生じている。つまり、ヒステリシスが生じている。こ
の状態では、抵抗６１側がＨレベルになり、抵抗６２側
はＬレベルになる。この結果、第２の差動入力回路７に
は、ＮＭＯＳトランジスタ７１のゲートにＨレベル、Ｎ
ＭＯＳトランジスタ７２のゲートにＬレベルの電圧が印
加される。これにより、図３の（ｃ），（ｄ）に示すよ
うに、ＮＭＯＳトランジスタ７１のドレイン電流Ｉ３が
ステップ状に増え、ＮＭＯＳトランジスタ７２のドレイ
ン電流Ｉ４はステップ状に減少する。この状態は、正帰
還が生じていることを意味する。この結果、ＰＭＯＳト
ランジスタ３１のドレイン電圧はＬレベルを維持し続け
る。
【００２８】次に、出力端子５の出力電圧がＬレベルに
転じた後、入力信号ＶＩＮが低下し始めると、これに伴
って図３の（ｂ）に示すように、第１の差動入力回路２
の差動入力電圧は徐々に上昇し始める。ｔ１３の時点に
達すると、ＶＲＥＦ（基準電圧）＝ＶＩＮになるが、イ
ンバータ４１が動作しないため、第２の差動入力回路７
の動作に変化は生じない。さらに、ＶＩＮがＶＲＥＦよ
り減少するのに伴って、ＰＭＯＳトランジスタ３１のド
レイン電圧がＨレベル側にシフトし始め、ついにはｔ
１４の時点でインバータ４１が動作可能なＨレベル電圧
に到達する。インバータ４１の入力電圧がＨレベルにな
ったことにより、その出力はＬレベルに転じ、さらに、
インバータ４２および４３の出力がＨレベルに変化す
る。したがって、出力端子５の出力電圧はＬレベルから
Ｈレベルに変わる。この時点（ｔ１４ ）はｔ１３に遅れ
て生じるため、波形の立ち上がり時にもヒステリシス特
性が得られていることがわかる。
転じた後、入力信号ＶＩＮが低下し始めると、これに伴
って図３の（ｂ）に示すように、第１の差動入力回路２
の差動入力電圧は徐々に上昇し始める。ｔ１３の時点に
達すると、ＶＲＥＦ（基準電圧）＝ＶＩＮになるが、イ
ンバータ４１が動作しないため、第２の差動入力回路７
の動作に変化は生じない。さらに、ＶＩＮがＶＲＥＦよ
り減少するのに伴って、ＰＭＯＳトランジスタ３１のド
レイン電圧がＨレベル側にシフトし始め、ついにはｔ
１４の時点でインバータ４１が動作可能なＨレベル電圧
に到達する。インバータ４１の入力電圧がＨレベルにな
ったことにより、その出力はＬレベルに転じ、さらに、
インバータ４２および４３の出力がＨレベルに変化す
る。したがって、出力端子５の出力電圧はＬレベルから
Ｈレベルに変わる。この時点（ｔ１４ ）はｔ１３に遅れ
て生じるため、波形の立ち上がり時にもヒステリシス特
性が得られていることがわかる。
【００２９】また、減衰器６においては、抵抗器６１の
出力電圧はＬレベルに、抵抗器６２の出力電圧はＨレベ
ルに変化するため、ｔ１４の時点で図３の（ｃ），
（ｄ）に示すように、ＮＭＯＳトランジスタ７１のドレ
イン電流Ｉ３がステップ状に増え、同時に、ＮＭＯＳト
ランジスタ７２のドレイン電流Ｉ４はステップ状に減少
する。これにより、ＰＭＯＳトランジスタ３２のドレイ
ン電流（Ｉ１＋Ｉ３）が増え、ＰＭＯＳトランジスタ３
３のドレイン電流（Ｉ２＋Ｉ４）が減少する。そして、
この状態はＶＩＮ＞ＶＲＥＦが生じるまで維持される。
出力電圧はＬレベルに、抵抗器６２の出力電圧はＨレベ
ルに変化するため、ｔ１４の時点で図３の（ｃ），
（ｄ）に示すように、ＮＭＯＳトランジスタ７１のドレ
イン電流Ｉ３がステップ状に増え、同時に、ＮＭＯＳト
ランジスタ７２のドレイン電流Ｉ４はステップ状に減少
する。これにより、ＰＭＯＳトランジスタ３２のドレイ
ン電流（Ｉ１＋Ｉ３）が増え、ＰＭＯＳトランジスタ３
３のドレイン電流（Ｉ２＋Ｉ４）が減少する。そして、
この状態はＶＩＮ＞ＶＲＥＦが生じるまで維持される。
【００３０】図５は、本発明によるヒステリシスコンパ
レータ回路の第２の実施の形態を示す。図５のヒステリ
シスコンパレータ回路は、図２の構成の第２の差動入力
回路７において、その定電流源として動作するＮＭＯＳ
トランジスタ７３のゲートが、第２のバイアス端子１０
４に接続されている。これ以外の構成は、図２に示した
通りであるので、ここでは重複する説明を省略する。こ
の第２のバイアス端子１０４を備えた第２の差動入力回
路７によれば、バイアス端子１０４に印加する電圧に応
じて第２の差動入力回路７の利得制御が可能になり、し
たがって、図５の実施の形態によれば、ヒステリシス幅
を外部電圧で制御できるという効果が得られる。
レータ回路の第２の実施の形態を示す。図５のヒステリ
シスコンパレータ回路は、図２の構成の第２の差動入力
回路７において、その定電流源として動作するＮＭＯＳ
トランジスタ７３のゲートが、第２のバイアス端子１０
４に接続されている。これ以外の構成は、図２に示した
通りであるので、ここでは重複する説明を省略する。こ
の第２のバイアス端子１０４を備えた第２の差動入力回
路７によれば、バイアス端子１０４に印加する電圧に応
じて第２の差動入力回路７の利得制御が可能になり、し
たがって、図５の実施の形態によれば、ヒステリシス幅
を外部電圧で制御できるという効果が得られる。
【００３１】図６は本発明によるヒステリシスコンパレ
ータ回路の第３の実施の形態を示す。本実施の形態は、
第１の差動入力回路２、第２の差動入力回路７、および
加算回路３を両極性のコンプリメンタリ回路で構成した
ところに特徴がある。その構成は、図２に示したヒステ
リシスコンパレータ回路の構成数を２つとし、一方は図
２と全く同じ構成にし、他方は図２に示した各トランジ
スタのＰとＮの極性を逆にした構成にし、極性の異なる
２つのヒステリシスコンパレータ回路を並列接続した相
補接続の構成にしている。
ータ回路の第３の実施の形態を示す。本実施の形態は、
第１の差動入力回路２、第２の差動入力回路７、および
加算回路３を両極性のコンプリメンタリ回路で構成した
ところに特徴がある。その構成は、図２に示したヒステ
リシスコンパレータ回路の構成数を２つとし、一方は図
２と全く同じ構成にし、他方は図２に示した各トランジ
スタのＰとＮの極性を逆にした構成にし、極性の異なる
２つのヒステリシスコンパレータ回路を並列接続した相
補接続の構成にしている。
【００３２】そこで、図６においては、回路構成を明確
にするため、図２に示した回路部分の各部材には「ａ」
を付け、新たに付加した逆極性の回路部分の各部材には
「ｂ」を付けて、２つの回路を区別している。
にするため、図２に示した回路部分の各部材には「ａ」
を付け、新たに付加した逆極性の回路部分の各部材には
「ｂ」を付けて、２つの回路を区別している。
【００３３】第１の差動入力回路２は、ＮＭＯＳトラン
ジスタ２１ａ，２２ａ，２３ａよ構成された差動増幅回
路であり、ＮＭＯＳトランジスタ２１ａ，２２ａ，２３
ａからなる差動増幅回路に、ＮＭＯＳトランジスタ２１
ｂ，２２ｂ，２３ｂからなる差動増幅回路を対称形に付
加されている。さらに、第１の差動入力回路２は、ＮＭ
ＯＳトランジスタ２４，ＰＭＯＳトランジスタ２５を備
えている。ＮＭＯＳトランジスタ２４は、ゲートが入力
端子１０３に、ドレインがＮＭＯＳトランジスタ２２ｂ
と７３ｂのゲートに接続され、ソースが接地されてい
る。ＰＭＯＳトランジスタ２５は、ソースが高電位電源
８に、ドレインがＰＭＯＳトランジスタ２２ｂのゲート
に、ゲートがドレイン接続されている。
ジスタ２１ａ，２２ａ，２３ａよ構成された差動増幅回
路であり、ＮＭＯＳトランジスタ２１ａ，２２ａ，２３
ａからなる差動増幅回路に、ＮＭＯＳトランジスタ２１
ｂ，２２ｂ，２３ｂからなる差動増幅回路を対称形に付
加されている。さらに、第１の差動入力回路２は、ＮＭ
ＯＳトランジスタ２４，ＰＭＯＳトランジスタ２５を備
えている。ＮＭＯＳトランジスタ２４は、ゲートが入力
端子１０３に、ドレインがＮＭＯＳトランジスタ２２ｂ
と７３ｂのゲートに接続され、ソースが接地されてい
る。ＰＭＯＳトランジスタ２５は、ソースが高電位電源
８に、ドレインがＰＭＯＳトランジスタ２２ｂのゲート
に、ゲートがドレイン接続されている。
【００３４】第２の差動入力回路７は、ＮＭＯＳトラン
ジスタ７１ａ，７２ａ，７３ａからなる差動増幅回路
に、ＮＭＯＳトランジスタ７１ｂ，７２ｂ，７３ｂから
なる差動増幅回路を対称形に付加して構成されている。
ジスタ７１ａ，７２ａ，７３ａからなる差動増幅回路
に、ＮＭＯＳトランジスタ７１ｂ，７２ｂ，７３ｂから
なる差動増幅回路を対称形に付加して構成されている。
【００３５】加算回路３は、ＰＭＯＳトランジスタ３１
ａ，３２ａ，３４ａ，３５ａから成る図２に示した第１
のブロックに、ＰＭＯＳトランジスタ３１ｂ，３２ｂ，
３４ｂ，３５ｂから成る第２のブロックが対称形に付加
された構成を有する。さらに、加算回路３には、ＰＭＯ
Ｓトランジスタ３７，３８、ＮＭＯＳトランジスタ３
９，４０が付加されている。ＰＭＯＳトランジスタ３７
は、ソースが高電位電源８に、ドレインがＰＭＯＳトラ
ンジスタ３２ａのドレインに、ゲートがＮＭＯＳトラン
ジスタ７２ａのドレインに接続されている。ＰＭＯＳト
ランジスタ３８は、ソースが高電位電源８に、ドレイン
がＰＭＯＳトランジスタ３３ａのドレインに、ゲートが
ＰＭＯＳトランジスタ３７のドレインに接続されてい
る。ＮＭＯＳトランジスタ３９は、ドレインがＮＭＯＳ
トランジスタ３２ｂのドレインに、ゲートがＮＭＯＳト
ランジスタ３３ｂのドレインに、ソースが接地されてい
る。また、ＮＭＯＳトランジスタ４０は、ドレインがＮ
ＭＯＳトランジスタ３３ｂのドレインに、ゲートがＮＭ
ＯＳトランジスタ３９のドレインに、ソースが接地され
ている。以上の回路以外の量子化器４および減衰器６の
構成は、図２に示した通りであり、追加の部品は必要と
しない。
ａ，３２ａ，３４ａ，３５ａから成る図２に示した第１
のブロックに、ＰＭＯＳトランジスタ３１ｂ，３２ｂ，
３４ｂ，３５ｂから成る第２のブロックが対称形に付加
された構成を有する。さらに、加算回路３には、ＰＭＯ
Ｓトランジスタ３７，３８、ＮＭＯＳトランジスタ３
９，４０が付加されている。ＰＭＯＳトランジスタ３７
は、ソースが高電位電源８に、ドレインがＰＭＯＳトラ
ンジスタ３２ａのドレインに、ゲートがＮＭＯＳトラン
ジスタ７２ａのドレインに接続されている。ＰＭＯＳト
ランジスタ３８は、ソースが高電位電源８に、ドレイン
がＰＭＯＳトランジスタ３３ａのドレインに、ゲートが
ＰＭＯＳトランジスタ３７のドレインに接続されてい
る。ＮＭＯＳトランジスタ３９は、ドレインがＮＭＯＳ
トランジスタ３２ｂのドレインに、ゲートがＮＭＯＳト
ランジスタ３３ｂのドレインに、ソースが接地されてい
る。また、ＮＭＯＳトランジスタ４０は、ドレインがＮ
ＭＯＳトランジスタ３３ｂのドレインに、ゲートがＮＭ
ＯＳトランジスタ３９のドレインに、ソースが接地され
ている。以上の回路以外の量子化器４および減衰器６の
構成は、図２に示した通りであり、追加の部品は必要と
しない。
【００３６】図６のヒステリシスコンパレータ回路の動
作については、入力電圧の極性に応じていずれかの回路
部分が動作することを除けば、全体の動作は同じである
ので、ここでは説明を省略する。図６の構成によれば、
同相入力電圧範囲を広くすることができ、検波器の入−
出力特性を改善することができる。また、相補型の差動
入力段にしているので、シングルエンドの入力信号に対
して、立ち上がりの応答時間と立ち下がりの応答時間の
差を低減することができ、応答特性を改善することがで
きる。
作については、入力電圧の極性に応じていずれかの回路
部分が動作することを除けば、全体の動作は同じである
ので、ここでは説明を省略する。図６の構成によれば、
同相入力電圧範囲を広くすることができ、検波器の入−
出力特性を改善することができる。また、相補型の差動
入力段にしているので、シングルエンドの入力信号に対
して、立ち上がりの応答時間と立ち下がりの応答時間の
差を低減することができ、応答特性を改善することがで
きる。
【００３７】上記の各実施の形態においては、ＮＭＯＳ
トランジスタとＰＭＯＳトランジスタを組み合わせた構
成としたが、このトランジスタの極性を入れ換えた構成
にしてもよい。また、ＭＯＳトランジスタに代え、バイ
ポーラトランジスタを用いた構成にしてもよい。
トランジスタとＰＭＯＳトランジスタを組み合わせた構
成としたが、このトランジスタの極性を入れ換えた構成
にしてもよい。また、ＭＯＳトランジスタに代え、バイ
ポーラトランジスタを用いた構成にしてもよい。
【００３８】
【発明の効果】以上より明らかな如く、本発明のヒステ
リシスコンパレータ回路によれば、量子化器の出力を減
衰器で減衰し、この出力を第２の差動入力回路で差動増
幅し、この増幅出力を第１の差動入力回路の差動増幅出
力に加算するようにしたので、集積回路上のトランジス
タの性能の変動などに対して低感度になり、ヒステリシ
スコンパレータ回路のヒステリシス幅を安定化すること
ができる。
リシスコンパレータ回路によれば、量子化器の出力を減
衰器で減衰し、この出力を第２の差動入力回路で差動増
幅し、この増幅出力を第１の差動入力回路の差動増幅出
力に加算するようにしたので、集積回路上のトランジス
タの性能の変動などに対して低感度になり、ヒステリシ
スコンパレータ回路のヒステリシス幅を安定化すること
ができる。
【００３９】更には、本実施例では、減衰器の減衰量に
ヒステリシス幅が依存する特性になっているので、減衰
器の減衰量を切り替えることによって容易にヒステリシ
ス幅を変更することができる。
ヒステリシス幅が依存する特性になっているので、減衰
器の減衰量を切り替えることによって容易にヒステリシ
ス幅を変更することができる。
【図１】本発明によるヒステリシスコンパレータ回路の
原理的構成を示すブロック図である。
原理的構成を示すブロック図である。
【図２】本発明によるヒステリシスコンパレータ回路の
第１の実施の形態を示すブロック図である。
第１の実施の形態を示すブロック図である。
【図３】図２のヒステリシスコンパレータ回路における
各部の動作波形を示す波形図である。
各部の動作波形を示す波形図である。
【図４】図２のヒステリシスコンパレータ回路の入力変
化における入力電圧と出力電圧の波形を示す波形図であ
る。
化における入力電圧と出力電圧の波形を示す波形図であ
る。
【図５】本発明によるヒステリシスコンパレータ回路の
第２の実施の形態を示すブロック図である。
第２の実施の形態を示すブロック図である。
【図６】本発明によるヒステリシスコンパレータ回路の
第３の実施の形態を示すブロック図である。
第３の実施の形態を示すブロック図である。
【図７】従来のヒステリシスコンパレータの構成を示す
ブロック図である。
ブロック図である。
【図８】図７のヒステリシスコンパレータ回路の動作波
形を示す波形図である。
形を示す波形図である。
１，１０１，１０２，２０１，２０２，２０３ 入力端
子 ２，２０３，２０４ 第１の差動入力回路 ３，２０５ 加算回路 ４，２０９ 量子化器 ５，２１１ 出力端子 ６ 減衰器 ７ 第２の差動入力回路 ８，２１２ 高電位電源 ２１，２２，２３，２４，３９，４０ ＮＭＯＳトラン
ジスタ ２５，３１，３２，３３，３４，３５ ＰＭＯＳトラン
ジスタ ３６，３７，３８ ＰＭＯＳトランジスタ ４１，４２，４３，２０９ａ，２０９ｂ インバータ ６１，６２，６３ 抵抗 ７１，７２，７３ ＮＭＯＳトランジスタ １０３，１０４ 入力端子（バイアス端子） ２０４ａ，２０４ｂ，２０４ｃ ＮＭＯＳトランジスタ ２０６ 電流切り替え回路 ２０５，２０５ａ，２０５ｂ，２０７ ＰＭＯＳトラン
ジスタ ２０６ａ，２０６ｂ，２０８，２１０ ＮＭＯＳトラン
ジスタ
子 ２，２０３，２０４ 第１の差動入力回路 ３，２０５ 加算回路 ４，２０９ 量子化器 ５，２１１ 出力端子 ６ 減衰器 ７ 第２の差動入力回路 ８，２１２ 高電位電源 ２１，２２，２３，２４，３９，４０ ＮＭＯＳトラン
ジスタ ２５，３１，３２，３３，３４，３５ ＰＭＯＳトラン
ジスタ ３６，３７，３８ ＰＭＯＳトランジスタ ４１，４２，４３，２０９ａ，２０９ｂ インバータ ６１，６２，６３ 抵抗 ７１，７２，７３ ＮＭＯＳトランジスタ １０３，１０４ 入力端子（バイアス端子） ２０４ａ，２０４ｂ，２０４ｃ ＮＭＯＳトランジスタ ２０６ 電流切り替え回路 ２０５，２０５ａ，２０５ｂ，２０７ ＰＭＯＳトラン
ジスタ ２０６ａ，２０６ｂ，２０８，２１０ ＮＭＯＳトラン
ジスタ
Claims (10)
- 【請求項１】 入力電圧と基準電圧の差に応じて動作す
る第１の差動入力回路と、 第１および第２の加算入力部を備え、前記第１の差動入
力回路の差動出力電圧が前記第１および第２の加算入力
部に第１の加算入力として入力される加算回路と、 前記加算回路の出力電圧を量子化し、量子化した値を出
力信号とする量子化器と、 前記量子化器の出力電圧を減衰させる減衰器と、 前記減衰器の出力電圧を差動増幅して得られた差動出力
を前記加算回路の前記第１および第２の加算入力部に第
２の加算入力として印加すると共に正帰還系を形成する
第２の差動入力回路と、を備えたことを特徴とするヒス
テリシスコンパレータ回路。 - 【請求項２】 前記第１および第２の差動入力回路は、
同一または相似の増幅特性を有することを特徴とする請
求項１記載のヒステリシスコンパレータ回路。 - 【請求項３】 前記第２の差動入力回路は、定電流源を
備え、該定電流源の入力端子に印加したバイアス電圧に
応じて前記第２の差動入力回路の利得が制御されること
を特徴とする請求項１記載のヒステリシスコンパレータ
回路。 - 【請求項４】 前記第１の差動入力回路、前記第２の差
動入力回路、および前記加算回路は、それぞれ両極性の
コンプリメンタリ回路により構成されていることを特徴
とする請求項１記載のヒステリシスコンパレータ回路。 - 【請求項５】 前記減衰器は、前記第２の差動入力回路
が非飽和領域で動作可能な減衰率に設定されることを特
徴とする請求項１記載のヒステリシスコンパレータ回
路。 - 【請求項６】 前記第１の差動入力回路は、同一極性の
第１および第２のＭＯＳトランジスタと、それぞれのソ
ースに定電流源として接続された前記第１のＭＯＳトラ
ンジスタと同一極性の第３のＭＯＳトランジスタとを備
え、前記第１のＭＯＳトランジスタのゲートに前記入力
電圧が印加され、前記第２のＭＯＳトランジスタのゲー
トに前記基準電圧が印加され、それぞれのドレインが前
記加算回路の前記第１の加算入力部に接続されているこ
とを特徴とする請求項１記載のヒステリシスコンパレー
タ回路。 - 【請求項７】 前記第２の差動入力回路は、同一極性の
第１および第２のＭＯＳトランジスタと、それぞれのソ
ースに定電流源として接続された前記第１のＭＯＳトラ
ンジスタと同一極性の第３のＭＯＳトランジスタとを備
え、前記第１および第２のＭＯＳトランジスタのゲート
のそれぞれには前記減衰器の出力電圧が印加され、前記
第１および第２のＭＯＳトランジスタのそれぞれのドレ
インが前記加算回路の前記第２の加算入力部に接続され
ていることを特徴とする請求項１記載のヒステリシスコ
ンパレータ回路。 - 【請求項８】 前記加算回路は、同一極性の第１および
第２のＭＯＳトランジスタ、これらＭＯＳトランジスタ
とは逆極性の第３のＭＯＳトランジスタを備え、前記第
１および第２のＭＯＳトランジスタのソースは共に高電
位電源に接続され、前記第１および第２のＭＯＳトラン
ジスタのゲート同士と前記第２のＭＯＳトランジスタの
ドレインが接続され、この接続部を前記第１の加算入力
部とし、前記第３のＭＯＳトランジスタは、ドレインを
前記第１のＭＯＳトランジスタのドレインに接続して前
記量子化器への出力部とし、低電位電源にソースが接続
された構成の第１のカレントミラー回路部と、 同一極性の第４および第５のＭＯＳトランジスタ、これ
らＭＯＳトランジスタとは逆極性の第６のＭＯＳトラン
ジスタを備え、前記第４および第５のＭＯＳトランジス
タのソースは共に高電位電源に接続され、前記第４およ
び第５のＭＯＳトランジスタのゲート同士と前記第５の
ＭＯＳトランジスタのドレインを接続して前記第２の加
算入力部とし、前記第６のＭＯＳトランジスタは、ゲー
トがドレインおよび前記第５のＭＯＳトランジスタのド
レインに接続され、ソースが低電位電源に接続され、ゲ
ートが前記第３のＭＯＳトランジスタのゲートに接続さ
れた構成の第２のカレントミラー回路部とを有すること
を特徴とする請求項１記載のヒステリシスコンパレータ
回路。 - 【請求項９】 前記減衰器は、前記量子化器の第１およ
び第２の出力部間の電圧を分圧して２種類の出力電圧を
得る複数の抵抗器を備えることを特徴とする請求項１お
よび５記載のヒステリシスコンパレータ回路。 - 【請求項１０】 前記量子化器は、前記加算回路の出力
電圧を反転して前記減衰器の第１の入力部へ出力する第
１のインバータと、該第１のインバータの出力電圧を反
転して前記減衰器の第２の入力部へ出力する第２のイン
バータを有することを特徴とする請求項１記載のヒステ
リシスコンパレータ回路。
Priority Applications (2)
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|---|---|---|---|
| JP10192172A JP3134846B2 (ja) | 1998-07-07 | 1998-07-07 | ヒステリシスコンパレータ回路 |
| US09/348,079 US6172536B1 (en) | 1998-07-07 | 1999-07-06 | Hysteresis comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10192172A JP3134846B2 (ja) | 1998-07-07 | 1998-07-07 | ヒステリシスコンパレータ回路 |
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|---|---|
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ID=16286889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10192172A Expired - Fee Related JP3134846B2 (ja) | 1998-07-07 | 1998-07-07 | ヒステリシスコンパレータ回路 |
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| Country | Link |
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| US9154172B1 (en) | 2013-12-31 | 2015-10-06 | Hrl Laboratories, Llc | Time encoded circuits and methods and a time encoder based beamformer for use in receiving and transmitting applications |
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| CN108964639A (zh) * | 2018-06-06 | 2018-12-07 | 电子科技大学 | 一种双向迟滞比较器 |
| CN117792361A (zh) * | 2024-02-28 | 2024-03-29 | 芯聚威科技(成都)有限公司 | 一种上电复位电路及电子设备 |
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|---|---|---|---|---|
| JP3257209B2 (ja) * | 1993-11-30 | 2002-02-18 | ソニー株式会社 | ディジタル信号記録回路 |
| US5552942A (en) * | 1994-08-23 | 1996-09-03 | Quantum Corporation | Zero phase start optimization using mean squared error in a PRML recording channel |
| US5570052A (en) * | 1995-06-07 | 1996-10-29 | Philips Electronics North America Corporation | Detection circuit with differential input and hysteresis proportional to the peak input voltage |
| US5973516A (en) * | 1998-08-24 | 1999-10-26 | National Semiconductor Corporation | Transient signal detector with temporal hysteresis |
-
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- 1998-07-07 JP JP10192172A patent/JP3134846B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-06 US US09/348,079 patent/US6172536B1/en not_active Expired - Fee Related
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