JPH1084233A - 関数演算回路用の波形整形回路 - Google Patents
関数演算回路用の波形整形回路Info
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- JPH1084233A JPH1084233A JP8236474A JP23647496A JPH1084233A JP H1084233 A JPH1084233 A JP H1084233A JP 8236474 A JP8236474 A JP 8236474A JP 23647496 A JP23647496 A JP 23647496A JP H1084233 A JPH1084233 A JP H1084233A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/358—Continuously compensating for, or preventing, undesired influence of physical parameters of non-linear distortion, e.g. instability
- H03M3/36—Continuously compensating for, or preventing, undesired influence of physical parameters of non-linear distortion, e.g. instability by temporarily adapting the operation upon detection of instability conditions
- H03M3/362—Continuously compensating for, or preventing, undesired influence of physical parameters of non-linear distortion, e.g. instability by temporarily adapting the operation upon detection of instability conditions in feedback mode, e.g. by reducing the order of the modulator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
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Abstract
(57)【要約】
【課題】 関数演算回路用の波形整形回路において、関
数演算回路の帰還回路及びその負荷との影響を最小限に
すること。 【解決手段】 関数演算回路Ａの波形整形回路６に、電
圧伝達部６０と、電圧−電流変換部６２を設ける。電圧
伝達部６０は、演算増幅器３の出力端子の電圧Ｖoutを
電気的絶縁状態で変換部６２に伝達する。変換部６２
は、出力端子電圧Ｖo utの大きさに対する所定のしきい
値を有しており、そしてその出力端子電圧の大きさと前
記所定のしきい値との間の大小関係に依存した大きさの
電流を、演算増幅器の反転入力端子に供給する。
数演算回路の帰還回路及びその負荷との影響を最小限に
すること。 【解決手段】 関数演算回路Ａの波形整形回路６に、電
圧伝達部６０と、電圧−電流変換部６２を設ける。電圧
伝達部６０は、演算増幅器３の出力端子の電圧Ｖoutを
電気的絶縁状態で変換部６２に伝達する。変換部６２
は、出力端子電圧Ｖo utの大きさに対する所定のしきい
値を有しており、そしてその出力端子電圧の大きさと前
記所定のしきい値との間の大小関係に依存した大きさの
電流を、演算増幅器の反転入力端子に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、クリップ又はリミ
ット等を行う波形整形回路の分野に関し、特に関数演算
回路に使用するのに適した波形整形回路に関するもので
ある。
ット等を行う波形整形回路の分野に関し、特に関数演算
回路に使用するのに適した波形整形回路に関するもので
ある。
【０００２】
【従来の技術】電気回路における波形整形回路として、
信号波形の上部又は下部の一方を制限するクリップ回
路、あるいはそれらの双方を制限する１対のクリップ回
路から成るリミッタ回路等がある。後者のリミッタ回路
としては、ある回路の出力端子間即ち負荷に並列に、ダ
イオードとリミットレベルを定める電源との直列接続か
ら各々成る１対の回路を、互いに並列にしかもそれらの
ダイオードの極性が反対になるように接続したものが知
られている。
信号波形の上部又は下部の一方を制限するクリップ回
路、あるいはそれらの双方を制限する１対のクリップ回
路から成るリミッタ回路等がある。後者のリミッタ回路
としては、ある回路の出力端子間即ち負荷に並列に、ダ
イオードとリミットレベルを定める電源との直列接続か
ら各々成る１対の回路を、互いに並列にしかもそれらの
ダイオードの極性が反対になるように接続したものが知
られている。
【０００３】半導体集積回路においては、そのようなリ
ミッタ回路を実現する場合、上記各ダイオードとして、
ＭＯＳトランジスタをダイオード接続したもの（以下、
ＭＯＳダイオードと呼ぶ）を使用することができる。ま
た、リミッタ回路を配置する位置は、例えば演算増幅器
を使用した関数演算回路においては、その演算増幅器の
出力端子と接地との間即ち負荷に並列に設けたり、ある
いはその演算増幅器の出力端子から非反転入力端子への
帰還回路に並列に設けたりすることができる。この後者
の回路は、図１６に示しており、Ｚinは入力回路インピ
ーダンス、Ｚfは帰還回路インピーダンスであり、上記
のようにリミッタ回路を成す１対のＮ型ＭＯＳダイオー
ドＭＤ１P及びＭＤ２Pはこの帰還回路に並列になってい
る。この図に示したリミッタの場合、リミットレベル
は、Ｎ型ＭＯＳダイオード自身のしきい値電圧により定
まり、これにより演算増幅器の出力電圧は、基準電圧
（演算増幅器の非反転入力端子の電位であり、例えば接
地電位）の±しきい値電圧の範囲にリミットされる。
ミッタ回路を実現する場合、上記各ダイオードとして、
ＭＯＳトランジスタをダイオード接続したもの（以下、
ＭＯＳダイオードと呼ぶ）を使用することができる。ま
た、リミッタ回路を配置する位置は、例えば演算増幅器
を使用した関数演算回路においては、その演算増幅器の
出力端子と接地との間即ち負荷に並列に設けたり、ある
いはその演算増幅器の出力端子から非反転入力端子への
帰還回路に並列に設けたりすることができる。この後者
の回路は、図１６に示しており、Ｚinは入力回路インピ
ーダンス、Ｚfは帰還回路インピーダンスであり、上記
のようにリミッタ回路を成す１対のＮ型ＭＯＳダイオー
ドＭＤ１P及びＭＤ２Pはこの帰還回路に並列になってい
る。この図に示したリミッタの場合、リミットレベル
は、Ｎ型ＭＯＳダイオード自身のしきい値電圧により定
まり、これにより演算増幅器の出力電圧は、基準電圧
（演算増幅器の非反転入力端子の電位であり、例えば接
地電位）の±しきい値電圧の範囲にリミットされる。
【０００４】
【発明が解決しようとする課題】上記のような演算増幅
器に関連して使用するリミッタにおいては、リミット動
作のオン−オフ・スイッチング速度は、リミッタ回路に
並列の回路のインピーダンス、即ち、負荷インピーダン
スもしくは図１６の例では帰還回路インピーダンスＺf
により影響を受け易い構成となっている。そのため、そ
れら並列インピーダンスによっては、リミッタのスイッ
チング速度が低下するという問題がある。また、リミッ
タ動作のオン−オフ遷移状態、即ちリミッタのＭＯＳダ
イオードのしきい値近傍においては、ＭＯＳダイオード
の等価インピーダンスが、並列インピーダンス、即ち負
荷インピーダンスもしくは帰還インピーダンスに作用を
及ぼすため、それらインピーダンスの定数を変化させる
ことになる。これにより、演算増幅器を使用した関数演
算回路においては、その関数演算結果が不正確になると
いう問題がある。
器に関連して使用するリミッタにおいては、リミット動
作のオン−オフ・スイッチング速度は、リミッタ回路に
並列の回路のインピーダンス、即ち、負荷インピーダン
スもしくは図１６の例では帰還回路インピーダンスＺf
により影響を受け易い構成となっている。そのため、そ
れら並列インピーダンスによっては、リミッタのスイッ
チング速度が低下するという問題がある。また、リミッ
タ動作のオン−オフ遷移状態、即ちリミッタのＭＯＳダ
イオードのしきい値近傍においては、ＭＯＳダイオード
の等価インピーダンスが、並列インピーダンス、即ち負
荷インピーダンスもしくは帰還インピーダンスに作用を
及ぼすため、それらインピーダンスの定数を変化させる
ことになる。これにより、演算増幅器を使用した関数演
算回路においては、その関数演算結果が不正確になると
いう問題がある。
【０００５】更に、上記リミッタにおいては、演算増幅
器の出力電圧を直接リミットする構造であるため、負荷
駆動力の高い出力電圧、即ち比較的大きい出力電流を扱
う必要があり、従って大電流に耐えられるようＭＯＳダ
イオードのゲート幅を大きくしなければならない。この
ことは、半導体集積回路で実現する場合には、より大き
なチップ面積を必要とする、という問題がある。
器の出力電圧を直接リミットする構造であるため、負荷
駆動力の高い出力電圧、即ち比較的大きい出力電流を扱
う必要があり、従って大電流に耐えられるようＭＯＳダ
イオードのゲート幅を大きくしなければならない。この
ことは、半導体集積回路で実現する場合には、より大き
なチップ面積を必要とする、という問題がある。
【０００６】リミッタに関する上記問題は、クリップ回
路においても同様にある。
路においても同様にある。
【０００７】従って、本発明の目的は、演算増幅器を使
用して実現した関数演算回路の帰還回路及びその負荷に
対する影響もしくはそれらから受ける影響が最小限とな
る状態で、波形整形を行うことができる関数演算回路用
の波形整形回路を提供することである。
用して実現した関数演算回路の帰還回路及びその負荷に
対する影響もしくはそれらから受ける影響が最小限とな
る状態で、波形整形を行うことができる関数演算回路用
の波形整形回路を提供することである。
【０００８】本発明の別の目的は、波形整形を行うため
により小さな電流しか扱わないで済む、関数演算回路用
の波形整形回路を提供することである。
により小さな電流しか扱わないで済む、関数演算回路用
の波形整形回路を提供することである。
【０００９】
【課題を解決するための手段】上記の目的を実現するた
め、本発明によれば、非反転入力端子及び反転入力端子
と出力端子とを有する演算増幅器を備えた関数演算回路
に使用する波形整形回路は、前記出力端子と、前記非反
転入力端子及び前記反転入力端子の内の一方である関係
する入力端子と、に接続した波形整形回路手段を含み、
該波形整形回路手段は、イ）前記出力端子に接続した入
力端と、該入力端とは電気的に絶縁された出力端とを有
し、前記出力端子の電圧の大きさを、前記入力端から前
記出力端へ、電気的絶縁状態で伝達する電圧伝達手段
と、ロ）前記電圧伝達手段の前記出力端に入力端が接続
しており、前記演算増幅器の前記入力端子に出力端が接
続した電圧−電流変換手段であって、前記出力端子電圧
の大きさに対する所定のしきい値を有しており、前記電
圧伝達手段から受けた前記出力端子電圧の大きさと前記
所定のしきい値との間の大小関係に依存した大きさの電
流を前記入力端子に供給する、前記の電圧−電流変換手
段と、を備える。
め、本発明によれば、非反転入力端子及び反転入力端子
と出力端子とを有する演算増幅器を備えた関数演算回路
に使用する波形整形回路は、前記出力端子と、前記非反
転入力端子及び前記反転入力端子の内の一方である関係
する入力端子と、に接続した波形整形回路手段を含み、
該波形整形回路手段は、イ）前記出力端子に接続した入
力端と、該入力端とは電気的に絶縁された出力端とを有
し、前記出力端子の電圧の大きさを、前記入力端から前
記出力端へ、電気的絶縁状態で伝達する電圧伝達手段
と、ロ）前記電圧伝達手段の前記出力端に入力端が接続
しており、前記演算増幅器の前記入力端子に出力端が接
続した電圧−電流変換手段であって、前記出力端子電圧
の大きさに対する所定のしきい値を有しており、前記電
圧伝達手段から受けた前記出力端子電圧の大きさと前記
所定のしきい値との間の大小関係に依存した大きさの電
流を前記入力端子に供給する、前記の電圧−電流変換手
段と、を備える。
【００１０】また、本発明によれば、非反転入力端子及
び反転入力端子と非反転出力端子及び反転出力端子とを
有する演算増幅器を備えた関数演算回路に使用する波形
整形回路は、Ａ．前記非反転出力端子と前記反転入力端
子とに接続した第１の波形整形回路手段と、Ｂ．前記反
転出力端子と前記非反転入力端子とに接続した第２の波
形整形回路手段と、を含み、前記第１及び第２の波形整
形回路手段の各々は、関係する前記出力端子及び前記入
力端子に関して、イ）前記出力端子に接続した入力端
と、該入力端とは電気的に絶縁された出力端とを有し、
前記出力端子の電圧の大きさを、前記入力端から前記出
力端へ、電気的絶縁状態で伝達する電圧伝達手段と、
ロ）前記電圧伝達手段の前記出力端に入力端が接続して
おり、前記演算増幅器の前記入力端子に出力端が接続し
た電圧−電流変換手段であって、前記出力端子電圧の大
きさに対する所定のしきい値を有しており、前記電圧伝
達手段から受けた前記出力端子電圧の大きさと前記所定
のしきい値との間の大小関係に依存した大きさの電流を
前記入力端子に供給する、前記の電圧−電流変換手段
と、を備える。
び反転入力端子と非反転出力端子及び反転出力端子とを
有する演算増幅器を備えた関数演算回路に使用する波形
整形回路は、Ａ．前記非反転出力端子と前記反転入力端
子とに接続した第１の波形整形回路手段と、Ｂ．前記反
転出力端子と前記非反転入力端子とに接続した第２の波
形整形回路手段と、を含み、前記第１及び第２の波形整
形回路手段の各々は、関係する前記出力端子及び前記入
力端子に関して、イ）前記出力端子に接続した入力端
と、該入力端とは電気的に絶縁された出力端とを有し、
前記出力端子の電圧の大きさを、前記入力端から前記出
力端へ、電気的絶縁状態で伝達する電圧伝達手段と、
ロ）前記電圧伝達手段の前記出力端に入力端が接続して
おり、前記演算増幅器の前記入力端子に出力端が接続し
た電圧−電流変換手段であって、前記出力端子電圧の大
きさに対する所定のしきい値を有しており、前記電圧伝
達手段から受けた前記出力端子電圧の大きさと前記所定
のしきい値との間の大小関係に依存した大きさの電流を
前記入力端子に供給する、前記の電圧−電流変換手段
と、を備える。
【００１１】本発明によれば、前記波形整形手段は、１
つのクリップ回路を構成したり、あるいは１対のクリッ
プ回路から成るリミッタ回路を構成することができる。
また、後者の場合、前記リミッタ回路の前記１対のクリ
ップ回路は、前記所定のしきい値として、互いに異なっ
た第１と第２の所定のしきい値を有するようにできる。
つのクリップ回路を構成したり、あるいは１対のクリッ
プ回路から成るリミッタ回路を構成することができる。
また、後者の場合、前記リミッタ回路の前記１対のクリ
ップ回路は、前記所定のしきい値として、互いに異なっ
た第１と第２の所定のしきい値を有するようにできる。
【００１２】また、本発明によれば、前記関数演算回路
は、第１及び第２の電源電圧端子を有し、前記クリップ
回路は、１つのＭＯＳトランジスタを含み、該ＭＯＳト
ランジスタは、ゲート電極を、前記演算増幅器の前記出
力端子に接続し、ドレイン電極−ソース電極路を、前記
第１及び第２電源電圧端子の内の所定の一方と前記演算
増幅器の前記入力端子との間に接続し、これにより前記
ＭＯＳトランジスタの内の前記ゲート電極を含む第１部
分が、前記電圧伝達手段を構成し、残りの第２部分が前
記電圧−電流変換手段を構成するようにできる。また、
前記クリップ回路は、更に少なくとも１つのダイオード
接続した追加のＭＯＳトランジスタを含み、該追加ＭＯ
Ｓトランジスタは、ドレイン電極−ソース電極路を、前
記演算増幅器の前記入力端子と前記ＭＯＳトランジスタ
の前記ドレイン電極−ソース電極路との間に、該電極路
と直列に接続するように構成できる。
は、第１及び第２の電源電圧端子を有し、前記クリップ
回路は、１つのＭＯＳトランジスタを含み、該ＭＯＳト
ランジスタは、ゲート電極を、前記演算増幅器の前記出
力端子に接続し、ドレイン電極−ソース電極路を、前記
第１及び第２電源電圧端子の内の所定の一方と前記演算
増幅器の前記入力端子との間に接続し、これにより前記
ＭＯＳトランジスタの内の前記ゲート電極を含む第１部
分が、前記電圧伝達手段を構成し、残りの第２部分が前
記電圧−電流変換手段を構成するようにできる。また、
前記クリップ回路は、更に少なくとも１つのダイオード
接続した追加のＭＯＳトランジスタを含み、該追加ＭＯ
Ｓトランジスタは、ドレイン電極−ソース電極路を、前
記演算増幅器の前記入力端子と前記ＭＯＳトランジスタ
の前記ドレイン電極−ソース電極路との間に、該電極路
と直列に接続するように構成できる。
【００１３】また、本発明によれば、前記関数演算回路
は、第１及び第２の電源電圧端子を有し、前記クリップ
回路は、１対の第１と第２のＭＯＳトランジスタを有す
る電流スイッチを含み、該電流スイッチは、前記第１及
び第２電源電圧端子と前記演算増幅器の前記入力端子と
の間に接続し、かつ前記第１及び第２電源電圧端子の内
の一方とその他方との間に第１の電流路を有し、そして
前記一方の電源電圧端子と前記演算増幅器の前記入力端
子との間に第２の電流路を有し、前記第１電流路は、前
記第１ＭＯＳトランジスタのドレイン電極−ソース電極
路を含み、該第１ＭＯＳトランジスタのゲート電極は前
記演算増幅器の前記出力端子に接続し、前記第２電流路
は、前記第２ＭＯＳトランジスタのドレイン電極−ソー
ス電極路を含み、該第２ＭＯＳトランジスタのゲート電
極は前記所定しきい値を受けるように接続し、前記電流
スイッチは、前記出力端子電圧と前記所定しきい値との
間の大小関係に依存した前記第１電流路及び前記第２電
流路の内の一方のみを開くように動作し、これによっ
て、前記電流スイッチに含まれる前記第１ＭＯＳトラン
ジスタの内の前記ゲート電極を含む第１部分が、前記電
圧伝達手段を構成し、前記電流スイッチの残りの第２部
分が前記電圧−電流変換手段を構成するようにできる。
は、第１及び第２の電源電圧端子を有し、前記クリップ
回路は、１対の第１と第２のＭＯＳトランジスタを有す
る電流スイッチを含み、該電流スイッチは、前記第１及
び第２電源電圧端子と前記演算増幅器の前記入力端子と
の間に接続し、かつ前記第１及び第２電源電圧端子の内
の一方とその他方との間に第１の電流路を有し、そして
前記一方の電源電圧端子と前記演算増幅器の前記入力端
子との間に第２の電流路を有し、前記第１電流路は、前
記第１ＭＯＳトランジスタのドレイン電極−ソース電極
路を含み、該第１ＭＯＳトランジスタのゲート電極は前
記演算増幅器の前記出力端子に接続し、前記第２電流路
は、前記第２ＭＯＳトランジスタのドレイン電極−ソー
ス電極路を含み、該第２ＭＯＳトランジスタのゲート電
極は前記所定しきい値を受けるように接続し、前記電流
スイッチは、前記出力端子電圧と前記所定しきい値との
間の大小関係に依存した前記第１電流路及び前記第２電
流路の内の一方のみを開くように動作し、これによっ
て、前記電流スイッチに含まれる前記第１ＭＯＳトラン
ジスタの内の前記ゲート電極を含む第１部分が、前記電
圧伝達手段を構成し、前記電流スイッチの残りの第２部
分が前記電圧−電流変換手段を構成するようにできる。
【００１４】本発明によれば、前記関数演算は、反転、
加算、微分、積分の内の１つとすることができる。
加算、微分、積分の内の１つとすることができる。
【００１５】
【発明の実施の形態】次に、本発明の実施形態の幾つか
について、以下に図面を参照して詳細に説明する。
について、以下に図面を参照して詳細に説明する。
【００１６】図１は、本発明による波形整形回路を備え
た関数演算回路の第１の実施形態を示す回路図であり、
これにおいて、波形整形回路は、その基本概念を示すた
めブロック図で示してある。詳しくは、この関数演算回
路Ａは、任意の関数演算を行う一般的な形式のものであ
って、入力電圧Ｖinを受ける入力端子１と、入力回路２
と、差動入力／単一出力の演算増幅器（以下、オペアン
プとも記す）３と、出力電圧Ｖoutを発生する出力端子
４と、帰還回路５と、を備えている。入力回路２は、入
力端子１とオペアンプ３の反転入力端子（−）との間に
接続していて、インピーダンスＺinを有している。オペ
アンプ３の非反転入力端子（＋）は、基準電圧Ｖ
REF（例えば、接地電位）に接続しており、そしてその
出力端子は、関数演算回路Ａの出力端子４に接続してい
る。帰還回路５は、オペアンプ３の出力端子と反転入力
端子との間に接続していて、インピーダンスＺfを有し
ている。インピーダンスＺinとＺfとは、周知のよう
に、所望の関数演算に応じて定めることができる。
た関数演算回路の第１の実施形態を示す回路図であり、
これにおいて、波形整形回路は、その基本概念を示すた
めブロック図で示してある。詳しくは、この関数演算回
路Ａは、任意の関数演算を行う一般的な形式のものであ
って、入力電圧Ｖinを受ける入力端子１と、入力回路２
と、差動入力／単一出力の演算増幅器（以下、オペアン
プとも記す）３と、出力電圧Ｖoutを発生する出力端子
４と、帰還回路５と、を備えている。入力回路２は、入
力端子１とオペアンプ３の反転入力端子（−）との間に
接続していて、インピーダンスＺinを有している。オペ
アンプ３の非反転入力端子（＋）は、基準電圧Ｖ
REF（例えば、接地電位）に接続しており、そしてその
出力端子は、関数演算回路Ａの出力端子４に接続してい
る。帰還回路５は、オペアンプ３の出力端子と反転入力
端子との間に接続していて、インピーダンスＺfを有し
ている。インピーダンスＺinとＺfとは、周知のよう
に、所望の関数演算に応じて定めることができる。
【００１７】更に、関数演算回路Ａは、本発明による波
形整形回路６を備えており、これは、関数演算出力であ
るＶoutに対し所望の波形整形を行うため、オペアンプ
３の出力端子と反転入力端子との間に接続している。こ
の波形整形回路６は、電圧伝達部６０と、電圧−電流変
換部６２とから成っている。電圧伝達部６０は、入力端
がオペアンプの出力端子に接続しまた出力端が電圧−電
流変換部６２に接続していて、関数演算出力電圧Ｖout
を、変換部６２に“絶縁伝達”する、即ちその出力端子
とは電気的に絶縁状態を保ちながら伝達する。その電気
的絶縁状態とは、直流的並びに交流的の双方においてで
ある。この絶縁伝達される電圧を受ける変換部６２は、
出力端がオペアンプの反転入力端子に接続していて、絶
縁伝達された電圧の大きさとこの大きさに対する所定の
しきい値ＶTHとの間の大小関係に依存した大きさの電流
を、オペアンプの反転入力端子に供給する。しきい値Ｖ
THは、所望の波形整形処理に応じて、その数並びに値を
定めることができる。このしきい値ＶTHの値の基準は、
非反転入力端子の基準電圧ＶREFである。波形整形処理
の種類の例としては、上側又は下側のクリップ、またそ
の他にリミット等がある。
形整形回路６を備えており、これは、関数演算出力であ
るＶoutに対し所望の波形整形を行うため、オペアンプ
３の出力端子と反転入力端子との間に接続している。こ
の波形整形回路６は、電圧伝達部６０と、電圧−電流変
換部６２とから成っている。電圧伝達部６０は、入力端
がオペアンプの出力端子に接続しまた出力端が電圧−電
流変換部６２に接続していて、関数演算出力電圧Ｖout
を、変換部６２に“絶縁伝達”する、即ちその出力端子
とは電気的に絶縁状態を保ちながら伝達する。その電気
的絶縁状態とは、直流的並びに交流的の双方においてで
ある。この絶縁伝達される電圧を受ける変換部６２は、
出力端がオペアンプの反転入力端子に接続していて、絶
縁伝達された電圧の大きさとこの大きさに対する所定の
しきい値ＶTHとの間の大小関係に依存した大きさの電流
を、オペアンプの反転入力端子に供給する。しきい値Ｖ
THは、所望の波形整形処理に応じて、その数並びに値を
定めることができる。このしきい値ＶTHの値の基準は、
非反転入力端子の基準電圧ＶREFである。波形整形処理
の種類の例としては、上側又は下側のクリップ、またそ
の他にリミット等がある。
【００１８】本発明による波形整形回路６においては、
電圧の絶縁伝達を行う伝達部６０が、変換部６２の入力
端を、出力端子４に接続される負荷（図示せず）並びに
帰還回路５から絶縁することにより、負荷インピーダン
ス並びに帰還インピーダンスＺfとの相互干渉を低減す
る。これによって、負荷及び帰還回路のインピーダンス
による波形整形動作への影響を最小限にすることができ
る。また、伝達部６０を設けることにより、電圧−電流
変換部６２は、出力電圧Ｖout又はその他の関数演算回
路内の電圧／電流とは独立の電源を、波形整形処理に使
用することができる。これは、波形整形の動作速度を高
めるのに有利である。更に、変換部６２は、オペアンプ
３の出力端子側ではなく入力端子側に出力端が接続する
構成であるため、波形整形動作の直接の対象となる信号
を、オペアンプによる増幅前の信号とすることができ
る。これは、増幅後の信号を対象とするのに比べ、波形
整形動作速度を更に高めるのに有利となり、また変換部
６２に必要な回路の能力（容量、サイズを含む）を低い
ものとするのに有利である。
電圧の絶縁伝達を行う伝達部６０が、変換部６２の入力
端を、出力端子４に接続される負荷（図示せず）並びに
帰還回路５から絶縁することにより、負荷インピーダン
ス並びに帰還インピーダンスＺfとの相互干渉を低減す
る。これによって、負荷及び帰還回路のインピーダンス
による波形整形動作への影響を最小限にすることができ
る。また、伝達部６０を設けることにより、電圧−電流
変換部６２は、出力電圧Ｖout又はその他の関数演算回
路内の電圧／電流とは独立の電源を、波形整形処理に使
用することができる。これは、波形整形の動作速度を高
めるのに有利である。更に、変換部６２は、オペアンプ
３の出力端子側ではなく入力端子側に出力端が接続する
構成であるため、波形整形動作の直接の対象となる信号
を、オペアンプによる増幅前の信号とすることができ
る。これは、増幅後の信号を対象とするのに比べ、波形
整形動作速度を更に高めるのに有利となり、また変換部
６２に必要な回路の能力（容量、サイズを含む）を低い
ものとするのに有利である。
【００１９】次に、図２を参照して、図１の関数演算回
路Ａのより具体化した第２の実施形態の関数演算回路Ｂ
について説明する。尚、図２では、図１の回路の要素と
同じ要素には、同じ参照符号を付してある。この点につ
いては、図２以降の図についてもそれより先の図に対し
同様である。
路Ａのより具体化した第２の実施形態の関数演算回路Ｂ
について説明する。尚、図２では、図１の回路の要素と
同じ要素には、同じ参照符号を付してある。この点につ
いては、図２以降の図についてもそれより先の図に対し
同様である。
【００２０】図２の関数演算回路Ｂは、より具体化した
波形整形回路６Ｂを備えている外は、図１の回路と同じ
であるため、波形整形回路６Ｂについてのみ詳細に説明
する。この波形整形回路６Ｂは、１対のリミット（又は
クリップ）回路６４及び６６から成るリミッタ回路を構
成している。上側リミット（又は上側クリップ）を行う
リミット回路６４は、１つのＮ型ＭＯＳトランジスタＭ
Ｔ１を備えていて、そのドレイン電極は正電源電圧端子
ＶCCPに、ソース電極は反転入力端子に、そしてゲート
電極は出力端子４に接続している。一方、下側リミット
（又は下側クリップ）を行うリミット回路６６は、１つ
のＰ型ＭＯＳトランジスタＭＴ２を備えていて、そのソ
ース電極は反転入力端子に、ドレイン電極は負電源電圧
端子ＶCC Nに、そしてゲート電極は出力端子４に接続し
ている。ＭＯＳトランジスタＭＴ１とＭＴ２とは、それ
ぞれオン−オフ・スイッチングのしきい値電圧ＶTH1と
ＶT H2とを有している。従って、リミット回路６Ｂの上
側リミットレベルＶLM1は（ＶREF＋ＶTH1）であり、下
側リミットレベルＶLM2は（ＶREF−ＶTH2）である。
尚、ＭＯＳトランジスタのしきい値電圧は、調節可能で
あり、それは例えばソース−基板電圧を可変させること
により行える。１例として、しきい値電圧は、０.６〜
１.５ボルトの範囲である。尚、ＭＯＳトランジスタ自
体のしきい値電圧を使用するこの実施形態では、しきい
値の設定に追加の素子を必要とせず、従って回路の小型
化に適している。
波形整形回路６Ｂを備えている外は、図１の回路と同じ
であるため、波形整形回路６Ｂについてのみ詳細に説明
する。この波形整形回路６Ｂは、１対のリミット（又は
クリップ）回路６４及び６６から成るリミッタ回路を構
成している。上側リミット（又は上側クリップ）を行う
リミット回路６４は、１つのＮ型ＭＯＳトランジスタＭ
Ｔ１を備えていて、そのドレイン電極は正電源電圧端子
ＶCCPに、ソース電極は反転入力端子に、そしてゲート
電極は出力端子４に接続している。一方、下側リミット
（又は下側クリップ）を行うリミット回路６６は、１つ
のＰ型ＭＯＳトランジスタＭＴ２を備えていて、そのソ
ース電極は反転入力端子に、ドレイン電極は負電源電圧
端子ＶCC Nに、そしてゲート電極は出力端子４に接続し
ている。ＭＯＳトランジスタＭＴ１とＭＴ２とは、それ
ぞれオン−オフ・スイッチングのしきい値電圧ＶTH1と
ＶT H2とを有している。従って、リミット回路６Ｂの上
側リミットレベルＶLM1は（ＶREF＋ＶTH1）であり、下
側リミットレベルＶLM2は（ＶREF−ＶTH2）である。
尚、ＭＯＳトランジスタのしきい値電圧は、調節可能で
あり、それは例えばソース−基板電圧を可変させること
により行える。１例として、しきい値電圧は、０.６〜
１.５ボルトの範囲である。尚、ＭＯＳトランジスタ自
体のしきい値電圧を使用するこの実施形態では、しきい
値の設定に追加の素子を必要とせず、従って回路の小型
化に適している。
【００２１】ここで、リミット回路６Ｂの図１の波形整
形回路６に対する対応関係について説明すると、ＭＯＳ
トランジスタＭＴ１及びＭＴ２の各々のゲート電極とそ
の下の酸化物とが電圧伝達部６０に対応していて、この
伝達部６０からの電圧は、ＭＴ１及びＭＴ２の各々の酸
化膜直下のソース−基板接合部に伝達される。ＭＴ１及
びＭＴ２の各々の残りの部分は、変換部６２に対応して
いる。また、変換部６２内のしきい値は、ＭＴ１の酸化
膜直下のソース−基板接合部によって与えられる。従っ
て、リミッタ回路６Ｂは、波形整形回路６の１実施形態
を構成している。
形回路６に対する対応関係について説明すると、ＭＯＳ
トランジスタＭＴ１及びＭＴ２の各々のゲート電極とそ
の下の酸化物とが電圧伝達部６０に対応していて、この
伝達部６０からの電圧は、ＭＴ１及びＭＴ２の各々の酸
化膜直下のソース−基板接合部に伝達される。ＭＴ１及
びＭＴ２の各々の残りの部分は、変換部６２に対応して
いる。また、変換部６２内のしきい値は、ＭＴ１の酸化
膜直下のソース−基板接合部によって与えられる。従っ
て、リミッタ回路６Ｂは、波形整形回路６の１実施形態
を構成している。
【００２２】次に、関数演算回路Ｂの等価回路を示す図
３〜図５を参照して、リミッタ回路６Ｂ部分の動作につ
いて説明する。尚、上側リミット回路６４と下側リミッ
ト回路６６とは類似の動作をするため、図３〜図５にお
いては、上側リミット回路部分のみの等価回路を示して
おり、そしてそれらが示す等価回路は、図３がリミット
回路のＯＦＦ状態、図４がＯＦＦ−ＯＮ遷移状態、図５
がＯＮ状態を示している。また、図中、ｇmは、ＭＯＳ
トランジスタのトランスコンダクタンス、Ｃgは、ＭＯ
Ｓゲート容量（ドレイン、ソース、基板全てに対する容
量を含む）、Ｓchは、ＭＯＳトランジスタのチャンネル
抵抗で実現されるスイッチ、ｒsはソース抵抗、Ｃ
jsは、ソース−基板接合間の容量である。
３〜図５を参照して、リミッタ回路６Ｂ部分の動作につ
いて説明する。尚、上側リミット回路６４と下側リミッ
ト回路６６とは類似の動作をするため、図３〜図５にお
いては、上側リミット回路部分のみの等価回路を示して
おり、そしてそれらが示す等価回路は、図３がリミット
回路のＯＦＦ状態、図４がＯＦＦ−ＯＮ遷移状態、図５
がＯＮ状態を示している。また、図中、ｇmは、ＭＯＳ
トランジスタのトランスコンダクタンス、Ｃgは、ＭＯ
Ｓゲート容量（ドレイン、ソース、基板全てに対する容
量を含む）、Ｓchは、ＭＯＳトランジスタのチャンネル
抵抗で実現されるスイッチ、ｒsはソース抵抗、Ｃ
jsは、ソース−基板接合間の容量である。
【００２３】まず初めに、図３のＯＦＦ状態等価回路を
参照すると、上側リミット回路は、電源電圧端子ＶCCP
と反転入力端子との間に直列に接続されたチャンネルス
イッチＳch及びソース抵抗ｒsと、そして、出力端子４
に一端が接続しそして他端がチャンネルスイッチＳchに
関連するが絶縁状態を表すよう概念的に示したゲート容
量Ｃgと、そして更に、反転入力端子と基板との間に接
続したソース−基板接合容量Ｃjsと、から成っていると
みなせる。このとき、即ち、Ｖout＜ＶLM1のとき、チャ
ンネルスイッチＳchが開いているため（即ち、チャンネ
ル抵抗が無限大であるため）、リミット動作は生じな
い。
参照すると、上側リミット回路は、電源電圧端子ＶCCP
と反転入力端子との間に直列に接続されたチャンネルス
イッチＳch及びソース抵抗ｒsと、そして、出力端子４
に一端が接続しそして他端がチャンネルスイッチＳchに
関連するが絶縁状態を表すよう概念的に示したゲート容
量Ｃgと、そして更に、反転入力端子と基板との間に接
続したソース−基板接合容量Ｃjsと、から成っていると
みなせる。このとき、即ち、Ｖout＜ＶLM1のとき、チャ
ンネルスイッチＳchが開いているため（即ち、チャンネ
ル抵抗が無限大であるため）、リミット動作は生じな
い。
【００２４】次に、図４のＯＦＦ−ＯＮ遷移状態の等価
回路においては、チャンネルスイッチＳchが電流源ｇm
Ｖoutに変化している点、またＣgが電流源ｇmＶoutに関
連している点を除けば、図３のＯＦＦ状態等価回路と同
じである。この遷移状態においては、チャンネルは導通
状態となって、電流源がｒs及びＣjsを介して反転入力
端子に接続している。
回路においては、チャンネルスイッチＳchが電流源ｇm
Ｖoutに変化している点、またＣgが電流源ｇmＶoutに関
連している点を除けば、図３のＯＦＦ状態等価回路と同
じである。この遷移状態においては、チャンネルは導通
状態となって、電流源がｒs及びＣjsを介して反転入力
端子に接続している。
【００２５】図５のＯＮ状態等価回路においては、ｒs
及びＣjsは流れる電流に対して無視し得る程度となっ
て、電流源ｇmＶoutが反転入力端子に直接接続すること
になる。従って、電流源は、Ｖoutに比例した大きさの
補償電流Ｉcompを反転入力端子に供給することにより、
入力電流Ｉinの過剰の増加分を相殺するように作用す
る。
及びＣjsは流れる電流に対して無視し得る程度となっ
て、電流源ｇmＶoutが反転入力端子に直接接続すること
になる。従って、電流源は、Ｖoutに比例した大きさの
補償電流Ｉcompを反転入力端子に供給することにより、
入力電流Ｉinの過剰の増加分を相殺するように作用す
る。
【００２６】ここで、図２の本発明による関数演算回路
Ｂのリミッタ回路６Ｂの特徴をより明確に理解できるよ
うにするため、図１６の従来回路の等価回路を示す図１
７〜１９を参照する。これらの図１７〜１９において
も、比較し易くするため、図１６の１つのＭＯＳダイオ
ードＭＤ１Pから成る上側リミット回路のみの等価回路
を、そのＯＦＦ状態（図１７）、ＯＦＦ−ＯＮ遷移状態
（図１８）、ＯＮ状態（図１９）で示している。尚、こ
れらの等価回路において、ｒdはドレイン抵抗、Ｃjdは
ドレイン−基板接合間の容量であり、ｒchはチャンネル
抵抗であり、ｒonはＭＯＳダイオードのＯＮ抵抗であっ
てｒsとｒdとｒchとの和に等しい。また、ＭＯＳダイオ
ードであるため、本発明のような電流源ｇmＶoutは存在
しない。
Ｂのリミッタ回路６Ｂの特徴をより明確に理解できるよ
うにするため、図１６の従来回路の等価回路を示す図１
７〜１９を参照する。これらの図１７〜１９において
も、比較し易くするため、図１６の１つのＭＯＳダイオ
ードＭＤ１Pから成る上側リミット回路のみの等価回路
を、そのＯＦＦ状態（図１７）、ＯＦＦ−ＯＮ遷移状態
（図１８）、ＯＮ状態（図１９）で示している。尚、こ
れらの等価回路において、ｒdはドレイン抵抗、Ｃjdは
ドレイン−基板接合間の容量であり、ｒchはチャンネル
抵抗であり、ｒonはＭＯＳダイオードのＯＮ抵抗であっ
てｒsとｒdとｒchとの和に等しい。また、ＭＯＳダイオ
ードであるため、本発明のような電流源ｇmＶoutは存在
しない。
【００２７】まず初めに、ＯＦＦ状態等価回路を示す図
３と図１７とを比較すると、双方ともＳchが開いている
ため、図１７では出力端子４と反転入力端子との間にｒ
dとＣjdとが加わっていても、それら双方の等価回路は
同等である。次に、ＯＦＦ−ＯＮ遷移状態等価回路を示
す図４と図１８とを比較すると、図１８ではチャンネル
スイッチＳchからチャンネル抵抗ｒchに変化している。
このｒchは、ｒs，ｒdを含む抵抗の中で最も大きいもの
である。また、Ｃjdは、Ｃgの２倍以上の容量をもって
いる。従って、ｒchとＣjdとが、従来回路のターンオン
・セトリング時間に影響を与える。これに対し、図４の
本発明の回路では、Ｃjdもｒchもないため、ターンオン
・セトリング時間はより短くなる。最後に、ＯＮ状態等
価回路を示す図５と図１９とを比較すると、図１９の従
来回路では、補償電流Ｉcomp’を、ｒonとＺfとの並列
接続を介してしかもそれをオペアンプが供給しているの
に対し、図５の本発明回路では、オペアンプとは独立の
電流源が補償電流Ｉcompをしかも反転入力端子に直接供
給している。従って、従来回路では、補償電流Ｉco mp’
の大きさがオペアンプの電流供給能力に依存するが、本
発明ではそのような制限はない。また、本発明回路で
は、補償電流Ｉcompの経路が、Ｚfを含まずしかもＯＮ
抵抗ｒonが介在しないため、動作速度がより速くなる。
以上の説明から判るように、図２の回路は、図１６の回
路と比べ、種々の利点を備えている。
３と図１７とを比較すると、双方ともＳchが開いている
ため、図１７では出力端子４と反転入力端子との間にｒ
dとＣjdとが加わっていても、それら双方の等価回路は
同等である。次に、ＯＦＦ−ＯＮ遷移状態等価回路を示
す図４と図１８とを比較すると、図１８ではチャンネル
スイッチＳchからチャンネル抵抗ｒchに変化している。
このｒchは、ｒs，ｒdを含む抵抗の中で最も大きいもの
である。また、Ｃjdは、Ｃgの２倍以上の容量をもって
いる。従って、ｒchとＣjdとが、従来回路のターンオン
・セトリング時間に影響を与える。これに対し、図４の
本発明の回路では、Ｃjdもｒchもないため、ターンオン
・セトリング時間はより短くなる。最後に、ＯＮ状態等
価回路を示す図５と図１９とを比較すると、図１９の従
来回路では、補償電流Ｉcomp’を、ｒonとＺfとの並列
接続を介してしかもそれをオペアンプが供給しているの
に対し、図５の本発明回路では、オペアンプとは独立の
電流源が補償電流Ｉcompをしかも反転入力端子に直接供
給している。従って、従来回路では、補償電流Ｉco mp’
の大きさがオペアンプの電流供給能力に依存するが、本
発明ではそのような制限はない。また、本発明回路で
は、補償電流Ｉcompの経路が、Ｚfを含まずしかもＯＮ
抵抗ｒonが介在しないため、動作速度がより速くなる。
以上の説明から判るように、図２の回路は、図１６の回
路と比べ、種々の利点を備えている。
【００２８】次に、図６は、図１の関数演算回路Ａをよ
り具体化した第３の実施形態の関数演算回路Ｃを示して
いる。この回路Ｃにおいては、リミット回路６Ｃが図２
のリミット回路６Ｂの変更例を成している点を除けば、
図２の回路と同じである。従って、図２の回路との相違
部分について特に説明すると、リミット回路６Ｃの目的
は、上側リミットレベルＶLM1をより高く、そして下側
リミットレベルＶLM2をより低く設定することであり、
そのために上側と下側のリミット回路６４Ｃ及び６６Ｃ
に、各々１つのＭＯＳダイオードＭＤ１，ＭＤ２を追加
している。即ち、ＭＯＳトランジスタＭＴ１のソース電
極とオペアンプ３の反転入力端子との間に、Ｎ型ＭＯＳ
ダイオードを接続し、また反転入力端子とＭＯＳトラン
ジスタＭＴ２のソース電極との間に、Ｐ型ＭＯＳダイオ
ードを接続している。ＭＯＳダイオードＭＤ１とＭＤ２
のＯＮ電圧をそれぞれＶON1，ＶON2とすると、リミット
回路６Ｃの上側リミットレベルＶLM1は（ＶREF＋ＶTH1
＋ＶON1）となり、下側リミットレベルＶLM2は（ＶREF
−ＶTH2−ＶON2）となる。
り具体化した第３の実施形態の関数演算回路Ｃを示して
いる。この回路Ｃにおいては、リミット回路６Ｃが図２
のリミット回路６Ｂの変更例を成している点を除けば、
図２の回路と同じである。従って、図２の回路との相違
部分について特に説明すると、リミット回路６Ｃの目的
は、上側リミットレベルＶLM1をより高く、そして下側
リミットレベルＶLM2をより低く設定することであり、
そのために上側と下側のリミット回路６４Ｃ及び６６Ｃ
に、各々１つのＭＯＳダイオードＭＤ１，ＭＤ２を追加
している。即ち、ＭＯＳトランジスタＭＴ１のソース電
極とオペアンプ３の反転入力端子との間に、Ｎ型ＭＯＳ
ダイオードを接続し、また反転入力端子とＭＯＳトラン
ジスタＭＴ２のソース電極との間に、Ｐ型ＭＯＳダイオ
ードを接続している。ＭＯＳダイオードＭＤ１とＭＤ２
のＯＮ電圧をそれぞれＶON1，ＶON2とすると、リミット
回路６Ｃの上側リミットレベルＶLM1は（ＶREF＋ＶTH1
＋ＶON1）となり、下側リミットレベルＶLM2は（ＶREF
−ＶTH2−ＶON2）となる。
【００２９】尚、リミット回路６Ｃの図１の波形整形回
路６に対する対応関係については、ＭＯＳトランジスタ
ＭＴ１及びＭＴ２の各々のゲート電極とその下の酸化物
とが電圧伝達部６０に対応し、そしてこのＭＴ１及びＭ
Ｔ２の残りの部分とＭＯＳダイオードＭＤ１及びＭＤ２
が変換部６２に対応している。従って、リミッタ回路６
Ｃは、波形整形回路６の別の１つの実施形態を構成して
いる。
路６に対する対応関係については、ＭＯＳトランジスタ
ＭＴ１及びＭＴ２の各々のゲート電極とその下の酸化物
とが電圧伝達部６０に対応し、そしてこのＭＴ１及びＭ
Ｔ２の残りの部分とＭＯＳダイオードＭＤ１及びＭＤ２
が変換部６２に対応している。従って、リミッタ回路６
Ｃは、波形整形回路６の別の１つの実施形態を構成して
いる。
【００３０】この図６の実施形態においては、各リミッ
ト回路に追加するＭＯＳダイオードは１つとしたが、必
要に応じてそれより多いＭＯＳダイオードを追加しても
よく、また更に必要に応じて上側と下側のリミット回路
に追加するＭＯＳダイオードのそれぞれの数を異ならせ
てもよい。
ト回路に追加するＭＯＳダイオードは１つとしたが、必
要に応じてそれより多いＭＯＳダイオードを追加しても
よく、また更に必要に応じて上側と下側のリミット回路
に追加するＭＯＳダイオードのそれぞれの数を異ならせ
てもよい。
【００３１】次に、図７は、図１の関数演算回路Ａをよ
り具体化した別の第４の実施形態の関数演算回路Ｄを示
している。この回路Ｄにおいても、リミット回路６Ｄが
図２のリミット回路６Ｂの変更例を成している点を除け
ば、図２の回路と同じである。従って、図２の回路との
相違部分について特に説明すると、リミット回路６Ｄの
目的は、上側及び下側のリミットレベルをより自由にま
たより簡単に設定できるようにすることであり、そのた
めに上側と下側のリミット回路６４Ｄ及び６６Ｄの各々
に、電流スイッチを使用している。詳しくは、上側リミ
ット回路６４Ｄは、電流源Ｉ1と、１対のＰ型ＭＯＳト
ランジスタＭＴ３及びＭＴ４とを備えていて、電流源Ｉ
1は、正電源電圧端子ＶCCPとＭＴ３及びＭＴ４の各ソー
ス電極との間に接続し、またＭＴ３のドレイン電極は負
電源電圧端子ＶCCNに接続しゲート電極は出力端子４に
接続している。一方、ＭＴ４のドレイン電極は、オペア
ンプ３の反転入力端子に接続し、そしてそのゲート電極
は、上側リミットレベル（ＶLM1）端子に接続してい
る。この電流スイッチは、Ｖout≦ＶLM1のときには電流
源Ｉ1からの電流をＶCCN電源端子に導く第１電流経路を
開き、そしてＶout＞ＶLM1のときには、電流源Ｉ1から
の電流を反転入力端子に導く第２電流経路を開く。同様
に、下側リミット回路６６Ｄは、１対のＮ型ＭＯＳトラ
ンジスタＭＴ５及びＭＴ６と、電流源Ｉ2とを備えてい
る。ＭＴ５のドレイン電極は、正電源電圧端子ＶCCPに
接続し、ゲート電極は出力端子４に接続している。一
方、ＭＴ６のドレイン電極は、反転入力端子に接続し、
そしてそのゲート電極は、下側リミットレベル
（ＶLM2）端子に接続している。電流源Ｉ2は、ＭＴ５及
びＭＴ６の各ソース電極と負電源電圧端子ＶCCNとの間
に接続している。この電流スイッチは、Ｖout≧ＶLM2の
ときには電流源Ｉ2の電流をＶCCP電源端子から引き出さ
せる第１電流経路を開き、そしてＶout＜ＶLM2のときに
は、電流源Ｉ2の電流を反転入力端子から引き出させる
第２電流経路を開く。
り具体化した別の第４の実施形態の関数演算回路Ｄを示
している。この回路Ｄにおいても、リミット回路６Ｄが
図２のリミット回路６Ｂの変更例を成している点を除け
ば、図２の回路と同じである。従って、図２の回路との
相違部分について特に説明すると、リミット回路６Ｄの
目的は、上側及び下側のリミットレベルをより自由にま
たより簡単に設定できるようにすることであり、そのた
めに上側と下側のリミット回路６４Ｄ及び６６Ｄの各々
に、電流スイッチを使用している。詳しくは、上側リミ
ット回路６４Ｄは、電流源Ｉ1と、１対のＰ型ＭＯＳト
ランジスタＭＴ３及びＭＴ４とを備えていて、電流源Ｉ
1は、正電源電圧端子ＶCCPとＭＴ３及びＭＴ４の各ソー
ス電極との間に接続し、またＭＴ３のドレイン電極は負
電源電圧端子ＶCCNに接続しゲート電極は出力端子４に
接続している。一方、ＭＴ４のドレイン電極は、オペア
ンプ３の反転入力端子に接続し、そしてそのゲート電極
は、上側リミットレベル（ＶLM1）端子に接続してい
る。この電流スイッチは、Ｖout≦ＶLM1のときには電流
源Ｉ1からの電流をＶCCN電源端子に導く第１電流経路を
開き、そしてＶout＞ＶLM1のときには、電流源Ｉ1から
の電流を反転入力端子に導く第２電流経路を開く。同様
に、下側リミット回路６６Ｄは、１対のＮ型ＭＯＳトラ
ンジスタＭＴ５及びＭＴ６と、電流源Ｉ2とを備えてい
る。ＭＴ５のドレイン電極は、正電源電圧端子ＶCCPに
接続し、ゲート電極は出力端子４に接続している。一
方、ＭＴ６のドレイン電極は、反転入力端子に接続し、
そしてそのゲート電極は、下側リミットレベル
（ＶLM2）端子に接続している。電流源Ｉ2は、ＭＴ５及
びＭＴ６の各ソース電極と負電源電圧端子ＶCCNとの間
に接続している。この電流スイッチは、Ｖout≧ＶLM2の
ときには電流源Ｉ2の電流をＶCCP電源端子から引き出さ
せる第１電流経路を開き、そしてＶout＜ＶLM2のときに
は、電流源Ｉ2の電流を反転入力端子から引き出させる
第２電流経路を開く。
【００３２】また、図７のリミッタ回路６Ｄと図１の波
形整形回路６との対応関係については、１対の電流スイ
ッチの内のＭＯＳトランジスタＭＴ３及びＭＴ５の各々
のゲート電極とその下の酸化物とが電圧伝達部６０に対
応し、そして電流スイッチの残りの部分全てが変換部６
２に対応している。従って、リミッタ回路６Ｄも、波形
整形回路６の更に別の１つの実施形態を構成している。
形整形回路６との対応関係については、１対の電流スイ
ッチの内のＭＯＳトランジスタＭＴ３及びＭＴ５の各々
のゲート電極とその下の酸化物とが電圧伝達部６０に対
応し、そして電流スイッチの残りの部分全てが変換部６
２に対応している。従って、リミッタ回路６Ｄも、波形
整形回路６の更に別の１つの実施形態を構成している。
【００３３】次に、図８〜１０を参照して、図２、図
６、図７の関数演算回路Ｂ,Ｃ,Ｄをそれぞれより具体化
した積分回路Ｂ',Ｃ',Ｄ'について説明する。これら積
分回路Ｂ',Ｃ',Ｄ'は、スイッチトキャパシタ型の積分
回路を構成しており、対応の関数演算回路Ｂ,Ｃ,Ｄと異
なっている点は、各々、入力回路Ｚinとしてスイッチト
キャパシタＳＣを使用し、そして帰還回路Ｚfとしてキ
ャパシタＣfを使用している点である。スイッチトキャ
パシタＳＣは、公知の構成のものであって、図示の通
り、入力端子１と基準電圧ＶREFとの間に直列接続した
アナログスイッチＳ1及びＳ2と、これらスイッチの接合
点と基準電圧ＶREFとの間に直列接続した入力キャパシ
タＣin及びアナログスイッチＳ3と、ＣinとＳ3との接合
点とオペアンプの反転入力端子との間に接続したアナロ
グスイッチＳ4と、から成る構成である。図示からも判
るように、アナログスイッチＳ1及びＳ3は、クロックφ
１で駆動し、そしてアナログスイッチＳ2及びＳ4は、ク
ロックφ１とは相補的なクロックφ２で駆動する。
６、図７の関数演算回路Ｂ,Ｃ,Ｄをそれぞれより具体化
した積分回路Ｂ',Ｃ',Ｄ'について説明する。これら積
分回路Ｂ',Ｃ',Ｄ'は、スイッチトキャパシタ型の積分
回路を構成しており、対応の関数演算回路Ｂ,Ｃ,Ｄと異
なっている点は、各々、入力回路Ｚinとしてスイッチト
キャパシタＳＣを使用し、そして帰還回路Ｚfとしてキ
ャパシタＣfを使用している点である。スイッチトキャ
パシタＳＣは、公知の構成のものであって、図示の通
り、入力端子１と基準電圧ＶREFとの間に直列接続した
アナログスイッチＳ1及びＳ2と、これらスイッチの接合
点と基準電圧ＶREFとの間に直列接続した入力キャパシ
タＣin及びアナログスイッチＳ3と、ＣinとＳ3との接合
点とオペアンプの反転入力端子との間に接続したアナロ
グスイッチＳ4と、から成る構成である。図示からも判
るように、アナログスイッチＳ1及びＳ3は、クロックφ
１で駆動し、そしてアナログスイッチＳ2及びＳ4は、ク
ロックφ１とは相補的なクロックφ２で駆動する。
【００３４】次に、図１１〜図１３を参照して、積分回
路Ｂ',Ｃ',Ｄ'のリミッタのターンオン特性について説
明する。尚、ターンオフ時の特性もこれと同様であるた
め、省略する。詳しくは、図１１は積分回路Ｂ'、図１
２は積分回路Ｃ'、図１３は積分回路Ｄ'の特性をそれぞ
れ示しており、また各図には、比較のため、図２０の従
来回路の特性も示している。この従来回路は、図１６の
従来回路構成でスイッチトキャパシタ型積分回路を実現
したものである。また、これら特性図をシミュレーショ
ンにより得る際に使用した各値は、以下の通りである。
尚、Ｗ／Ｌは、ＭＯＳトランジスタのゲート幅／ゲート
長である。
路Ｂ',Ｃ',Ｄ'のリミッタのターンオン特性について説
明する。尚、ターンオフ時の特性もこれと同様であるた
め、省略する。詳しくは、図１１は積分回路Ｂ'、図１
２は積分回路Ｃ'、図１３は積分回路Ｄ'の特性をそれぞ
れ示しており、また各図には、比較のため、図２０の従
来回路の特性も示している。この従来回路は、図１６の
従来回路構成でスイッチトキャパシタ型積分回路を実現
したものである。また、これら特性図をシミュレーショ
ンにより得る際に使用した各値は、以下の通りである。
尚、Ｗ／Ｌは、ＭＯＳトランジスタのゲート幅／ゲート
長である。
【００３５】
【表１】 ＶCCP： ２.９ボルト ＶCCN：−２.１ボルト ＶREF： グランド Ｃin，Ｃin'：１ｐＦ Ｃf，Ｃf'：１ｐＦ ＭＴ１： Ｗ／Ｌ＝２００μｍ／０.６μｍ ＭＴ２： Ｗ／Ｌ＝４００μｍ／０.６μｍ ＭＤ１： Ｗ／Ｌ＝２００μｍ／０.６μｍ ＭＤ２： Ｗ／Ｌ＝４００μｍ／０.６μｍ ＭＴ３，ＭＴ４： Ｗ／Ｌ＝４００μｍ／０.６μｍ ＭＴ５，ＭＴ６： Ｗ／Ｌ＝２００μｍ／０.６μｍ Ｉ1，Ｉ2：１００μＡ また、シミュレーションにおける条件は、各特性図にお
いて、１μｓ時より前にＣinに充電が完了しており、そ
して１μｓ時にφ２によりスイッチＳ2及びＳ4がＯＮに
なる、という条件である。特性図中、点線が本発明回路
の特性であり、実線が従来回路の特性である。
いて、１μｓ時より前にＣinに充電が完了しており、そ
して１μｓ時にφ２によりスイッチＳ2及びＳ4がＯＮに
なる、という条件である。特性図中、点線が本発明回路
の特性であり、実線が従来回路の特性である。
【００３６】図１１から判るように、本発明回路では、
従来回路と比べ、積分回路Ｂ'のスリューレートが大き
くなるとともに、そのスイッチング後からリミッタ回路
がセトリングするまでの時間が、約１.０２５μｓと短
くなっている。従来回路では、１.０５μｓにおいても
下降中でセトリングが完了していない。但し、本発明回
路のリミットレベルは約０.８５ボルトであるのに対
し、従来回路では約１.０ボルトである。スリューレー
ト向上の理由としては、本発明のリミッタ回路から積分
回路の帰還回路又は負荷に与える影響が小さくなったこ
とである。また、セトリングまでの時間短縮の理由とし
ては、逆に、積分回路の帰還回路又は負荷から本発明の
リミッタ回路への影響が減少したこと、更に、オペアン
プ出力とは独立の電流源がリミット動作に作用する、と
いうことである。
従来回路と比べ、積分回路Ｂ'のスリューレートが大き
くなるとともに、そのスイッチング後からリミッタ回路
がセトリングするまでの時間が、約１.０２５μｓと短
くなっている。従来回路では、１.０５μｓにおいても
下降中でセトリングが完了していない。但し、本発明回
路のリミットレベルは約０.８５ボルトであるのに対
し、従来回路では約１.０ボルトである。スリューレー
ト向上の理由としては、本発明のリミッタ回路から積分
回路の帰還回路又は負荷に与える影響が小さくなったこ
とである。また、セトリングまでの時間短縮の理由とし
ては、逆に、積分回路の帰還回路又は負荷から本発明の
リミッタ回路への影響が減少したこと、更に、オペアン
プ出力とは独立の電流源がリミット動作に作用する、と
いうことである。
【００３７】図１２においても、上記と同様、スリュー
レート及びセトリングまでの時間の改善が得られてお
り、特にセトリングまでの時間が、約１.０３μｓと短
くなっているが、従来回路では１.１μｓでもまだセト
リングが完了していない。但し、本発明回路のリミット
レベルは約１.９ボルトである。
レート及びセトリングまでの時間の改善が得られてお
り、特にセトリングまでの時間が、約１.０３μｓと短
くなっているが、従来回路では１.１μｓでもまだセト
リングが完了していない。但し、本発明回路のリミット
レベルは約１.９ボルトである。
【００３８】また、図１３においても、上記と同様、ス
リューレート及びセトリングまでの時間の改善が得られ
ている。即ち、従来回路では、１.０６μｓ（図１２で
は１.１μｓ）でもセトリングが完了していないのに対
し、本発明回路では、ほぼ１.０５μｓでセトリングし
ている。
リューレート及びセトリングまでの時間の改善が得られ
ている。即ち、従来回路では、１.０６μｓ（図１２で
は１.１μｓ）でもセトリングが完了していないのに対
し、本発明回路では、ほぼ１.０５μｓでセトリングし
ている。
【００３９】以上、本発明による関数演算回路の幾つか
の実施形態について図示し説明したが、これら実施形態
においては、以下のような種々の変更が可能である。第
１に、上記各実施形態においては、波形整形回路として
リミッタ回路について例示したが、上側リミット回路又
は下側リミット回路のどちらか一方を取り除くだけで、
クリップ回路とすることができる。第２に、上記実施形
態では、関数演算の１例として、積分について示した
が、その他に、反転、積分以外のその他の関数演算、例
えば、加減乗除、微分、対数、逆対数のような演算を行
うように、入力回路インピーダンスＺin及び帰還回路イ
ンピーダンスＺfの組合せを選択することができる。１
例として、図１４に、図２の関数演算回路Ｂを具体化し
た１例である反転増幅器Ｂ”を示す。この場合、Ｚin＝
抵抗Ｒ、Ｚf＝抵抗Ｒである。
の実施形態について図示し説明したが、これら実施形態
においては、以下のような種々の変更が可能である。第
１に、上記各実施形態においては、波形整形回路として
リミッタ回路について例示したが、上側リミット回路又
は下側リミット回路のどちらか一方を取り除くだけで、
クリップ回路とすることができる。第２に、上記実施形
態では、関数演算の１例として、積分について示した
が、その他に、反転、積分以外のその他の関数演算、例
えば、加減乗除、微分、対数、逆対数のような演算を行
うように、入力回路インピーダンスＺin及び帰還回路イ
ンピーダンスＺfの組合せを選択することができる。１
例として、図１４に、図２の関数演算回路Ｂを具体化し
た１例である反転増幅器Ｂ”を示す。この場合、Ｚin＝
抵抗Ｒ、Ｚf＝抵抗Ｒである。
【００４０】第３に、上記実施形態では、差動入力／単
一出力型の関数演算回路について示したが、差動入力／
差動出力型の関数演算回路に変更することもできる。１
例として、図１５に、図８の回路Ｂ'を差動入力／差動
出力型にしたスイッチトキャパシタ型積分回路Ｂ'''を
示す。この回路では、正入力端子１a及び負入力端子１
b、正出力端子４a及び負出力端子４b、差動入力／差動
出力型のオペアンプ３a、１対のスイッチトキャパシタ
ＳＣa及びＳＣb、オペアンプの非反転出力端子と反転入
力端子との間に接続したリミッタ回路６Ｂa及び帰還キ
ャパシタＣfaと、オペアンプの反転出力端子と非反転入
力端子との間に接続したリミッタ回路６Ｂb及び帰還キ
ャパシタＣfbと、を備えている。第４に、差動入力／単
一出力型構成の実施形態において、オペアンプの反転入
力端子への入力及び帰還を非反転入力端子への入力及び
帰還に変更することが可能である。
一出力型の関数演算回路について示したが、差動入力／
差動出力型の関数演算回路に変更することもできる。１
例として、図１５に、図８の回路Ｂ'を差動入力／差動
出力型にしたスイッチトキャパシタ型積分回路Ｂ'''を
示す。この回路では、正入力端子１a及び負入力端子１
b、正出力端子４a及び負出力端子４b、差動入力／差動
出力型のオペアンプ３a、１対のスイッチトキャパシタ
ＳＣa及びＳＣb、オペアンプの非反転出力端子と反転入
力端子との間に接続したリミッタ回路６Ｂa及び帰還キ
ャパシタＣfaと、オペアンプの反転出力端子と非反転入
力端子との間に接続したリミッタ回路６Ｂb及び帰還キ
ャパシタＣfbと、を備えている。第４に、差動入力／単
一出力型構成の実施形態において、オペアンプの反転入
力端子への入力及び帰還を非反転入力端子への入力及び
帰還に変更することが可能である。
【００４１】
【発明の効果】以上に説明した本発明による関数演算回
路用の波形整形回路によれば、絶縁伝達を行う電圧伝達
部を設けることにより、負荷並びに帰還回路Ｚfとの相
互干渉が低減する。これによって、負荷及び帰還回路の
インピーダンスによる波形整形動作への影響を最小限に
することができる。このことは、関数演算回路のスリュ
ーレートの向上、並びに波形整形動作のセトリング時間
の短縮をもたらす。また、電圧−電流変換部を設けるこ
とにより、波形整形動作のセトリング時間を更に短縮す
ることができる。このセトリング時間の短縮により、高
速の関数演算回路においては、より誤差の少ない関数演
算出力を生成することが可能となる。また更に、演算増
幅器の入力側に電圧−電流変換部を接続する構成である
ため、変換部に必要な回路の能力が小さくて済むように
できる。
路用の波形整形回路によれば、絶縁伝達を行う電圧伝達
部を設けることにより、負荷並びに帰還回路Ｚfとの相
互干渉が低減する。これによって、負荷及び帰還回路の
インピーダンスによる波形整形動作への影響を最小限に
することができる。このことは、関数演算回路のスリュ
ーレートの向上、並びに波形整形動作のセトリング時間
の短縮をもたらす。また、電圧−電流変換部を設けるこ
とにより、波形整形動作のセトリング時間を更に短縮す
ることができる。このセトリング時間の短縮により、高
速の関数演算回路においては、より誤差の少ない関数演
算出力を生成することが可能となる。また更に、演算増
幅器の入力側に電圧−電流変換部を接続する構成である
ため、変換部に必要な回路の能力が小さくて済むように
できる。
【図１】本発明による波形整形回路を備えた第１の実施
形態の関数演算回路Ａを示す回路図であり、波形整形回
路は、その基本概念を示している。
形態の関数演算回路Ａを示す回路図であり、波形整形回
路は、その基本概念を示している。
【図２】図１の関数演算回路Ａのより具体化した第２の
実施形態の関数演算回路Ｂを示す回路図。
実施形態の関数演算回路Ｂを示す回路図。
【図３】図２の関数演算回路Ｂについて、リミッタ回路
（上側のみ図示）がＯＦＦ状態のときの等価回路を示す
図。
（上側のみ図示）がＯＦＦ状態のときの等価回路を示す
図。
【図４】図２の関数演算回路Ｂについて、リミッタ回路
（上側のみ図示）がＯＦＦ−ＯＮ遷移状態のときの等価
回路を示す図。
（上側のみ図示）がＯＦＦ−ＯＮ遷移状態のときの等価
回路を示す図。
【図５】図２の関数演算回路Ｂについて、リミット回路
（上側のみ図示）がＯＮ状態のときの等価回路を示す
図。
（上側のみ図示）がＯＮ状態のときの等価回路を示す
図。
【図６】図１の関数演算回路Ａをより具体化した第３の
実施形態の関数演算回路Ｃを示す回路図。
実施形態の関数演算回路Ｃを示す回路図。
【図７】図１の関数演算回路Ａをより具体化した別の第
４の実施形態の関数演算回路Ｄを示す回路図。
４の実施形態の関数演算回路Ｄを示す回路図。
【図８】図２の関数演算回路Ｂをより具体化したスイッ
チトキャパシタ型積分回路Ｂ'を示す回路図。
チトキャパシタ型積分回路Ｂ'を示す回路図。
【図９】図６の関数演算回路Ｃをより具体化したスイッ
チトキャパシタ型積分回路Ｃ'を示す回路図。
チトキャパシタ型積分回路Ｃ'を示す回路図。
【図１０】図７の関数演算回路Ｄをより具体化したスイ
ッチトキャパシタ型積分回路Ｄ'を示す回路図。
ッチトキャパシタ型積分回路Ｄ'を示す回路図。
【図１１】図８の積分回路Ｂ'のリミッタのターンオン
特性を示す特性図であり、比較のため、図２０の従来回
路の特性を実線で示し、本発明回路の特性を点線で示し
ている。
特性を示す特性図であり、比較のため、図２０の従来回
路の特性を実線で示し、本発明回路の特性を点線で示し
ている。
【図１２】図９の積分回路Ｃ'のリミッタのターンオン
特性を示す特性図であり、比較のため、図２０の従来回
路の特性を実線で示し、本発明回路の特性を点線で示し
ている。
特性を示す特性図であり、比較のため、図２０の従来回
路の特性を実線で示し、本発明回路の特性を点線で示し
ている。
【図１３】図１０の積分回路Ｄ'のリミッタのターンオ
ン特性を示す特性図であり、比較のため、図２０の従来
回路の特性を実線で示し、本発明回路の特性を点線で示
している。
ン特性を示す特性図であり、比較のため、図２０の従来
回路の特性を実線で示し、本発明回路の特性を点線で示
している。
【図１４】図２の関数演算回路Ｂを具体化した１例であ
る反転増幅器Ｂ”を示す回路図。
る反転増幅器Ｂ”を示す回路図。
【図１５】図８の積分回路Ｂ'を差動入力／差動出力型
に変更したスイッチトキャパシタ型積分回路Ｂ'''を示
す回路図。
に変更したスイッチトキャパシタ型積分回路Ｂ'''を示
す回路図。
【図１６】従来のリミッタ回路付き関数演算回路を示す
回路図。
回路図。
【図１７】図１６の従来回路について、リミット回路
（上側のみ図示）のＯＦＦ状態における等価回路を示す
図。
（上側のみ図示）のＯＦＦ状態における等価回路を示す
図。
【図１８】図１６の従来回路について、リミット回路
（上側のみ図示）のＯＦＦ−ＯＮ遷移状態における等価
回路を示す図。
（上側のみ図示）のＯＦＦ−ＯＮ遷移状態における等価
回路を示す図。
【図１９】図１６の従来回路について、リミット回路
（上側のみ図示）のＯＮ状態における等価回路を示す
図。
（上側のみ図示）のＯＮ状態における等価回路を示す
図。
【図２０】図１６の従来回路構成のスイッチトキャパシ
タ型積分回路であって、本発明回路と比較するための回
路を示す図。
タ型積分回路であって、本発明回路と比較するための回
路を示す図。
１，１a，１b：入力端子 ２：入力回路 ３，３ａ：演算増幅器 ４，４a，４b：入力端子 ５：帰還回路 ６：波形整形回路 ６Ｂ，６Ｃ，６Ｄ，６Ｂａ，６Ｂｂ：リミッタ回路 ６４，６４Ｃ，６４Ｄ：上側リミット回路 ６６，６６Ｃ，６６Ｄ：下側リミット回路 Ｖin：入力電圧 Ｖout：出力電圧 ＶCCP：正電源電圧 ＶCCN：負電源電圧 ＶREF：基準電圧 ＶLM1：上側リミットレベル ＶLM2：下側リミットレベル ＳＣ，ＳＣa，ＳＣb，ＳＣ'：スイッチトキャパシタ
Claims (11)
- 【請求項１】関数演算回路に使用する波形整形回路であ
って、前記関数演算回路は、非反転入力端子及び反転入
力端子と出力端子とを有する演算増幅器（3）を有して
おり、前記波形整形回路が、前記出力端子と、前記非反
転入力端子及び前記反転入力端子の内の一方である関係
する入力端子と、に接続した波形整形回路手段（6;6B;6
C;6D）を含み、該波形整形回路手段は、 イ） 前記出力端子に接続した入力端と、該入力端とは
電気的に絶縁された出力端とを有し、前記出力端子の電
圧（Vout）の大きさを、前記入力端から前記出力端へ、
電気的絶縁状態で伝達する電圧伝達手段（60）と、 ロ） 前記電圧伝達手段の前記出力端に入力端が接続し
ており、前記演算増幅器の前記入力端子に出力端が接続
した電圧−電流変換手段（62）であって、前記出力端子
電圧の大きさに対する所定のしきい値を有しており、前
記電圧伝達手段から受けた前記出力端子電圧の大きさと
前記所定のしきい値との間の大小関係に依存した大きさ
の電流を前記入力端子に供給する、前記の電圧−電流変
換手段（62）と、を備えている、波形整形回路。 - 【請求項２】関数演算回路に使用する波形整形回路であ
って、前記関数演算回路は、非反転入力端子及び反転入
力端子と非反転出力端子及び反転出力端子とを有する演
算増幅器（3a）を有しており、前記波形整形回路が、 Ａ． 前記非反転出力端子と前記反転入力端子とに接続
した第１の波形整形回路手段（6；6Ba）と、 Ｂ． 前記反転出力端子と前記非反転入力端子とに接続
した第２の波形整形回路手段（6;6Bb）と、を含み、 前記第１及び第２の波形整形回路手段の各々は、関係す
る前記出力端子及び前記入力端子に関して、 イ） 前記出力端子に接続した入力端と、該入力端とは
電気的に絶縁された出力端とを有し、前記出力端子の電
圧の大きさを、前記入力端から前記出力端へ、電気的絶
縁状態で伝達する電圧伝達手段（60）と、 ロ） 前記電圧伝達手段の前記出力端に入力端が接続し
ており、前記演算増幅器の前記入力端子に出力端が接続
した電圧−電流変換手段（62）であって、前記出力端子
電圧の大きさに対する所定のしきい値を有しており、前
記電圧伝達手段から受けた前記出力端子電圧の大きさと
前記所定のしきい値との間の大小関係に依存した大きさ
の電流を前記入力端子に供給する、前記の電圧−電流変
換手段（62）と、を備えている、波形整形回路。 - 【請求項３】請求項１又は２に記載の回路において、 前記波形整形手段は、１つのクリップ回路を構成するこ
と、を特徴とする波形整形回路。 - 【請求項４】請求項１又は２に記載の回路において、 前記波形整形手段は、１対のクリップ回路（64,66;64C,
66C;64D,66D）から成るリミッタ回路を構成し、 該リミット回路の前記１対のクリップ回路は、前記所定
のしきい値として、互いに異なった第１と第２の所定の
しきい値（VLM1,VLM2）を有していること、を特徴とす
る波形整形回路。 - 【請求項５】請求項３又は４に記載の回路において、 前記関数演算回路は、第１及び第２の電源電圧端子（V
CCP,VCCN）を有し、 前記クリップ回路は、１つのＭＯＳトランジスタ（MT1;
MT2）を含み、 該ＭＯＳトランジスタは、ゲート電極を、前記演算増幅
器の前記出力端子に接続し、ドレイン電極−ソース電極
路を、前記第１及び第２電源電圧端子の内の所定の一方
と前記演算増幅器の前記入力端子との間に接続し、これ
により前記ＭＯＳトランジスタの内の前記ゲート電極を
含む第１部分が、前記電圧伝達手段を構成し、残りの第
２部分が前記電圧−電流変換手段を構成すること、を特
徴とする波形整形回路。 - 【請求項６】請求項５に記載の回路において、 前記クリップ回路は、更に少なくとも１つのダイオード
接続した追加のＭＯＳトランジスタ（MD1;MD2）を含
み、 該追加ＭＯＳトランジスタは、ドレイン電極−ソース電
極路を、前記演算増幅器の前記入力端子と前記ＭＯＳト
ランジスタの前記ドレイン電極−ソース電極路との間
に、該電極路と直列に接続したこと、を特徴とする波形
整形回路。 - 【請求項７】請求項３又は４に記載の回路において、 前記関数演算回路は、第１及び第２の電源電圧端子（V
CCP,VCCN）を有し、 前記クリップ回路は、１対の第１と第２のＭＯＳトラン
ジスタ（MT3,MT4;MT5,MT6）を有する電流スイッチを含
み、 該電流スイッチは、前記第１及び第２電源電圧端子と前
記演算増幅器の前記入力端子との間に接続しており、か
つ前記第１及び第２電源電圧端子の内の一方とその他方
との間に第１の電流路を有し、そして前記一方の電源電
圧端子と前記演算増幅器の前記入力端子との間に第２の
電流路を有し、 前記第１電流路は、前記第１ＭＯＳトランジスタ（MT3;
MT5）のドレイン電極−ソース電極路を含んでおり、該
第１ＭＯＳトランジスタのゲート電極は前記演算増幅器
の前記出力端子に接続し、 前記第２電流路は、前記第２ＭＯＳトランジスタ（MT4;
MT6）のドレイン電極−ソース電極路を含み、該第２Ｍ
ＯＳトランジスタのゲート電極は前記所定しきい値（V
LM1;VLM2）を受けるように接続し、 前記電流スイッチは、前記出力端子電圧と前記所定しき
い値との間の大小関係に依存した前記第１電流路及び前
記第２電流路の内の一方のみを開くように動作し、これ
によって、前記電流スイッチに含まれる前記第１ＭＯＳ
トランジスタの内の前記ゲート電極を含む第１部分が、
前記電圧伝達手段を構成し、前記電流スイッチの残りの
第２部分が前記電圧−電流変換手段を構成したこと、を
特徴とする波形整形回路。 - 【請求項８】請求項１から７のいずれかに記載の回路に
おいて、 前記関数演算は、反転、加算、微分、積分の内の１つで
あること、を特徴とする波形整形回路。 - 【請求項９】請求項１に記載の回路において、 前記関数演算回路は、 イ） 入力端子（1）と、 ロ） 該入力端子と前記演算増幅器の前記関係する入力
端子との間に接続した入力回路（2）と、 ハ） 前記演算増幅器の前記出力端子と前記関係する入
力端子との間に接続した帰還回路（5）と、を含むこ
と、を特徴とする波形整形回路。 - 【請求項１０】請求項２に記載の回路において、 前記関数演算回路は、 イ） 正入力端子（1a）及び負入力端子（1b）と、 ロ） 該正入力端子と前記演算増幅器の前記反転入力端
子との間に接続した第１の入力回路（2;SCa）、及び該
負入力端子と前記演算増幅器の前記非反転入力端子との
間に接続した第２の入力回路（2;SCb）と、 ハ） 前記演算増幅器の前記非反転出力端子と前記反転
入力端子との間に接続した第１の帰還回路（5;Cfa）、
及び前記演算増幅器の前記反転出力端子と前記非反転入
力端子との間に接続した第２の帰還回路（5;Cfb）と、
を含むこと、を特徴とする波形整形回路。 - 【請求項１１】請求項９又は１０に記載の回路におい
て、 前記入力回路は、スイッチトキャパシタ（SC;SCa;SCb）
から成り、 前記帰還回路は、キャパシタ（Cf;Cfa;Cfb）から成るこ
と、を特徴とする波形整形回路。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010212887A (ja) * | 2009-03-09 | 2010-09-24 | Toshiba Corp | 信号特性変化装置 |
| JP2015076581A (ja) * | 2013-10-11 | 2015-04-20 | ソニー株式会社 | 光送信回路、光送信装置、および、光伝送システム |
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