JP3142335B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
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Description
【０００１】
【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮ
ＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲＯ
Ｍに関する。
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮ
ＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲＯ
Ｍに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース、ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板又はｎ型
基板に形成されたｐ型ウェル内に集積形成される。ＮＡ
ＮＤセルのドレイン側は選択ゲートを介してビット線に
接続され、ソース側はやはり選択ゲートを介してソース
線（基準電位配線）に接続される。メモリセルの制御ゲ
ートは、行方向に連続的に配設されてワード線となる。
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース、ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板又はｎ型
基板に形成されたｐ型ウェル内に集積形成される。ＮＡ
ＮＤセルのドレイン側は選択ゲートを介してビット線に
接続され、ソース側はやはり選択ゲートを介してソース
線（基準電位配線）に接続される。メモリセルの制御ゲ
ートは、行方向に連続的に配設されてワード線となる。
【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。データ書込みの動作は、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電位ＶppM （＝１０
Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ又
は中間電位を与える。ビット線に０Ｖが与えられた時、
その電位は選択メモリセルのドレインまで伝達されて、
ドレインから浮遊ゲートに電子注入が生じる。これによ
り、選択されたメモリセルのしきい値は正方向にシフト
する。この状態をたとえば“１”とする。ビット線に中
間電位が与えられたときは電子注入が起こらず、従って
しきい値は変化せず、負に止まる。この状態は“０”で
ある。
次の通りである。データ書込みの動作は、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電位ＶppM （＝１０
Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ又
は中間電位を与える。ビット線に０Ｖが与えられた時、
その電位は選択メモリセルのドレインまで伝達されて、
ドレインから浮遊ゲートに電子注入が生じる。これによ
り、選択されたメモリセルのしきい値は正方向にシフト
する。この状態をたとえば“１”とする。ビット線に中
間電位が与えられたときは電子注入が起こらず、従って
しきい値は変化せず、負に止まる。この状態は“０”で
ある。
【０００４】データ消去は、ＮＡＮＤセル内の全てメモ
リセルに対して同時に行われる。即ち全ての制御ゲー
ト、選択ゲートを０Ｖとし、ビット線及びソース線を浮
遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０Ｖ
を印加する。これにより、全てのメモリセルで浮遊ゲー
トの電子がｐ型ウェルに放出され、しきい値は負方向に
シフトする。
リセルに対して同時に行われる。即ち全ての制御ゲー
ト、選択ゲートを０Ｖとし、ビット線及びソース線を浮
遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０Ｖ
を印加する。これにより、全てのメモリセルで浮遊ゲー
トの電子がｐ型ウェルに放出され、しきい値は負方向に
シフトする。
【０００５】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
【０００６】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、書込み及び読出し動作時
には非選択メモリセルは転送ゲートとして作用する。こ
の観点から、書込みがなされたメモリセルのしきい値電
圧には制限が加わる。例えば“１”書込みされたメモリ
セルのしきい値の好ましい範囲は、０．５〜３．５Ｖ程
度となる。データ書込み後の経時変化、メモリセルの製
造パラメータのばらつきや電源電位のばらつきを考慮す
ると、データ書込み後のしきい値分布はこれより小さい
範囲であることが要求される。
ＮＤセル型ＥＥＰＲＯＭでは、書込み及び読出し動作時
には非選択メモリセルは転送ゲートとして作用する。こ
の観点から、書込みがなされたメモリセルのしきい値電
圧には制限が加わる。例えば“１”書込みされたメモリ
セルのしきい値の好ましい範囲は、０．５〜３．５Ｖ程
度となる。データ書込み後の経時変化、メモリセルの製
造パラメータのばらつきや電源電位のばらつきを考慮す
ると、データ書込み後のしきい値分布はこれより小さい
範囲であることが要求される。
【０００７】しかしながら、従来のような、書込み電位
及び書込み時間を固定して全メモリセルを同一条件でデ
ータ書込みする方式では、“１”書込み後のしきい値範
囲を許容範囲に収めることが難しい。例えば、メモリセ
ルは製造プロセスのばらつきからその特性にもばらつき
が生じる。従って書込み特性を見ると、書込まれやすい
メモリセルと書込まれにくいメモリセルがある。これに
対して、各々のメモリセルのしきい値が所望の範囲に収
まるよう書込まれるように、書込み時間を調節してベリ
ファイを行いながら書込むという方法が提案されてい
る。
及び書込み時間を固定して全メモリセルを同一条件でデ
ータ書込みする方式では、“１”書込み後のしきい値範
囲を許容範囲に収めることが難しい。例えば、メモリセ
ルは製造プロセスのばらつきからその特性にもばらつき
が生じる。従って書込み特性を見ると、書込まれやすい
メモリセルと書込まれにくいメモリセルがある。これに
対して、各々のメモリセルのしきい値が所望の範囲に収
まるよう書込まれるように、書込み時間を調節してベリ
ファイを行いながら書込むという方法が提案されてい
る。
【０００８】しかし従来の回路技術では、この方法を実
現するためにビット線の両端にデータラッチやセンスア
ンプの動作をするフリップフロップが設けられて、回路
面積が増大するという難点があった。
現するためにビット線の両端にデータラッチやセンスア
ンプの動作をするフリップフロップが設けられて、回路
面積が増大するという難点があった。
【０００９】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、データ書込みの際、メ
モリセルが転送ゲートとして作用することから制限され
る許容しきい値範囲に収めることが難しく、これを解決
するためには制御回路面積が増大してしまうという問題
があった。
ＡＮＤセル型ＥＥＰＲＯＭでは、データ書込みの際、メ
モリセルが転送ゲートとして作用することから制限され
る許容しきい値範囲に収めることが難しく、これを解決
するためには制御回路面積が増大してしまうという問題
があった。
【００１０】本発明は、制御回路の面積増大を伴うこと
なく、書込み状態のメモリセルのしきい値分布を小さく
設定することを可能としたＮＡＮＤセル型ＥＥＰＲＯＭ
を提供することを目的とする。
なく、書込み状態のメモリセルのしきい値分布を小さく
設定することを可能としたＮＡＮＤセル型ＥＥＰＲＯＭ
を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係るＮＡＮＤセ
ル型ＥＥＰＲＯＭは、半導体基板に電荷蓄積層と制御ゲ
ートが積層形成され、電荷蓄積層と基板の間の電荷の授
受により電気的書替えが行われるメモリセルが配列形成
されたメモリセルアレイと、このメモリセルアレイのビ
ット線方向の一端部に設けられた、センス動作と書込み
データのラッチ動作を行うデータラッチ兼センスアンプ
と、メモリセルアレイの所定範囲のメモリセルに単位書
込み時間を設定して同時にデータ書込みを行った後、そ
のメモリセル・データを読出して書込み不十分のメモリ
セルがある場合に再書込みを行うベリファイ制御手段
と、書込みベリファイ動作時に、読出されたメモリセル
のデータとデータラッチ兼センスアンプにラッチされて
いる書込みデータとの論理をとって、書込み状態に応じ
てビット毎にデータラッチ兼センスアンプの再書込みデ
ータを自動設定する手段とを備えたことを特徴としてい
る。
ル型ＥＥＰＲＯＭは、半導体基板に電荷蓄積層と制御ゲ
ートが積層形成され、電荷蓄積層と基板の間の電荷の授
受により電気的書替えが行われるメモリセルが配列形成
されたメモリセルアレイと、このメモリセルアレイのビ
ット線方向の一端部に設けられた、センス動作と書込み
データのラッチ動作を行うデータラッチ兼センスアンプ
と、メモリセルアレイの所定範囲のメモリセルに単位書
込み時間を設定して同時にデータ書込みを行った後、そ
のメモリセル・データを読出して書込み不十分のメモリ
セルがある場合に再書込みを行うベリファイ制御手段
と、書込みベリファイ動作時に、読出されたメモリセル
のデータとデータラッチ兼センスアンプにラッチされて
いる書込みデータとの論理をとって、書込み状態に応じ
てビット毎にデータラッチ兼センスアンプの再書込みデ
ータを自動設定する手段とを備えたことを特徴としてい
る。
【００１２】
【作用】本発明においては、データ書込みを行った後
に、メモリセルの制御ゲートに所定のベリファイ電位
（例えば電源電位と接地電位の中間に設定される）を与
えてメモリセルのしきい値電圧をビット線制御回路によ
って評価する。そして、所望のしきい値に達していない
メモリセルがあれば、そのメモリセルについてのみ書込
み動作を追加する。その後、再度しきい値の評価を行
う。この操作を繰り返し行い、全てのメモリセルのしき
い値が所望の許容範囲に収まっていることを確認したら
書込み動作を終了する。
に、メモリセルの制御ゲートに所定のベリファイ電位
（例えば電源電位と接地電位の中間に設定される）を与
えてメモリセルのしきい値電圧をビット線制御回路によ
って評価する。そして、所望のしきい値に達していない
メモリセルがあれば、そのメモリセルについてのみ書込
み動作を追加する。その後、再度しきい値の評価を行
う。この操作を繰り返し行い、全てのメモリセルのしき
い値が所望の許容範囲に収まっていることを確認したら
書込み動作を終了する。
【００１３】このようにして本発明によれば、１回のデ
ータ書込み時間を短くして、データ書込みをその進行の
程度をチェックしながら小刻みに繰り返すことによっ
て、最終的にデータ書込みが終了したメモリセルアレイ
のしきい値分布を小さいものとすることができる。ま
た、ビット線制御回路は、ラッチデータとベリファイ読
出しデータを比較してベリファイ追加書込みを自動的に
制御するため、従来の書込みベリファイ機能を有さない
ＮＡＮＤ型ＥＥＰＲＯＭのビット線制御回路と比べほぼ
同等の回路面積で実現でき、チップ面積の増大を抑える
ことができる。
ータ書込み時間を短くして、データ書込みをその進行の
程度をチェックしながら小刻みに繰り返すことによっ
て、最終的にデータ書込みが終了したメモリセルアレイ
のしきい値分布を小さいものとすることができる。ま
た、ビット線制御回路は、ラッチデータとベリファイ読
出しデータを比較してベリファイ追加書込みを自動的に
制御するため、従来の書込みベリファイ機能を有さない
ＮＡＮＤ型ＥＥＰＲＯＭのビット線制御回路と比べほぼ
同等の回路面積で実現でき、チップ面積の増大を抑える
ことができる。
【００１４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１５】図１は、本発明の第１の実施例におけるＮ
ＡＮＤセル型ＥＥＰＲＯＭの構成を示している。メモリ
セルアレイ１に対して、データ書込み，読出し，再書込
み及びベリファイ読出しを行うためにビット線制御回路
２が設けられている。このビット線制御回路２はデータ
入出力バッファ６につながり、アドレスバッファ４から
のアドレス信号を受けるカラムデコーダ３の出力を入力
として受ける。また、メモリセルアレイ１に対して制御
ゲート及び選択ゲートを制御するためにロウ・デコーダ
５が設けられ、メモリセルアレイ１が形成されるｐ基板
（又はｐ型ウェル）の電位を制御するための基板電位制
御回路７が設けられている。
ＡＮＤセル型ＥＥＰＲＯＭの構成を示している。メモリ
セルアレイ１に対して、データ書込み，読出し，再書込
み及びベリファイ読出しを行うためにビット線制御回路
２が設けられている。このビット線制御回路２はデータ
入出力バッファ６につながり、アドレスバッファ４から
のアドレス信号を受けるカラムデコーダ３の出力を入力
として受ける。また、メモリセルアレイ１に対して制御
ゲート及び選択ゲートを制御するためにロウ・デコーダ
５が設けられ、メモリセルアレイ１が形成されるｐ基板
（又はｐ型ウェル）の電位を制御するための基板電位制
御回路７が設けられている。
【００１６】ビット線制御回路２は主にＣＭＯＳフリッ
プフロップから成り、書込むためのデータのラッチやビ
ット線の電位を読むためのセンス動作、また書込み後の
ベリファイ読出しのためのセンス動作、さらに再書込み
データのラッチを行う。
プフロップから成り、書込むためのデータのラッチやビ
ット線の電位を読むためのセンス動作、また書込み後の
ベリファイ読出しのためのセンス動作、さらに再書込み
データのラッチを行う。
【００１７】図２（ａ）（ｂ）は、メモリセルアレイの
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及び
Ｂ−Ｂ′断面図である。素子分離酸化膜１２で囲まれた
ｐ型シリコン基板（又はｐ型ウェル）１１に、複数のＮ
ＡＮＤセルからなるメモリセルアレイが形成されてい
る。一つのＮＡＮＤセルに着目して説明すると、この実
施例では、８個のメモリセルＭ1 〜Ｍ8 が直列接続され
て一つのＮＡＮＤセルを構成している。メモリセルはそ
れぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲー
ト１４（１４1 ，１４2 ，…，１４8 ）が形成され、こ
の上に層間絶縁膜１５を介して制御ゲート１６（１
６1 ，１６2 ，…，１６8 ）が形成されて、構成されて
いる。これらのメモリセルのソース・ドレインであるｎ
型拡散層１９は、隣接するもの同士共用する形で、メモ
リセルが直列接続されている。
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及び
Ｂ−Ｂ′断面図である。素子分離酸化膜１２で囲まれた
ｐ型シリコン基板（又はｐ型ウェル）１１に、複数のＮ
ＡＮＤセルからなるメモリセルアレイが形成されてい
る。一つのＮＡＮＤセルに着目して説明すると、この実
施例では、８個のメモリセルＭ1 〜Ｍ8 が直列接続され
て一つのＮＡＮＤセルを構成している。メモリセルはそ
れぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲー
ト１４（１４1 ，１４2 ，…，１４8 ）が形成され、こ
の上に層間絶縁膜１５を介して制御ゲート１６（１
６1 ，１６2 ，…，１６8 ）が形成されて、構成されて
いる。これらのメモリセルのソース・ドレインであるｎ
型拡散層１９は、隣接するもの同士共用する形で、メモ
リセルが直列接続されている。
【００１８】ＮＡＮＤセルのドレイン側，ソース側には
夫々、メモリセルの浮遊ゲート，制御ゲートと同時に形
成された選択ゲート１４9 ，１６9 及び１４10，１６10
が設けられている。素子形成された基板上はＣＶＤ酸化
膜１７により覆われ、この上にビット線１８が配設され
ている。ビット線１８はＮＡＮＤセルの一端のドレイン
側拡散層１９にはコンタクトさせている。行方向に並ぶ
ＮＡＮＤセルの制御ゲート１４は、共通に制御ゲート線
ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 として配設されている。こ
れら制御ゲート線は、ワード線となる。選択ゲート１４
9 ，１６9 及び１４10，１６10もそれぞれ行方向に連続
的に選択ゲート線ＳＧ1 ，ＳＧ2 として配設されてい
る。
夫々、メモリセルの浮遊ゲート，制御ゲートと同時に形
成された選択ゲート１４9 ，１６9 及び１４10，１６10
が設けられている。素子形成された基板上はＣＶＤ酸化
膜１７により覆われ、この上にビット線１８が配設され
ている。ビット線１８はＮＡＮＤセルの一端のドレイン
側拡散層１９にはコンタクトさせている。行方向に並ぶ
ＮＡＮＤセルの制御ゲート１４は、共通に制御ゲート線
ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 として配設されている。こ
れら制御ゲート線は、ワード線となる。選択ゲート１４
9 ，１６9 及び１４10，１６10もそれぞれ行方向に連続
的に選択ゲート線ＳＧ1 ，ＳＧ2 として配設されてい
る。
【００１９】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。
クス配列されたメモリセルアレイの等価回路を示してい
る。
【００２０】図５は、図１中のビット線制御回路２の具
体的な構成を示す。データラッチ兼センスアンプとし
て、Ｅタイプ，ｐチャネルＭＯＳトランジスタＱp1，Ｑ
p2と、Ｅタイプ，ｎチャネルＭＯＳトランジスタＱn5，
Ｑn6により構成されるＣＭＯＳフリップフロップＦＦを
有する。このＣＭＯＳフリップフロップＦＦは、２本の
ビット線に対し１つの割合で設けられている。ＣＭＯＳ
フリップフロップＦＦの２つのノードＮ1 ，Ｎ2 は、Ｅ
タイプ，ｎチャネルＭＯＳトランジスタＱn7，Ｑn8を介
してそれぞれビット線ＢＬ2i（ｉ＝０，１，２…）、Ｂ
Ｌ2i+1に接続される。ｎチャネルＭＯＳトランジスタＱ
n7，Ｑn8はそれぞれ制御信号φA ，φBによって制御さ
れて、ＣＭＯＳフリップフロップＦＦとビット線の間を
接続したり切り離したりする。
体的な構成を示す。データラッチ兼センスアンプとし
て、Ｅタイプ，ｐチャネルＭＯＳトランジスタＱp1，Ｑ
p2と、Ｅタイプ，ｎチャネルＭＯＳトランジスタＱn5，
Ｑn6により構成されるＣＭＯＳフリップフロップＦＦを
有する。このＣＭＯＳフリップフロップＦＦは、２本の
ビット線に対し１つの割合で設けられている。ＣＭＯＳ
フリップフロップＦＦの２つのノードＮ1 ，Ｎ2 は、Ｅ
タイプ，ｎチャネルＭＯＳトランジスタＱn7，Ｑn8を介
してそれぞれビット線ＢＬ2i（ｉ＝０，１，２…）、Ｂ
Ｌ2i+1に接続される。ｎチャネルＭＯＳトランジスタＱ
n7，Ｑn8はそれぞれ制御信号φA ，φBによって制御さ
れて、ＣＭＯＳフリップフロップＦＦとビット線の間を
接続したり切り離したりする。
【００２１】また、ビット線ＢＬ2i，ＢＬ2i+1にはそれ
ぞれ、電源Ｖccとの間にＥタイプ，ｎチャネルＭＯＳト
ランジスタＱn9，Ｑn10 及びＱn11 ，Ｑn12 の直列回路
が設けられている。これらのうち、ＭＯＳトランジスタ
Ｑn10 のゲートはＣＭＯＳフリップフロップＦＦの一方
のノードＮ1 により制御され、ＭＯＳトランジスタＱn1
1 のゲートは他方のノードＮ2 により制御される。残り
のＭＯＳトランジスタＱn9，Ｑn12 のゲートにはそれぞ
れ、ベリファイ読出し時に“Ｈ”となるベリファイ読出
し信号φAV，φBVが入力される。これらのＭＯＳトラン
ジスタによって、書込みデータに応じてビット線ＢＬ2i
或いはＢＬ2i+1がＶcc−Ｖth（ＶthはＥタイプｎチャネ
ルＭＯＳトランジスタのしきい値）に充電されることに
なる。ビット線ＢＬ2i，ＢＬ2i+1には、プリチャージ信
号φPB，φPAにより制御されるプリチャージ用のＥタイ
プ，ｎチャネルＭＯＳトランジスタＱn13 ，Ｑn14 が設
けられている。
ぞれ、電源Ｖccとの間にＥタイプ，ｎチャネルＭＯＳト
ランジスタＱn9，Ｑn10 及びＱn11 ，Ｑn12 の直列回路
が設けられている。これらのうち、ＭＯＳトランジスタ
Ｑn10 のゲートはＣＭＯＳフリップフロップＦＦの一方
のノードＮ1 により制御され、ＭＯＳトランジスタＱn1
1 のゲートは他方のノードＮ2 により制御される。残り
のＭＯＳトランジスタＱn9，Ｑn12 のゲートにはそれぞ
れ、ベリファイ読出し時に“Ｈ”となるベリファイ読出
し信号φAV，φBVが入力される。これらのＭＯＳトラン
ジスタによって、書込みデータに応じてビット線ＢＬ2i
或いはＢＬ2i+1がＶcc−Ｖth（ＶthはＥタイプｎチャネ
ルＭＯＳトランジスタのしきい値）に充電されることに
なる。ビット線ＢＬ2i，ＢＬ2i+1には、プリチャージ信
号φPB，φPAにより制御されるプリチャージ用のＥタイ
プ，ｎチャネルＭＯＳトランジスタＱn13 ，Ｑn14 が設
けられている。
【００２２】Ｅタイプ，ｎチャネルＭＯＳトランジスタ
Ｑn3，Ｑn4は、イコライズ信号φEにより制御されてＣ
ＭＯＳフリップフロップＦＦの２つのノードＮ1,Ｎ2 を
イコライズするためのものである。Ｅタイプ，ｎチャネ
ルＭＯＳトランジスタＱn1，Ｑn2は、カラム信号ＣＳＬ
i により制御されて、入出力線ＩＯ，／ＩＯとＣＭＯＳ
フリップフロップＦＦを接続してデータの入出力を行う
トランスファゲートである。
Ｑn3，Ｑn4は、イコライズ信号φEにより制御されてＣ
ＭＯＳフリップフロップＦＦの２つのノードＮ1,Ｎ2 を
イコライズするためのものである。Ｅタイプ，ｎチャネ
ルＭＯＳトランジスタＱn1，Ｑn2は、カラム信号ＣＳＬ
i により制御されて、入出力線ＩＯ，／ＩＯとＣＭＯＳ
フリップフロップＦＦを接続してデータの入出力を行う
トランスファゲートである。
【００２３】ＶSWは、フリップフロップＦＦのｐチャネ
ルＭＯＳトランジスタＱp1，Ｑp2が形成されるｎ型ウェ
ルの電位で、通常Ｖccであり、書込み時には中間電位Ｖ
M （＝１０Ｖ）となる。ｐチャネルＭＯＳトランジスタ
Ｑp1，Ｑp2の共通ソースノードに与えられるＶSPは通常
Ｖccであり、書込み時に中間電位ＶM 、読出し時に一時
的に（１／２）Ｖccとなる。ｎチャネルＭＯＳトランジ
スタＱn5，Ｑn6の共通ソースノードに与えられるＶSNは
通常０Ｖ、読出し時に一時的に（１／２）Ｖccとなる。
プリチャージ電位ＶSA，ＶSBは、ビット線ＢＬ2iが読出
し時に選択された時、ＶSA＝３Ｖ程度、ＶSB＝（１／
２）Ｖccとなり、ビット線ＢＬ2i+1が読出し時に選択さ
れた時、ＶSA＝（１／２）Ｖcc、ＶSB＝３Ｖ程度とな
る。また、ＶSA，ＶSBは書込み時に中間電位ＶM とな
り、書込み及び消去の後のビット線リセット時に０Ｖと
なる。
ルＭＯＳトランジスタＱp1，Ｑp2が形成されるｎ型ウェ
ルの電位で、通常Ｖccであり、書込み時には中間電位Ｖ
M （＝１０Ｖ）となる。ｐチャネルＭＯＳトランジスタ
Ｑp1，Ｑp2の共通ソースノードに与えられるＶSPは通常
Ｖccであり、書込み時に中間電位ＶM 、読出し時に一時
的に（１／２）Ｖccとなる。ｎチャネルＭＯＳトランジ
スタＱn5，Ｑn6の共通ソースノードに与えられるＶSNは
通常０Ｖ、読出し時に一時的に（１／２）Ｖccとなる。
プリチャージ電位ＶSA，ＶSBは、ビット線ＢＬ2iが読出
し時に選択された時、ＶSA＝３Ｖ程度、ＶSB＝（１／
２）Ｖccとなり、ビット線ＢＬ2i+1が読出し時に選択さ
れた時、ＶSA＝（１／２）Ｖcc、ＶSB＝３Ｖ程度とな
る。また、ＶSA，ＶSBは書込み時に中間電位ＶM とな
り、書込み及び消去の後のビット線リセット時に０Ｖと
なる。
【００２４】次に、このように構成されたＥＥＰＲＯＭ
の動作を、図６〜図９に従って説明する。図６及び図７
は読出しの動作タイミングを示し、図８及び図９は書込
み／書込みベリファイ読出しの動作タイミングを示して
いる。
の動作を、図６〜図９に従って説明する。図６及び図７
は読出しの動作タイミングを示し、図８及び図９は書込
み／書込みベリファイ読出しの動作タイミングを示して
いる。
【００２５】読出し動作では、まず信号φA ，φB が
“Ｌ”となって、ＣＭＯＳフリップフロップＦＦとビッ
ト線ＢＬが切り離される。プリチャージ信号φPA，φPB
が“Ｈ”となり、ビット線はプリチャージされる。図６
及び図７に示す例では、最初に偶数番目のビット線ＢＬ
2iが選択されて、次の読出しサイクルでは奇数番目のビ
ット線ＢＬ2i+1が選択されている。以下、最初の読出し
サイクルについて説明する。
“Ｌ”となって、ＣＭＯＳフリップフロップＦＦとビッ
ト線ＢＬが切り離される。プリチャージ信号φPA，φPB
が“Ｈ”となり、ビット線はプリチャージされる。図６
及び図７に示す例では、最初に偶数番目のビット線ＢＬ
2iが選択されて、次の読出しサイクルでは奇数番目のビ
ット線ＢＬ2i+1が選択されている。以下、最初の読出し
サイクルについて説明する。
【００２６】プリチャージ信号φPA，φPBによってビッ
ト線ＢＬ2iが３Ｖに、ＢＬ2i+1が０Ｖにプリチャージさ
れる。プリチャージが終るとφPAが“Ｌ”となり、ビッ
ト線ＢＬ2iはフローティング状態となる。この後、ロウ
デコーダ５から選択ゲート，制御ゲートに所望の電圧が
出力される。例えば、図４に示される制御ゲートＣＧ2
が選択されたときＣＧ1,ＣＧ3 〜ＣＧ8 はＶcc、ＣＧ2
は０Ｖ、ＳＧ1 ，ＳＧ2 はＶccとなる。メモリセルのデ
ータによって、“１”の場合はメモリセルのしきい値が
正なのでセル電流は流れず、ビット線ＢＬ2iの電位は３
Ｖのままである。データ“０”の場合はセル電流が流れ
てビット線ＢＬ2iの電位は下がり２．５Ｖ以下となる。
ト線ＢＬ2iが３Ｖに、ＢＬ2i+1が０Ｖにプリチャージさ
れる。プリチャージが終るとφPAが“Ｌ”となり、ビッ
ト線ＢＬ2iはフローティング状態となる。この後、ロウ
デコーダ５から選択ゲート，制御ゲートに所望の電圧が
出力される。例えば、図４に示される制御ゲートＣＧ2
が選択されたときＣＧ1,ＣＧ3 〜ＣＧ8 はＶcc、ＣＧ2
は０Ｖ、ＳＧ1 ，ＳＧ2 はＶccとなる。メモリセルのデ
ータによって、“１”の場合はメモリセルのしきい値が
正なのでセル電流は流れず、ビット線ＢＬ2iの電位は３
Ｖのままである。データ“０”の場合はセル電流が流れ
てビット線ＢＬ2iの電位は下がり２．５Ｖ以下となる。
【００２７】ここで、制御ゲート，選択ゲートはリセッ
トされて全て０Ｖとなる。電圧ＶSBが（１／２）Ｖcc
（＝２．５Ｖ）となり、ビット線ＢＬ2i+1が（１／２）
Ｖccにプリチャージされ、ＣＭＯＳフリップフロップが
φE が“Ｈ”、ＶSP，ＶSNが（１／２）Ｖccとなること
でイコライズされた後、信号φA ，φB が“Ｈ”となっ
て、ビット線ＢＬ2i，ＢＬ2i+1とＣＭＯＳフリップフロ
ップが接続される。ＶSPがＶcc、ＶSNが０Ｖとなるとビ
ット線電圧が差動センスされ、そのまま読出しデータは
ラッチされる。
トされて全て０Ｖとなる。電圧ＶSBが（１／２）Ｖcc
（＝２．５Ｖ）となり、ビット線ＢＬ2i+1が（１／２）
Ｖccにプリチャージされ、ＣＭＯＳフリップフロップが
φE が“Ｈ”、ＶSP，ＶSNが（１／２）Ｖccとなること
でイコライズされた後、信号φA ，φB が“Ｈ”となっ
て、ビット線ＢＬ2i，ＢＬ2i+1とＣＭＯＳフリップフロ
ップが接続される。ＶSPがＶcc、ＶSNが０Ｖとなるとビ
ット線電圧が差動センスされ、そのまま読出しデータは
ラッチされる。
【００２８】カラム選択信号ＣＳＬi が“Ｈ”となる
と、読出しデータはＩＯ，／ＩＯ線に出力されて、デー
タ出力バッファ６に伝えられ、外部に取り出される。奇
数番目のビット線ＢＬ2i+1が選択されたときは、φA と
φB 、φPBとφPA、ＶSAとＶSBの動作を入れ替えればよ
い。
と、読出しデータはＩＯ，／ＩＯ線に出力されて、デー
タ出力バッファ６に伝えられ、外部に取り出される。奇
数番目のビット線ＢＬ2i+1が選択されたときは、φA と
φB 、φPBとφPA、ＶSAとＶSBの動作を入れ替えればよ
い。
【００２９】次に、書込み動作について説明する。図８
及び図９はビット線制御回路２の書込みデータの入出力
バッファ６からのデータロード動作を除く書込み／書込
みベリファイ読出し動作を示していて、偶数番目のビッ
ト数ＢＬ2iと選択したときのものである。書込みに先立
って、メモリセルは制御ゲートを全て０Ｖとし、メモリ
セルが形成されるｐ基板（又はｐ型ウェルとｎ基板）を
高電圧ＶPP（〜20Ｖ）として一括してデータ消去され
る。書込みデータがデータ入出力バッファ６から入出力
線ＩＯ，／ＩＯを介してＣＭＯＳフリップフロップＦＦ
にラッチされた後に、まずプリチャージ信号φPA，φPB
がＶM に、またＶSA，ＶSB，ＶSP，ＶSWがＶM となる。
これにより、ビット線は全てＶM −Ｖthとなる。またＣ
ＭＯＳフリップフロップＦＦの２つのノードは、データ
に応じて０ＶとＶM となる。
及び図９はビット線制御回路２の書込みデータの入出力
バッファ６からのデータロード動作を除く書込み／書込
みベリファイ読出し動作を示していて、偶数番目のビッ
ト数ＢＬ2iと選択したときのものである。書込みに先立
って、メモリセルは制御ゲートを全て０Ｖとし、メモリ
セルが形成されるｐ基板（又はｐ型ウェルとｎ基板）を
高電圧ＶPP（〜20Ｖ）として一括してデータ消去され
る。書込みデータがデータ入出力バッファ６から入出力
線ＩＯ，／ＩＯを介してＣＭＯＳフリップフロップＦＦ
にラッチされた後に、まずプリチャージ信号φPA，φPB
がＶM に、またＶSA，ＶSB，ＶSP，ＶSWがＶM となる。
これにより、ビット線は全てＶM −Ｖthとなる。またＣ
ＭＯＳフリップフロップＦＦの２つのノードは、データ
に応じて０ＶとＶM となる。
【００３０】信号φPAが０Ｖとなり信号φA がＶM とな
ると、ビット線ＢＬ2iは書込みデータに応じて、データ
“０”のときはＶM、データ“１”のときは０Ｖとされ
る。ロウデコーダ５により例えば図４に見られる制御ゲ
ートＣＧ2 が選択されたときは、ＳＧ1 ，ＣＧ1 ，ＣＧ
3 〜ＣＧ8 がＶM 、ＣＧ2 がＶpp、ＳＧ2 が０Ｖとされ
る。
ると、ビット線ＢＬ2iは書込みデータに応じて、データ
“０”のときはＶM、データ“１”のときは０Ｖとされ
る。ロウデコーダ５により例えば図４に見られる制御ゲ
ートＣＧ2 が選択されたときは、ＳＧ1 ，ＣＧ1 ，ＣＧ
3 〜ＣＧ8 がＶM 、ＣＧ2 がＶpp、ＳＧ2 が０Ｖとされ
る。
【００３１】一定時間（〜４０μsec ）の後に、制御ゲ
ートＣＧ1 〜ＣＧ8 、選択ゲートＳＧ1 が０Ｖにリセッ
トされた後、信号φA は０Ｖとなり、ビット線ＢＬ2iと
ＣＭＯＳフリップフロップは切り離され、電圧ＶSA，Ｖ
SBが０Ｖとなり、信号φPA，φPBがＶccとなるとビット
線は全て０Ｖにリセットされる。また、ＶSP，ＶSWはＶ
ccとなる。
ートＣＧ1 〜ＣＧ8 、選択ゲートＳＧ1 が０Ｖにリセッ
トされた後、信号φA は０Ｖとなり、ビット線ＢＬ2iと
ＣＭＯＳフリップフロップは切り離され、電圧ＶSA，Ｖ
SBが０Ｖとなり、信号φPA，φPBがＶccとなるとビット
線は全て０Ｖにリセットされる。また、ＶSP，ＶSWはＶ
ccとなる。
【００３２】次に、書込みベリファイ読出し動作とな
る。ベリファイ読出し動作は通常の読出し動作とほぼ同
様に行われるが、選択された制御ゲートに０Ｖの代りに
例えば０．５Ｖを印加し、ベリファイ信号φAVが出力さ
れることが異なる。まず、プリチャージ信号φPAが５Ｖ
となり、ビット線ＢＬ2iが３Ｖにプリチャージされる。
プリチャージ信号φPAが“Ｌ”となってビット線ＢＬ2i
はフローティング状態となる。制御ゲートと選択ゲート
はロウデコーダ５に選択されて、ＳＧ1,ＣＧ1 ，ＣＧ3
〜ＣＧ8 がＶcc、ＣＧ2 が例えば０．５Ｖとされる。通
常の読出しでは、メモリセルのしきい値が０Ｖ以上であ
れば“１”と読まれるが、ベリファイ読出しでは０．５
Ｖ以上でないと“１”と読めないことになる。
る。ベリファイ読出し動作は通常の読出し動作とほぼ同
様に行われるが、選択された制御ゲートに０Ｖの代りに
例えば０．５Ｖを印加し、ベリファイ信号φAVが出力さ
れることが異なる。まず、プリチャージ信号φPAが５Ｖ
となり、ビット線ＢＬ2iが３Ｖにプリチャージされる。
プリチャージ信号φPAが“Ｌ”となってビット線ＢＬ2i
はフローティング状態となる。制御ゲートと選択ゲート
はロウデコーダ５に選択されて、ＳＧ1,ＣＧ1 ，ＣＧ3
〜ＣＧ8 がＶcc、ＣＧ2 が例えば０．５Ｖとされる。通
常の読出しでは、メモリセルのしきい値が０Ｖ以上であ
れば“１”と読まれるが、ベリファイ読出しでは０．５
Ｖ以上でないと“１”と読めないことになる。
【００３３】この後、ＶSBが（１／２）Ｖcc（〜２．５
Ｖ）となり、これによりビット線ＢＬ2i+1が（１／２）
Ｖccとなり、またビット線ＢＬ2iはもし“０”書込みと
した後であればベリファイ信号φAVによりＶcc−Ｖthに
充電される。イコライズ信号φE が“Ｈ”、ＶSPとＶSN
が（１／２）ＶccとされてＣＭＯＳフリップフロップが
リセットされた後、φA ，φB が“Ｈ”となって、ノー
ドＮ1,Ｎ2 がそれぞれビット線ＢＬ2i，ＢＬ2i+1と接続
され、ＶSPがＶcc、ＶSNが０Ｖとなってビット線ＢＬ2i
のデータが読出される。読出されたデータはラッチさ
れ、次の再書込みのデータとなる。このとき、再書込み
データは前回の書込みデータによってベリファイ読出し
時のメモリセルのデータから変換される。これを下記の
（表１）に示す。
Ｖ）となり、これによりビット線ＢＬ2i+1が（１／２）
Ｖccとなり、またビット線ＢＬ2iはもし“０”書込みと
した後であればベリファイ信号φAVによりＶcc−Ｖthに
充電される。イコライズ信号φE が“Ｈ”、ＶSPとＶSN
が（１／２）ＶccとされてＣＭＯＳフリップフロップが
リセットされた後、φA ，φB が“Ｈ”となって、ノー
ドＮ1,Ｎ2 がそれぞれビット線ＢＬ2i，ＢＬ2i+1と接続
され、ＶSPがＶcc、ＶSNが０Ｖとなってビット線ＢＬ2i
のデータが読出される。読出されたデータはラッチさ
れ、次の再書込みのデータとなる。このとき、再書込み
データは前回の書込みデータによってベリファイ読出し
時のメモリセルのデータから変換される。これを下記の
（表１）に示す。
【００３４】
【表１】 書込み動作は、前述のベリファイ読出し／再書込みがあ
る回数繰り返され終了する。例えば１００回である。こ
のベリファイ読出し／再書込みによれば、“１”書込み
とした後にメモリセルのデータが“０”であれば“１”
が再書込みされる。つまり、メモリセルのしきい値が
０．５Ｖ以上でない場合には、再度しきい値を高くする
ために“１”書込みが行われるのである。“１”書込み
をした後にメモリセルのデータが“１”であれば“０”
が再書込みがされる。つまり、メモリセルのしきい値が
０．５Ｖ以上になっていると再書込み時にはそれ以上メ
モリセルのしきい値が高くならないよう、“０”書込み
動作が行われる。“０”書込みの後の再書込みは、必ず
“０”再書込みが行われる。このようにして“１”書込
みされるメモリセルのしきい値が０．５Ｖに達してない
時のみ、再度“１”書込みが行われ、“１”書込みされ
るメモリセルの不必要なしきい値の上昇を抑えることが
できる。
る回数繰り返され終了する。例えば１００回である。こ
のベリファイ読出し／再書込みによれば、“１”書込み
とした後にメモリセルのデータが“０”であれば“１”
が再書込みされる。つまり、メモリセルのしきい値が
０．５Ｖ以上でない場合には、再度しきい値を高くする
ために“１”書込みが行われるのである。“１”書込み
をした後にメモリセルのデータが“１”であれば“０”
が再書込みがされる。つまり、メモリセルのしきい値が
０．５Ｖ以上になっていると再書込み時にはそれ以上メ
モリセルのしきい値が高くならないよう、“０”書込み
動作が行われる。“０”書込みの後の再書込みは、必ず
“０”再書込みが行われる。このようにして“１”書込
みされるメモリセルのしきい値が０．５Ｖに達してない
時のみ、再度“１”書込みが行われ、“１”書込みされ
るメモリセルの不必要なしきい値の上昇を抑えることが
できる。
【００３５】消去，書込み，ベリファイ読出し，読出し
時の制御ゲートＣＧ1〜ＣＧ8 及び選択ゲートＳＧ1 ，
ＳＧ2 の電位は、（表２）に示される通りである。（表
２）では制御ゲートＣＧ2 が選択され、ビット線ＢＬ2i
が選択された場合の電位関係を示している。
時の制御ゲートＣＧ1〜ＣＧ8 及び選択ゲートＳＧ1 ，
ＳＧ2 の電位は、（表２）に示される通りである。（表
２）では制御ゲートＣＧ2 が選択され、ビット線ＢＬ2i
が選択された場合の電位関係を示している。
【００３６】
【表２】 このようにして実施例では、ベリファイ書込みによる
“１”書込み時の不必要なメモリセルのしきい値の上昇
を防ぐことができるため、ＮＡＮＤ型ＥＥＰＲＯＭの信
頼性が高くなり、かつ制御回路面積の増大を効果的に抑
えることが可能となる。
“１”書込み時の不必要なメモリセルのしきい値の上昇
を防ぐことができるため、ＮＡＮＤ型ＥＥＰＲＯＭの信
頼性が高くなり、かつ制御回路面積の増大を効果的に抑
えることが可能となる。
【００３７】図１０は、本発明の第２の実施例の要部構
成を示すもので、ビット線制御回路２の具体的構成であ
る。この実施例でのデータラッチ兼センスアンプを構成
するＣＭＯＳフリップフロップＦＦは、Ｅタイプ，ｐチ
ャネルＭＯＳトランジスタＱp3，Ｑp4とＥタイプ，ｎチ
ャネルＭＯＳトランジスタＱn17 ，Ｑn18 により構成さ
れた信号同期式ＣＭＯＳインバータと、Ｅタイプ，ｐチ
ャネルＭＯＳトランジスタＱp5，Ｑp6とＥタイプ，ｎチ
ャネルＭＯＳトランジスタＱn19 ，Ｑn20 により構成さ
れた信号同期式ＣＭＯＳインバータとにより構成されて
いる。
成を示すもので、ビット線制御回路２の具体的構成であ
る。この実施例でのデータラッチ兼センスアンプを構成
するＣＭＯＳフリップフロップＦＦは、Ｅタイプ，ｐチ
ャネルＭＯＳトランジスタＱp3，Ｑp4とＥタイプ，ｎチ
ャネルＭＯＳトランジスタＱn17 ，Ｑn18 により構成さ
れた信号同期式ＣＭＯＳインバータと、Ｅタイプ，ｐチ
ャネルＭＯＳトランジスタＱp5，Ｑp6とＥタイプ，ｎチ
ャネルＭＯＳトランジスタＱn19 ，Ｑn20 により構成さ
れた信号同期式ＣＭＯＳインバータとにより構成されて
いる。
【００３８】このＣＭＯＳフリップフロップＦＦの出力
ノードとビット線ＢＬi の間は、信号φF により制御さ
れるＥタイプ，ｎチャネルＭＯＳトランジスタＱn21 を
介して接続されている。
ノードとビット線ＢＬi の間は、信号φF により制御さ
れるＥタイプ，ｎチャネルＭＯＳトランジスタＱn21 を
介して接続されている。
【００３９】ビット線ＢＬi とＶccの間には、フリップ
フロップＦＦの出力ノードにより制御されるＥタイプ，
ｎチャネルＭＯＳトランジスタＱn22 と、信号φV によ
り制御されるＥタイプ，ｎチャネルＭＯＳトランジスタ
Ｑn23 とが直列接続されている。これらのトランジスタ
により、ベリファイ読出し時にＣＭＯＳフリップフロッ
プのデータに応じてビット線ＢＬi がＶcc−Ｖthに充電
される。
フロップＦＦの出力ノードにより制御されるＥタイプ，
ｎチャネルＭＯＳトランジスタＱn22 と、信号φV によ
り制御されるＥタイプ，ｎチャネルＭＯＳトランジスタ
Ｑn23 とが直列接続されている。これらのトランジスタ
により、ベリファイ読出し時にＣＭＯＳフリップフロッ
プのデータに応じてビット線ＢＬi がＶcc−Ｖthに充電
される。
【００４０】Ｅタイプ，ｐチャネルＭＯＳトランジスタ
Ｑp7とＤタイプ，ｎチャネルＭＯＳトランジスタＱD1
は、ビット線ＢＬi をＶccにプリチャージする回路であ
る。トランジスタＱD1は、消去時や書込み時にトランジ
スタＱp7に高電圧が印加されるのを防止するために設け
られている。Ｅタイプ，ｎチャネルＭＯＳトランジスタ
Ｑn24 は、ビット線ＢＬi を０Ｖにリセットするための
リセットトランジスタである。
Ｑp7とＤタイプ，ｎチャネルＭＯＳトランジスタＱD1
は、ビット線ＢＬi をＶccにプリチャージする回路であ
る。トランジスタＱD1は、消去時や書込み時にトランジ
スタＱp7に高電圧が印加されるのを防止するために設け
られている。Ｅタイプ，ｎチャネルＭＯＳトランジスタ
Ｑn24 は、ビット線ＢＬi を０Ｖにリセットするための
リセットトランジスタである。
【００４１】ＣＭＯＳフリップフロップＦＦの二つのノ
ードは、カラム選択信号ＣＳＬi により制御されるトラ
ンスファゲートであるＥタイプ，ｎチャネルＭＯＳトラ
ンジスタＱn15 とＱn16 を介して入出力線ＩＯ，／ＩＯ
に接続されている。
ードは、カラム選択信号ＣＳＬi により制御されるトラ
ンスファゲートであるＥタイプ，ｎチャネルＭＯＳトラ
ンジスタＱn15 とＱn16 を介して入出力線ＩＯ，／ＩＯ
に接続されている。
【００４２】この実施例のビット線制御回路の動作を次
に説明する。
に説明する。
【００４３】図１１は、読出し時の動作タイミングを示
している。信号φF が“Ｌ”となりビット線ＢＬi とＣ
ＭＯＳフリップフロップＦＦは切り離される。プリチャ
ージ信号φP ，／φP がそれぞれ“Ｈ”，“Ｌ”となる
ことで、ビット線ＢＬi がＶccにプリチャージされる。
この後、選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1
〜ＣＧ8 にロウデコーダ５から電圧が出力される。例え
ば、ＣＧ2 が選択された場合、ＳＧ1 ，ＳＧ2 ，ＣＧ1
，ＣＧ3 〜ＣＧ8 がＶcc、ＣＧ2 が０Ｖとなる。メモ
リセルのデータが“０”の場合はビット線ＢＬi は
“Ｌ”レベルとなり、データが“１”の場合は“Ｈ”レ
ベルのままである。
している。信号φF が“Ｌ”となりビット線ＢＬi とＣ
ＭＯＳフリップフロップＦＦは切り離される。プリチャ
ージ信号φP ，／φP がそれぞれ“Ｈ”，“Ｌ”となる
ことで、ビット線ＢＬi がＶccにプリチャージされる。
この後、選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1
〜ＣＧ8 にロウデコーダ５から電圧が出力される。例え
ば、ＣＧ2 が選択された場合、ＳＧ1 ，ＳＧ2 ，ＣＧ1
，ＣＧ3 〜ＣＧ8 がＶcc、ＣＧ2 が０Ｖとなる。メモ
リセルのデータが“０”の場合はビット線ＢＬi は
“Ｌ”レベルとなり、データが“１”の場合は“Ｈ”レ
ベルのままである。
【００４４】選択ゲート、制御ゲートが０Ｖにリセット
された後、信号φSP，φRPが“Ｈ”、φSN，φRNが
“Ｌ”となって、ＣＭＯＳフリップフロップＦＦが非活
性状態となった後、信号φF が“Ｈ”となり、ビット線
ＢＬi の電位がＣＭＯＳフリップフロップＦＦの出力線
に伝えられる。そしてφSPが“Ｌ”、φSNが“Ｈ”とな
ってビット線ＢＬi の電位がセンスされ、φRPが
“Ｌ”、φRNが“Ｈ”となってセンスしたデータがラッ
チされる。ラッチされた読出しデータはカラム選択信号
ＣＳＬi が“Ｈ”となって、入出力線ＩＯ，／ＩＯに出
力される。
された後、信号φSP，φRPが“Ｈ”、φSN，φRNが
“Ｌ”となって、ＣＭＯＳフリップフロップＦＦが非活
性状態となった後、信号φF が“Ｈ”となり、ビット線
ＢＬi の電位がＣＭＯＳフリップフロップＦＦの出力線
に伝えられる。そしてφSPが“Ｌ”、φSNが“Ｈ”とな
ってビット線ＢＬi の電位がセンスされ、φRPが
“Ｌ”、φRNが“Ｈ”となってセンスしたデータがラッ
チされる。ラッチされた読出しデータはカラム選択信号
ＣＳＬi が“Ｈ”となって、入出力線ＩＯ，／ＩＯに出
力される。
【００４５】図１２は、書込み／書込みベリファイ時の
動作を示している。書込みデータが入出力線ＩＯ，／Ｉ
ＯからＣＭＯＳフリップフロップＦＦにラッチされた
後、プリチャージ信号φP が“Ｈ”、／φP が“Ｌ”と
なって、ビット線ＢＬi がＶccにプリチャージされる。
また電圧ＶMBはＶccから中間電位ＶM （〜１０Ｖ）とな
る。その後、信号φF がＶM となり、ラッチしたデータ
によってビット線ＢＬiは０ＶかＶM となる。“１”書
込みの場合は０Ｖ、“０”書込みの場合はＶM である。
この時選択ゲートＳＧ1 はＶM 、ＳＧ2 は０Ｖ、制御ゲ
ートはＣＧ2 が選択されている場合、ＣＧ1 がＶM 、Ｃ
Ｇ2 が高電圧Ｖpp（〜２０Ｖ）で、ＣＧ3〜ＣＧ8 はＶM
である。
動作を示している。書込みデータが入出力線ＩＯ，／Ｉ
ＯからＣＭＯＳフリップフロップＦＦにラッチされた
後、プリチャージ信号φP が“Ｈ”、／φP が“Ｌ”と
なって、ビット線ＢＬi がＶccにプリチャージされる。
また電圧ＶMBはＶccから中間電位ＶM （〜１０Ｖ）とな
る。その後、信号φF がＶM となり、ラッチしたデータ
によってビット線ＢＬiは０ＶかＶM となる。“１”書
込みの場合は０Ｖ、“０”書込みの場合はＶM である。
この時選択ゲートＳＧ1 はＶM 、ＳＧ2 は０Ｖ、制御ゲ
ートはＣＧ2 が選択されている場合、ＣＧ1 がＶM 、Ｃ
Ｇ2 が高電圧Ｖpp（〜２０Ｖ）で、ＣＧ3〜ＣＧ8 はＶM
である。
【００４６】選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 が０Ｖにリセットされた時、信号φF が
“Ｌ”、リセット信号φR が“Ｈ”となって、ビット線
ＢＬiは０Ｖにリセットされる。続いてベリファイ読出
し動作となる。
Ｇ1 〜ＣＧ8 が０Ｖにリセットされた時、信号φF が
“Ｌ”、リセット信号φR が“Ｈ”となって、ビット線
ＢＬiは０Ｖにリセットされる。続いてベリファイ読出
し動作となる。
【００４７】ベリファイ読出し動作は通常の読出し動作
と同様、まずプリチャージ信号φPが“Ｈ”、／φP が
“Ｌ”となって、ビット線ＢＬi がＶccにプリチャージ
される。この後、ロウデコーダ５により選択ゲート、制
御ゲートが駆動される。選択ゲートＳＧ1 ，ＳＧ2 、制
御ゲートＣＧ1 〜ＣＧ8 がリセットされた後、ベリファ
イ信号φV が“Ｈ”となり、“０”書込みをしたビット
線ＢＬi にのみＶcc−Ｖthが出力される。
と同様、まずプリチャージ信号φPが“Ｈ”、／φP が
“Ｌ”となって、ビット線ＢＬi がＶccにプリチャージ
される。この後、ロウデコーダ５により選択ゲート、制
御ゲートが駆動される。選択ゲートＳＧ1 ，ＳＧ2 、制
御ゲートＣＧ1 〜ＣＧ8 がリセットされた後、ベリファ
イ信号φV が“Ｈ”となり、“０”書込みをしたビット
線ＢＬi にのみＶcc−Ｖthが出力される。
【００４８】この後、φSP，φRPが“Ｈ”、φSN，φRN
が“Ｌ”となり、φF が“Ｈ”となる。信号φSPが
“Ｌ”、φSNが“Ｈ”となってビット線電位がセンスさ
れた後、信号φRPが“Ｌ”、φRNが“Ｈ”となって、再
書込みデータがラッチされる。このとき、書込みデータ
とメモリセルのデータと再書込みデータの関係は、先の
実施例で説明した（表１）の通りである。
が“Ｌ”となり、φF が“Ｈ”となる。信号φSPが
“Ｌ”、φSNが“Ｈ”となってビット線電位がセンスさ
れた後、信号φRPが“Ｌ”、φRNが“Ｈ”となって、再
書込みデータがラッチされる。このとき、書込みデータ
とメモリセルのデータと再書込みデータの関係は、先の
実施例で説明した（表１）の通りである。
【００４９】書込み／書込みベリファイ動作は、例えば
１００回程繰り返され終了する。この実施例での消去，
書込み，読出し，ベリファイ読出し時のビット線ＢＬi
、選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1 〜Ｃ
Ｇ8 の電位を（表３）に示す。ここでは、ＣＧ2 が選択
された場合を示している。
１００回程繰り返され終了する。この実施例での消去，
書込み，読出し，ベリファイ読出し時のビット線ＢＬi
、選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1 〜Ｃ
Ｇ8 の電位を（表３）に示す。ここでは、ＣＧ2 が選択
された場合を示している。
【００５０】
【表３】 なお以上の実施例では、ベリファイ動作でのしきい値評
価基準を０．５Ｖとしたが、これは許容しきい値分布と
の関係で、他の適当な値に設定することができる。１回
の書込み時間についても同様であり、例えば最終的なし
きい値分布をより小さいものとするためには、１回の書
込み時間をより短くして小刻みに書込み／ベリファイ動
作を繰り返えすようにすればよい。また実施例では、ト
ンネル注入を利用したＮＡＮＤセル型ＥＥＰＲＯＭにつ
いて説明したが、ホットエレクトロン注入等他の方式を
利用するものであっても、ＮＡＮＤセル型のＥＥＰＲＯ
Ｍであれば本発明は有効である。
価基準を０．５Ｖとしたが、これは許容しきい値分布と
の関係で、他の適当な値に設定することができる。１回
の書込み時間についても同様であり、例えば最終的なし
きい値分布をより小さいものとするためには、１回の書
込み時間をより短くして小刻みに書込み／ベリファイ動
作を繰り返えすようにすればよい。また実施例では、ト
ンネル注入を利用したＮＡＮＤセル型ＥＥＰＲＯＭにつ
いて説明したが、ホットエレクトロン注入等他の方式を
利用するものであっても、ＮＡＮＤセル型のＥＥＰＲＯ
Ｍであれば本発明は有効である。
【００５１】図５の実施例は、セルアレイをオープンビ
ット線方式とした場合にも適用できる。
ット線方式とした場合にも適用できる。
【００５２】図１３は、本発明の第３の実施例に係わる
ＮＡＮＤセル型ＥＥＰＲＯＭの構成を示している。基本
構成は図１の実施例と同様であるが、この実施例では、
セルアレイ１が二つのブロック１Ａ，１Ｂに分けられ、
これらのセルアレイ・ブロック１Ａ，１Ｂに共通にビッ
ト線制御回路２が設けられている。
ＮＡＮＤセル型ＥＥＰＲＯＭの構成を示している。基本
構成は図１の実施例と同様であるが、この実施例では、
セルアレイ１が二つのブロック１Ａ，１Ｂに分けられ、
これらのセルアレイ・ブロック１Ａ，１Ｂに共通にビッ
ト線制御回路２が設けられている。
【００５３】図１４は、そのビット線制御回路２の部分
の構成である。これも基本構成は先の実施例の図５と同
様である。この実施例では、データラッチ兼センスアン
プを構成するＣＭＯＳフリップフロップＦＦの二つのノ
ードＮ1 ，Ｎ2 は、それぞれトランスファゲートＭＯＳ
トランジスタＱn7，Ｑn8を介して、セルアレイ・ブロッ
ク１Ａ，１Ｂ内のビット線ＢＬai（ｉ＝０，２，…）、
ＢＬbi（ｉ＝０，１，…）に接続されている。
の構成である。これも基本構成は先の実施例の図５と同
様である。この実施例では、データラッチ兼センスアン
プを構成するＣＭＯＳフリップフロップＦＦの二つのノ
ードＮ1 ，Ｎ2 は、それぞれトランスファゲートＭＯＳ
トランジスタＱn7，Ｑn8を介して、セルアレイ・ブロッ
ク１Ａ，１Ｂ内のビット線ＢＬai（ｉ＝０，２，…）、
ＢＬbi（ｉ＝０，１，…）に接続されている。
【００５４】またこの実施例では、図５と異なり、ＣＭ
ＯＳフリップフロップＦＦのＮＭＯＳ側の共通ソースノ
ードにクロックφN により制御される活性化用ｎチャネ
ルＭＯＳトランジスタＱn25 が設けられ、同様にＰＭＯ
Ｓ側の共通ソースノードにはクロックφP により制御さ
れる活性化用ｐチャネルＭＯＳトランジスタＱp8が設け
られている。
ＯＳフリップフロップＦＦのＮＭＯＳ側の共通ソースノ
ードにクロックφN により制御される活性化用ｎチャネ
ルＭＯＳトランジスタＱn25 が設けられ、同様にＰＭＯ
Ｓ側の共通ソースノードにはクロックφP により制御さ
れる活性化用ｐチャネルＭＯＳトランジスタＱp8が設け
られている。
【００５５】次に、このように構成されたＥＥＰＲＯＭ
の動作を、図１５〜図１８に従って説明する。図１５及
び図１６は読出しの動作タイミングを示し、図１７及び
図１８は書込み／書込みベリファイ読出しの動作タイミ
ングを示している。
の動作を、図１５〜図１８に従って説明する。図１５及
び図１６は読出しの動作タイミングを示し、図１７及び
図１８は書込み／書込みベリファイ読出しの動作タイミ
ングを示している。
【００５６】読出し動作では、まず信号φA ，φB が
“Ｌ”となってＣＭＯＳフリップフロップＦＦとビット
線ＢＬが切り離される。プリチャージ信号φPA，φPBが
“Ｈ”となり、ビット線はプリチャージされる。図１５
及び図１６に示す例では、最初にセルアレイ・ブロック
１Ａのビット線ＢＬaiが選択されて、次の読出しサイク
ルではセルアレイ・ブロック１Ｂのビット線ＢＬbiが選
択されている。以下、最初の読出しサイクルについて説
明する。
“Ｌ”となってＣＭＯＳフリップフロップＦＦとビット
線ＢＬが切り離される。プリチャージ信号φPA，φPBが
“Ｈ”となり、ビット線はプリチャージされる。図１５
及び図１６に示す例では、最初にセルアレイ・ブロック
１Ａのビット線ＢＬaiが選択されて、次の読出しサイク
ルではセルアレイ・ブロック１Ｂのビット線ＢＬbiが選
択されている。以下、最初の読出しサイクルについて説
明する。
【００５７】プリチャージ信号φPA，φPBによってビッ
ト線ＢＬaiが３Ｖに、ＢＬbiが２Ｖにプリチャージされ
る。プリチャージが終るとφPA及びφPBが“Ｌ”とな
り、ビット線ＢＬai及びＢＬbiはフローティング状態と
なる。この後、ロウデコーダ５から選択ゲート，制御ゲ
ートに所望の電圧が出力される。例えば、制御ゲートＣ
Ｇ2 が選択されたときＣＧ1 ，ＣＧ3 〜ＣＧ8 はＶcc、
ＣＧ2 は０Ｖ、ＳＧ1,ＳＧ2 はＶccとなる。メモリセル
のデータによって、“１”の場合はメモリセルのしきい
値が正なのでセル電流は流れず、ビット線ＢＬaiの電位
は３Ｖのままである。データ“０”の場合は、セル電流
が流れてビット線ＢＬaiの電位は下がり２Ｖ以下とな
る。
ト線ＢＬaiが３Ｖに、ＢＬbiが２Ｖにプリチャージされ
る。プリチャージが終るとφPA及びφPBが“Ｌ”とな
り、ビット線ＢＬai及びＢＬbiはフローティング状態と
なる。この後、ロウデコーダ５から選択ゲート，制御ゲ
ートに所望の電圧が出力される。例えば、制御ゲートＣ
Ｇ2 が選択されたときＣＧ1 ，ＣＧ3 〜ＣＧ8 はＶcc、
ＣＧ2 は０Ｖ、ＳＧ1,ＳＧ2 はＶccとなる。メモリセル
のデータによって、“１”の場合はメモリセルのしきい
値が正なのでセル電流は流れず、ビット線ＢＬaiの電位
は３Ｖのままである。データ“０”の場合は、セル電流
が流れてビット線ＢＬaiの電位は下がり２Ｖ以下とな
る。
【００５８】その後、φP が“Ｈ”レベル，φN が
“Ｌ”レベルとなり、φE が“Ｈ”レベルになることに
より、ＣＭＯＳフリップフロップＦＦがイコライズされ
た後、信号φA ，φB が“Ｈ”となってビット線ＢＬa
i，ＢＬbiとＣＭＯＳフリップフロップが接続される。
φP が“Ｌ”レベル，φN が“Ｈ”レベルになると、ビ
ット線電圧が差動センスされ、そのまま読出しデータは
ラッチされる。
“Ｌ”レベルとなり、φE が“Ｈ”レベルになることに
より、ＣＭＯＳフリップフロップＦＦがイコライズされ
た後、信号φA ，φB が“Ｈ”となってビット線ＢＬa
i，ＢＬbiとＣＭＯＳフリップフロップが接続される。
φP が“Ｌ”レベル，φN が“Ｈ”レベルになると、ビ
ット線電圧が差動センスされ、そのまま読出しデータは
ラッチされる。
【００５９】カラム選択信号ＣＳＬi が“Ｈ”となる
と、読出しデータはＩＯ，／ＩＯ線に出力されて、デー
タ出力バッファ６に伝えられ、外部に取り出される。セ
ルアレイ・ブロック１Ｂのビット線ＢＬbiが選択された
ときは、φPBとφPA、ＶSAとＶSBの動作を入れ替えれば
よい。
と、読出しデータはＩＯ，／ＩＯ線に出力されて、デー
タ出力バッファ６に伝えられ、外部に取り出される。セ
ルアレイ・ブロック１Ｂのビット線ＢＬbiが選択された
ときは、φPBとφPA、ＶSAとＶSBの動作を入れ替えれば
よい。
【００６０】次に、書込み動作について説明する。図１
７及び図１８はビット線制御回路２の書込みデータの入
出力バッファ６からのデータロード動作を除く書込み／
書込みベリファイ読出し動作を示していて、セルアレイ
・ブロック１Ａ側のビット数ＢＬaiと選択したときのも
のである。書込みに先立って、メモリセルは制御ゲート
を全て０Ｖとしメモリセルが形成されるｐ基板（又はｐ
型ウェルとｎ基板）を高電圧ＶPP（〜２０Ｖ）として一
括してデータ消去される。書込みデータがデータ入出力
バッファ６から入出力線ＩＯ，／ＩＯを介してＣＭＯＳ
フリップフロップＦＦにラッチされた後、まずプリチャ
ージ信号φPA，φPBが“Ｈ”レベルになる。これにより
ビット線は全てリセットされる。
７及び図１８はビット線制御回路２の書込みデータの入
出力バッファ６からのデータロード動作を除く書込み／
書込みベリファイ読出し動作を示していて、セルアレイ
・ブロック１Ａ側のビット数ＢＬaiと選択したときのも
のである。書込みに先立って、メモリセルは制御ゲート
を全て０Ｖとしメモリセルが形成されるｐ基板（又はｐ
型ウェルとｎ基板）を高電圧ＶPP（〜２０Ｖ）として一
括してデータ消去される。書込みデータがデータ入出力
バッファ６から入出力線ＩＯ，／ＩＯを介してＣＭＯＳ
フリップフロップＦＦにラッチされた後、まずプリチャ
ージ信号φPA，φPBが“Ｈ”レベルになる。これにより
ビット線は全てリセットされる。
【００６１】この後、φA とＶSWがＶM （〜１０Ｖ）に
なると、ビット線ＢＬaiはデータに応じて、“０”のと
きＶM 、“１”のとき０Ｖとなる。ロウデコーダ５によ
り例えば制御ゲートＣＧ2 が選択されたときは、ＳＧ1
，ＣＧ1 ，ＣＧ3 〜ＣＧ8 がＶM 、ＣＧ2 がＶpp、Ｓ
Ｇ2 が０Ｖとされる。
なると、ビット線ＢＬaiはデータに応じて、“０”のと
きＶM 、“１”のとき０Ｖとなる。ロウデコーダ５によ
り例えば制御ゲートＣＧ2 が選択されたときは、ＳＧ1
，ＣＧ1 ，ＣＧ3 〜ＣＧ8 がＶM 、ＣＧ2 がＶpp、Ｓ
Ｇ2 が０Ｖとされる。
【００６２】一定時間（〜４０μsec ）の後に、制御ゲ
ートＣＧ1 〜ＣＧ8 、選択ゲートＳＧ1 が０Ｖにリセッ
トされた後、信号φA は０Ｖとなり、ビット線ＢＬaiと
ＣＭＯＳフリップフロップは切り離され、信号φPAが
“Ｈ”レベルになるとビット線は全て０Ｖにリセットさ
れる。また、ＶSWはＶccとなる。
ートＣＧ1 〜ＣＧ8 、選択ゲートＳＧ1 が０Ｖにリセッ
トされた後、信号φA は０Ｖとなり、ビット線ＢＬaiと
ＣＭＯＳフリップフロップは切り離され、信号φPAが
“Ｈ”レベルになるとビット線は全て０Ｖにリセットさ
れる。また、ＶSWはＶccとなる。
【００６３】次に、書込みベリファイ読出し動作とな
る。先の実施例と同様に、選択された制御ゲートに０Ｖ
の代りに例えば０．５Ｖを印加し、ベリファイ信号φAV
が出力される。まず、ビット線ＢＬaiが３Ｖに、ＢＬbi
が２Ｖにプリチャージされ、その後プリチャージ信号φ
PAとφPBが“Ｌ”レベルになってビット線ＢＬai，ＢＬ
biはフローティングとなる。制御ゲートと選択ゲートは
ロウデコーダ５に選択されて、ＳＧ1 ，ＣＧ1 ，ＣＧ3
〜ＣＧ8 がＶcc、ＣＧ2 が例えば０．５Ｖとされる。通
常の読出しでは、メモリセルのしきい値が０Ｖ以上であ
れば“１”と読まれるが、ベリファイ読出しでは０．５
Ｖ以上でないと“１”と読めないことになる。
る。先の実施例と同様に、選択された制御ゲートに０Ｖ
の代りに例えば０．５Ｖを印加し、ベリファイ信号φAV
が出力される。まず、ビット線ＢＬaiが３Ｖに、ＢＬbi
が２Ｖにプリチャージされ、その後プリチャージ信号φ
PAとφPBが“Ｌ”レベルになってビット線ＢＬai，ＢＬ
biはフローティングとなる。制御ゲートと選択ゲートは
ロウデコーダ５に選択されて、ＳＧ1 ，ＣＧ1 ，ＣＧ3
〜ＣＧ8 がＶcc、ＣＧ2 が例えば０．５Ｖとされる。通
常の読出しでは、メモリセルのしきい値が０Ｖ以上であ
れば“１”と読まれるが、ベリファイ読出しでは０．５
Ｖ以上でないと“１”と読めないことになる。
【００６４】この後、ビット線ＢＬaiはもし“０”書込
みをした後であれば、ベリファイ信号φAVによりＶcc−
Ｖthに充電される。ここで、ベリファイ信号によって行
われるプリチャージの電圧レベルは選択ビット線のプリ
チャージ電圧以上であればよい。イコライズ信号φE と
されてＣＭＯＳフリップフロップがリセットされた後に
φA ，φB が“Ｈ”となって、ノードＮ1 ，Ｎ2 がそれ
ぞれビット線ＢＬai，ＢＬbiと接続され、φP が“Ｌ”
レベル，φN が“Ｈ”レベルとなってビット線ＢＬaiの
データが読み出される。読出されたデータはラッチさ
れ、次の再書込みのデータとなる。このとき再書込みデ
ータは前回の書込みデータによってベリファイ読出し時
のメモリセルのデータから変換される。このデータ変換
は、先の実施例の（表１）と同じである。
みをした後であれば、ベリファイ信号φAVによりＶcc−
Ｖthに充電される。ここで、ベリファイ信号によって行
われるプリチャージの電圧レベルは選択ビット線のプリ
チャージ電圧以上であればよい。イコライズ信号φE と
されてＣＭＯＳフリップフロップがリセットされた後に
φA ，φB が“Ｈ”となって、ノードＮ1 ，Ｎ2 がそれ
ぞれビット線ＢＬai，ＢＬbiと接続され、φP が“Ｌ”
レベル，φN が“Ｈ”レベルとなってビット線ＢＬaiの
データが読み出される。読出されたデータはラッチさ
れ、次の再書込みのデータとなる。このとき再書込みデ
ータは前回の書込みデータによってベリファイ読出し時
のメモリセルのデータから変換される。このデータ変換
は、先の実施例の（表１）と同じである。
【００６５】書込み動作は前述のベリファイ読出し／再
書込みがある回数、例えば１００回繰り返されて終了す
る。この実施例のベリファイ読出し／再書込みによって
も、先の実施例と同様に、“１”書込みされるメモリセ
ルの不必要なしきい値の上昇は抑えられる。
書込みがある回数、例えば１００回繰り返されて終了す
る。この実施例のベリファイ読出し／再書込みによって
も、先の実施例と同様に、“１”書込みされるメモリセ
ルの不必要なしきい値の上昇は抑えられる。
【００６６】この実施例での消去，書込み，ベリファイ
読出し，読出し時の制御ゲートＣＧ1 〜ＣＧ8 及び選択
ゲートＳＧ1 ，ＳＧ2 の電位は（表４）に示される通り
である。（表４）では制御ゲートＣＧ2 が選択され、ビ
ット線ＢＬaiが選択された場合の電位関係を示してい
る。
読出し，読出し時の制御ゲートＣＧ1 〜ＣＧ8 及び選択
ゲートＳＧ1 ，ＳＧ2 の電位は（表４）に示される通り
である。（表４）では制御ゲートＣＧ2 が選択され、ビ
ット線ＢＬaiが選択された場合の電位関係を示してい
る。
【００６７】
【表４】 本発明は、ＮＯＲ型のフラッシュＥＥＰＲＯＭにも適用
することができる。その実施例を次に説明する。
することができる。その実施例を次に説明する。
【００６８】図１９は、本発明の第４の実施例に係わる
フラッシュ型ＥＥＰＲＯＭのメモリセルアレイである。
メモリセルのしきい値を下げる（データを“１”とす
る）場合には、そのメモリセルの制御ゲートに約−１２
Ｖの電圧を印加し、ドレインにＶccを印加する。このと
き、選択メモリセルと制御ゲートを共有してしきい値を
変化させたくないメモリセルのドレインには０Ｖを印加
する。
フラッシュ型ＥＥＰＲＯＭのメモリセルアレイである。
メモリセルのしきい値を下げる（データを“１”とす
る）場合には、そのメモリセルの制御ゲートに約−１２
Ｖの電圧を印加し、ドレインにＶccを印加する。このと
き、選択メモリセルと制御ゲートを共有してしきい値を
変化させたくないメモリセルのドレインには０Ｖを印加
する。
【００６９】ビット線の片端には、図２０に示すデータ
ラッチ兼センスアンプを含むビット線制御回路が設けら
れ、メモリセルのしきい値を変化させるか否かのデータ
をラッチするようになっている。
ラッチ兼センスアンプを含むビット線制御回路が設けら
れ、メモリセルのしきい値を変化させるか否かのデータ
をラッチするようになっている。
【００７０】この実施例において、あるメモリセルのし
きい値を下げる動作を行った後、メモリセルの制御ゲー
トに所定のベリファイ電圧を印加してメモリセルのしき
い値を評価する。そして、所望のしきい値に達していな
いメモリセルかがあれば、そのメモリセルについてのみ
再度しきい値を下げる動作を行う。この操作を繰り返し
行って、メモリセルのしきい値が所望の許容範囲に収ま
っていることを確認して、ベリファイ動作を終了する。
きい値を下げる動作を行った後、メモリセルの制御ゲー
トに所定のベリファイ電圧を印加してメモリセルのしき
い値を評価する。そして、所望のしきい値に達していな
いメモリセルかがあれば、そのメモリセルについてのみ
再度しきい値を下げる動作を行う。この操作を繰り返し
行って、メモリセルのしきい値が所望の許容範囲に収ま
っていることを確認して、ベリファイ動作を終了する。
【００７１】図２０は、メモリセルアレイが二つのブロ
ック１Ａ，１Ｂに分けられている場合に、各セルアレイ
・ブロック１Ａ，１Ｂ内のビット線ＢＬai，ＢＬbiにつ
ながるデータラッチ兼センスアンプとなるＣＭＯＳフリ
ップフロップＦＦを含むビット線制御回路の構成を示し
ている。その基本構成は、先の実施例の図５と同じであ
る。Ｅタイプ，ｎチャネルＭＯＳトランジスタＱn31 ，
Ｑn32 及びＱn34 ，Ｑn35 は、ベリファイ読出し用の素
子である。Ｅタイプ，ｎチャネルＭＯＳトランジスタＱ
n33 ，Ｑn36 は、ビット線のプリチャージ及びリセット
用である。
ック１Ａ，１Ｂに分けられている場合に、各セルアレイ
・ブロック１Ａ，１Ｂ内のビット線ＢＬai，ＢＬbiにつ
ながるデータラッチ兼センスアンプとなるＣＭＯＳフリ
ップフロップＦＦを含むビット線制御回路の構成を示し
ている。その基本構成は、先の実施例の図５と同じであ
る。Ｅタイプ，ｎチャネルＭＯＳトランジスタＱn31 ，
Ｑn32 及びＱn34 ，Ｑn35 は、ベリファイ読出し用の素
子である。Ｅタイプ，ｎチャネルＭＯＳトランジスタＱ
n33 ，Ｑn36 は、ビット線のプリチャージ及びリセット
用である。
【００７２】この実施例の書込み及びベリファイ動作
を、図２１のタイミング図を用いて次に説明する。ま
ず、データ書込みに先立ってワード線毎にメモリセルの
消去が行われる。このデータ消去は、メモリセルの制御
ゲートを共通接続するワード線ＷＬi に、高電圧Ｖpp
（〜２０Ｖ）を与え、ビット線に０Ｖを与える。これに
よりメモリセルの浮遊ゲートに電子が注入され、しきい
値はＶcc以上になる。
を、図２１のタイミング図を用いて次に説明する。ま
ず、データ書込みに先立ってワード線毎にメモリセルの
消去が行われる。このデータ消去は、メモリセルの制御
ゲートを共通接続するワード線ＷＬi に、高電圧Ｖpp
（〜２０Ｖ）を与え、ビット線に０Ｖを与える。これに
よりメモリセルの浮遊ゲートに電子が注入され、しきい
値はＶcc以上になる。
【００７３】データ書込みは、１ページ一括で行われ
る。まず、プリチャージ信号φPAが“Ｌ”レベルにな
り、ビット線ＢＬaiはフローティングになる。次にワー
ド線ＷＬajが約−１２Ｖになる。φA が“Ｈ”レベルに
なり、“１”書込み（浮遊ゲートから電子を放出させ
る）時はビット線ＢＬaiはＶcc、“０”書込み（浮遊ゲ
ート内の電子を放出させない）時はビット線ＢＬaiは０
Ｖとなる。ワード線がリセットされた後、φPAが“Ｈ”
レベルになりビット線がリセットされて、書込みは終了
する。
る。まず、プリチャージ信号φPAが“Ｌ”レベルにな
り、ビット線ＢＬaiはフローティングになる。次にワー
ド線ＷＬajが約−１２Ｖになる。φA が“Ｈ”レベルに
なり、“１”書込み（浮遊ゲートから電子を放出させ
る）時はビット線ＢＬaiはＶcc、“０”書込み（浮遊ゲ
ート内の電子を放出させない）時はビット線ＢＬaiは０
Ｖとなる。ワード線がリセットされた後、φPAが“Ｈ”
レベルになりビット線がリセットされて、書込みは終了
する。
【００７４】次に、ベリファイ読出し動作となる。ま
ず、ＶA が約３Ｖ、ＶB が約２Ｖとなり、ビット線ＢＬ
aiが約３Ｖに、ＢＬbiが約２Ｖにプリチャージされる。
さらにφPA，φPBが“Ｌ”レベルになって、ビット線Ｂ
Ｌai，ＢＬbiはフローティングになる。そして、ワード
線がベリファイ電圧約３．５Ｖとなって読出しが行われ
る。“０”がメモリセルに書込まれている時はビット線
ＢＬaiは３Ｖのままである。“１”がメモリセルに書込
まれて、そのしきい値電圧が３．５Ｖ以上になっている
場合は、ビット線ＢＬaiの電位は下がる。
ず、ＶA が約３Ｖ、ＶB が約２Ｖとなり、ビット線ＢＬ
aiが約３Ｖに、ＢＬbiが約２Ｖにプリチャージされる。
さらにφPA，φPBが“Ｌ”レベルになって、ビット線Ｂ
Ｌai，ＢＬbiはフローティングになる。そして、ワード
線がベリファイ電圧約３．５Ｖとなって読出しが行われ
る。“０”がメモリセルに書込まれている時はビット線
ＢＬaiは３Ｖのままである。“１”がメモリセルに書込
まれて、そのしきい値電圧が３．５Ｖ以上になっている
場合は、ビット線ＢＬaiの電位は下がる。
【００７５】ワード線が０Ｖになった後、φAVが“Ｈ”
レベルになる。もし、“０”データをラッチしている場
合、つまりメモリセルに“０”を書込みたい時、又は既
に“１”が書込まれていて必要以上に“１”書込みを行
いたくない場合は、ＭＯＳトランジスタＱn31,Ｑn32 が
両方ともオンして、ビット線ＢＬaiは０Ｖとなる。但し
０Ｖでなくても、ダミービット線電位より下がればよ
い。“１”書込みした場合は、ＭＯＳトランジスタＱn3
2がオフであるので、ビット線ＢＬaiの電位変化はな
い。
レベルになる。もし、“０”データをラッチしている場
合、つまりメモリセルに“０”を書込みたい時、又は既
に“１”が書込まれていて必要以上に“１”書込みを行
いたくない場合は、ＭＯＳトランジスタＱn31,Ｑn32 が
両方ともオンして、ビット線ＢＬaiは０Ｖとなる。但し
０Ｖでなくても、ダミービット線電位より下がればよ
い。“１”書込みした場合は、ＭＯＳトランジスタＱn3
2がオフであるので、ビット線ＢＬaiの電位変化はな
い。
【００７６】φP ，φN が（１／２）Ｖccとなって、φ
Eが“Ｈ”レベルになり、フリップフロップＦＦはイコ
ライズされる。φP がＶcc，φN が０Ｖとなってビット
線電位が読出され、そのままラッチされて、次の再書込
みデータとなる。
Eが“Ｈ”レベルになり、フリップフロップＦＦはイコ
ライズされる。φP がＶcc，φN が０Ｖとなってビット
線電位が読出され、そのままラッチされて、次の再書込
みデータとなる。
【００７７】このときの書込みデータと読出しデータ及
び再書込みデータの関係は、先の実施例で説明した（表
１）と同じである。
び再書込みデータの関係は、先の実施例で説明した（表
１）と同じである。
【００７８】なおこの実施例において、セルアレイをｐ
型ウェルに形成して、消去時にｐ型ウェルに−１２Ｖ、
選択ワード線にＶcc、非選択ワード線に−１２Ｖを与え
るようにしてよい。
型ウェルに形成して、消去時にｐ型ウェルに−１２Ｖ、
選択ワード線にＶcc、非選択ワード線に−１２Ｖを与え
るようにしてよい。
【００７９】また実施例で説明した“書込み”を“消
去”とする場合には、ｎチャネルＭＯＳトランジスタＱ
n31,Ｑn32,Ｑn34,Ｑn35 を省略して、実施例と同様の手
法で消去後のしきい値分布を小さくすることができる。
去”とする場合には、ｎチャネルＭＯＳトランジスタＱ
n31,Ｑn32,Ｑn34,Ｑn35 を省略して、実施例と同様の手
法で消去後のしきい値分布を小さくすることができる。
【００８０】次に、上述した実施例に用いたロウデコー
ダについて説明する。図２２に、図１，図１３中のＮＡ
ＮＤセル型ＥＥＰＲＯＭのロウデコーダ５の具体的構成
を示す。
ダについて説明する。図２２に、図１，図１３中のＮＡ
ＮＤセル型ＥＥＰＲＯＭのロウデコーダ５の具体的構成
を示す。
【００８１】ロウデコーダは、Ｅタイプ，ｎチャネルＭ
ＯＳトランジスタＱn41,Ｑn42 及びＥタイプ，ｐチャネ
ルＭＯＳトランジスタＱp11,Ｑp12 からなるイネーブル
回路と、Ｅタイプ，ｎチャネルＭＯＳトランジスタＱn4
3,Ｑn44 及びＥタイプ，ｐチャネルＭＯＳトランジスタ
Ｑp13,Ｑp14 からなる転送回路と、から構成されてい
る。アドレス信号ａi とデコーダイネーブル信号RDENB
によりロウデコーダは活性化され、ブロックが選択され
る。消去時にはφERが“Ｈ”となって動作する。また、
電圧ＶppRWは、読出し時にＶcc、消去／書込み時にはＶ
pp（〜２０Ｖ）となる。
ＯＳトランジスタＱn41,Ｑn42 及びＥタイプ，ｐチャネ
ルＭＯＳトランジスタＱp11,Ｑp12 からなるイネーブル
回路と、Ｅタイプ，ｎチャネルＭＯＳトランジスタＱn4
3,Ｑn44 及びＥタイプ，ｐチャネルＭＯＳトランジスタ
Ｑp13,Ｑp14 からなる転送回路と、から構成されてい
る。アドレス信号ａi とデコーダイネーブル信号RDENB
によりロウデコーダは活性化され、ブロックが選択され
る。消去時にはφERが“Ｈ”となって動作する。また、
電圧ＶppRWは、読出し時にＶcc、消去／書込み時にはＶ
pp（〜２０Ｖ）となる。
【００８２】Ｅタイプ，ｎチャネルＭＯＳトランジスタ
Ｑn50 〜Ｑn69 とＥタイプ，ｐチャネルＭＯＳトランジ
スタＱp20 〜Ｑp29 は、選択ゲート電位ＳＧ1D，ＳＧ2D
と制御ゲート電位ＣＧ1D〜ＣＧ8D及びＶuss の電位を、
ロウデコーダの出力を受けて伝達するトランスファゲー
トである。Ｖuss ，ＳＧ1D，ＳＧ2D，ＣＧ1D〜ＣＧ8Dは
各ロウデコーダに共通な信号である。
Ｑn50 〜Ｑn69 とＥタイプ，ｐチャネルＭＯＳトランジ
スタＱp20 〜Ｑp29 は、選択ゲート電位ＳＧ1D，ＳＧ2D
と制御ゲート電位ＣＧ1D〜ＣＧ8D及びＶuss の電位を、
ロウデコーダの出力を受けて伝達するトランスファゲー
トである。Ｖuss ，ＳＧ1D，ＳＧ2D，ＣＧ1D〜ＣＧ8Dは
各ロウデコーダに共通な信号である。
【００８３】読出し，書込み，消去，ベリファイ読出し
時の選択ゲートＳＧ1，ＳＧ2 、制御ゲートＣＧ1 〜Ｃ
Ｇ8 、ビット線、信号ＳＧ1D，ＳＧ2D，ＣＧ1D〜ＣＧ8
D、Ｖuss ，ＶppRWの電位を（表５）に示す。（表５）
では、制御ゲートＣＧ2 が選択され、ビット線ＢＬaiが
選択されている場合を示す。
時の選択ゲートＳＧ1，ＳＧ2 、制御ゲートＣＧ1 〜Ｃ
Ｇ8 、ビット線、信号ＳＧ1D，ＳＧ2D，ＣＧ1D〜ＣＧ8
D、Ｖuss ，ＶppRWの電位を（表５）に示す。（表５）
では、制御ゲートＣＧ2 が選択され、ビット線ＢＬaiが
選択されている場合を示す。
【００８４】
【表５】 図２３はロウデコーダ５の別の実施例であって、各電位
は（表６）に示される通りである。また、図２４はロウ
デコーダ５のさらに別の実施例であり、これは図２３の
構成にＥタイプ，ｐチャネルＭＯＳトランジスタＱp30
〜Ｑp39 を追加したものである。図２３の構成では、消
去時の非選択制御ゲートの電位がＶpp−ＶH1となるが、
メモリセルのデータ保持特性に悪影響を与えない程度で
あれば、回路面積が小さい分だけ図２４より有効であ
る。
は（表６）に示される通りである。また、図２４はロウ
デコーダ５のさらに別の実施例であり、これは図２３の
構成にＥタイプ，ｐチャネルＭＯＳトランジスタＱp30
〜Ｑp39 を追加したものである。図２３の構成では、消
去時の非選択制御ゲートの電位がＶpp−ＶH1となるが、
メモリセルのデータ保持特性に悪影響を与えない程度で
あれば、回路面積が小さい分だけ図２４より有効であ
る。
【００８５】
【表６】 図５，図１０，図１４のビット線制御回路２では電源電
圧を５Ｖとしたが、電源電圧を例えば電池２個の３Ｖな
どの低電圧で動作させる場合の実施例を以下に説明す
る。まず、ｎチャネルＭＯＳトランジスタＱn10,Ｑn11
のしきい値電圧Ｖthを他のＥタイプ，ｎチャネルＭＯＳ
トランジスタのしきい値より低くしたものとする。これ
は、しきい値が高いままであると、電圧の転送効率が悪
いためである。このＶthは Ｖcc−Ｖth（ＶRH）＞ＶRH Ｖth（ＶRL) ＞−ＶRL ならばよい。
圧を５Ｖとしたが、電源電圧を例えば電池２個の３Ｖな
どの低電圧で動作させる場合の実施例を以下に説明す
る。まず、ｎチャネルＭＯＳトランジスタＱn10,Ｑn11
のしきい値電圧Ｖthを他のＥタイプ，ｎチャネルＭＯＳ
トランジスタのしきい値より低くしたものとする。これ
は、しきい値が高いままであると、電圧の転送効率が悪
いためである。このＶthは Ｖcc−Ｖth（ＶRH）＞ＶRH Ｖth（ＶRL) ＞−ＶRL ならばよい。
【００８６】ＶRHは読出し時“Ｈ”レベルのビット線電
圧、ＶRLは“Ｌ”レベルのビット線電圧である。Ｖcc＝
３ＶでＶRH＝１．４Ｖ，ＶRL＝１．２Ｖとすると、Ｖth
（１．４Ｖ）＜１．６Ｖ，Ｖth（１．２Ｖ）＞−１．２
Ｖである。ここで、Ｖth（ＶB ）と表示したＶB はバッ
クバイアス電圧を示す。他のＥタイプ，ｎチャネルＭＯ
ＳトランジスタはＶthを低くするとリーク電流が大きく
なるので、通常はＶthを変えずに用いる。このため、信
号φPA，φPB，φAV，φBV，φA,φB,φE の駆動回路と
して図２５，図２６で示される回路を用いて行う。
圧、ＶRLは“Ｌ”レベルのビット線電圧である。Ｖcc＝
３ＶでＶRH＝１．４Ｖ，ＶRL＝１．２Ｖとすると、Ｖth
（１．４Ｖ）＜１．６Ｖ，Ｖth（１．２Ｖ）＞−１．２
Ｖである。ここで、Ｖth（ＶB ）と表示したＶB はバッ
クバイアス電圧を示す。他のＥタイプ，ｎチャネルＭＯ
ＳトランジスタはＶthを低くするとリーク電流が大きく
なるので、通常はＶthを変えずに用いる。このため、信
号φPA，φPB，φAV，φBV，φA,φB,φE の駆動回路と
して図２５，図２６で示される回路を用いて行う。
【００８７】図２５（ａ）の回路では、各信号の“Ｈ”
レベルをＶccより高くすることができる。即ち、図２５
（ｂ）に示すように、入力信号ＶinがＶccとなってから
遅延時間τ1 の時間を待ってＤタイプ，ｎチャネルＭＯ
ＳトランジスタＱD2のゲートが０Ｖとなり、そのτ2 時
間後にキャパシタＣ1 によってＶout がＶccより高く昇
圧される。
レベルをＶccより高くすることができる。即ち、図２５
（ｂ）に示すように、入力信号ＶinがＶccとなってから
遅延時間τ1 の時間を待ってＤタイプ，ｎチャネルＭＯ
ＳトランジスタＱD2のゲートが０Ｖとなり、そのτ2 時
間後にキャパシタＣ1 によってＶout がＶccより高く昇
圧される。
【００８８】図２６（ａ）の回路は、図２５（ａ）の回
路に高電圧（例えば書込み時に用いる１０Ｖ（ＶM ）や
２０Ｖ（Ｖpp）といった電圧）の切替回路を取り付けた
ものである。この場合、図２６（ｂ）に示すように、入
力信号Ｖin3 とＶin2 がＶccとなってからτ1 時間後に
Ｄタイプ，ｎチャネルＭＯＳトランジスタＱD3のゲート
が０Ｖとなり、さらにτ2 時間後にキャパシタＣ 2によ
って出力Ｖout はＶccより昇圧される。高電圧を出力す
る場合は、図２６（ｃ）に示すように、Ｖin3がＶccと
なってからＶin1 を０ＶとしてＱD3のゲートを０Ｖとす
る。その後、Ｖin4 をＶccとすれば高電圧切替回路から
ＶM 或いはＶppが出力される。
路に高電圧（例えば書込み時に用いる１０Ｖ（ＶM ）や
２０Ｖ（Ｖpp）といった電圧）の切替回路を取り付けた
ものである。この場合、図２６（ｂ）に示すように、入
力信号Ｖin3 とＶin2 がＶccとなってからτ1 時間後に
Ｄタイプ，ｎチャネルＭＯＳトランジスタＱD3のゲート
が０Ｖとなり、さらにτ2 時間後にキャパシタＣ 2によ
って出力Ｖout はＶccより昇圧される。高電圧を出力す
る場合は、図２６（ｃ）に示すように、Ｖin3がＶccと
なってからＶin1 を０ＶとしてＱD3のゲートを０Ｖとす
る。その後、Ｖin4 をＶccとすれば高電圧切替回路から
ＶM 或いはＶppが出力される。
【００８９】このように構成されたビット線制御回路２
の動作を、図２７〜図３０に示す。各信号が必要に応じ
て昇圧されている以外は、図１５〜図１８と同様であっ
て、詳細な説明は省略する。
の動作を、図２７〜図３０に示す。各信号が必要に応じ
て昇圧されている以外は、図１５〜図１８と同様であっ
て、詳細な説明は省略する。
【００９０】他の低電源化のための実施例として図１４
を例にして説明する。ここでは、Ｑn10 ，Ｑn11 は通常
のＥタイプ，ｎチャネルＭＯＳトランジスタとして、Ｃ
ＭＯＳＱn5，Ｑn6，Ｑn25 ，Ｑp1，Ｑp2，Ｑp8で構成さ
れ、フリップフロップのＶSW電圧をベリファイ読み出し
時に昇圧する。このベリファイ動作を図３１に示す。Ｖ
SWが昇圧されている以外は図３０と同じである。
を例にして説明する。ここでは、Ｑn10 ，Ｑn11 は通常
のＥタイプ，ｎチャネルＭＯＳトランジスタとして、Ｃ
ＭＯＳＱn5，Ｑn6，Ｑn25 ，Ｑp1，Ｑp2，Ｑp8で構成さ
れ、フリップフロップのＶSW電圧をベリファイ読み出し
時に昇圧する。このベリファイ動作を図３１に示す。Ｖ
SWが昇圧されている以外は図３０と同じである。
【００９１】図３２は、ＮＡＮＤ型ＥＥＰＲＯＭのビッ
ト線制御回路２の種々の実施例を示しており、図５のＱ
n9，Ｑn10 ，図１０のＱn22,Ｑn23 ，図１４のＱn9，Ｑ
n10或いはＱn11,Ｑn12 のトランジスタとＣＭＯＳフリ
ップフロップＦＦ及び選択ビット線との関係を模式的に
示すものである。このように、ｎチャネルＭＯＳトラン
ジスタをｐチャネルＭＯＳトランジスタとしても、トラ
ンジスタの接続を変えるだけで容易に実現できる。
ト線制御回路２の種々の実施例を示しており、図５のＱ
n9，Ｑn10 ，図１０のＱn22,Ｑn23 ，図１４のＱn9，Ｑ
n10或いはＱn11,Ｑn12 のトランジスタとＣＭＯＳフリ
ップフロップＦＦ及び選択ビット線との関係を模式的に
示すものである。このように、ｎチャネルＭＯＳトラン
ジスタをｐチャネルＭＯＳトランジスタとしても、トラ
ンジスタの接続を変えるだけで容易に実現できる。
【００９２】図３３は、フラッシュＥＥＰＲＯＭのビッ
ト線制御回路２の種々の実施例を示しており、図２０の
Ｑn31,Ｑn32 或いはＱn34,Ｑn35 とＣＭＯＳフリップフ
ロップＦＦ及び選択ビット線の関係を示すものである。
この場合も、ｎチャネルＭＯＳトランジスタをｐチャネ
ルＭＯＳトランジスタとしても、トランジスタの接続を
変えるだけで容易に実現できる。
ト線制御回路２の種々の実施例を示しており、図２０の
Ｑn31,Ｑn32 或いはＱn34,Ｑn35 とＣＭＯＳフリップフ
ロップＦＦ及び選択ビット線の関係を示すものである。
この場合も、ｎチャネルＭＯＳトランジスタをｐチャネ
ルＭＯＳトランジスタとしても、トランジスタの接続を
変えるだけで容易に実現できる。
【００９３】なお、例えば図５ではＭＯＳトランジスタ
Ｑn9のドレインを電源電圧Ｖccとしているが、この電圧
は読出し時のビット線の“Ｈ”レベルの電圧以上であれ
ばよい。同じく、図２０ではＭＯＳトランジスタＱn32
のソースを接地しているが、この電圧は読出し時のビッ
ト線の“Ｌ”レベル以下であればよい。
Ｑn9のドレインを電源電圧Ｖccとしているが、この電圧
は読出し時のビット線の“Ｈ”レベルの電圧以上であれ
ばよい。同じく、図２０ではＭＯＳトランジスタＱn32
のソースを接地しているが、この電圧は読出し時のビッ
ト線の“Ｌ”レベル以下であればよい。
【００９４】図３４に、このように構成されたＥＥＰＲ
ＯＭの書込み／書込みベリファイ動作時のフローチャー
トを示す。（ａ）では、まず書込みデータをページモー
ドで入力した後、書込みを行う。その後、書込みベリフ
ァイ読出しを行い、出力されたデータがオール“１”な
らば書込み終了、そうでなければ再書込みとなる。
ＯＭの書込み／書込みベリファイ動作時のフローチャー
トを示す。（ａ）では、まず書込みデータをページモー
ドで入力した後、書込みを行う。その後、書込みベリフ
ァイ読出しを行い、出力されたデータがオール“１”な
らば書込み終了、そうでなければ再書込みとなる。
【００９５】（ｂ）では、書込み／書込みベリファイを
ｎ回繰り返した（例えば１０回）後に、オール“１”を
判定する。これにより、毎回はデータを出力しないの
で、全繰り返し回数が多い場合には、トータルの書込み
時間としては速くなる。
ｎ回繰り返した（例えば１０回）後に、オール“１”を
判定する。これにより、毎回はデータを出力しないの
で、全繰り返し回数が多い場合には、トータルの書込み
時間としては速くなる。
【００９６】
【発明の効果】以上説明したように本発明によれば、回
路面積の増大を抑制しながら、しかも不必要な追加書込
みを行わない書込みベリファイ制御を行うことによっ
て、最終的に書込まれたメモリセルのしきい値分布を小
さい範囲に設定することを可能としたＥＥＰＲＯＭを得
ることができる。
路面積の増大を抑制しながら、しかも不必要な追加書込
みを行わない書込みベリファイ制御を行うことによっ
て、最終的に書込まれたメモリセルのしきい値分布を小
さい範囲に設定することを可能としたＥＥＰＲＯＭを得
ることができる。
【図１】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの構成を示すブロック図、
ＯＭの構成を示すブロック図、
【図２】第１の実施例におけるＡＮＤセル構成を示す平
面図と等価回路図、
面図と等価回路図、
【図３】図２（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図、
【図４】第１の実施例におけるメモリセルアレイの等価
回路図、
回路図、
【図５】実施例におけるビット線制御回路部の構成を示
す図、
す図、
【図６】実施例における偶数番カラムのデータ読出し動
作を示すタイミング図、
作を示すタイミング図、
【図７】実施例における奇数番カラムのデータ読出し動
作を示すタイミング図、
作を示すタイミング図、
【図８】実施例におけるデータ書込み及びベリファイ読
出し動作を示すタイミング図、
出し動作を示すタイミング図、
【図９】実施例における再書込み及びベリファイ読出し
動作を示すタイミング図、
動作を示すタイミング図、
【図１０】第２の実施例におけるビット線制御回路部の
構成を示す図、
構成を示す図、
【図１１】第２の実施例におけるデータ読出し動作を示
すタイミング図、
すタイミング図、
【図１２】第２の実施例におけるデータ書込み及びベリ
ファイ動作を示すタイミング図、
ファイ動作を示すタイミング図、
【図１３】第３の実施例に係わるＮＡＮＤセル型ＥＥＰ
ＲＯＭの構成を示すブロック図、
ＲＯＭの構成を示すブロック図、
【図１４】第３の実施例におけるビット線制御回路部の
構成を示す図、
構成を示す図、
【図１５】第３の実施例における偶数番カラムの読出し
動作を示すタイミング図、
動作を示すタイミング図、
【図１６】第３の実施例における奇数番カラムの読出し
動作を示すタイミング図、
動作を示すタイミング図、
【図１７】第３の実施例におけるデータ書込み動作を示
すタイミング図、
すタイミング図、
【図１８】第３の実施例におけるベリファイ読出し動作
を示すタイミング図、
を示すタイミング図、
【図１９】第４の実施例に係わるＮＯＲ型ＥＥＰＲＯＭ
のセルアレイ構成を示す図、
のセルアレイ構成を示す図、
【図２０】第４の実施例におけるビット線制御回路部の
構成を示す図、
構成を示す図、
【図２１】第４の実施例における書込み及びベリファイ
動作を示すタイミング図、
動作を示すタイミング図、
【図２２】ＮＡＮＤセル型ＥＥＰＲＯＭのロウデコーダ
の具体的構成を示す図、
の具体的構成を示す図、
【図２３】ＮＡＮＤセル型ＥＥＰＲＯＭのロウデコーダ
の具体的構成を示す図、
の具体的構成を示す図、
【図２４】ＮＡＮＤセル型ＥＥＰＲＯＭのロウデコーダ
の具体的構成を示す図、
の具体的構成を示す図、
【図２５】信号電位を昇圧するための駆動回路の具体的
構成を示す図、
構成を示す図、
【図２６】信号電位を昇圧するための駆動回路の具体的
構成を示す図、
構成を示す図、
【図２７】偶数番カラムのデータ読出し動作を示すタイ
ミング図、
ミング図、
【図２８】奇数番カラムのデータ読出し動作を示すタイ
ミング図、
ミング図、
【図２９】データ書込み動作を示すタイミング図、
【図３０】ベリファイ読出し動作を示すタイミング図、
【図３１】ベリファイ読出し動作を示すタイミング図、
【図３２】ＮＡＮＤ型ＥＥＰＲＯＭのビット線制御回路
の具体的構成を示す図、
の具体的構成を示す図、
【図３３】フラッシュＥＥＰＲＯＭのビット線制御回路
の具体的構成を示す図、
の具体的構成を示す図、
【図３４】ＥＥＰＲＯＭの書込み／書込みベリファイ動
作を示すフローチャート。
作を示すフローチャート。
１…メモリセルアレイ、 ２…ビット線制御回路、 ３…カラムデコーダ、 ４…アドレスバッファ、 ５…ロウデコーダ、 ６…データ入出力バッファ、 ７…基板バイアス回路、 ＦＦ…ＣＭＯＳフリップフロップ（データラッチ兼セン
スアンプ）。
スアンプ）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平２−249197（ＪＰ，Ａ) 特開 平２−142000（ＪＰ，Ａ) 特開 平２−126497（ＪＰ，Ａ) 特開 平１−118297（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (24)
- 【請求項１】半導体基板に電荷蓄積層と制御ゲートが積
層形成され、電荷蓄積層と基板の間の電荷の授受により
電気的書替えが行われるメモリセルが配列形成されたメ
モリセルアレイと、 このメモリセルアレイのビット線方向の一端部に設けら
れた、センス動作と書込みデータのラッチ動作を行うデ
ータラッチ兼センスアンプと、 前記メモリセルアレイの所定範囲のメモリセルに単位書
込み時間を設定して同時にデータ書込みを行った後、そ
のメモリセル・データを読出して書込み不十分のメモリ
セルがある場合に再書込みを行うベリファイ制御手段
と、 書込みベリファイ動作時に、読出されたメモリセルのデ
ータと前記データラッチ兼センスアンプにラッチされて
いる書込みデータとの論理をとって、書込み状態に応じ
てビット毎に前記データラッチ兼センスアンプの再書込
みデータを自動設定する手段と、 を備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記データラッチ兼センスアンプはＣＭＯ
Ｓフリップフロップであって、その一つのノードがトラ
ンスファゲートを介してビット線に接続され、前記再書
込みデータの自動設定手段として、ビット線に一端が接
続され、ゲートが前記ＣＭＯＳフリップフロップの一つ
のノードに接続された第１のＭＯＳトランジスタと、こ
のＭＯＳトランジスタの他端と電源との間に設けられ、
ベリファイ制御クロックにより制御される第２のＭＯＳ
トランジスタを有することを特徴とする請求項１記載の
不揮発性半導体記憶装置。 - 【請求項３】複数の不揮発性メモリセルと、 これらのメモリセルの各々に書き込み電圧を印加するか
否かを決める第１の論理レベル或いは第２の論理レベル
の制御データをそれぞれ保持する複数のデータ回路とを
具備してなり、 前記複数のデータ回路のうち第１の論理レベルの制御デ
ータを保持しているデータ回路に対応するメモリセルに
前記書き込み電圧を印加し、前記複数のデータ回路のう
ち第１の論理レベルの制御データを保持しているデータ
回路では対応するメモリセルの書き込み状態を検出し、
前記複数のデータ回路は対応するメモリセルが所定の書
き込み状態に達したと検出すると保持している制御デー
タの論理レベルを第１の論理レベルから第２の論理レベ
ルに変更することを特徴とする不揮発性半導体記憶装
置。 - 【請求項４】前記複数のデータ回路に初期制御データを
初期的に保持させる手段を具備し、第１の論理レベルの
初期制御データは、対応するメモリセルが前記所定の書
き込み状態に達したと検出されると第２の論理レベルに
変更されることを特徴とする請求項３記載の不揮発性半
導体記憶装置。 - 【請求項５】前記初期制御データは、少なくとも１本の
入力線を介して前記複数のデータ回路に転送されること
を特徴とする請求項４記載の不揮発性半導体記憶装置。 - 【請求項６】前記初期制御データを前記複数のデータ回
路に転送するためのデータバッファ回路を少なくとも１
つ具備することを特徴とする請求項５記載の不揮発性半
導体記憶装置。 - 【請求項７】前記複数のデータ回路のうち第１の論理レ
ベルの制御データを保持しているデータ回路は、対応す
るメモリセルの書き込み状態を同時に検出することを特
徴とする請求項３記載の不揮発性半導体記憶装置。 - 【請求項８】前記複数のデータ回路は、対応するメモリ
セルが所定の書き込み状態に達したと検出すると、保持
している制御データの論理レベルを第１の論理レベルか
ら第２の論理レベルに同時に変更することを特徴とする
請求項３記載の不揮発性半導体記憶装置。 - 【請求項９】前記複数のデータ回路のうち第１の論理レ
ベルの制御データを保持しているデータ回路に対応する
メモリセルに、前記書き込み電圧を同時に印加すること
を特徴とする請求項３記載の不揮発性半導体記憶装置。 - 【請求項１０】前記複数の不揮発性メモリセルのそれぞ
れに接続される複数のビット線を具備し、前記複数のデ
ータ回路は保持している制御データに基づいて対応する
メモリセルに接続されるビット線の電圧を選択的に変え
ることを特徴とする請求項３記載の不揮発性半導体記憶
装置。 - 【請求項１１】前記複数のデータ回路は、保持している
制御データに基づいて対応するメモリセルに接続される
ビット線の電圧を同時に選択的に変えることを特徴とす
る請求項１０記載の不揮発性半導体記憶装置。 - 【請求項１２】第１の論理レベルの制御データを保持し
ているデータ回路に対応するメモリセルへの書き込み電
圧の印加、第１の論理レベルの制御データを保持してい
るデータ回路によるメモリセルへの書き込み状態の検
出、及び第１の論理レベルの制御データを保持している
データ回路による論理レベルの変更は、前記複数のデー
タ回路の全てが第２の論理レベルの制御データを保持す
るまで続けられることを特徴とする請求項３記載の不揮
発性半導体記憶装置。 - 【請求項１３】複数のビット線と、 複数のワード線と、 前記複数のビット線と前記複数のワード線に結合され、
それぞれ電荷蓄積層を有する複数の不揮発性メモリセル
と、 前記複数のワード線に結合され、選択したワード線に書
き込み電圧を印加するロウデコーダと、 それぞれが第１及び第２の入力端子と出力端子を有し、
第２の入力端子が対応するビット線に結合された複数の
センス回路と、 それぞれが対応する前記センス回路に結合された複数の
フィードバック回路とを具備してなり、 前記センス回路のそれぞれは、 (1) 第１の入力端子の第１のレベルに応答して、前記出
力端子に第２のレベルを出力し、 (2) 対応するビット線を介して転送されるメモリセルの
第１の状態と第１の入力端子の第２のレベルに応答し
て、第１のレベルを前記出力端子に出力し、 (3) 対応するビット線を介して転送されるメモリセルの
第２の状態と第１の入力端子の第２のレベルに応答し
て、第２のレベルを前記出力端子に出力し、 前記フィードバック回路のそれぞれは、 (1) 第１の論理レベルを有する第１の制御データを保持
するため、対応する前記出力端子の第１のレベルに応答
して、対応する第１の入力端子に第２のレベルを出力
し、 (2) 第２の論理レベルを有する第２の制御データを保持
するため、対応する前記出力端子の第２のレベルに応答
して、対応する第１の入力端子に第１のレベルを出力
し、 前記センス回路と対応する前記フィードバック回路は、 (1) 対応するビット線に印加される書き込み制御電圧を
決める第１の制御データ或いは第２の制御データを保持
し、 (2) 第１の制御データを保持している場合、メモリセル
の電荷蓄積層に電荷の蓄積を生じさせる書き込み制御電
圧を対応するビット線に印加し、第２の制御データを保
持している場合、メモリセルの電荷蓄積層への電荷の蓄
積を抑制する書き込み制御電圧を対応するビット線に印
加し、 (3) 第１の制御データを保持している場合、対応するビ
ット線を介して、所定の書き込み状態に達していないメ
モリセルの第１の状態をセンスして第１の制御データを
保持し、所定の書き込み状態に達したメモリセルの第２
の状態をセンスして保持している第１の制御データを第
２の制御データに変更し、 (4) 第２の制御データを保持している場合、該第２の制
御データを保持する、ことを特徴とする不揮発性半導体
記憶装置。 - 【請求項１４】複数のビット線と、 複数のワード線と、 前記複数のビット線と前記複数のワード線に結合され、
それぞれ電荷蓄積層を有する複数の不揮発性メモリセル
と、 前記複数のワード線に結合され、選択したワード線に書
き込み電圧を印加するロウデコーダと、 それぞれが第１及び第２の入力端子と出力端子を有し、
第２の入力端子が対応するビット線に結合された複数の
センス回路と、 それぞれが対応する前記センス回路に結合された複数の
フィードバック回路とを具備してなり、 前記センス回路のそれぞれは、 (1) 対応するビット線を介して転送されるメモリセルの
第１の状態と前記出力端子の第１のレベルに応答して、
第１のレベルを前記出力端子に出力し、 (2) 対応するビット線を介して転送されるメモリセルの
第２の状態と前記出力端子の第１のレベルに応答して、
第２のレベルを前記出力端子に出力し、 (3) 前記出力端子の第２のレベルに応答して、前記出力
端子に第２のレベルを出力し、 前記フィードバック回路のそれぞれは、 (1) 第１の論理レベルを有する第１の制御データを保持
するため、対応する前記出力端子の第１のレベルに応答
して、対応する第１の入力端子に第２のレベルを出力
し、 (2) 第２の論理レベルを有する第２の制御データを保持
するため、対応する前記出力端子の第２のレベルに応答
して、対応する第１の入力端子に第１のレベルを出力
し、 前記センス回路と対応する前記フィードバック回路は、 (1) 対応するビット線に印加される書き込み制御電圧を
決める第１の制御データ或いは第２の制御データを保持
し、 (2) 第１の制御データを保持している場合、メモリセル
の電荷蓄積層に電荷の蓄積を生じさせる書き込み制御電
圧を対応するビット線に印加し、第２の制御データを保
持している場合、メモリセルの電荷蓄積層への電荷の蓄
積を抑制する書き込み制御電圧を対応するビット線に印
加し、 (3) 第１の制御データを保持している場合、対応するビ
ット線を介して、所定の書き込み状態に達していないメ
モリセルの第１の状態をセンスして第１の制御データを
保持し、所定の書き込み状態に達したメモリセルの第２
の状態をセンスして保持している第１の制御データを第
２の制御データに変更し、 (4) 第２の制御データを保持している場合、該第２の制
御データを保持する、ことを特徴とする不揮発性半導体
記憶装置。 - 【請求項１５】複数のビット線と、 複数のワード線と、 前記複数のビット線と前記複数のワード線に結合され、
それぞれ電荷蓄積層を有する複数の不揮発性メモリセル
と、 前記複数のワード線に結合され、選択したワード線に書
き込み電圧を印加するロウデコーダと、 それぞれが第１及び第２の入力端子と第１の出力端子を
有し、第２の入力端子が対応するビット線に結合された
複数のセンス回路と、 それぞれが第２の出力端子と第３の入力端子を有し、第
１の出力端子に第３の入力端子が接続され、第２の出力
端子に第１の入力端子が接続されて、それぞれが対応す
るセンス回路に結合して第１の制御データ或いは第２の
制御データを保持する複数のフィードバック回路とを具
備してなり、 前記センス回路のそれぞれは、 (1) 対応するビット線を介して転送されるメモリセルの
第１の状態に応答して、保持している第１の制御データ
を保持し、 (2) 対応するビット線を介して転送されるメモリセルの
第２の状態に応答して、保持している第１の制御データ
を第２の制御データに変更し、 (3) 第２の制御データを保持している場合は、保持して
いる第２の制御データをそのまま保持し、 前記センス回路と対応する前記フィードバック回路は、 (1) 対応するビット線に印加される書き込み制御電圧を
決める第１の制御データ或いは第２の制御データを保持
し、 (2) 第１の制御データを保持している場合、メモリセル
の電荷蓄積層に電荷の蓄積を生じさせる書き込み制御電
圧を対応するビット線に印加し、第２の制御データを保
持している場合、メモリセルの電荷蓄積層への電荷の蓄
積を抑制する書き込み制御電圧を対応するビット線に印
加し、 (3) 第１の制御データを保持している場合、対応するビ
ット線を介して、所定の書き込み状態に達していないメ
モリセルの第１の状態をセンスし第１の制御データを保
持し、所定の書き込み状態に達したメモリセルの第２の
状態をセンスし保持している第１の制御データを第２の
制御データに変更し、 (4) 第２の制御データを保持している場合、該第２の制
御データをそのまま保持する、 ことを特徴とする不揮発性半導体記憶装置。 - 【請求項１６】複数のセンス回路とフィードバック回路
の組に初期制御データを初期的に保持させる手段を具備
し、初期制御データのうち第１の制御データは第２の状
態がセンスされると第２の制御データに変更されること
を特徴とする請求項１３〜１５のいずれかに記載の不揮
発性半導体記憶装置 - 【請求項１７】前記初期制御データは、少なくとも１本
の入力線を介して前記複数のセンス回路とフィードバッ
ク回路の組に転送されることを特徴とする請求項１６記
載の不揮発性半導体記憶装置。 - 【請求項１８】前記初期制御データを前記複数のセンス
回路とフィードバック回路の組に転送するためのデータ
バッファ回路を少なくとも１つ具備することを特徴とす
る請求項１７記載の不揮発性半導体記憶装置。 - 【請求項１９】複数のセンス回路とフィードバック回路
の組のうち第１の制御データを保持しているものは、対
応するメモリセルの書き込み状態を同時に検出すること
を特徴とする請求項１３〜１５のいずれかに記載の不揮
発性半導体記憶装置。 - 【請求項２０】複数のセンス回路とフィードバック回路
の組は、第２の状態をセンスすると、保持している第１
の制御データを第２の制御データに同時に変更すること
を特徴とする請求項１３〜１５のいずれかに記載の不揮
発性半導体記憶装置。 - 【請求項２１】複数のセンス回路とフィードバック回路
の組は、保持している制御データに基づいて、対応する
ビット線に前記書き込み制御電圧を同時に印加すること
を特徴とする請求項１３〜１５のいずれかに記載の不揮
発性半導体記憶装置。 - 【請求項２２】複数のセンス回路とフィードバック回路
の組は、保持している制御データに基づいて、対応する
ビット線の電圧を選択的に変えることを特徴とする請求
項１３〜１５のいずれかに記載の不揮発性半導体記憶装
置。 - 【請求項２３】前記複数のセンス回路とフィードバック
回路の組は、保持している制御データに基づいて対応す
るビット線の電圧を選択的に同時に変えることを特徴と
する請求項２２記載の不揮発性半導体記憶装置。 - 【請求項２４】複数のセンス回路とフィードバック回路
の組の、対応するビット線への書き込み制御電圧の印
加、メモリセルの書き込み状態の検出、保持している第
１の制御データの第２の制御データへの変更は、前記複
数のセンス回路とフィードバック回路の組の全てが第２
の制御データを保持するまで続けられることを特徴とす
る請求項１３〜１５のいずれかに記載の不揮発性半導体
記憶装置。
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- 1991-12-25 JP JP34336391A patent/JP3142335B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-24 KR KR1019920017397A patent/KR950003348B1/ko not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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