JPH06120454A

JPH06120454A - 不揮発性半導体記憶装置

Info

Publication number: JPH06120454A
Application number: JP28667892A
Authority: JP
Inventors: Hiroshi Nakamura; 寛中村; Tomoharu Tanaka; 智晴田中; Yoshiyuki Tanaka; 義幸田中; Hideko Ohira; 秀子大平
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-09-30
Filing date: 1992-09-30
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】制御回路の面積増大を伴うことなく、書込み
状態のメモリセルのしきい値分布を小さく設定できるＮ
ＡＮＤセル型ＥＥＰＲＯＭを提供すること。【構成】メモリセルアレイ，データラッチ兼センスア
ンプ，ベリファイ制御機能，再書込みデータの自動設定
機能を備えたＥＥＰＲＯＭにおいて、データラッチ兼セ
ンスアンプＦＦが、出力端子がメモリセルアレイのビッ
ト線（ノードＮ1)に接続される第１のインバータと、入
力端子と出力端子がそれぞれ第１のインバータの出力端
子（ノードＮ2 ）と入力端子に接続される第２のインバ
ータとから構成され、書込みベリファイ読出し動作中に
ビット線の論理レベルを検知する時に、第１のインバー
タの出力端子と接地電位の間にあるトランジスタＱn19
，Ｑn20 のうちＱ20を非活性状態にし、かつ第１のイ
ンバータの出力端子と電源電位の間にあるトランジスタ
Ｑp5，Ｑp6のうちＱp5を活性状態にすることを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮ
ＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲＯ
Ｍに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板又はｎ型
基板に形成されたｐ型ウェル内に集積形成される。ＮＡ
ＮＤセルのドレイン側は選択ゲートを介してビット線に
接続され、ソース側はやはり選択ゲートを介してソース
線（基準電位配線）に接続される。メモリセルの制御ゲ
ートは、行方向に連続的に配設されてワード線となる。

【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書込みの動作は、ビット線
から最も離れた位置のメモリセルから順に行う。選択さ
れたメモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ
程度）を印加し、それよりビット線側にあるメモリセル
の制御ゲート及び選択ゲートには中間電位ＶppM （＝１
０Ｖ程度）を印加し、ビット線には、データに応じて０
Ｖ又は中間電位を与える。ビット線に０Ｖが与えられた
時、その電位は選択メモリセルのドレインまで伝達され
て、ドレインから浮遊ゲートに電子注入が生じる。これ
により、その選択されたメモリセルのしきい値は正方向
にシフトする。この状態を例えば“１”とする。ビット
線に中間電位が与えられたときは電子注入が起こらず、
従ってしきい値は変化せず、負に止まる。この状態は
“０”である。

【０００４】データ消去は、ＮＡＮＤセル内の全てメモ
リセルに対して同時に行われる。即ち、全ての制御ゲー
ト，選択ゲートを０Ｖとし、ビット線及びソース線を浮
遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０Ｖ
を印加する。これにより、全てのメモリセルで浮遊ゲー
トの電子がｐ型ウェルに放出され、しきい値は負方向に
シフトする。

【０００５】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。

【０００６】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、書込み及び読出し動作時
には非選択メモリセルは転送ゲートとして作用する。こ
の観点から、書込みがなされたメモリセルのしきい値電
圧には制限が加わる。例えば、“１”書込みされたメモ
リセルのしきい値の好ましい範囲は、０．５〜３．５Ｖ
程度となる。データ書込み後の経時変化、メモリセルの
製造パラメータのばらつきや電源電位のばらつきを考慮
すると、データ書込み後のしきい値分布はこれより小さ
い範囲であることが要求される。

【０００７】しかしながら、書込み電位及び書込み時間
を固定して全メモリセルを同一条件でデータ書込みする
方式では、“１”書込み後のしきい値範囲を許容範囲に
収めることが難しい。例えば、メモリセルは製造プロセ
スのばらつきからその特性にもばらつきが生じる。従っ
て書込み特性を見ると、書込まれやすいメモリセルと書
込まれにくいメモリセルがある。

【０００８】これに対して本発明者らは、各々のメモリ
セルのしきい値が所望の範囲に収まるよう書込まれるよ
うに、書込み時間を調節してベリファイを行いながら書
込むという方法を既に提案している（特願平３−３４３
３６３号）。この方法によるビット線制御回路の構成を
図２２に、動作タイミングを図２３，図２４に示す。し
かし、この方法を実現するためには、図２２のＱn22 ，
Ｑn23 のようなベリファイ読出し時のビット線再充電用
回路を設ける必要があり、回路面積が増大するという難
点があった。

【０００９】

【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤ型ＥＥＰＲＯＭでは、データ書込みの際、メモリ
セルが転送ゲートとして作用することから、制限される
許容しきい値範囲に収めることが難しく、これを解決す
るためには制御回路面積が増大してしまうという問題が
あった。

【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、制御回路の面積増大を
伴うことなく、書込み状態のメモリセルのしきい値分布
を小さく設定することを可能としたＮＡＮＤセル型ＥＥ
ＰＲＯＭを提供することにある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に本発明のＥＥＰＲＯＭは、次のような構成を採用して
いる。

【００１２】即ち本発明は、半導体基板に電荷蓄積層と
制御ゲートが積層形成され、電荷蓄積層と基板の間の電
荷の授受により電気的書替えが行われるメモリセルが配
列形成されたメモリセルアレイと、このメモリセルアレ
イのビット線方向の一端部に設けられた、センス動作と
書込みデータのラッチ動作を行うデータラッチ兼センス
アンプと、メモリセルアレイの所定範囲のメモリセルに
単位書込み時間を設定して同時にデータ書込みを行った
後、そのメモリセル・データを読出して書込み不十分の
メモリセルがある場合に再書込みを行うベリファイ制御
手段と、書込みベリファイ読出し動作時に、読出された
メモリセルのデータとデータラッチ兼センスアンプにラ
ッチされている書込みデータとの論理をとって、書込み
状態に応じてビット毎にデータラッチ兼センスアンプの
再書込みデータを自動設定する手段とを備えたＥＥＰＲ
ＯＭにおいて、データラッチ兼センスアンプが、出力端
子がメモリセルアレイのビット線に接続される第１のク
ロック信号同期式インバータと、入力端子と出力端子が
それぞれ第１のクロック信号同期式インバータの出力端
子と入力端子に接続される第２のインバータ又は第２の
クロック信号同期式インバータとから構成され、書込み
ベリファイ読出し動作中にビット線の論理レベルを検知
する時に、第１のクロック同期式インバータの出力端子
と接地電位の間にあるトランジスタのうち少なくとも１
つを非活性状態にし、かつ第１のクロック同期式インバ
ータの出力端子と電源電位の間にあるトランジスタのう
ち少なくとも１つを活性状態にすることを特徴とする。

【００１３】

【作用】本発明においては、データ書込みを行った後
に、メモリセルの制御ゲートに所定のベリファイ電位
（例えば電源電位と接地電位の中間に設定される）を与
えてメモリセルのしきい値電圧をビット線制御回路によ
って評価する。そして、所望のしきい値電圧に達してい
ないメモリセルがあれば、そのメモリセルについてのみ
書込み動作を追加する。その後、再度しきい値電圧の評
価を行う。この操作を繰返し行い、全てのメモリセルの
しきい値電圧が所望の許容範囲に収まっていることを確
認したら書込み動作を終了する。

【００１４】このようにして本発明によれば、１回のデ
ータ書込み時間を短くして、データ書込みをその進行の
程度をチェックしながら小刻みに繰返すことによって、
最終的にデータ書込みが終了したメモリセルアレイのし
きい値電圧分布を小さいものとすることができる。ま
た、ビット線制御回路は、ラッチデータとベリファイ読
出しデータを比較してベリファイ追加書込みを自動的に
制御するため、従来の書込みベリファイ機能を有さない
ＮＡＮＤセル型ＥＥＰＲＯＭのビット線制御回路と同じ
回路面積で実現でき、チップ面積の増大を防ぐことがで
きる。

【００１５】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１６】図１は、本発明の一実施例におけるＮＡＮ
Ｄセル型ＥＥＰＲＯＭの構成を示している。メモリセル
アレイ１に対して、データ書込み及び読出し及び再書込
み及びベリファイ読出しを行うためにビット線制御回路
２が設けられている。このビット線制御回路はデータ入
出力バッファ６につながり、アドレスバッファ４からの
アドレス信号を受けるカラムデコーダ３の出力を入力と
して受ける。また、メモリセルアレイ１に対して制御ゲ
ート及び選択ゲートを制御するためにロウ・デコーダ５
が設けられ、メモリセルアレイ１が形成されるｐ基板
（又はｐ型ウェル）の電位を制御するための基板電位制
御回路７が設けられている。

【００１７】ビット線制御回路２は主にＣＭＯＳフリッ
プフロップから成り、書込むためのデータのラッチやビ
ット線の電位を読むためのセンス動作、また書込み後の
ベリファイ読出しのためのセンス動作、さらに再書込み
データのラッチを行う。

【００１８】図２（ａ）（ｂ）は、メモリセルアレイの
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及び
Ｂ−Ｂ′断面図である。素子分離酸化膜１２で囲まれた
ｐ型シリコン基板（又はｐ型ウェル）１１に複数のＮＡ
ＮＤセルからなるメモリセルアレイが形成されている。
一つのＮＡＮＤセルに着目して説明するとこの実施例で
は、８個のメモリセルＭ1 〜Ｍ8 が直列接続されて一つ
のＮＡＮＤセルを構成している。メモリセルはそれぞ
れ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１
４（１４₁，１４₂，…，１４₈）が形成され、この上
に層間絶縁膜１５を介して制御ゲート１６（１６₁，１
６₂，〜，１６₈）が形成されて、構成されている。こ
れらのメモリセルのソース・ドレインであるｎ型拡散層
１９は隣接するもの同士共用する形で、メモリセルが直
列接続されている。

【００１９】ＮＡＮＤセルのドレイン側，ソース側には
夫々、メモリセルの浮遊ゲート、制御ゲートと同時に形
成された選択ゲート１４₉，１６₉及び１４₁₀，１６₁₀
が設けられている。素子形成された基板上はＣＶＤ酸化
膜１７により覆われ、この上にビット線１８が配設され
ている。ビット線１８はＮＡＮＤセルの一端のドレイン
側拡散層１９にはコンタクトさせている。行方向に並ぶ
ＮＡＮＤセルの制御ゲート１４は共通に制御ゲート線Ｃ
Ｇ1 ，ＣＧ2 ，〜，ＣＧ8 として配設されている。これ
ら制御ゲート線はワード線となる。選択ゲート１４₉，
１６₉及び１４₁₀，１６₁₀もそれぞれ行方向に連続的に
選択ゲート線ＳＧ1 ，ＳＧ2 として配設されている。

【００２０】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。

【００２１】図５は、図１中のビット線制御回路２の具
体的な構成を示す。この実施例でのデータラッチ兼セン
スアンプを構成するＣＭＯＳフリップフロップＦＦは、
Ｅタイプ，ｐチャネルＭＯＳトランジスタＱp3，Ｑp4と
Ｅタイプ，ｎチャネルＭＯＳトランジスタＱn17 ，Ｑn1
8 により構成された信号同期式ＣＭＯＳインバータ（第
２のクロック同期式インバータ）と、Ｅタイプ，ｐチャ
ネルＭＯＳトランジスタＱp5，Ｑp6とＥタイプ，ｎチャ
ネルＭＯＳトランジスタＱn19 ，Ｑn20 により構成され
た信号同期式ＣＭＯＳインバータ（第１のクロック同期
式インバータ）とにより構成されている。

【００２２】このＣＭＯＳフリップフロップＦＦの出力
ノードとビット線ＢＬi の間は、信号φF により制御さ
れるＥタイプ，ｎチャネルＭＯＳトランジスタＱn21 を
介して接続されている。

【００２３】Ｅタイプ，ｐチャネルＭＯＳトランジスタ
Ｑp7とＤタイプ，ｎチャネルＭＯＳトランジスタＱD1
は、ビット線ＢＬi をＶccにプリチャージする回路であ
る。トランジスタＱD1は、消去時や書込み時にトランジ
スタＱp7に高電圧が印加されるのを防止するために設け
られている。Ｅタイプ，ｎチャネルＭＯＳトランジスタ
Ｑn24 はビット線ＢＬi を０Ｖにリセットするためのリ
セットトランジスタである。

【００２４】ＣＭＯＳフリップフロップＦＦの二つのノ
ードは、カラム選択信号ＣＳＬi により制御されるトラ
ンスファゲートであるＥタイプ，ｎチャネルＭＯＳトラ
ンジスタＱn15 とＱn16 を介して入出力線ＩＯ，／ＩＯ
に接続されている。

【００２５】この実施例のビット制御回路の動作を、次
に説明する。

【００２６】図６は、読出し時の動作タイミングを示し
ている。信号φF が“Ｌ”となり、ビット線ＢＬ1 とＣ
ＭＯＳフリップフロップＦＦは切り離される。プリチャ
ージ信号φP ，／φP がそれぞれ“Ｈ”，“Ｌ”となる
ことで、ビット線ＢＬi がＶccにプリチャージされる。
この後、選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1
〜ＣＧ8 にロウデコーダ５から電圧が出力される。例え
ば、ＣＧ2 が選択された場合、ＳＧ1 ，ＳＧ2 ，ＣＧ1
，ＣＧ3 〜ＣＧ8 がＶcc、ＣＧ2 が０Ｖとなる。メモ
リセルのデータが“０”の場合はビット線ＢＬi は
“Ｌ”レベルとなり、データが“１”の場合は“Ｈ”レ
ベルのままである。

【００２７】選択ゲート，制御ゲートが０Ｖにリセット
された後、信号φRPが“Ｈ”、φRNが“Ｌ”となった
後、信号φF が“Ｈ”となり、ビット線ＢＬi の電位が
ＣＭＯＳフリップフロップＦＦの出力線に与えられてビ
ット線ＢＬi の電位がセンスされ、φRPが“Ｌ”、φRN
が“Ｈ”となってセンスしたデータがラッチされる。ラ
ッチされた読出しデータは、カラム選択信号ＣＳＬi が
“Ｈ”となって、入出力線 I/O，／I/O に出力される。

【００２８】図７は、書込み／書込みベリファイ時の動
作を示している。書込みデータが入出力線 I/O，／I/O
からＣＭＯＳフリップフロップＦＦにラッチされた後、
プリチャージ信号φP が“Ｈ”、／φP が“Ｌ”となっ
て、ビット線ＢＬi がＶccにプリチャージされる。ま
た、電圧ＶMBはＶccから中間電位ＶM （〜１０Ｖ）とな
る。その後、信号φF がＶM となり、ラッチしたデータ
によってビット線ＢＬiは０ＶかＶM となる。“１”書
込みの場合は０Ｖ、“０”書込みの場合はＶM である。
この時選択ゲートＳＧ1 はＶM 、ＳＧ2 は０Ｖ、制御ゲ
ートはＣＧ2 が選択されている場合、ＣＧ1 がＶM 、Ｃ
Ｇ2 が高電圧Ｖpp（〜２０Ｖ）で、ＣＧ3〜ＣＧ8 はＶM
である。

【００２９】選択ゲートＳＧ1 ，ＣＧ2 、制御ゲートＳ
Ｇ1 〜ＣＧ8 が０Ｖにリセットされた時、信号φF が
“Ｌ”、リセット信号φR が“Ｈ”となって、ビット線
ＢＬiは０Ｖにリセットされる。続いてベリファイ読出
し動作となる。

【００３０】ベリファイ読出し動作は通常の読出し動作
と同様、まずプリチャージ信号φPが“Ｈ”、／φP が
“Ｌ”となって、ビット線ＢＬi がＶccにプリチャージ
される。この後、ロウデコーダ５により選択ゲート，制
御ゲートが駆動される。選択ゲートＳＧ1 ，ＳＧ2 、制
御ゲートＣＧ1 〜ＣＧ8 がリセットされた後、信号φRN
がＶcc→Ｖss、続いてφF がＶss→Ｖccとなり、“０”
書込みをしたビット線に接続されたＣＭＯＳフリップフ
ロップにおいてのみＱp5がオンしているので、“０”書
込みをしたビット線ＢＬi に接続されたノードＮ1 にの
みＶccが出力される。このときには“０”書込みをした
ビット線ＢＬi は、“Ｌ”レベルから（Ｖcc−Ｖfhn ）
（Ｖfhn はＱn21 のしきい値電圧）に充電され、続いて
ビット線電位がセンスされる。

【００３１】ビット線電位がセンスされた後、信号φRN
が“Ｈ”となって、再書込みデータがラッチされる。こ
のとき、書込みデータとメモリセルのデータと再書込み
データの関係は、下記の（表１）の通りである。

【００３２】

【表１】書込み／書込みベリファイ動作、は例えば１００回程繰
り返され終了する。この実施例での消去，書込み，読出
し，ベリファイ読出し時のビット線ＢＬi 、選択ゲート
ＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 の電位を、
下記の（表２）に示す。ここではＣＧ2 が選択された場
合を示している。

【００３３】

【表２】図８は、図１中のビット線制御回路２として図５の回路
を用いた時の、読出し時の動作タイミングの図６と異な
る実施例を示している。最初は、φSP，／φRPが“Ｌ”
レベル、φSN，φRNが“Ｈ”レベルにあるため、ＣＭＯ
ＳフリップフロップＦＦを構成する２個のクロック信号
同期式インバータは共に活性状態にあり、ノードＮ1 と
Ｎ2 がそれぞれ“Ｌ”と“Ｈ”、若しくは“Ｈ”と
“Ｌ”となるようにラッチされている。続いて、φRPが
“Ｈ”，φRNが“Ｌ”となると、Ｑp5，Ｑp6，Ｑn19 ，
Ｑn20 から構成されるクロック信号同期式インバータが
非活性状態となり、ラッチ状態が解除される。

【００３４】次に、φR が“Ｈ”となると、ビット線Ｂ
Ｌi が“Ｌ”レベルに設定されると共に、φF が“Ｈ”
レベルにあるため、ノードＮ1 が“Ｌ”レベルに固定さ
れる。この場合には、φSPは“Ｌ”，φSNは“Ｈ”であ
るため、Ｑp3，Ｑp4，Ｑn17，Ｑn18 から構成されるク
ロック信号同期式インバータが非活性状態にあり、従っ
てノードＮ2 は“Ｈ”レベルに固定される。続いて、φ
SPが“Ｌ”、φSNが“Ｈ”となると、Ｑp5，Ｑp6，Ｑn1
9 ，Ｑn20 から構成されるクロック信号同期式インバー
タが活性状態となり、ノードＮ1 が“Ｌ”，ノードＮ2
が“Ｈ”となるようにラッチされる。

【００３５】続いてφF が“Ｌ”となり、ビット線ＢＬ
i とＣＭＯＳフリップフロップＦＦが切り離され、ＣＭ
ＯＳフリップフロップＦＦのラッチ状態をリセットする
動作（図８中の（ア））が終了する。

【００３６】続いて、プリチャージ信号φp ，φp がそ
れぞれ“Ｈ”，“Ｌ”となることでビット線ＢＬi がＶ
ccにプリチャージされる。この後、選択ゲートＳＧ1 ，
ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 にロウデコーダ５か
ら電圧が出力される。例えば、ＣＧ2 が選択された場
合、ＳＧ1 ，ＳＧ2 ，ＣＧ1 ，ＣＧ3 〜ＣＧ8 がＶcc、
ＣＧ2 が０Ｖとなる。メモリセルのデータが“０”の場
合はビット線ＢＬi は“Ｌ”レベルとなり、データが
“１”の場合は“Ｈ”レベルのままである。

【００３７】選択ゲート，制御ゲートが０Ｖにリセット
された後、信号φRNが“Ｌ”となる。この時には、ノー
ドＮ1 ，Ｎ2 がそれぞれ“Ｌ”，“Ｈ”にあるため、ノ
ードＮ1 はフローティング状態となる。続いて、信号φ
F が“Ｈ”となり、ビット線ＢＬi の電位がノードＮ1
に伝えられ、Ｑp3，Ｑp4，Ｑn17 ，Ｑn18 から構成され
るクロック信号同期式インバータによってビット線電位
がセンスされる。続いて、φRNが“Ｈ”となってセンス
したデータがラッチされる。ラッチされた読出しデータ
はカラム選択信号ＣＳＬi が“Ｈ”となって、入出力線
I/O，／I/O に出力される。

【００３８】通常の読出し方式として図６の動作タイミ
ングを用いる場合には、図７中のベリファイ読出し動作
のタイミングと比べてφRPのタイミングが異なるため、
通常読出し動作とベリファイ読出し動作で異なる信号φ
RPを与えねばならないが、図８の動作を通常の読出し方
式として用いる場合には、図８中の（イ）の部分の動作
タイミングが図７中のベリファイ読出しの動作タイミン
グと全く同じため、通常読出し動作時の（イ）のタイミ
ングをベリファイ読出し時にも用いることができ、設計
が簡略化できる。

【００３９】また、図６の動作タイミングによりデータ
を読出す場合には、ビット線電位ＢＬi をＱn21 を介し
てノードＮ1 に転送する直前のノードＮ1 の電位が
“Ｈ”の場合と“Ｌ”の場合の両方があるため、ノード
Ｎ1 の容量が比較的大きい場合には、“Ｈ”の場合と
“Ｌ”の場合で、ビット線電位ＢＬi のノードＮ1 への
転送後のノードＮ1 の電位が異なることになり、誤読出
しの危険がある。しかしながら、図８のタイミングを用
いると、ビット線電位ＢＬi のノードＮ1 への転送直前
のノードＮ1 の電位は常に“Ｌ”であるため、前述した
誤読出しの危険を回避できる。

【００４０】図９に本発明のうち、通常読出し動作タイ
ミングの別の実施例を、図１０に本発明のうち読込み／
書込みベリファイ読出し時の動作タイミングの別の実施
例を示す。

【００４１】まず、図９の動作タイミングを説明する。
信号φF が“Ｌ”となりビット線ＢＬi とＣＭＯＳフリ
ップフロップＦＦは切り離される。続いて、φSNが
“Ｌ”，φRPが“Ｈ”となると共に、／I/O が“Ｌ”，
I/O が“Ｈ”となる。次に、ＣＤＬi が“Ｈ”となる
と、ノードＮ1 が“Ｌ”，ノードＮ2 が“Ｈ”に設定さ
れ、ラッチされる。この場合に、ＣＳＬi を“Ｈ”とす
る前にφSHを“Ｌ”，φRPを“Ｈ”としたのは、ノード
Ｎ1 が“Ｈ”，ノードＮ2 が“Ｌ”の状態にあるＣＭＯ
Ｓフリップフロップに対してＣＳＬi を“Ｈ”としてノ
ードＮ1 を“Ｌ”，ノードＮ2 を“Ｈ”に設定する際に
２個のクロック信号同期型インバータに貫通電流が流れ
るのを防ぐためである。この場合にはＱp4，Ｑn19 が導
通状態にあるため、ノードＮ1 が“Ｌ”，ノードＮ2 が
“Ｈ”にラッチされる。続いて、φSHが“Ｈ”，φRPが
“Ｌ”となった後ＣＳＬi を“Ｌ”とし、次に I/O，／
I/O を共に０Ｖ以上Ｖcc以下の電位に設定する。この時
点で、ＣＭＯＳフリップフロップＦＦのラッチ状態をリ
セットする動作（図９中の（ウ））が終了する。

【００４２】続いて、プリチャージ信号φp ，／φp が
それぞれ“Ｈ”，“Ｌ”となることで、ビット線ＢＬi
がＶccにプリチャージされる。この後、選択ゲートＳＧ
1 ，ＳＧ2 ，制御ゲートＣＧ1 〜ＣＧ8 にロウデコーダ
５から電圧が出力される。例えば、ＣＧ2 が選択された
場合、ＳＧ1 ，ＳＧ2 ，ＣＧ1 ，ＣＧ3 〜ＣＧ8 がＶc
c，ＣＧ2 が０Ｖとなる。メモリセルのデータが“０”
の場合はビット線ＢＬiは“Ｌ”レベルとなり、データ
が“１”の場合は“Ｈ”レベルのままである。

【００４３】選択ゲート，制御ゲートが０Ｖにリセット
された後、信号φSPが“Ｈ”，φRHが“Ｌ”となる。こ
の時には、ノードＮ1 ，Ｎ2 がそれぞれ“Ｌ”，“Ｈ”
にあるため、ノードＮ1 ，Ｎ2 はともにフローティング
状態となる。続いて、φF が“Ｈ”となると、ビット線
ＢＬi の電位がノードＮ1 に伝えられる。ノードＮ1の
電位がＱn18 のしきい値電圧より高い場合にはＱn18 が
オンするため、ノードＮ2 が“Ｌ”となる。すると、Ｑ
p6がオンするため、ノードＮ1 とＶccが導通し、ＢＬi
とノードＮ1 が充電される。また、φF が“Ｈ”となっ
た後のノードＮ1 の電位がＱn18 のしきい値電圧より低
い場合にはＱn18 はオンしないため、ノードＮ2 の電位
は“Ｈ”のままであり、従って、Ｑp6はオフ状態にあ
り、ノードＮ1 の電位は変化しない。続いて、φSPが
“Ｌ”，φRNが“Ｈ”となり、センスしたデータがラッ
チされる。続いて、φRNが“Ｈ”となってセンスしたデ
ータがラッチされる。ラッチされた読出しデータはカラ
ム選択信号ＣＳＬi が“Ｈ”となって、入出力線 I/O，
／I/O に出力される。

【００４４】次に、図１０の動作タイミングを説明す
る。書込みデータが入出力線 I/O，／I/O からＣＭＯＳ
フリップフロップＦＦにラッチされた後、プリチャージ
信号φp が“Ｈ”，／φp が“Ｌ”となって、ビット線
ＢＬi がＶccにプリチャージされる。また、電圧ＶMBは
Ｖccから中間電位ＶM （〜１０Ｖ）となる。その後、信
号φF がＶM となり、ラッチしたデータによってビット
線ＢＬi は０ＶかＶM となる。“１”書込みの場合は０
Ｖ，“０”書込みの場合はＶM である。この時、選択ゲ
ートＳＧ1 はＶM ，ＳＧ2 は０Ｖ，制御ゲートはＣＧ2
が選択されている場合、ＣＧ1 がＶM ，ＣＧ2 が高電圧
Ｖpp（〜２０Ｖ）で、ＣＧ3 〜ＣＧ8 はＶM である。

【００４５】選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 が０Ｖにリセットされた時、信号φF が
“Ｌ”，リセット信号φR が“Ｈ”となって、ビット線
ＢＬiは０Ｖにリセットされる。続いて、ベリファイ読
出し動作となる。

【００４６】ベリファイ読出し動作は、図９の（エ）の
部分と同様、まずプリチャージ信号φp が“Ｈ”，／φ
p が“Ｌ”となって、ビット線ＢＬi にプリチャージさ
れる。この後、ロウデコーダ５により選択ゲート，制御
ゲートが駆動される。選択ゲートＳＧ1 ，ＳＧ2 、制御
ゲートＣＧ1 〜ＣＧ8 がリセットされた後、信号φSPが
“Ｈ”，φRNが“Ｌ”となり、続いてφF が“Ｈ”とな
る。このときには、“０”書込みをしたビット線に接続
されたＣＭＯＳフリップフロップにおいてのみＱp5がオ
ンしているので、“０”書込みをしたビット線ＢＬi に
接続されたノードＮ1 にのみＶccが出力される。このと
きには、“０”書込みをしたビット線ＢＬi は“Ｌ”レ
ベルから（Ｖcc〜Ｖfhn ）（Ｖfhn はＱn21 のしきい値
電圧）に充電され、続いてビット線電位がセンスされ
る。ビット線電位がセンスされた後、信号φSPが
“Ｌ”，φRNが“Ｈ”となって再書込みデータがラッチ
される。このとき、書込みデータとメモリセルのデータ
と再書込みデータの関係は前記した（表１）の通りであ
る。

【００４７】図１１は、本発明の別の実施例のビット線
制御回路２の構成である。図１１の回路構成は、図５の
回路をオープンビット線構造とした場合のものであり、
ビット線ＢＬj 側にもＢＬｉ側と同じようにメモリセ
ル、充電用Ｔr 、（ＢＬi 側のＱp7，ＱD1に相当するも
の）、放電用Ｔr 、（ＢＬi 側のＱn24 に相当するも
の）が接続されるが、図１１中では省略してある。以下
では、選択ビット線としてＢＬi が選択された場合の動
作タイミングを図１２，図１３を用いて説明するが、Ｂ
Ｌj が選択される場合においても、I/O ，／I/O のデー
タ線の電圧がＢＬiが選択される場合と反転するだけ
で、同様に読出し、書込み等の動作を行うことができ
る。

【００４８】ビット線制御回路２として図１１の回路を
用いたときの通常読出し動作のタイミングを図１２に、
書込み／書込みベリファイ読出し時の動作タイミングを
図１３に示す。

【００４９】まず、図１２の動作タイミングを説明す
る。図１２の（ア）の部分は図８の（ア）の部分と同じ
動作タイミングであり、（オ）が終了する時点でダミー
ビット線ＢＬj が“Ｈ”レベル電圧（Ｖcc−Ｖthn ）に
設定されている。（カ）に入ると、まず、プリチャージ
信号φp ，φp がそれぞれ“Ｈ”，“Ｌ”となること
で、ビット線ＢＬi がＶccにプリチャージされる。この
後、選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1 〜Ｃ
Ｇ8 にロウデコーダ５から電圧が出力される。例えば、
ＣＧ2 が選択された場合、ＳＧ1 ，ＳＧ2 ，ＣＧ1 ，Ｃ
Ｇ3 〜ＣＧ8 がＶcc，ＣＧ2 が０Ｖとなる。メモリセル
のデータが“０”の場合はビット線ＢＬi は“Ｌ”レベ
ルとなり、データが“１”の場合は“Ｈ”レベルのまま
である。

【００５０】選択ゲート、制御ゲートが０Ｖにリセット
された後、信号φSPが“Ｈ”，φRNが“Ｌ”となる。こ
の時には、ノードＮ1 ，Ｎ2 がそれぞれ“Ｌ”，“Ｈ”
にあるため、ノードＮ1 ，Ｎ2 はともにフローティング
状態となる。続いて、φF が“Ｈ”となると、ビット線
ＢＬi の電位がノードＮ1 に伝えられる。ノードＮ1の
電位がＱn18 のしきい値電圧より高い場合にはＱn18 が
オンするため、ノードＮ2 が“Ｌ”となる。すると、Ｑ
p6がオンするため、ノードＮ1 とＶccが導通し、ＢＬi
とノードＮ1 が充電される。また、φF が“Ｈ”となっ
た後のノードＮ1 の電位がＱn18 のしきい値電圧より低
い場合には、Ｑn18 はオンしないため、ノードＮ2 の電
位は“Ｈ”のままフローティング状態にある。この場合
には、φF2が“Ｈ”であるため、ノードＮ2 とＢＬj が
導通状態にあるため、ノードＮ2がフローティング状態
にあっても負荷容量の大きいＢＬj と導通しているた
め、ノードＮ2 とＢＬj と導通していない場合、例えば
図９のような場合に比べて、Ｑn17 ，Ｑn18 を介さない
でノードＮ2 電位が誤って“Ｈ”→“Ｌ”と変化する、
例えばノイズなどにより誤ってノードＮ2 電位が変化す
る危険性が低くなり、より信頼性の高いデータ読出しを
行うことができる。また、ビット線ＢＬj は、この時に
は、ノードＮ2 の電位変化に従って変化する。続いて、
φSPが“Ｌ”，φRNが“Ｈ”となってセンスしたデータ
がラッチされる。ラッチされた読出しデータはカラム選
択信号ＣＳＬi が“Ｈ”となって、入出力線 I/O，／I/
O に出力される。

【００５１】次に、図１３の動作タイミングを説明す
る。書込みデータが入出力線 I/O，／I/O からＣＭＯＳ
フリップフロップＦＦにラッチされた後、プリチャージ
信号φp が“Ｈ”，／φp が“Ｌ”となってビット線Ｂ
Ｌi がＶccにプリチャージされる。また、φF2が“Ｌ”
となり、ノードＮ2 とビット線ＢＬj の非接続とする。
続いて、電圧ＶMBはＶccから中間電位ＶM （〜１０Ｖ）
となる。その後、信号φF がＶM となり、ラッチしたデ
ータによってビット線ＢＬi は０ＶかＶM となる（この
ときにはφF2は“Ｌ”であるので、ビット線ＢＬj の電
位は変化しない）。“１”書込みの場合は０Ｖ，“０”
書込みの場合はＶM である。この時選択ゲートＳＧ1 は
ＶM ，ＳＧ2 は０Ｖ，制御ゲートはＣＧ2 が選択されて
いる場合、ＣＧ1 がＶM ，ＣＧ2 が高電圧Ｖpp（〜２０
Ｖ）で、ＣＧ3 〜ＣＧ8 はＶM である。

【００５２】選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 が０Ｖにリセットされた時、信号φF が
“Ｌ”，リセット信号φR が“Ｈ”となってビット線Ｂ
Ｌi は０Ｖにリセットされる。続いて、φF2が“Ｈ”と
なってビット線ＢＬj とノードＮ2 が接続された後、ベ
リファイ読出し動作となる。

【００５３】ベリファイ読出し動作は図１２の（カ）の
部分同様、まずプリチャージ信号φp が“Ｈ”，／φp
が“Ｌ”となって、ビット線ＢＬi がＶccにプリチャー
ジされる。この後、ロウデコーダ５により選択ゲート、
制御ゲートが駆動される。選択ゲートＳＧ1 ，ＳＧ2 、
制御ゲートＣＧ1 〜ＣＧ8 がリセットされた後、信号φ
SPが“Ｈ”、φRNが“Ｌ”となり、続いてφF が“Ｈ”
となる。このときには、“０”書込みをしたビット線に
接続されたＣＭＯＳフリップフロップにおいてのみＱp5
がオンしているので、“０”書込みをしたビット線ＢＬ
i に接続されたノードＮ1 にのみＶccが出力され、この
ときには“０”書込みをしたビット線ＢＬi は“Ｌ”レ
ベルから（Ｖcc−Ｖthn ）（Ｖthn はＱn21 のしきい値
電圧）に充電され、続いてビット線電位がセンスされ
る。この時のベリファイ読出し時のノードＮ2 は、ビッ
ト線ＢＬj と接続されているため、図１２の（カ）の部
分と同様、ビット線ＢＬj が接続されていない場合に比
べてより信頼性の高い読出しを行うことができる。ビッ
ト線電位がセンスされた後、信号φSPが“Ｌ”、φRNが
“Ｈ”となって再書込みデータがラッチされる。このと
き、書込みデータとメモリセルのデータと再書込みデー
タの関係は前記（表１）の通りである。

【００５４】以上、ＮＡＮＤ型ＥＥＰＲＯＭに本発明を
適用した時の実施例を説明してきたが、以上の説明から
も分かるように、ＣＭＯＳフリップフロップ回路を用い
たビット線ＢＬi 電位のセンス方式には２つの方式があ
る。図６〜８の実施例では、Ｑp3，Ｑp4，Ｑn17 ，Ｑn1
8 からなるクロック信号同期式インバータの回路しきい
値電圧を基準として“Ｈ”，“Ｌ”を判定するのに対
し、図９，１０，１２，１３の実施例ではＱn18 のしき
い値電圧を基準に“Ｈ”，“Ｌ”を判定している。前者
では、データのラッチ状態にかかわらず、ノードＮ2 が
フローティング状態にならない、という長所があるが、
ビット線電位センス時に貫通電流が流れる、回路しきい
値電圧のばらつきが比較的大きいという短所もある。後
者は、ノードＮ1 が“Ｌ”となるラッチ状態のときにノ
ードＮ2 がフローティング状態となる、という欠点があ
るが、ビット線電位センス時に貫通電流が流れない、セ
ンスの基準電圧であるＱn18 のしきい値電圧のバラツキ
が比較的小さいという長所を持つものである。

【００５５】本発明はＮＯＲ型のフラッシュＥＥＰＲＯ
Ｍにも適用することができる。その実施例を次に説明す
る。

【００５６】図１４はフラッシュ型ＥＥＰＲＯＭのメモ
リセルアレイである。メモリセルのしきい値を下げる
（データを“１”とする）場合には、そのメモリセルの
制御ゲートに約−１２Ｖの電圧を印加し、ドレインにＶ
ccを印加する。この時、選択メモリセルと制御ゲートを
共有してしきい値を変化させたくないメモリセルのドレ
インには０Ｖを印加する。

【００５７】ビット線の片端には図１５に示すデータラ
ッチ兼センスアップを含むビット線制御回路が設けら
れ、メモリセルのしきい値を変化させるか否かのデータ
をラッチするようになっている。

【００５８】この実施例において、あるメモリセルのし
きい値を下げる動作を行った後、メモリセルの制御ゲー
トに所定のベリファイ電圧を印加してメモリセルのしき
い値を評価する。そして、所望のしきい値に達していな
いメモリセルがあれば、そのメモリセルについてのみ再
度しきい値を下げる動作を行う。この操作を繰り返し行
って、メモリセルのしきい値が所望の許容範囲に収まっ
ていることを確認して、ベリファイ動作を終了する。

【００５９】図１５は、ビット線ＢＬi につながるデー
タラッチ兼センスアンプとなるＣＭＯＳフリップフロッ
プＦＦを含むビット線制御回路の構成を示している。そ
の基本構成は、先の実施例の図５と同じである。

【００６０】この実施例の書込み動作（メモリセルのし
きい値を下げる動作）、及び書込みベリファイ読出し動
作を図１６のタイミング図を用いて次に説明する。ま
ず、データ書込みに先立ってワード線毎にメモリセルの
消去が行われる。このデータ消去は、メモリセルの制御
ゲートを共通接続するワード線ＷＬj に高電圧Ｖpp（〜
２０Ｖ）を与え、ビット線に０Ｖを与える。これにより
メモリセルの浮遊ゲートに電子が注入され、しきい値は
Ｖcc以上になる。

【００６１】データ書込みは、１ページ一括で行われ
る。まず、書込みデータが入出力線 I/O，／I/O からＣ
ＭＯＳフリップフロップＦＦにラッチされた後、ビット
線リセット信号φR が“Ｌ”レベルになり、ビット線Ｂ
Ｌi はフローティングになる。次にワード線ＷＬi が約
−１２Ｖになる。続いて、φF がＶH 電位（ＶH はＱn2
1 がＶcc程度の電圧を転送可能となるようなゲート電圧
であり、一般にＶH ≧Ｖcc）となり、“１”書込み（浮
遊ゲートから電子を放出させる）時はビット線ＢＬi は
Ｖcc程度、“０”書込み（浮遊ゲート内の電子を放出さ
せない）時はビット線ＢＬi は０Ｖとなる。続いて、ワ
ード線がリセットされて、書込みは終了する。

【００６２】次に、ベリファイ読出し動作となる。ま
ず、プリチャージ信号φp が“Ｈ”，／φp が“Ｌ”と
なって、ビット線ＢＬi がＶccにプリチャージされた
後、φpが“Ｌ”，φp が“Ｈ”レベルとなって、ＢＬi
はフローティング状態となる。続いて、ワード線がベ
リファイ電圧約３．５Ｖ（但し、３．５Ｖ≦Ｖcc、一般
には３．５Ｖ＜Ｖcc）となって読出しが行われる。
“０”がメモリセルに書込まれている時は、ビット線Ｂ
Ｌi は“Ｈ”レベルのままである。“１”がメモリセル
に書込まれて、そのしきい値電圧が３．５Ｖ以下になっ
ている場合は、ビット線ＢＬi の電位は“Ｌ”レベルま
で低下する。続いて、ワード線が０Ｖとなり、またφRP
が“Ｈ”となる。続いて、φF が“Ｈ”となると、
“０”書込みをしたビット線に接続されたＣＭＯＳフリ
ップフロップにおいてのみＱn20 がオンしているので、
“０”書込みをしたビット線ＢＬi に接続されたノード
Ｎ1 にのみＶssが出力され、このときには“０”書込み
をしたビット線ＢＬi も“Ｈ”レベルからＶssに充電さ
れ、続いてビット線電位がセンスされる。続いて、φRP
が“Ｌ”となってセンスされたデータがラッチされる。

【００６３】図１７に、ビット線制御回路として図１５
の回路を用いた時のＮＯＲ型のフラッシュＥＥＰＲＯＭ
における書込み／書込みベリファイ読出し動作の別の実
施例を示す。図１６の動作と異なる部分は、書込みベリ
ファイ読出し時に図１６ではφRPを０Ｖ→Ｖcc→０Ｖと
変化させ、φSNはＶccに固定されていたのに対して、図
１７では図１６と同じタイミングでφRPを０Ｖ→Ｖcc→
０Ｖと変化させる際に、同時にφSNをＶcc→０Ｖ→Ｖcc
と変化させるところである。図１７の動作タイミングの
場合には、ビット線電位をセンスする際にはＱn17 ，Ｑ
p6がオフ状態にあるため、（Ｖcc−Ｖthp ）電位（Ｖth
p はＱp3のしきい値電圧）がビット線ＢＬi 電位の
“Ｈ”，“Ｌ”レベルを判定する基準電圧となる。一
方、図１６の動作タイミングの場合はＱp3，Ｑp4，Ｑn1
7 ，Ｑn18 から構成されるクロック信号同期型インバー
タの回路しきい値電圧がビット線電位の“Ｈ”，“Ｌ”
レベル判定の際の基準電圧となり、この点において図１
７の動作タイミングの場合と異なるが、他の点では同じ
である。図１６の動作タイミングは図７と、図１７の動
作タイミングは図１０と同じコンセプトであり、ｐチャ
ネルとｎチャネルのオン、オフのタイミングを入れ替え
たものである。

【００６４】図１８にビット線制御回路として図１５の
回路を用いた時のＮＯＲ型のフラッシュＥＥＰＲＯＭに
おける書込み／書込みベリファイ読出し動作のさらに別
の実施例を示す。図１８中の書込み動作は図１６，１７
中の書込み動作と全く同じ動作タイミングなので、ここ
では説明は省略し、図１８中の書込みベリファイ読出し
動作についてのみ説明する。プリチャージ信号φp が
“Ｈ”，／φp が“Ｌ”となって、ビット線ＢＬi がＶ
ccにプリチャージされた後、φp が“Ｌ”，／φp が
“Ｈ”レベルとなってＢＬi はフローティング状態とな
る。続いて、φF が“Ｈ”レベルとなり、ノードＮ1 と
ビット線ＢＬi が接続される。このとき、ＣＭＯＳフリ
ップフロップＦＦはデータラッチ状態にあり、“０”書
込みをするビット線に接続されたノードＮ1 は、“Ｌ”
レベルの状態にあるため、“０”書込みをするビット線
は“Ｌ”レベルに低下する。一方、“１”書込みをする
ビット線に接続されたノードＮ1 は“Ｈ”レベルの状態
にあるため、“１”書込みをするビット線は“Ｈ”レベ
ルのまま保たれる。続いてφF が“Ｌ”レベルとなって
ビット線ＢＬi がフローティング状態となった後、ワー
ド線がベリファイ電圧約３．５Ｖとなって読出しが行わ
れる。“１”書込みを行うメモリセルへの書込みが不十
分でこのメモリセルが“０”データの状態にある場合に
はビット線ＢＬiは“Ｈ”レベルのままである。“１”
データが書込まれてしきい値電圧が３．５Ｖ以下になっ
ている場合はビット線ＢＬi の電位は“Ｌ”まで低下す
る。続いてワード線が０Ｖとなり、さらにφRPが
“Ｈ”，φRNが“Ｌ”となった後、φF が“Ｈ”となっ
てビット線電位がセンスされる。続いて、φRP，φRNが
それぞれ“Ｌ”，“Ｈ”となり、センスされたデータが
ラッチされる。

【００６５】以上、本発明を実施例を用いて説明した
が、本発明は前記実施例に限定されるものではなく、種
々変更可能である。例えば、ＮＯＲ型フラッシュＥＥＰ
ＲＯＭにおいて、図１１〜１３のようなオープンビット
線方式を用いる場合にも本発明は適用できる。また、Ｎ
ＡＮＤ型，ＮＯＲ型共に、前記実施例中のような回路し
きい値電圧やトランジスタのいきい値電圧を基準として
“Ｈ”，“Ｌ”レベルを判定するような方式ばかりでな
く、図１１のようなオープンビット線構造において、選
択ビット線の電圧と他方のビット線（ダミービット線）
の電圧を比較してメモリセルのデータを読出す方式を用
いた場合でも、本発明は有効である。

【００６６】また、読出し動作或いはベリファイ読出し
動作において、図５中のノードＮ1がフローティングと
なる場合がある（例えば図６，７中の（☆）の部分）た
め、ノードＮ1 がノイズの影響を受けないように何らか
の方法でノードＮ1 をシールドする方式を用いることに
より読出しデータの信頼性を高めることができる。ま
た、読出し動作或いはベリファイ読出し動作において、
読出しデータの信頼性を高めるため図５中のノードＮ1
がフローティング状態にある時間を短くする、或いはな
くする目的で、読出し動作時にはφRP：Ｖss→Ｖcc，φ
RN：Ｖcc→ＶssのタイミングとφF ：Ｖss→Ｖccのタイ
ミングを、ベリファイ読出し動作時にはφRN：Ｖcc→Ｖ
ssのタイミングとφF ：Ｖss→Ｖccのタイミングをほぼ
同時にした場合でも本発明は有効である。

【００６７】また、図５，図１１，図１５の回路におい
て、破線で囲まれた部分を図１９の回路構成に変更した
場合においても本発明は有効である。但し、図１９の
（ａ）は図９，１０，１２，１７の実施例においては使
えない。

【００６８】また、前にも述べたように、読出し動作或
いはベリファイ読出し動作において、図５中のノードＮ
1 がフローティングとなる場合がある。フローティング
状態にある場合に、電源電圧変動によりデータが反転す
る危険があり、この危険をなくすために、図２０，図２
１のような回路を図５，図１１，図１５の破線で囲まれ
た回路の代わりに用いることもできる。

【００６９】図２０（ａ）は、ＣＭＯＳフリップフロッ
プの“Ｈ”レベル電位ＶMBが読出し時にＶccmin 〜Ｖcc
max の範囲の変動が許容されている場合に、ＶMBとｐチ
ャネルトランジスタの間にしきい値電圧が−Ｖccmin 以
上であるディプリッション型ｎチャネルトランジスタを
接続し、ゲート電圧を０ＶとすることによりＶccがＶcc
min 〜Ｖccmax の間で変動してもＶMB側のｐチャネルト
ランジスタのソースに伝わる電圧は変動しないため、よ
り信頼性の高い読出しを行うことができる。

【００７０】図２０（ｂ）は、ノードＮ2 が“Ｈ”レベ
ルにある場合に、電源電圧の変動と同じ量だけノードＮ
2 の電圧を変化させる。前記ノードＮ1 がフローティン
グになる場合は、ＮＡＮＤ型の実施例ではノードＮ1 が
“Ｌ”，ノードＮ2 が“Ｈ”の状態なので、図２０
（ｂ）のようにノードＮ2 とＶccの間に容量を接続し、
ノードＮ1 とＶssの間に容量を接続することにより電源
電圧の変動量と同じ量だけ“Ｈ”レベル側の電圧を変化
させることができる。さらに、ノードＮ1 やノードＮ2
に容量を接続することにより負荷容量が大きくなるので
フローティング状態におけるデータ反転の危険度を下げ
ることができる、という効果も加わり、より信頼性の高
い読出しを行うことができる。

【００７１】同様に、ＮＯＲ型の実施例では、図２１
（ａ）を用いることにより信頼性の高い読出しを行うこ
とができる。また、図２１（ｂ）のようにノードＮ1 ，
Ｎ2 と共にＶcc，Ｖssの両方と容量を接続させると、Ｖ
cc側の容量とＶss側の容量の比率を調整することにより
電源電圧変動に対するノードＮ1 とノードＮ2 の変化を
調整でき、最適の比率に調整することにより、より信頼
性の高い読出しを行うことが可能となる。また、ＶMBと
して、前記実施例中では、読出し動作、ベリファイ読出
し動作中はＶccを用いていたが、代わりにＶccに依存せ
ず常に一定の値に保たれた電圧を用いることにより図
５，１１，１５の破線中の回路をそのまま用いる場合で
も、電源電圧変動により誤読出しをしないようなより信
頼性の高い読出しを行うことができる。

【００７２】

【発明の効果】以上説明したように本発明によれば、回
路面積を増加させることなく不必要な追加書込みを行わ
ない書込みベリファイ制御を行うことができ、最終的に
書込まれたメモリセルのしきい値分布を小さい範囲に設
定することを可能としたＥＥＰＲＯＭを得ることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例のＮＡＮＤセル型ＥＥＰＲＯ
Ｍの構成を示すブロック図。

【図２】そのＮＡＮＤセル構成を示す平面図と等価回路
図。

【図３】図２（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図。

【図４】同じくメモリセルアレイの等価回路図。

【図５】同じくビット線制御回路部の構成を示す図。

【図６】データ読出し動作の第１の実施例を示すタイミ
ング図。

【図７】データ書込み及びベリファイ読出し動作の第１
の実施例を示すタイミング図。

【図８】データ読出し動作の第１の実施例の変形例の実
施例を示すタイミング図。

【図９】データ読出し動作の第２の実施例を示すタイミ
ング図。

【図１０】データ読込み及びベリファイ読出し動作の第
２の実施例を示すタイミング図。

【図１１】ビット線制御回路部の別の構成を示すタイミ
ング図。

【図１２】データ読出し動作の第３の実施例を示すタイ
ミング図。

【図１３】データ読込み及びベリファイ読出し動作の第
３の実施例を示すタイミング図。

【図１４】ＮＯＲ型ＥＥＰＲＯＭのセルアレイ構成を示
す図。

【図１５】メモリセルのビット線制御回路部の構成を示
す図。

【図１６】データ読込み及びベリファイ読出し動作の第
４の実施例を示すタイミング図。

【図１７】データ読込み及びベリファイ読出し動作の第
５の実施例を示すタイミング図。

【図１８】データ読込み及びベリファイ読出し動作の第
６の実施例を示すタイミング図。

【図１９】図５，図１１及び図１５の破線で囲まれた部
分の変形例を示す図。

【図２０】図５，図１１及び図１５の破線で囲まれた部
分の別の変形例を示す図。

【図２１】図５，図１１及び図１５の破線で囲まれた部
分の別の変形例を示す図。

【図２２】従来のビット線制御回路部の構成を示す図。

【図２３】従来のデータ読出し動作を示すタイミング
図。

【図２４】従来のデータ書込み及びベリファイ読出し動
作を示すタイミング図。

【符号の説明】

１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…アドレスバッファ、５…ロウデコーダ、６…データ入出力バッファ、７…基板バッファ回路、ＦＦ…ＣＭＯＳフリップフロップ（データラッチ兼セン
スアップ）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者大平秀子神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内

Claims

【特許請求の範囲】

【請求項１】半導体基板に電荷蓄積層と制御ゲートが積
層形成され、電荷蓄積層と基板の間の電荷の授受により
電気的書替えが行われるメモリセルが配列形成されたメ
モリセルアレイと、このメモリセルアレイのビット線方向の一端部に設けら
れた、センス動作と書込みデータのラッチ動作を行うデ
ータラッチ兼センスアンプと、前記メモリセルアレイの所定範囲のメモリセルに単位書
込み時間を設定して同時にデータ書込みを行った後、そ
のメモリセル・データを読出して書込み不十分のメモリ
セルがある場合に再書込みを行うベリファイ制御手段
と、書込みベリファイ読出し動作時に、読出されたメモリセ
ルのデータと前記データラッチ兼センスアンプにラッチ
されている書込みデータとの論理をとって、書込み状態
に応じてビット毎に前記データラッチ兼センスアンプの
再書込みデータを自動設定する手段とを備え、前記データラッチ兼センスアンプが、出力端子がメモリ
セルアレイのビット線に接続される第１のクロック信号
同期式インバータと、入力端子と出力端子がそれぞれ第
１のクロック信号同期式インバータの出力端子と入力端
子に接続される第２のインバータ又は第２のクロック信
号同期式インバータとから構成され、書込みベリファイ読出し動作中にビット線の論理レベル
を検知する時に、第１のクロック同期式インバータの出
力端子と接地電位の間にあるトランジスタのうち少なく
とも１つを非活性状態にし、かつ第１のクロック同期式
インバータの出力端子と電源電位の間にあるトランジス
タのうち少なくとも１つを活性状態にすることを特徴と
する不揮発性半導体記憶装置。
【請求項２】前記メモリセルアレイは、複数のＭＯＳト
ランジスタを直列接続したＮＡＮＤセル構造であること
を特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】第１のクロック信号同期式インバータは、
前記ビット線と接地端子の間に直列に接続された第１及
び第２のｎチャネルＭＯＳトランジスタと、前記ビット
線と電源端子との間に接続された第１及び第２のｐチャ
ネルＭＯＳトランジスタとからなり、第２のｎチャネル
ＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトラン
ジスタのゲートを共通に入力端子に接続し、第１のｎチ
ャネルＭＯＳトランジスタ及び第１のｐチャネルＭＯＳ
トランジスタのゲートをそれぞれクロック入力端子とし
たことを特徴とする請求項１記載の不揮発性半導体記憶
装置。