JP3143493B2 - 表示制御装置 - Google Patents

表示制御装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は表示制御装置に関し、特
に詳しくは、強誘電性液晶装置の表示装置に適用する表
示制御装置に関するものである。
【０００２】
【従来の技術】従来、パーソナル・コンピュータ（以下
ＰＣと省略）やワーク・ステーション（以下ＷＳと省
略）の表示装置としてはＣＲＴ（Ｃａｔｈｏｄｅ Ｒａ
ｙ Ｔｕｂｅ）が用いられていた。しかし近年になりＴ
Ｎ（Ｔｗｉｓｔｅｄ ｎｅｍａｔｉｃ）、ＳＴＮ（Ｓｕ
ｐｅｒ Ｔｗｉｓｔｅｄ ｎｅｍａｔｉｃ）構造等の液
晶表示装置が、その構成から可能な軽量、薄型の優位性
によりラップトップ型ＰＣ等に用いられる様になってき
ている。
【０００３】しかし現在、普及しているＰＣ等のグラフ
ィックは画面サイズ、表示色等により多種のモードを持
つ。従って複数のモードに於いて表示を行う表示装置は
固有の画素数の有効表示エリアに適合するサイズで表示
ができなければならない。その為、従来ＣＲＴ等では、
異なった水平同期および垂直同期信号のグラフッィク・
モードをディスプレイの画面に適合したサイズで表示で
きるＮＥＣ社製“Ｍｕｌｔｉｓｙｎｃ”シリーズが知ら
れている。しかし液晶ディスプレイでは、各モードの中
から有効表示画素数に適合するモードまたは画素数が近
いモードのみの表示を行っている。
【０００４】
【発明が解決しようとしている課題】これらの状況を鑑
みて、資源を有効に用いＰＣまたはＷＳのＣＲＴ用表示
制御装置と液晶表示装置を組み合わせて用いる場合、様
々な考慮すべき問題点が存在する。
【０００５】現在、普及しているＰＣは多くのグラフィ
ック・モードを有する場合が多い。それらのグラフィッ
ク・モードは表示サイズまたは／および表示色数を定め
ている。これら全モードのグラフィック表示は固有の有
効表示画像を持つ表示装置にそのまま表示する見苦しい
表示になる事が多々生じえる。例えばあるモード表示で
は表示装置の有効表示エリアに対し非常に小さい表示サ
イズになったり、垂直方向の上下または水平方向の左右
のボーダ領域の大きさが甚だしく違うという様な表示画
面に対する問題が存在する。
【０００６】
【課題を解決するための手段】本発明では固有の有効表
示画素数の表示装置への最適表示を、アナログ画像デー
タの転送周期に対しデジタル信号への変換周期を任意に
選択する事により、画像データの補間または間引きを行
なう変換制御手段、及び表示サイズが表示装置の有効表
示画面により小さい時は、垂直方向の上下および水平方
向の左右にサイズをプログラム可能としたボーダ領域を
作り出す事により表示の位置を制御可能とするボータ領
域制御手段を設ける事により達成している。
【０００７】前記、手段と２nの表示拡大ができる出力
制御部の制御の組み合わせは、液晶表示器への任意表示
サイズで任意の階調数、色数の選択を可能とする。即ち
本発明の表示制御装置は、複数の走査線と複数の情報線
が交わる夫々の交点に画素を備え、該画素に双安定状態
の強誘電性液晶素子を有する表示装置を備え 、 該表示装
置の有効光学領域に表示される表示画面の表示サイズ及
び階調数をアナログ原色信号から変換されるデジタル画
像信号の複数の前記画素によって構成された１ピクセル
中の前記画素の数を可変することで任意に設定する手段
を備え、前記表示装置の前記有効光学領域に表示される
前記表示サイズ及び前記階調数を前記デジタル画像信号
の前記１ピクセル中の前記画素の数に応じて前記アナロ
グ原色信号から前記デジタル画像信号へのサンプリング
周期を可変することで任意に設定する手段を備えたこと
を特徴とする。
【０００８】
【作用】本発明によれば、アナログＣＲＴ輝度信号を双
安定性を有する強誘電性液晶表示装置に表示する際、表
示装置の最適位置に最適サイズで表示可能である。例え
ば７２０＊４００の表示サイズのグラフィック・モード
は、１２８０＊１０２４の画素数の液晶表示装置に表示
すると非常に小さい表示が画面の左上に表示される。こ
の場合はアナログ画像データの転送周期に対しデジタル
信号への変換周期を８／９に選択する事により、６４０
＊４００の画像データ数が画像データの間引きを行う事
により得られる。この画像データは出力制御部で２1倍
され１２８０＊８００の画像データとして表示装置に表
示される。また走査方向には上部１１２本、下部１１２
本の上下均等なサイズのボーダ領域制御によって作られ
る。
【０００９】
【実施例】（１）装置の概要 （２）表示制御の概要 （３）表示制御装置各部の構成 （３．１）アナログ原色信号演算部 （３．１．１）アナログ演算部回路構成 （３．２）面積階調データ変換部 （３．２．１）データ変換部回路構成 （３．３）ＣＲＴ制御信号の強誘電性液晶制御信号への
変換部 （３．３．１）モード判定部回路構成 （３．３．２）液晶タイミングジェネレータ部回路構成 （３．３．３）信号スキュー部回路構成 （３．４）出力画素データ制御部 （３．４．１）「２ビット・ピクセル」出力部回路構成 （３．４．２）「４ビット・ピクセル」出力部回路構成 （３．４．３）「８ビット・ピクセル」出力部回路構成 （４）変形例 （４．１）階調変換部 （４．２）制御タイミング・ジェネレータ部 （４．３）画素データ出力制御部
【００１０】（１）装置の概要 本発明の１実施例を図１に示す。パーソナルコンピュー
タ１の拡張ＢＵＳに装着されたグラフィック・アダプタ
はアナログＲ，Ｇ，Ｂ画像データ、水平同期信号ＣＨ
Ｓ、垂直同期信号ＣＶＳを供給する。本例で用いたコン
ピュータ１のグラフィック・アダプタは図１６に示す様
に表示サイズ、表示色数に応じて多くのモードを有す
る。水平、垂直同期信号ＣＨＳ，ＣＶＳの各極性は第１
７図に示す様にラインモード１、２、３選択信号ＲＭＯ
Ｄ１、ＲＭＯＤ２、ＲＭＯＤ３を生成する為のＣＲＴ表
示における表示ライン数を識別する事が可能である。５
０は本例で示そうとする表示制御装置であり、それぞれ
各機能ブロックである１００、１５０、２００および２
５０より構成される。表示制御装置５０はＰＣ１より供
給される前記、アナログＲＧＢ信号、ＣＲＴ表示制御信
号ＣＨＳ，ＣＶＳの変換制御を行い本例の強誘電性液晶
表示に適合した形態のデジタル画素データＦＤＡＴ、お
よび制御信号（水平同期信号ＦＨＳ、垂直同期信号ＦＨ
Ｖ、表示タイミング信号ＦＢＬＫ、画素データ転送クロ
ック信号ＦＣＬＫ）をコントローラ３００に供給する。
コントローラ３００は前記ラインモード選択１、２、３
信号ＲＭＯＤ１、ＲＭＯＤ２またはＲＭＯＤ３により強
誘電性液晶表示装置の走査線の１本または複数本同時駆
動の制御信号をコモンドライバ３２０に、画像データを
セグメントドライバ３２１に供給する。また前記コント
ローラ３００は表示画面の枠３５２の駆動も制御する。
３３０は表示部３４０の適切な位置に設けた温度センサ
であり、強誘電性液晶の駆動では非常に重要である温度
情報をコントローラ３００に供給する。電源コントロー
ラ３１０はコントローラ３００より設定される信号を適
切に変圧して表示ドライバ３２０、３２１が表示器３４
０の電極に印加する電圧を生成する。表示器３４０は表
示装置本体であり２枚の走査線取り出し電極、情報取り
出し電極およびその電極に接続されたＩＴＯ等の透明電
極を設けたガラス板の間に双安定状態を有する強誘電性
の液晶を封入し、その上面に偏向子を配置してある。画
素は走査線電極１０２４本および情報線電極２５６０本
の１０２４＊２５６０ドットで構成されている。この画
素はセグメントドライバ３２１、コモンドライバ３３０
に供給された駆動波形によって生じた電界によって駆動
され「明」状態または「暗」状態で表示される。３１
０、３３０および３５２等についての詳細は井上らが提
案した、米国特許第４９２２２４１号公報や米国特許第
４９６２３７６号公報などに詳細に述べられている。
【００１１】（２）表示制御の概要 表示制御装置５０に示されるところのアナログ演算部１
００はパーソナルコンピュータ１から供給されたアナロ
グＲＧＢ信号に対し積算および加算の演算をおこなう。
演算の必要精度は、強誘電性液晶の表示可能な階調数ま
たは色数によって決められるべきであり、その上限は、
前記液晶の画素数または後で述べるアナログ演算に用い
る集積回路素子の誤差等によって定められる。面積階調
データ変換部１５０は前記、演算後のアナログ信号をデ
ジタルの論理によって制御するために、連続系から離散
系の信号に変換するための集積回路を有し、ＣＲＴ画像
データ転送クロックの立ち上がりのタイミングでデータ
を保持するためのラッチ回路を設けてある。また前記ラ
ッチ回路より供給されたデジタル・データの上位ビット
をリード・オンリ・メモリ（以下ＲＯＭと省略）のアド
レスとし面積階調のデータＤＩＭを生成する。前記、変
換に必要な精度（出力ビット数）は、アナログ演算部と
同様に強誘電性液晶の表示可能な階調数または色数によ
って決められるべきであり、その上限は、前記液晶表示
装置の画素数または後で述べるＡ／Ｄ変換方式および変
換に用いる集積回路素子の誤差等によって定められる。
ＣＲＴ制御信号変換制御部２００はＣＲＴ表示で用いら
れる標準制御信号より強誘電性液晶表示制御信号（液晶
垂直同期信号ＦＶＳ，液晶水平同期信号ＦＨＳ，液晶画
像データ転送クロックＦＣＬＫ，液晶表示タイミング信
号ＦＢＬＫ）を生成する。前記、制御信号にはこの制御
部２００で新たに生成されるＣＲＴ画像データ転送クロ
ックＣＣＬＫも含まれている。前記、クロックＣＣＬＫ
の周期を変更する事により画像データの補間、間引きが
でき表示器３４０に都合のよいピクセル数にする事が可
能である。出力制御部２５０は面積階調データ変換部１
５０で生成されたデジタル画像データＤＩＭをラインモ
ード１、２、３選択信号ＲＭＯＤ１、ＲＭＯＤ２または
ＲＭＯＤ３で選択される水平表示倍率によって、複数画
素をピクセル単位のデータ列に詰め込みコントローラ３
００に供給する。また前記データはコントローラ３００
の処理時間を確保するため複数ピクセルをまとめた語長
でコントローラ３００に供給される。この制御により図
１４の例のようにＣＲＴ表示装置の表示画面を２５８０
＊１０２４画素の強誘電性液晶表示装置に適合する大き
さで表示できる。
【００１２】（３）表示制御装置各部の構成 ＣＲＴ表示の標準信号を用い強誘電液晶表示を行う際の
問題点と各ブロック別機能について以下述べる。これら
の機能ブロックの組み合わせにより前記液晶装置の表示
を最適におこなう。
【００１３】（３．１）アナログ原色信号演算部 本実施例では強誘電性液晶表示装置の画素は走査線電極
１０２４本および情報線電極２５６０本で構成されてい
る。前記、表示装置は３：２の比を有する２画素を１組
または複数組で構成されるピクセル単位により面積階調
表示をおこなう。これに対して、本演算部では輝度階調
をおこなうＣＲＴアナログＲＧＢ信号を前記、面積階調
に変換する手段を提供する。その変換式は［ＲＥＤ信号
値＊１＋ＧＲＥＥＮ信号値＊２＋ＢＬＵＥ信号値＊０．
５］の重み付け加算とする。本実施例ではこの演算回路
に集積回路の演算幅器を用いた。本例は１構成例であり
実際の回路は個々のトランジスタ、電界効果型トランジ
スタまたはＭＯＳトランジスタ等を用い構成することが
可能である。しかしその場合各素子のベース、エミッタ
間電圧、ベースおよびエミッタに存在する抵抗等は必要
な精度および周波数帯域を得るため整合がとれていなけ
ればならない。高速および高精度演算を実現するため演
算増幅器の構造による選定が必要である。電圧帰還型の
演算器増幅器では、その有限な開ループ利得により利得
を高く得ようとすると実用周波数帯域に制限を生じる。
しかしダイ・エレクトリック・アイソレーション等の工
程によって入力バイアス電圧は非常に少なくなってお
り、その電流の流れ込みによる電圧降下誤差（電流オフ
セット誤差）は非常に少ない。電流帰還型の演算器増幅
器は、前記、電圧帰還型の増幅器で問題となる利得帯域
幅積の制限によらないため高速で高利得を必要とする場
合適合している。しかし集積回路の不平衡入力構成から
非反転入力のバイアス電流が反転入力より多いという問
題がある。しかし前記、バイアス電流は供給される信号
のインピーダンスの考慮によって必要な精度を確保でき
る。本例では直流特性に優れた電圧帰還型の演算増幅器
を選定する。
【００１４】以下、電圧帰還型の演算増幅器を用いアナ
ログ原色信号変換部を詳細に説明する。
【００１５】（３．１．１）アナログ演算部回路構成 図２において１０１、１０２、１０３は各々アナログ
Ｒ，Ｇ，Ｂ信号の重み付け部であり、加算部１０４は、
それぞれ１０１−１０３までの３ブロックで重み付けさ
れたアナログ信号を加算する。実際の回路は第３図の抵
抗器１１５−１１７、１２１−１２４および演算増幅器
１１１−１１３、１１４で構成される。回路にて用いた
１１５−１２４迄はそれぞれ積算の乗数および加算の比
率を定める抵抗器である。前記、変換式をこのアナログ
演算部でおこなうために、各抵抗器間の関係式を求める
と［（ＲＥＤ電圧値＊抵抗器１１８の値／抵抗器１１５
の値）＊（抵抗器１２４の値／抵抗器１２１の値）＋
（ＧＲＥＥＮ電圧値＊抵抗器１１９の値抵抗器／抵抗器
１１６の値）＊（抵抗器１２４の値／抵抗器１２２の
値）＋（ＢＬＵＥ電圧値＊抵抗器１２０の値／抵抗器１
１７の値）＊（抵抗器１２４の値／抵抗器１２３の
値）］となる。ここで前記、変換式を実現するためには
各抵抗値を例えば抵抗器１１８の値＝１ＫΩ、抵抗器１
１９の値＝２ＫΩ、抵抗器１２０の値＝５００Ω、抵抗
器１１５の値＝抵抗器１１６の値＝抵抗器１１７の値＝
１ＫΩ、抵抗器１２１の値＝抵抗器１２２の値＝抵抗器
１２３の値＝抵抗器１２４の値＝１ＫΩとすれば、［Ｒ
ＥＤ信号値＊１＋ＧＲＥＥＮ信号＊２＋ＢＬＵＥ信号値
０．５］の重み付け加算をおこなえる。本実施例では
［ＲＥＤ信号値＊１＋ＧＲＥＥＮ信号＊２＋ＢＬＵＥ信
号値＊０．５］の重み付け加算の変換としたが、前記、
各抵抗器の値を変更する事により重み付け量を変更する
事が可能である。さらに前記、各抵抗器を可変抵抗器と
する事により重み付け量のリニアな可変をおこなう事も
可能である。
【００１６】ここで前記、計算式は演算増幅器のオフセ
ット電圧誤差、雑音電圧誤差、整定時間から生じる誤
差、高い周波数で用いる場合集積回路の各増幅段の位相
の違いによる高調波歪、そして各電圧降下により演算の
定数の要となる各抵抗器の値の相対誤差等は生じない理
想的な素子の集合として成り立っている。前記、要素の
で演算増幅器で生じる誤差として、オフセット電圧誤差
は差動入力段のトランジスタ・ペアのベース、エミッタ
間電圧の違い等によって生じるが差動入力段を構成する
抵抗器をトリミングする手法により軽減できる事が知ら
れている。雑音電圧または電流誤差は主に用いるトラン
ジスタから生じるものであり低雑音のトランジスタをそ
の構成に用いることで改善される。整定時間は、高速な
トランジスタを用いその構成を熟慮する事で短縮でき−
１の利得時、２Ｖの０．１％誤差内に１０数ｎＳで整定
する電圧帰還型演算増幅器も知られている。また高調波
歪は各増幅段の位相の違いが原因の場合は容量性受動素
子により位相補正をおこなうことで軽減できる。各抵抗
器の相対誤差は同一値の場合、同一基板上に置く事で軽
減できる。しかし異なった値の素子との間に誤差を生じ
るので要と成る抵抗器をトリミングすることで必要な精
度を得る事は可能である。
【００１７】本実施例では、表示装置の１ピクセル単位
として［２画素／ピクセル］［４画素／ピクセル］［８
画素／ピクセル］の３種別を取り扱う。面積階調または
画素分割カラー表示に必要な階調、色調は２５６レベル
と想定すると、このために必要な前記、演算の精度は面
積階調データ変換部１５０の誤差を無視した場合、１／
２５６（約０．４％）となる。このブロックで演算され
た信号ＡＩＭは面積階調データ変換部１５０へ供給され
る。
【００１８】（３．２）面積階調データ変換部 図４に連続系から離散系での制御を行なうためのデジタ
ル・画像データＤＩＭを供給する面積階調データ変換部
１５１を示す。（３．１）で述べたアナログ変換部１０
０からのアナログ画像データＡＩＭを供給され、その信
号ＡＩＭを本例で用いた面積階調による強誘電性液晶表
示装置３４０の画素データＤＩＭに変換する。データＤ
ＩＭは出力制御部２５０へ供給される。面積階調データ
変換はＣＲＴ制御信号部２００から供給されるＣＲＴ画
像データ転送クロックＣＣＬＫ（２５．１７５ＭＨｚ）
の周期で変換をおこなう必要がある。またブロックを構
成するＡ／Ｄ変換器１６１は、この転送レートに適合す
るタイミングで［８画素／ピクセル］に適合する８ビッ
トデータ幅を得られるよう動作しなければならない。こ
の変換レートで動作することが可能な変換方式として完
全並列型、直並列型Ａ／Ｄ変換制御が知られている。完
全並列型方式で相補形金属酸化膜シリコン（以下ＣＭＯ
Ｓと省略）では８ビットデータ幅、３０ＭＨｚ程度の変
換レート、エミッタ・カップルド・ロジック（以下ＥＣ
Ｌと省略）では８ビットデータ幅、数１００ＭＨｚの変
換レートが達成されている。製造行程、周辺部実現の容
易さはＣＭＯＳ集積回路の方が優れており本構成ではＣ
ＭＯＳ集積回路によるＡ／Ｄ変換器１６１を用いる。こ
のＡ／Ｄ変換器の精度は２8個（２の８乗）の抵抗ラダ
ーの誤差および２7個（２の７乗）のコンパレータの誤
差要因の有無により定められる。とくにＣＭＯＳを前
記、コンパレータに用いた場合は、その閾値電圧の誤差
と１／ｆ雑音が変換器の精度に影響を与える。本実施例
では、Ａ／Ｄ変換器１６１に供給されるリファレンス電
圧は最大アナログ入力電圧に対してデジタルコードのフ
ルスケール値を出力する様に設定されている。この場合
のＡ／Ｄ変換器１６１の１ビットの重み電圧はアナログ
Ｒ，Ｇ，Ｂ変換式の解、１Ｖ＋２Ｖ＋０．５Ｖ＝３．５
Ｖを２５６で割った値すなわち約１３．７ｍＶとなる。
統計的に前記誤差の標準偏差δの３倍であるところの３
δが、１３．７ｍＶより小さい値になる様に考慮され
る。なお装置５０の精度はアナログ演算部１００および
面積階調データ変換部１５０の誤差を加えた値で評価さ
れるべきである。本例では直流特性の優れた電圧帰還型
演算増幅器および絶対値誤差の小さい抵抗器を用いる
為、アナログ演算部１００で生じる誤差は十分小さい。
【００１９】以下、面積階調データ変換部１５０の回路
を詳細に説明する。
【００２０】（３．２．１）データ変換部回路構成 図５はＡ／Ｄ変換回路であり、前記、Ａ／Ｄ変換器１６
１はアナログ演算部１００から供給されるアナログ画像
データＡＩＭをデジタル・データＤＩＭに変換する。変
換されたデータはラッチ回路１６２により液晶タイミン
グジェネレータ部２０２から供給されるＣＲＴ画像デー
タ転送クロックＣＣＬＫの立ち上がりのタイミングで保
持される。面積階調データＤＩＭは、前記、ラッチ回路
１６２より供給される上位ビットをＲＯＭ１６３、１６
４および１６５のアドレスとし読み出されたデータをモ
ード判定部２０１から供給される水平表示モード１、
２、３選択信号ＨＭＯＤ１、ＨＭＯＤ２またはＨＭＯＤ
３により選択された３ステート・バッファ・ゲート１６
６、１６７、または１６８から出力制御部２５０へ供給
する。［４ビット／ピクセル］の場合のＲＯＭ１６４の
内容を図２０に示す。
【００２１】（３．３）ＣＲＴ制御信号の強誘電性液晶
制御信号への変換部 図６はＣＲＴ制御信号変換制御部２００の構成例を示
す。本実施例の場合はＰＣ１の多種のモードを判別する
為、モード判定部を有する。モード判定部２０１は表示
ライン数を、図１７に示される様にＰＣ１より供給され
るＣＲＴ垂直同期信号ＣＶＳおよびＣＲＴ水平同期信号
ＣＨＳの極性から判定する。液晶表示タイミング生成部
２０２は、ＰＣ１より供給されるＣＲＴ水平同期信号Ｃ
ＨＳおよび電圧制御発信器で発信させた２５．１７５Ｍ
ＨｚＣＣＬＫの分周信号を位相検出器２２０により位相
比較をおこないＣＲＴ水平同期信号ＣＨＳと位相の一致
したＣＲＴ画像データ転送クロックＣＣＬＫを供給す
る。本例ではモード２＋、３＋および７＋の場合には２
８．３２２ＭＨｚ、モード０＋、１＋は１４．１６１Ｍ
Ｈｚまたモード４、５、Ｄおよび１３は１２．５８８Ｍ
Ｈｚその他のモードは、２５．１７５ＭＨｚの転送レー
トで画像データがＰＣ１より転送されるが、全モードを
２５．１７５ＭＨｚで変換サンプリングする事により水
平７２０ピクセル表示モードのモード２＋、３＋および
７＋は間引きされて６４０ピクセルに、水平３６０ピク
セル表示モード０＋、１＋は画像データが補間されて６
４０ピクセルに、また水平３２０ピクセル表示モード
４、５、Ｄおよび１３は補間されて６４０ピクセルの画
像データになる。前記以外のモードは２５．１７５ＭＨ
ｚで変換サンプリングされ水平表示６４０ピクセルのま
まの画像データとして変換される。従って水平モード
１、２、３選択信号ＨＭＯＤ１、ＨＭＯＤ２、ＨＭＯＤ
３はモードに関わらずＨＭＯＤ２がオンされる。また前
記ＣＲＴ画像データ転送クロックＣＣＬＫを分周する事
により生成画像データ転送クロックＧＣＬＫを生成し信
号スキュー部２０３へ供給する。信号スキュー部２０３
は液晶表示画像データＦＤＡＴと液晶表示タイミング信
号ＦＢＬＫ、液晶垂直同期信号ＦＶＳ、液晶表示水平周
期信号ＦＨＳ、液晶画像データ転送クロックＦＣＬＫの
位相を合わせる為［Ｎ画素／ピクセル］出力においてＮ
クロック（ＣＲＴ画像データ転送クロックＣＣＬＫ）遅
延させる。
【００２２】以下、ＣＲＴ制御信号変換制御部２００を
詳細に説明する。
【００２３】（３．３．１）モード判定部回路構成 図７にモード判定部２０１の構成を示す。カウンタ２０
６はＰＣ１から供給されるＣＲＴ垂直同期信号ＣＶＳの
１周期期間の正極性の期間だけ２０４のゲートを開き基
本クロックＲＥＦＣＬＫをカウントする。ワンショット
・マルチ・バイブレータ２０５は１周期期間毎にカウン
タ２０６をリセットするための信号を供給する。大小比
較判定論理２０７はその結果により一定値と大小比較を
おこないＣＲＴ垂直同期信号ＣＶＳの極性を判別する。
同様に２０８から２０１で構成される回路でＣＲＴ水平
同期信号ＣＨＳの極性を判別する。前記両同期信号の極
性から表示ライン数、判定論理２１２は図１７に示され
る表示ラインのモードを判定する。前記論理回路２１２
は表示ライン情報にてモード判定を行ない３５０、４０
０、４８０本のラインモード１、２、３選択信号ＲＭＯ
Ｄ１、ＲＭＯＤ２、ＲＭＯＤ３を生成し、垂直同期フロ
ントポーチ・プログラマブル・カウンタ２２５およびバ
ックポーチ・プログラマブル・カウンタ２２６に供給す
る。本実施例では変換レートの調整により水平表示６４
０ピクセルに統一している為、ＣＲＴモードに関わらず
水平表示モード１、２、３選択信号ＨＭＯＤ１、ＨＭＯ
Ｄ２、ＨＭＯＤ３は水平表示モード２選択信号ＨＭＯＤ
２をオンする。
【００２４】（３．３．２）液晶表示タイミングジェネ
レータ部回路構成 図８に液晶表示タイミングジェネレータ部２０２の構成
を示す。２２０はＰＣ１からのＣＲＴ水平同期信号ＣＨ
Ｓと電圧制御発信器２２２からの信号を分周器２２３で
分周したクロック信号の位相の差を検出する。分周器２
２３は電圧制御発信器２２２の出力が２５．１７５ＭＨ
ｚになり分周した結果が同期信号ＣＨＳと同周期になる
ように設定される。前記、クロック信号はＣＲＴ画像デ
ータ転送クロックＣＣＬＫとして信号スキュー部２０３
及び出力制御部５０へ供給される。分周器２２４はモー
ド判定部２０１からの水平表示モード１、２、３選択信
号ＨＭＯＤ１、ＨＭＯＤ２またはＨＭＯＤ３により前記
クロック信号ＣＣＬＫを２、４、または８分周する。分
周されたクロック信号は生成画像データ転送クロックＧ
ＣＬＫとして信号スキュー部２０３へ供給される。２２
５及び２２６のカウンタは、フロント・ポーチ開始から
バック・ポーチ終了までの期間すなわちライン表示期間
を生成する。２２５および２２６のカウンタはラインモ
ード１、２、３選択信号ＲＭＯＤ１、ＲＭＯＤ２、ＲＭ
ＯＤ３により予めプログラムされた値をＣＲＴ水平同期
信号ＣＨＳでカウント・ダウンする。本実施例ではライ
ンモード１、２、３選択信号ＲＭＯＤ１、ＲＭＯＤ２、
ＲＭＯＤ３で選択される図１９の値が設定され、ＰＣ１
から供給されるＣＲＴ垂直同期信号ＣＶＳの前後に非表
示信号を生成する。２２７及び２２８のカウンタはモー
ド選択信号ＭＯＤにより図２０の値が設定され、ＣＲＴ
画像データ転送クロックＣＣＬＫでカウント・ダウンを
おこないＰＣ１から供給されるＣＲＴ水平同期信号ＣＶ
Ｓの前後に非表示信号を生成する。生成表示タイミング
ＧＢＬＫは前記、両非表示信号を２２９で論理合成する
事により生成される。ＧＢＬＫは信号スキュー部２０３
へ供給される。
【００２５】（３．３．３）信号スキュー部回路構成 図９に信号スキュー部の回路を示す。２３１から２３４
は前記ＦＢＬＫ，ＦＶＳ，ＦＨＳ，ＦＣＬＫ，およびＦ
ＣＬＫ信号を遅延させるためのプログラマブル・シフト
・レジスタであり、モード１、２、３選択信号ＭＯＤ
１、ＭＯＤ２またはＭＯＤ３信号によりＮクロック分の
遅延をプログラムされる。プログラマブル・シフト・レ
ジスタ２３１−２３４からの出力、液晶垂直同期信号Ｆ
ＶＳ，液晶水平同期信号ＦＨＳ、液晶画像データ転送ク
ロックＦＣＬＫ及び液晶表示タイミング信号ＦＢＬＫは
コントローラ３００へ供給される。コントローラ３００
は温度センサ３３０の情報に基づき駆動電圧の設定、画
像データのライン間引きをおこないコモンドライバ３２
０およびセグメントドライバ３２１の駆動をする事で表
示器３４０に表示をおこなう。
【００２６】（３．４）画像データ出力制御部 図１０に於いて２５１は［２画素／ピクセル］出力部
を、２５２は［４画素／ピクセル］出力部を、また２５
３は［８画素／ピクセル］出力部を示しこれらのブロッ
クで出力制御部２５０を構成する。制御部２５０では、
３通りの制御ブロックの内からＣＲＴ制御信号変換制御
部２００より供給される水平表示モード１、２、３選択
信号ＨＭＯＤ１、ＨＭＯＤ２またはＨＭＯＤ３により、
いずれか１つのブロックのデータ出力を選択し、［画素
／ピクセル］の形式の画像データＦＤＡＴとしてディス
プレイコントローラ３００に１６ビット単位で供給す
る。この選択は水平表示ピクセル数に関係があり、例え
ば有効表示領域３５１の水平方向有効表示領域３５１の
画素数に合値する表示を行う場合、［２画素／ピクセ
ル］は表示器３４０に対し横１２８０ピクセル表示、
［４画素／ピクセル］は表示器３４０に対し横６４０ピ
クセル（図１４参照）、そして［８画素／ピクセル］は
表示器３４０に対し横３２０ピクセル表示を各々おこな
う事ができる。垂直方向の表示ライン数は、前記、制御
部２００で生成されるラインモード１、２、３選択信号
ＲＭＯＤ１、ＲＭＯＤ２またはＲＭＯＤ３をコントロー
ラ３００に供給する事により表示器３４０の走査線を１
本、２本、または４本同時に駆動することで調整され
る。
【００２７】以下詳細に各３種の出力制御部を説明す
る。
【００２８】（３．４．１）［２ビット／ピクセル］出
力部回路構成 図１１は［２ビット／ピクセル］出力部２５１を示しラ
ッチ回路２７１から２７８迄は面積階調データ変換部１
５０から供給されるデジタル画像データＤＩＭの下位２
ビットをＣＲＴ制御信号変換制御部２００からのＣＲＴ
画像データ転送クロックＣＣＬＫにより順次シフトする
レジスタである。ラッチ回路２６２から２６９迄は［２
ビット／ピクセル］のデータを８組分、ＣＲＴ制御信号
変換制御部２００から供給される液晶画像データ転送ク
ロックＦＣＬＫを反転ゲート２６１で反転した立ち上が
りのタイミングで保持する。この保持されたデータはＣ
ＲＴ制御信号変換制御部２００から供給される水平表示
モード１選択信号ＨＭＯＤ１により制御される３ステー
ト・バッファ・ゲート２７０からコントローラ３００へ
液晶画像データＦＤＡＴとして供給される。ＣＲＴ水平
表示ピクセル数が６４０ピクセルを越える高精細表示の
場合に［２ビット／ピクセル］を選択する。本実施例で
は水平表示ピクセル７２０ピクセルのモード２＋、３
＋、７＋が相当するが、ＰＣ１のグラフィック・アダプ
タから２８．３２２ＭＨｚで転送される画像データを２
５．１７５ＭＨｚで変換サンプリングして間引いている
為、６４０ピクセル表示として取り扱う。本例では前
記、出力部２５１は予備手段として用意されている。
【００２９】（３．４．２）［４ビット／ピクセル］出
力部構成回路 図１２は［４ビット／ピクセル］出力部を示し２８７か
ら２９０迄は面積階調データ変換部１５０から供給され
るデジタル画像データＤＩＭの下位４ビットをＣＲＴ制
御信号変換制御部２００からのＣＲＴ画像データ転送ク
ロックＣＣＬＫにより順次シフトするレジスタである。
ラッチ回路２８２から２８５迄は［４ビット／ピクセ
ル］のデータを４組分、ＣＲＴ制御信号変換制御部２０
０から供給される液晶画像データ転送クロックＦＣＬＫ
を反転ゲート２８１で反転した立ち上がりのタイミング
で保持する。この保持されたデータはＣＲＴ制御信号変
換制御部２００から供給される水平表示モード２選択信
号ＨＭＯＤ２により制御をされる３ステート・バッファ
・ゲート２８６からコントローラ３００へ液晶画像デー
タＦＤＡＴとして供給される。本例ではモード０＋，１
＋，２＋、３＋、７＋、６，Ｄ，Ｅ，Ｆ，１０，１１、
１２および１３の場合［４ビット／ピクセル］を選択す
る。
【００３０】（３．４．３）［８ビット／ピクセル］出
力部回路構成 図１３は［８ビット／ピクセル］出力部を示しラッチ回
路２９５、２９６は面積階調データ変換部１５０から供
給されるデジタル画像データＤＩＭの下位８ビットをＣ
ＲＴ制御信号変換制御部２００からのＣＲＴ画像データ
転送クロックＣＣＬＫにより順次シフトするレジスタで
ある。ラッチ２９２、２９３は［８ビット／ピクセル］
のデータを２組分、ＣＲＴ制御信号変換制御部２００か
ら供給される液晶画像データ転送クロックＦＣＬＫを反
転ゲート２９１で反転した立ち上がりのタイミングで保
持する。この保持されたデータはＣＲＴ制御信号変換制
御部２００から供給される水平表示モード３選択信号Ｈ
ＭＯＤ３により制御される３ステート・バッファ・ゲー
ト２９４からコントローラ３００へ液晶画像データＦＤ
ＡＴとして供給される。ＣＲＴ水平表示ピクセル数が３
２０ピクセル以下で多階調表示の場合に［８ビット／ピ
クセル］を選択する。本実施例では水平表示ピクセル３
２０ピクセルのモード４、５、Ｄ，１３が相当するが、
ＰＣ１のグラフィック・アダプタから１２．５８８ＭＨ
ｚで転送される画像データを２５．１７５ＭＨｚで変換
サンプリングしている為、６４０ピクセル表示として取
り扱う。本例では予備手段として用意されている。
【００３１】画像データ出力制御部２５０の各ブロック
の主要出力タイミングを第１５図に示す。
【００３２】（４）変形例 （４．１）階調変換部 本実施例においては、連続系の原色信号を変換し強誘電
性を有する液晶表示に用いた面積階調に適用しやすいデ
ータ形式に変換制御する手法を示したが、アナログ演算
部および面積階調データ変換部を各２ブロックずつ用い
ることによりＷＳの様に、より高速なデータ転送クロッ
クを有する信号の変換制御が可能である。この場合前
記、演算部は信号がその確定精度に整定する迄の時間
（セットリング・タイム）を必要とするため、多重で用
いる事は有効でない。
【００３３】（４．２）制御タイミング・ジェネレータ
部 本実施例では分周器２２３の分周比を固定としたが外部
信号、例えばモード信号等で分周比を可変できるプログ
ラマブル分周器を用いた場合にはアナログ画像データか
ら面積階調デジタル・データに変換する際のレート変更
する事により任意の画像データの補間または間引きがお
こなえる。前記の機能により任意の水平表示サイズの選
択が可能となる。
【００３４】（４．３）画像データ出力制御部 本実施例ではデータ出力を１、２または４ビット／ピク
セル等限定したが、Ｎビット／ピクセルであれば構わな
い。又は階調数を示すコード（符号）でも良い。前記出
力制御により表示装置の表示領域を表示画面に最適な大
きさで表示する事が可能であり、表示可能な階調数また
は色数を可変できる。また表示画面の大きさが単一の場
合はモード判定部２０１等は不要となり出力制御部２５
０からの出力も［Ｎビット／ピクセル］固定とする事が
可能である。
【００３５】
【発明の効果】以上説明した様に現在のＰＣ，ＷＳなど
の標準的な手法となっている、カラーパレット＋Ｄ／Ａ
変換によるアナログＲ，Ｇ，Ｂ信号および水平、垂直同
期信号を用いて、大画面でもコントラストの低下を生じ
ない強誘電性の液晶表示装置にＰＣまたはＷＳからの画
像データを表示する事が可能となる。前記、表示サイズ
および階調数または色数はデータ変換周期と出力制御部
［Ｎビット／ピクセル］の組み合わせにより任意に設定
できる。また水平方向の左右および垂直方向の上下のボ
ーダ領域は任意のサイズで表示領域の外側に表示する事
が可能である。
【図面の簡単な説明】
【図１】本発明の実施例装置のブロック図である。
【図２】本発明で用いたアナログ演算部のブロック図で
ある。
【図３】本発明で用いたアナログ演算部の回路図であ
る。
【図４】本発明で用いた面積階調データ変換部のブロッ
ク図である。
【図５】本発明で用いたＡ／Ｄ変換回路のブロック図で
ある。
【図６】ＣＲＴ制御信号変換制御部のブロック図であ
る。
【図７】本発明で用いたモード判定部のブロック図であ
る。
【図８】液晶表示タイミングジェネレータ部のブロック
図である。
【図９】本発明で用いた信号スキュー部のブロック図で
ある。
【図１０】本発明で用いた出力制御部のブロック図であ
る。
【図１１】本発明で用いた２ビット／ピクセル出力部の
回路図である。
【図１２】本発明で用いた１ビット／ピクセル出力部の
回路図である。
【図１３】本発明で用いた８ビット／ピクセル出力制御
部の回路図である。
【図１４】本発明で用いたピクセル構造を示す説明図で
ある。
【図１５】本発明で用いた出力部主要タイミングのチャ
ート図である。
【図１６】本発明で用いたグラフィック・アダプタ０−
１３Ｈモードを示す説明図である。
【図１７】本発明で用いた表示ライン数の水平、垂直同
期信号の極性による判定条件を示す説明図である。
【図１８】本発明で用いた液晶の表示タイミングを生成
するための水平、垂直フロント・ポーチ開始およびバッ
ク・ポーチ終了設定値を示す説明図である。
【図１９】本発明で用いた４ビット／ピクセルの面積階
調用ＲＯＭデータを示す説明図である。
【図２０】従来のアナログＲＧＢ信号変換演算部のブロ
ック図である。
【図２１】本発明で用いたアナログＲＧＢ変換部のブロ
ック図である。
【図２２】従来の液晶表示制御装置をマザー・ボード上
に設けた例を示す説明図である。
【図２３】従来の液晶表示制御装置を拡張スロットに設
けた例を示す説明図である。
【図２４】従来のＣＲＴ表示制御装置をマザー・ボード
上に設けた例を示す説明図である。
【符号の説明】
１ パーソナル コンピュータ ５０ 表示制御装置 １００ アナログ演算部 １０１ 赤色信号重み付け部 １０２ 緑色信号重み付け部 １０３ 青色信号重み付け部 １０４ 信号加算部 １１１ 演算増幅器 １１２ 演算増幅器 １１３ 演算増幅器 １１４ 演算増幅器 １１５ 抵抗器 １１６ 抵抗器 １１７ 抵抗器 １１８ 抵抗器 １１９ 抵抗器 １２０ 抵抗器 １２１ 抵抗器 １２２ 抵抗器 １２３ 抵抗器 １２４ 抵抗器 １５０ 面積階調データ変換部 １５１ デジタル変換部 １６１ Ａ／Ｄ変換部 １６２ ラッチ回路 １６３ ［２ビット／ピクセル］面積階調データＲＯＭ １６４ ［４ビット／ピクセル］面積階調データＲＯＭ １６５ ［８ビット／ピクセル］面積階調データＲＯＭ １６６ ３ステート・バッファ・ゲート １６７ ３ステート・バッファ・ゲート １６８ ３ステート・バッファ・ゲート ２００ ＣＲＴ制御信号変換制御部 ２０１ モード判定部 ２０２ 液晶表示タイミングジェネレータ部 ２０３ 信号スキュー部 ２０４ ＡＮＤ論理 ２０５ ワンショット・マルチ・バイブレータ ２０６ カウンタ ２０７ 大小比較判定論理 ２０８ ＡＮＤ論理 ２０９ ワンショット・マルチ・バイブレータ ２１０ カウンタ ２１１ 大小比較判定論理 ２１２ 表示ライン数判定論理 ２２０ 位相検出器 ２２１ ループ・フィルタ ２２２ 電圧制御発信器 ２２３ 分周器 ２２４ プログラマブル分周器 ２２５ 垂直同期フロント・ポーチ・プログラマブル・
カウンタ ２２６ 垂直同期バック・ポーチ・プログラマブル・カ
ウンタ ２２７ 水平同期フロント・ポーチ・プログラマブル・
カウンタ ２２８ 水平同期バック・ポーチ・プログラマブル・カ
ウンタ ２２９ 表示タイミング合成論理 ２３１ プログラマブル・シフトレジスタ ２３２ プログラマブル・シフトレジスタ ２３３ プログラマブル・シフトレジスタ ２３４ プログラマブル・シフトレジスタ ２０５ ＡＮＤ論理 ２５０ 出力制御部 ２５１ ２ビット／ピクセル出力部 ２５２ ４ビット／ピクセル出力部 ２５３ ８ビット／ピクセル出力部 ２６１ 反転論理 ２６２ ラッチ回路 ２６３ ラッチ回路 ２６４ ラッチ回路 ２６５ ラッチ回路 ２６６ ラッチ回路 ２６７ ラッチ回路 ２６８ ラッチ回路 ２６９ ラッチ回路 ２７０ ３ステート・バッファ ２７１ ラッチ回路 ２７２ ラッチ回路 ２７３ ラッチ回路 ２７４ ラッチ回路 ２７５ ラッチ回路 ２７６ ラッチ回路 ２７７ ラッチ回路 ２７８ ラッチ回路 ２８１ 反転論理 ２８２ ラッチ回路 ２８３ ラッチ回路 ２８４ ラッチ回路 ２８５ ラッチ回路 ２８６ ３ステート・バッファ ２８７ ラッチ回路 ２８８ ラッチ回路 ２８９ ラッチ回路 ２９０ ラッチ回路 ２９１ 反転論理 ２９２ ラッチ回路 ２９３ ラッチ回路 ２９４ ３ステート・バッファ ２９５ ラッチ回路 ２９６ ラッチ回路 ３００ コントローラ ３１０ 電源コントローラ ３２０ コモンドライバ ３２１ セグメントドライバ ３３０ 温度センサ ３４０ 表示器 ３５０ 表示画面 ３５１ 有効表示領域 ３５２ 枠 ５０１ 演算増幅器 ５０２ 演算増幅器 ５０３ 演算増幅器 ５０４ 演算増幅器 ５０５ 抵抗器 ５０６ 抵抗器 ５０７ 抵抗器 ５０８ 抵抗器 ５０９ 抵抗器 ５１０ 抵抗器 ５１１ 抵抗器 ５１２ 抵抗器 ５１３ 抵抗器 ５１４ 抵抗器 ５１５ Ａ／Ｄ変換部 ５５１ 演算増幅器 ５５２ 演算増幅器 ５５３ 演算増幅器 ５５４ Ａ／Ｄ変換器 ５５５ Ａ／Ｄ変換器 ５５６ Ａ／Ｄ変換器 ５５７ デジタル乗算器 ６００ 強誘電性液晶表示装置 ６０１ 強誘電性液晶表示制御装置 ６０２ マザー・ボード ６０３ パーソナル コンピュータ ６１０ 強誘電性液晶表示装置 ６１１ 強誘電性液晶表示制御アダプタ ６１２ 拡張スロット ６１３ パーソナル コンピュータ ６２０ ＣＲＴ表示装置 ６２１ ＣＲＴ表示制御装置 ６２２ マザー・ボード ６２３ パーソナル コンピュータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０９Ｇ 3/20 ６６０ Ｇ０９Ｇ 3/20 ６６０Ｃ Ｈ０４Ｎ 5/68 Ｈ０４Ｎ 5/68 Ｚ (56)参考文献 特開 平１−291288（ＪＰ，Ａ) 特開 平３−123386（ＪＰ，Ａ) 特開 平１−214898（ＪＰ，Ａ) 特開 平３−96994（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 5/48 G02F 1/133 505 - 580 H04N 5/66 - 5/74

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の走査線と複数の情報線が交わる夫
    々の交点に画素を備え、該画素に双安定状態の強誘電性
    液晶素子を有する表示装置を備え、該表示装置の有効光
    学領域に表示される表示画面の表示サイズ及び階調数を
    アナログ原色信号から変換されるデジタル画像信号の複
    数の前記画素によって構成された１ピクセル中の前記画
    素の数を可変することで任意に設定する手段を備え、前
    記表示装置の前記有効光学領域に表示される前記表示サ
    イズ及び前記階調数を前記デジタル画像信号の前記１ピ
    クセル中の前記画素の数に応じて前記アナログ原色信号
    から前記デジタル画像信号へのサンプリング周期を可変
    することで任意に設定する手段を備えたことを特徴とす
    る表示制御装置。
  2. 【請求項２】 前記表示装置の前記有効光学領域に表示
    される前記表示サイズ及び前記階調数を前記アナログ原
    色信号から前記デジタル画像信号への前記サンプリング
    周期を可変することで、前記画像データを補間あるいは
    間引きし、任意に設定する手段を備えたことを特徴とす
    る請求項１に記載の表示制御装置。
  3. 【請求項３】 前記表示サイズが前記表示装置の前記有
    効光学領域より小さい時にボーダ領域を作成する手段を
    備えたことを特徴とする請求項1に記載の表示制御装
    置。
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