JP3144817B2 - 半導体装置 - Google Patents
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- JP3144817B2 JP3144817B2 JP07868591A JP7868591A JP3144817B2 JP 3144817 B2 JP3144817 B2 JP 3144817B2 JP 07868591 A JP07868591 A JP 07868591A JP 7868591 A JP7868591 A JP 7868591A JP 3144817 B2 JP3144817 B2 JP 3144817B2
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- semiconductor device
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/48—Insulating materials thereof
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/40—Encapsulations, e.g. protective coatings characterised by their materials
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、半導体装置の耐湿性を向上させる技術に関するもの
である。
に、半導体装置の耐湿性を向上させる技術に関するもの
である。
【０００２】
【従来の技術】半導体装置においては、現在アルミニウ
ム配線が多く用いられている。アルミニウム配線は、非
常に腐食し易い。この配線腐食は、コロージョンと呼ば
れ、半導体集積回路装置の信頼性を考える上で非常に重
要な問題である。アルミニウム配線を腐食させる原因の
１つとしてあげられるのが、水分であり、この水分の侵
入によって半導体装置の耐湿性が劣化する。特に、プラ
スチック樹脂によりモールドされたいわゆるプラスチッ
クパッケージでは、プラスチック樹脂とリードである銅
などの金属との密着性が悪いため、パッケージ側面のリ
ードの部分からの水の侵入を完全に防ぐことが困難であ
る。また、プラスチック樹脂自体にも多少の吸湿性があ
る。
ム配線が多く用いられている。アルミニウム配線は、非
常に腐食し易い。この配線腐食は、コロージョンと呼ば
れ、半導体集積回路装置の信頼性を考える上で非常に重
要な問題である。アルミニウム配線を腐食させる原因の
１つとしてあげられるのが、水分であり、この水分の侵
入によって半導体装置の耐湿性が劣化する。特に、プラ
スチック樹脂によりモールドされたいわゆるプラスチッ
クパッケージでは、プラスチック樹脂とリードである銅
などの金属との密着性が悪いため、パッケージ側面のリ
ードの部分からの水の侵入を完全に防ぐことが困難であ
る。また、プラスチック樹脂自体にも多少の吸湿性があ
る。
【０００３】このため、従来、半導体チップの耐湿性向
上の対策として、パッシベーション膜（表面保護膜）が
用いられている。パッシベーション膜としては、シリコ
ン窒化膜（Ｓｉ３Ｎ４）もしくはＳｉ３Ｎ４／ＰＳＧか
らなる積層体などが使用されている。しかし、パッシペ
ーション膜は、半導体チップの上方向からの水の侵入に
対しては効果がある。しかし、半導体装置の製造工程に
おいて、ウェハ全面にパッシペーション膜を形成した
後、ウェハをダイシングしてチップが切り出される。こ
のため、チップの側面はバッシベーション膜によって被
覆されていないので、チップ側面からの水の侵入が大き
な問題となる。侵入した水分は、絶縁膜として使用した
ＢＰＳＧやＰＳＧと接触して燐酸を生じ、この燐酸がア
ルミニウム配線などを腐食するのである。
上の対策として、パッシベーション膜（表面保護膜）が
用いられている。パッシベーション膜としては、シリコ
ン窒化膜（Ｓｉ３Ｎ４）もしくはＳｉ３Ｎ４／ＰＳＧか
らなる積層体などが使用されている。しかし、パッシペ
ーション膜は、半導体チップの上方向からの水の侵入に
対しては効果がある。しかし、半導体装置の製造工程に
おいて、ウェハ全面にパッシペーション膜を形成した
後、ウェハをダイシングしてチップが切り出される。こ
のため、チップの側面はバッシベーション膜によって被
覆されていないので、チップ側面からの水の侵入が大き
な問題となる。侵入した水分は、絶縁膜として使用した
ＢＰＳＧやＰＳＧと接触して燐酸を生じ、この燐酸がア
ルミニウム配線などを腐食するのである。
【０００４】図１７は、半導体ウエハをダイシングして
得られた従来の技術による半導体装置の半導体チップ端
部の断面図、図１８は、同じく従来の技術による半導体
装置の平面図を示すものである。半導体チップは、通常
中心部分の素子や配線、ボンディングパッド等が形成さ
れている素子領域と半導体チップ周辺に存在する非素子
領域とに分けられる。図１７に示すように、従来の技術
による半導体装置では、チップの上方向からの水分の侵
入は、表面保護膜であるＳｉ３Ｎ４膜２０によって防ぐ
ことができるが、半導体ウェハのダイシングラインに沿
ってダイシングされたチップの側面では、Ｓｉ３Ｎ４膜
２０の下方にあるフィ−ルド酸化膜１１やＢＰＳＧ（ボ
ロンを含んだ燐シリゲートガラス）膜１３やＳｉＯ2 膜
１７などが半導体基板１０上において露出している。半
導体基板１０上には、その他にポリシリコン電極１２、
このポリシリコン電極に接続される一層目のアルミニウ
ム配線１６および二層目のアルミニウム配線１９が形成
されている。
得られた従来の技術による半導体装置の半導体チップ端
部の断面図、図１８は、同じく従来の技術による半導体
装置の平面図を示すものである。半導体チップは、通常
中心部分の素子や配線、ボンディングパッド等が形成さ
れている素子領域と半導体チップ周辺に存在する非素子
領域とに分けられる。図１７に示すように、従来の技術
による半導体装置では、チップの上方向からの水分の侵
入は、表面保護膜であるＳｉ３Ｎ４膜２０によって防ぐ
ことができるが、半導体ウェハのダイシングラインに沿
ってダイシングされたチップの側面では、Ｓｉ３Ｎ４膜
２０の下方にあるフィ−ルド酸化膜１１やＢＰＳＧ（ボ
ロンを含んだ燐シリゲートガラス）膜１３やＳｉＯ2 膜
１７などが半導体基板１０上において露出している。半
導体基板１０上には、その他にポリシリコン電極１２、
このポリシリコン電極に接続される一層目のアルミニウ
ム配線１６および二層目のアルミニウム配線１９が形成
されている。
【０００５】図１８に示した半導体装置では、半導体チ
ップ５１上に複数のトランジスタやキャパシタなどの素
子や配線が形成されている領域５３（以下、機能領域と
いう。）と配線５７とが形成されている。半導体チップ
の各辺に沿って、外部と接続するボンディングパッド５
２が形成されており、配線５７がボンディングパッド５
２と内部の回路とを電気的に接続している。したがっ
て、この半導体装置の素子領域は、機能領域、配線およ
びボンディングパッドを含む部分をいう。しかし、同図
から分かるように、機能領域５３の部分はチップ端部で
ある辺５４に接近している。すなわち、非素子領域の幅
がせまい。このため、チップ側面から水が侵入し、その
結果、アルミニウム配線や素子が腐食し、動作不良を起
こしやすいことが耐湿性試験などにおいて確認されてい
る。ところで、水分の侵入経路は、主に、膜と膜の界面
であり、特に密着性の悪い膜と膜の間、例えばＢＰＳＧ
膜（ボロンを含む燐シリゲートガラス膜）とＰＣＶＤＳ
ｉＯ2 （プラズマＣＶＤ法により形成されたＳｉＯ2 ）
膜の間で水分が侵入しやすいことが分かっている。ＰＣ
ＶＤＳｉＯ2 膜は、その他ＰＳＧ膜とも余り良好な関係
を有していない。
ップ５１上に複数のトランジスタやキャパシタなどの素
子や配線が形成されている領域５３（以下、機能領域と
いう。）と配線５７とが形成されている。半導体チップ
の各辺に沿って、外部と接続するボンディングパッド５
２が形成されており、配線５７がボンディングパッド５
２と内部の回路とを電気的に接続している。したがっ
て、この半導体装置の素子領域は、機能領域、配線およ
びボンディングパッドを含む部分をいう。しかし、同図
から分かるように、機能領域５３の部分はチップ端部で
ある辺５４に接近している。すなわち、非素子領域の幅
がせまい。このため、チップ側面から水が侵入し、その
結果、アルミニウム配線や素子が腐食し、動作不良を起
こしやすいことが耐湿性試験などにおいて確認されてい
る。ところで、水分の侵入経路は、主に、膜と膜の界面
であり、特に密着性の悪い膜と膜の間、例えばＢＰＳＧ
膜（ボロンを含む燐シリゲートガラス膜）とＰＣＶＤＳ
ｉＯ2 （プラズマＣＶＤ法により形成されたＳｉＯ2 ）
膜の間で水分が侵入しやすいことが分かっている。ＰＣ
ＶＤＳｉＯ2 膜は、その他ＰＳＧ膜とも余り良好な関係
を有していない。
【０００６】
【発明が解決しようとする課題】このように、従来の半
導体装置では、半導体ウエハをダイシングして形成した
半導体チップの切断面がある側面からの水分の侵入によ
り、チップ内部のアルミニウム配線や素子が腐食し、動
作不良を起こすという問題点があった。本発明の目的は
以上のような従来の半導体装置の問題点に鑑み、半導体
チップ側面からの水の侵入を防いで半導体装置の耐湿性
を向上させることにある。
導体装置では、半導体ウエハをダイシングして形成した
半導体チップの切断面がある側面からの水分の侵入によ
り、チップ内部のアルミニウム配線や素子が腐食し、動
作不良を起こすという問題点があった。本発明の目的は
以上のような従来の半導体装置の問題点に鑑み、半導体
チップ側面からの水の侵入を防いで半導体装置の耐湿性
を向上させることにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板の少なくとも１つの辺に
沿って配列された複数のボンディングパッドと、前記半
導体基板の少なくとも１つの辺とその辺に対向する前記
ボンディングパッドとの間に設けられ、水分の侵入を防
止する手段を備えた少なくとも２層を含む絶縁膜とを具
備し、前記水分の侵入を防止する手段は、前記絶縁膜の
前記２層の接合部分を分断するように形成された溝構造
及び少なくともこの溝構造内に埋め込まれた絶縁物もし
くは金属からなる膜から構成されており、前記溝構造内
に埋め込まれた絶縁物もしくは金属からなる膜と前記溝
構造の内底面との接合部分の密着性が前記２層の接合部
分の密着性より良いことを特徴としている。
半導体基板と、前記半導体基板の少なくとも１つの辺に
沿って配列された複数のボンディングパッドと、前記半
導体基板の少なくとも１つの辺とその辺に対向する前記
ボンディングパッドとの間に設けられ、水分の侵入を防
止する手段を備えた少なくとも２層を含む絶縁膜とを具
備し、前記水分の侵入を防止する手段は、前記絶縁膜の
前記２層の接合部分を分断するように形成された溝構造
及び少なくともこの溝構造内に埋め込まれた絶縁物もし
くは金属からなる膜から構成されており、前記溝構造内
に埋め込まれた絶縁物もしくは金属からなる膜と前記溝
構造の内底面との接合部分の密着性が前記２層の接合部
分の密着性より良いことを特徴としている。
【０００８】前記溝構造の巾が２μｍ〜３０μｍである
ようにしても良い。前記溝構造には、Ｗ、ＣｕおよびＡ
ｌのうちの少なくとも１つから選ばれた金属膜が埋設さ
れているようにしても良い。前記溝構造は、前記半導体
基板表面にまで達していないようにしても良い。前記溝
構造は、前記半導体基板の各辺に沿って形成され互いに
繋がっているようにしても良い。前記溝構造は、半導体
基板の辺に沿って、前記ボンディングパッドが他の部分
より高密度に配列している部分と前記半導体基板の辺と
の間にのみ形成されているようにしても良い。前記溝構
造は、互いに隣接する前記ボンディングパッド間にまで
突出している前記半導体基板の中央部分に形成された素
子および配線からなる機能領域と前記半導体基板の辺と
の間に形成されているようにしても良い。前記絶縁膜
が、半導体基板表面に形成されたフィ−ルド酸化膜と、
このフィ−ルド酸化膜の上に形成され、第１の層間絶縁
膜であるＢＰＳＧ／ＣＶＤＳｉＯ2 膜と、このＢＰＳＧ
／ＣＶＤＳｉＯ2 膜の上に形成された第２の層間絶縁膜
であるプラズマＣＶＤＳｉＯ2 膜およびその上の表面保
護膜であるＳｉ３Ｎ４膜からなり、前記溝構造が、その
溝構造の底部において前記プラズマＣＶＤＳｉＯ2 膜と
前記ＢＰＳＧ／ＣＶＤＳｉＯ2 膜を構成するＢＰＳＧと
の接触を断つように、前記ＢＰＳＧ／ＣＶＤＳｉＯ2 膜
と前記フィ−ルド酸化膜に形成されているようにしても
良い。
ようにしても良い。前記溝構造には、Ｗ、ＣｕおよびＡ
ｌのうちの少なくとも１つから選ばれた金属膜が埋設さ
れているようにしても良い。前記溝構造は、前記半導体
基板表面にまで達していないようにしても良い。前記溝
構造は、前記半導体基板の各辺に沿って形成され互いに
繋がっているようにしても良い。前記溝構造は、半導体
基板の辺に沿って、前記ボンディングパッドが他の部分
より高密度に配列している部分と前記半導体基板の辺と
の間にのみ形成されているようにしても良い。前記溝構
造は、互いに隣接する前記ボンディングパッド間にまで
突出している前記半導体基板の中央部分に形成された素
子および配線からなる機能領域と前記半導体基板の辺と
の間に形成されているようにしても良い。前記絶縁膜
が、半導体基板表面に形成されたフィ−ルド酸化膜と、
このフィ−ルド酸化膜の上に形成され、第１の層間絶縁
膜であるＢＰＳＧ／ＣＶＤＳｉＯ2 膜と、このＢＰＳＧ
／ＣＶＤＳｉＯ2 膜の上に形成された第２の層間絶縁膜
であるプラズマＣＶＤＳｉＯ2 膜およびその上の表面保
護膜であるＳｉ３Ｎ４膜からなり、前記溝構造が、その
溝構造の底部において前記プラズマＣＶＤＳｉＯ2 膜と
前記ＢＰＳＧ／ＣＶＤＳｉＯ2 膜を構成するＢＰＳＧと
の接触を断つように、前記ＢＰＳＧ／ＣＶＤＳｉＯ2 膜
と前記フィ−ルド酸化膜に形成されているようにしても
良い。
【０００９】
【作用】本発明の半導体装置においては、ボンディング
パッドとチップの辺との間つまりチップの外周部の全部
または一部に、あるいはチップの辺と素子領域との間の
非素子領域に、溝構造などの水分の侵入を防止する手段
を形成しているので、この部分で密着性の悪い２つの膜
の接合部分が寸断される。このため、チップの側面から
侵入した水がチップ内部の素子領域へ侵入することがな
い。
パッドとチップの辺との間つまりチップの外周部の全部
または一部に、あるいはチップの辺と素子領域との間の
非素子領域に、溝構造などの水分の侵入を防止する手段
を形成しているので、この部分で密着性の悪い２つの膜
の接合部分が寸断される。このため、チップの側面から
侵入した水がチップ内部の素子領域へ侵入することがな
い。
【００１０】
【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。
いて説明する。
【００１１】まず、図１乃至図３を参照して、本発明の
第１の実施例について説明する。図１（ａ）は、半導体
チップの１部の断面図を示すものであり、シリコン半導
体基板１０上にフィールド酸化膜１１とポリシリコン電
極層１２とを形成し、その上に、ＳｉＯ2 膜を温度約４
００℃の減圧ＣＶＤ（Chemical Vapor Deposition)法に
より形成し、さらに、この上にＢＰＳＧ膜を形成するこ
とにより絶縁膜である二重構造のＢＰＳＧ／ＣＶＤＳｉ
Ｏ2 膜１３を形成する。右辺の側面Ａが、シリコンウエ
ハをダイシングラインに沿って切断し、切り出した半導
体チップの１つの辺を示すものである。
第１の実施例について説明する。図１（ａ）は、半導体
チップの１部の断面図を示すものであり、シリコン半導
体基板１０上にフィールド酸化膜１１とポリシリコン電
極層１２とを形成し、その上に、ＳｉＯ2 膜を温度約４
００℃の減圧ＣＶＤ（Chemical Vapor Deposition)法に
より形成し、さらに、この上にＢＰＳＧ膜を形成するこ
とにより絶縁膜である二重構造のＢＰＳＧ／ＣＶＤＳｉ
Ｏ2 膜１３を形成する。右辺の側面Ａが、シリコンウエ
ハをダイシングラインに沿って切断し、切り出した半導
体チップの１つの辺を示すものである。
【００１２】次に、同図（ｂ）に示すように、フォトマ
スク（図示せず）を利用してＢＰＳＧ／ＣＶＤＳｉＯ2
膜１３をエッチングすることにより、コンタクトホール
１４と溝構造１５とを同時に形成する。このとき、溝構
造１５はフィールド酸化膜１１まで達するように形成
し、溝構造の幅は、１０μｍであり、その深さは、およ
そ１μｍである。図においては、フィールド酸化膜１１
の一部もエッチングされているが、ＢＰＳＧ／ＣＶＤＳ
ｉＯ2 膜１３とその上に形成されるＳｉＯ2 膜との密着
性が悪いのであれば、少なくともＢＰＳＧ／ＣＶＤＳｉ
Ｏ2 膜１３が完全にエッチングされていればよい。ま
た、ＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３のＢＰＳＧ膜とそ
の上に形成されるＳｉＯ2 膜との密着性が悪いのであれ
ば、少なくともＢＰＳＧ膜が完全にエッチングされてい
ればよい。つまり、溝構造部分において、密着性の悪い
２つの膜が接合されないようにすれば効果が得られる。
スク（図示せず）を利用してＢＰＳＧ／ＣＶＤＳｉＯ2
膜１３をエッチングすることにより、コンタクトホール
１４と溝構造１５とを同時に形成する。このとき、溝構
造１５はフィールド酸化膜１１まで達するように形成
し、溝構造の幅は、１０μｍであり、その深さは、およ
そ１μｍである。図においては、フィールド酸化膜１１
の一部もエッチングされているが、ＢＰＳＧ／ＣＶＤＳ
ｉＯ2 膜１３とその上に形成されるＳｉＯ2 膜との密着
性が悪いのであれば、少なくともＢＰＳＧ／ＣＶＤＳｉ
Ｏ2 膜１３が完全にエッチングされていればよい。ま
た、ＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３のＢＰＳＧ膜とそ
の上に形成されるＳｉＯ2 膜との密着性が悪いのであれ
ば、少なくともＢＰＳＧ膜が完全にエッチングされてい
ればよい。つまり、溝構造部分において、密着性の悪い
２つの膜が接合されないようにすれば効果が得られる。
【００１３】次に、図２（ａ）に示すように、アルミニ
ウムをスパッタリングにより蒸着し、フォトマスク（図
示せず）を利用して所望の形にパターニングすることに
より一層目のアルミニウム配線１６を形成する。つぎ
に、図２（ｂ）に示すように、温度約３００℃のプラズ
マＣＶＤ法により層間絶縁膜であるＰＣＶＤＳｉＯ2 膜
１７を、一層目のアルミニウム配線１６上、フィールド
酸化膜１１上及びＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３上と
に堆積する。次に、図３（ａ）に示すように、フォトマ
スク（図示せず）を利用して、ビア（Ｖｉａ）ホール１
８をリアクティブイオンエッチングにより形成する。さ
らに、図３（ｂ）に示すように、アルミニウムをスパッ
タリングにより蒸着し、このアルミニウムをパターニン
グし、二層目のアルミニウム配線１９を形成する。最後
に表面保護膜であるＳｉ３Ｎ４膜２０を、温度約４００
℃の減圧ＣＶＤ法により堆積して半導体装置を形成す
る。図に示すように、溝構造１５は、半導体チップの側
面Ａから、それより内部のボンディングパッド（図示せ
ず）が形成されている部分までの間の非素子領域に配置
されている。
ウムをスパッタリングにより蒸着し、フォトマスク（図
示せず）を利用して所望の形にパターニングすることに
より一層目のアルミニウム配線１６を形成する。つぎ
に、図２（ｂ）に示すように、温度約３００℃のプラズ
マＣＶＤ法により層間絶縁膜であるＰＣＶＤＳｉＯ2 膜
１７を、一層目のアルミニウム配線１６上、フィールド
酸化膜１１上及びＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３上と
に堆積する。次に、図３（ａ）に示すように、フォトマ
スク（図示せず）を利用して、ビア（Ｖｉａ）ホール１
８をリアクティブイオンエッチングにより形成する。さ
らに、図３（ｂ）に示すように、アルミニウムをスパッ
タリングにより蒸着し、このアルミニウムをパターニン
グし、二層目のアルミニウム配線１９を形成する。最後
に表面保護膜であるＳｉ３Ｎ４膜２０を、温度約４００
℃の減圧ＣＶＤ法により堆積して半導体装置を形成す
る。図に示すように、溝構造１５は、半導体チップの側
面Ａから、それより内部のボンディングパッド（図示せ
ず）が形成されている部分までの間の非素子領域に配置
されている。
【００１４】次に図４乃至図６を参照して、本発明の第
２の実施例について説明する。図４（ａ）に示すよう
に、シリコン半導体基板に形成したフィールド酸化膜１
１およびポリシリコン電極１２上とに、ＳｉＯ2 膜をＣ
ＶＤ法により形成し、さらにこの上にＢＰＳＧ膜を形成
して二重構造の絶縁膜であるＢＰＳＧ／ＣＶＤＳｉＯ2
膜１３を形成する。右辺の側面Ａは、本実施例の半導体
チップの１辺を示す。次に、フォトマスク（図示せず）
を利用してＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３をエッチン
グすることにより、コンタクトホール１４を形成する。
このときは、まだ溝構造を形成しない。次に、同図
（ｂ）に示すように、アルミニウムをスパッタリングに
より蒸着し、フォトマスク（図示せず）を利用して所望
の形にパターニングし、一層目のアルミニウム配線１６
を形成する。次に、図５（ａ）に示すように、プラズマ
ＣＶＤ法により層間絶縁膜であるＰＣＶＤＳｉＯ2 膜１
７を堆積する。次に、図５（ｂ）に示すように、フォト
マスク（図示せず）を利用して、ビアホール１８と溝構
造１５とをリアクティブイオンエッチングにより同時に
形成する。溝構造１５の幅は、１２μｍ、深さは１．７
μｍである。さらに、アルミニウムを蒸着し、パターニ
ングして二層目のアルミニウム配線１９を形成する。最
後に表面保護膜であるＳｉ３Ｎ４膜２０を減圧ＣＶＤ法
により形成し、図６のような構造の半導体装置を形成す
る。図に示すように、溝構造１５は、半導体チップの１
つの辺（右側面Ａ）から、その内部のボンディングパッ
ド（図示せず）までの非素子領域に形成されている。
２の実施例について説明する。図４（ａ）に示すよう
に、シリコン半導体基板に形成したフィールド酸化膜１
１およびポリシリコン電極１２上とに、ＳｉＯ2 膜をＣ
ＶＤ法により形成し、さらにこの上にＢＰＳＧ膜を形成
して二重構造の絶縁膜であるＢＰＳＧ／ＣＶＤＳｉＯ2
膜１３を形成する。右辺の側面Ａは、本実施例の半導体
チップの１辺を示す。次に、フォトマスク（図示せず）
を利用してＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３をエッチン
グすることにより、コンタクトホール１４を形成する。
このときは、まだ溝構造を形成しない。次に、同図
（ｂ）に示すように、アルミニウムをスパッタリングに
より蒸着し、フォトマスク（図示せず）を利用して所望
の形にパターニングし、一層目のアルミニウム配線１６
を形成する。次に、図５（ａ）に示すように、プラズマ
ＣＶＤ法により層間絶縁膜であるＰＣＶＤＳｉＯ2 膜１
７を堆積する。次に、図５（ｂ）に示すように、フォト
マスク（図示せず）を利用して、ビアホール１８と溝構
造１５とをリアクティブイオンエッチングにより同時に
形成する。溝構造１５の幅は、１２μｍ、深さは１．７
μｍである。さらに、アルミニウムを蒸着し、パターニ
ングして二層目のアルミニウム配線１９を形成する。最
後に表面保護膜であるＳｉ３Ｎ４膜２０を減圧ＣＶＤ法
により形成し、図６のような構造の半導体装置を形成す
る。図に示すように、溝構造１５は、半導体チップの１
つの辺（右側面Ａ）から、その内部のボンディングパッ
ド（図示せず）までの非素子領域に形成されている。
【００１５】次に、図７を参照してコンタクトホール形
成工程とビアホ−ル形成工程の両工程を利用して溝構造
の形成を行う第３の実施例を説明する。図７において
は、半導体基板１０上に、フィールド酸化膜１１が形成
され、この上に、ポリシリコン電極１２と二重構造のＢ
ＰＳＧ／ＣＶＤＳｉＯ2 膜１３とが形成されている。そ
して、これらポリシリコン電極１２と二重構造のＢＰＳ
Ｇ／ＣＶＤＳｉＯ2 膜１３との上には、一層目のアルミ
ニウム配線１６およびこれを介してプラズマＣＶＤ法に
よりＰＣＶＤＳｉＯ2 膜１７が形成されている。このＰ
ＣＶＤＳｉＯ2 膜１７にはビアホールを設け、このビア
ホールにより二層目のアルミニウム配線１９と一層目の
アルミニウム配線１６のコンタクトをとっている。溝構
造１５は、コンタクトホール形成工程とビアホール形成
工程との両工程を利用して形成されているため、表面保
護膜であるＳｉ３Ｎ４／ＰＳＧ膜２１が半導体基板１０
まで達している。ただし、半導体基板１０の表面は、こ
のＳｉ３Ｎ４／ＰＳＧ膜２１で完全に覆われている。こ
の時の溝構造１５の深さは、約２．４μｍである。右側
面Ａは、本実施例の半導体チップの１辺を示している。
そして、この溝構造１５は、この辺から、内部に設けた
ボンディングパッド（図示せず）までの間の非素子領域
に形成されている。この例では、ビアホ−ル形成工程に
おける溝構造形成時に基板を露出させているが、汚染不
純物が基板内に侵入する恐れがあるので、フィ−ルド酸
化膜は、完全にはエッチング除去しないで少し残すのが
好ましい。また、２工程で形成した溝構造は、それぞれ
別の位置に配置することもできる。
成工程とビアホ−ル形成工程の両工程を利用して溝構造
の形成を行う第３の実施例を説明する。図７において
は、半導体基板１０上に、フィールド酸化膜１１が形成
され、この上に、ポリシリコン電極１２と二重構造のＢ
ＰＳＧ／ＣＶＤＳｉＯ2 膜１３とが形成されている。そ
して、これらポリシリコン電極１２と二重構造のＢＰＳ
Ｇ／ＣＶＤＳｉＯ2 膜１３との上には、一層目のアルミ
ニウム配線１６およびこれを介してプラズマＣＶＤ法に
よりＰＣＶＤＳｉＯ2 膜１７が形成されている。このＰ
ＣＶＤＳｉＯ2 膜１７にはビアホールを設け、このビア
ホールにより二層目のアルミニウム配線１９と一層目の
アルミニウム配線１６のコンタクトをとっている。溝構
造１５は、コンタクトホール形成工程とビアホール形成
工程との両工程を利用して形成されているため、表面保
護膜であるＳｉ３Ｎ４／ＰＳＧ膜２１が半導体基板１０
まで達している。ただし、半導体基板１０の表面は、こ
のＳｉ３Ｎ４／ＰＳＧ膜２１で完全に覆われている。こ
の時の溝構造１５の深さは、約２．４μｍである。右側
面Ａは、本実施例の半導体チップの１辺を示している。
そして、この溝構造１５は、この辺から、内部に設けた
ボンディングパッド（図示せず）までの間の非素子領域
に形成されている。この例では、ビアホ−ル形成工程に
おける溝構造形成時に基板を露出させているが、汚染不
純物が基板内に侵入する恐れがあるので、フィ−ルド酸
化膜は、完全にはエッチング除去しないで少し残すのが
好ましい。また、２工程で形成した溝構造は、それぞれ
別の位置に配置することもできる。
【００１６】前述のように、溝構造はどの工程において
形成してもよいが、互いに密着性の悪い２つの膜の少な
くとも一方をエッチングすることにより溝構造を形成
し、この溝構造部分において、密着性の悪い２つの膜の
接合面が寸断され、密着性の良い２つの膜が接合される
ようにすることより有効な効果が得られる。例えば、第
１の実施例においては、ＢＰＳＧ／ＣＶＤＳｉＯ2 膜１
３のＢＰＳＧ膜とその上のＰＣＶＤＳｉＯ2 膜１７との
密着性が悪いので、ＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３も
しくはＢＰＳＧ膜をエッチングして溝構造を形成し、こ
の中にＢＰＳＧ膜とＰＣＶＤＳｉＯ2 膜１７との接合よ
り密着性が良いＰＣＶＤＳｉＯ2 膜１７とフィールド酸
化膜１１との接合面を形成している。
形成してもよいが、互いに密着性の悪い２つの膜の少な
くとも一方をエッチングすることにより溝構造を形成
し、この溝構造部分において、密着性の悪い２つの膜の
接合面が寸断され、密着性の良い２つの膜が接合される
ようにすることより有効な効果が得られる。例えば、第
１の実施例においては、ＢＰＳＧ／ＣＶＤＳｉＯ2 膜１
３のＢＰＳＧ膜とその上のＰＣＶＤＳｉＯ2 膜１７との
密着性が悪いので、ＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３も
しくはＢＰＳＧ膜をエッチングして溝構造を形成し、こ
の中にＢＰＳＧ膜とＰＣＶＤＳｉＯ2 膜１７との接合よ
り密着性が良いＰＣＶＤＳｉＯ2 膜１７とフィールド酸
化膜１１との接合面を形成している。
【００１７】ついで、図８を参照してアルミニウム配線
が一層である場合の第４の実施例を説明する。図８にお
いては、シリコン半導体基板１０上に形成されたフィー
ルド酸化膜１１上に、ポリシリコン電極１２と二重構造
のＢＰＳＧ／ＣＶＤＳｉＯ2膜１３とが形成されてい
る。そして、これらポリシリコン電極１２と二重構造の
ＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３との上には一層目のア
ルミニウム配線１６およびこれを介して表面保護膜であ
るＳｉ３Ｎ４／ＰＳＧ膜２１が形成されている。右側面
Ａはこの実施例の半導体チップの１辺を示し、ここか
ら、内部のボンディングパッドが形成されている間の非
素子領域に溝構造１５が配置されている。さらに、本発
明は、三層以上のアルミニウム配線を有する半導体装置
においても効果が得られる。
が一層である場合の第４の実施例を説明する。図８にお
いては、シリコン半導体基板１０上に形成されたフィー
ルド酸化膜１１上に、ポリシリコン電極１２と二重構造
のＢＰＳＧ／ＣＶＤＳｉＯ2膜１３とが形成されてい
る。そして、これらポリシリコン電極１２と二重構造の
ＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３との上には一層目のア
ルミニウム配線１６およびこれを介して表面保護膜であ
るＳｉ３Ｎ４／ＰＳＧ膜２１が形成されている。右側面
Ａはこの実施例の半導体チップの１辺を示し、ここか
ら、内部のボンディングパッドが形成されている間の非
素子領域に溝構造１５が配置されている。さらに、本発
明は、三層以上のアルミニウム配線を有する半導体装置
においても効果が得られる。
【００１８】次に、図１４を参照して第５の実施例を説
明する。まず、シリコン半導体基板１０に形成されたフ
ィ−ルド酸化膜１１とポリシリコン電極１２上にＳｉＯ
2 膜を温度約４００℃の減圧ＣＶＤ法により形成し、さ
らに、この上にＢＰＳＧ膜を形成することにより層間絶
縁膜である二重構造のＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３
を形成する。ついで、図示しないフォトマスクを利用し
てＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３をエッチングし、コ
ンタクトホ−ル１４と溝構造１５とを同時に形成する。
溝構造１５はフィ−ルド酸化膜１１まで達するように形
成する。この溝構造の幅は、１０μｍ程度である。この
図では、フィ−ルド酸化膜１１の１部もエッチングされ
ているが、ＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３とその上に
形成されるＳｉＯ2 膜との密着性が悪い場合には、少な
くともＢＰＳＧ／ＣＶＤＳｉＯ2 膜が、溝構造部分にお
いて密着性の悪い２つの膜が接合されないように、完全
にエッチングされていれば良い。つぎに、コンタクトホ
−ル１４のなかにタングステン２３を埋め込みＣＶＤ法
によって充填し、同時に、溝構造１５にも同じタングス
テン２２を埋め込む（図１４（ａ））。その後、アルミ
ニウムをスパッタリングによりコンタクトホ−ル１４お
よびＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３上に蒸着し、フォ
トマスクを利用して所望の形にパタ−ニングして１層目
のアルミニウム配線１６を形成する。
明する。まず、シリコン半導体基板１０に形成されたフ
ィ−ルド酸化膜１１とポリシリコン電極１２上にＳｉＯ
2 膜を温度約４００℃の減圧ＣＶＤ法により形成し、さ
らに、この上にＢＰＳＧ膜を形成することにより層間絶
縁膜である二重構造のＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３
を形成する。ついで、図示しないフォトマスクを利用し
てＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３をエッチングし、コ
ンタクトホ−ル１４と溝構造１５とを同時に形成する。
溝構造１５はフィ−ルド酸化膜１１まで達するように形
成する。この溝構造の幅は、１０μｍ程度である。この
図では、フィ−ルド酸化膜１１の１部もエッチングされ
ているが、ＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３とその上に
形成されるＳｉＯ2 膜との密着性が悪い場合には、少な
くともＢＰＳＧ／ＣＶＤＳｉＯ2 膜が、溝構造部分にお
いて密着性の悪い２つの膜が接合されないように、完全
にエッチングされていれば良い。つぎに、コンタクトホ
−ル１４のなかにタングステン２３を埋め込みＣＶＤ法
によって充填し、同時に、溝構造１５にも同じタングス
テン２２を埋め込む（図１４（ａ））。その後、アルミ
ニウムをスパッタリングによりコンタクトホ−ル１４お
よびＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３上に蒸着し、フォ
トマスクを利用して所望の形にパタ−ニングして１層目
のアルミニウム配線１６を形成する。
【００１９】この配線１６は、コンタクトホ−ル１４内
のタングステン２３を介してポリシリコン電極１２と電
気的に接続されている。その後、この配線１６を含んで
ＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３及び溝構造１５内のタ
ングステン２２上に、温度約３００℃でプラズマＣＶＤ
法によって、層間絶縁膜であるＰＣＶＤＳｉＯ2 膜１７
を堆積する。この絶縁膜１７を、フォトマスクを利用し
てリアクティブエッチングし、ビアホ−ル１８を形成す
る。このビアホ−ル１８に前工程と同様に埋め込みＣＶ
Ｄ法によりタングステン２４を埋め込み、そして、アル
ミニウムをスパッタリングにより埋め込まれたタングス
テン２４及び絶縁膜１７上に蒸着し、フォトマスクを利
用して所望に形にパタ−ニングして２層目のアルミニウ
ム配線１９を形成する。最後に、表面保護層であるＳｉ
３Ｎ４膜２０を、温度約４００℃の減圧法により堆積す
る（図１４（ｂ））。図の右側面Ａは、半導体ウエハを
ダイシングして切り出した本実施例の半導体チップの１
辺であり、溝構造１５は、この辺とこれより内部に設け
たボンディングパッド（図示せず）との間の非素子領域
に形成されることになる。水分は、この側面ＡからＰＣ
ＶＤＳｉＯ2 膜とＢＰＳＧ／ＣＶＤＳｉＯ2 膜との界面
を通って内部に侵入するが、この溝構造１５で侵入がと
まり、金属の腐食は、ここのみで行われ、内部の素子領
域の金属等の腐食は生じない。また、溝構造１５内のタ
ングステン２２の存在は、その上のＰＣＶＤＳｉＯ2 膜
１７の平坦化に有益である。
のタングステン２３を介してポリシリコン電極１２と電
気的に接続されている。その後、この配線１６を含んで
ＢＰＳＧ／ＣＶＤＳｉＯ2 膜１３及び溝構造１５内のタ
ングステン２２上に、温度約３００℃でプラズマＣＶＤ
法によって、層間絶縁膜であるＰＣＶＤＳｉＯ2 膜１７
を堆積する。この絶縁膜１７を、フォトマスクを利用し
てリアクティブエッチングし、ビアホ−ル１８を形成す
る。このビアホ−ル１８に前工程と同様に埋め込みＣＶ
Ｄ法によりタングステン２４を埋め込み、そして、アル
ミニウムをスパッタリングにより埋め込まれたタングス
テン２４及び絶縁膜１７上に蒸着し、フォトマスクを利
用して所望に形にパタ−ニングして２層目のアルミニウ
ム配線１９を形成する。最後に、表面保護層であるＳｉ
３Ｎ４膜２０を、温度約４００℃の減圧法により堆積す
る（図１４（ｂ））。図の右側面Ａは、半導体ウエハを
ダイシングして切り出した本実施例の半導体チップの１
辺であり、溝構造１５は、この辺とこれより内部に設け
たボンディングパッド（図示せず）との間の非素子領域
に形成されることになる。水分は、この側面ＡからＰＣ
ＶＤＳｉＯ2 膜とＢＰＳＧ／ＣＶＤＳｉＯ2 膜との界面
を通って内部に侵入するが、この溝構造１５で侵入がと
まり、金属の腐食は、ここのみで行われ、内部の素子領
域の金属等の腐食は生じない。また、溝構造１５内のタ
ングステン２２の存在は、その上のＰＣＶＤＳｉＯ2 膜
１７の平坦化に有益である。
【００２０】次に、図９乃至図１３を用いて、本発明の
溝構造が半導体チップ上にどのような位置に設けられる
かを第６の実施例として説明する。まず、図９では、半
導体チップ５１上に複数のボンディングパッド５２と、
トランジスタやキャパシタ等が形成されている機能領域
５３とが形成されている。ボンディングパッドの１辺の
長さは、およそ１００μｍである。半導体チップ５１
は、複数の素子領域が形成された半導体ウエハのダイシ
ングによってこのウェハから切り出されている。そし
て、これら複数のボンディングパッド５２各々の半導体
チップ５１の任意の辺５４に最も近い部分を結んだ直線
５５とこの辺５４との間の非素子領域に、辺５４に対し
てほぼ平行に溝構造１５が形成されている。図１０は、
図９に示した半導体チップ５１の全体を示す平面図であ
る。この例では溝構造１５が切れ目なく環状に形成され
ており、半導体チップ５１上のボンディングパッド５２
や各機能領域５３を完全に囲むように形成されている。
図では、機能領域５３は幾つかに別れている。これら
は、ロジックであり、メモリであり、ＣＰＵである。こ
れらがシステム的に結合して１つの半導体装置を構成し
ているが、この実施例では、半導体装置はマイクロコン
トロ−ラである。半導体チップ５１にマイクロコントロ
−ラを載せる場合は、特別に腐食に注意すべき箇所はな
く、全般的に腐食防止に気を付けなくてはならないの
で、溝構造１５は、半導体チップの辺に沿って環状に形
成される。
溝構造が半導体チップ上にどのような位置に設けられる
かを第６の実施例として説明する。まず、図９では、半
導体チップ５１上に複数のボンディングパッド５２と、
トランジスタやキャパシタ等が形成されている機能領域
５３とが形成されている。ボンディングパッドの１辺の
長さは、およそ１００μｍである。半導体チップ５１
は、複数の素子領域が形成された半導体ウエハのダイシ
ングによってこのウェハから切り出されている。そし
て、これら複数のボンディングパッド５２各々の半導体
チップ５１の任意の辺５４に最も近い部分を結んだ直線
５５とこの辺５４との間の非素子領域に、辺５４に対し
てほぼ平行に溝構造１５が形成されている。図１０は、
図９に示した半導体チップ５１の全体を示す平面図であ
る。この例では溝構造１５が切れ目なく環状に形成され
ており、半導体チップ５１上のボンディングパッド５２
や各機能領域５３を完全に囲むように形成されている。
図では、機能領域５３は幾つかに別れている。これら
は、ロジックであり、メモリであり、ＣＰＵである。こ
れらがシステム的に結合して１つの半導体装置を構成し
ているが、この実施例では、半導体装置はマイクロコン
トロ−ラである。半導体チップ５１にマイクロコントロ
−ラを載せる場合は、特別に腐食に注意すべき箇所はな
く、全般的に腐食防止に気を付けなくてはならないの
で、溝構造１５は、半導体チップの辺に沿って環状に形
成される。
【００２１】しかし、これらの溝構造は、同図のように
チップ全周に形成される場合に限られない。例えば、図
１１のように、半導体チップ５１の辺５４に特に接近し
ている機能領域５３の突出部５３１を水分の侵入から保
護するために、この機能領域５３の周辺にのみ溝構造１
５を設けてもよい。この突出部分５３１には、他の機能
領域の部分と同様に、トランジスタやキャパシタ等の素
子あるいは配線などが形成されている。これら素子や配
線は、ボンディングパッド５２より微細であるので、こ
れらが、ボンディングパッド５２が形成されている付近
まで突出している場合は、ボンディングパッドの保護が
必要無い場合でもこの突出部分付近は、前記した様に溝
構造を形成する必要がある。ボンディングパッドと機能
領域は配線５７によって接続されている。また、図１２
は、図１１のように部分的に設けられた溝構造１５が、
複数設けられている様子を示している。ここでも、機能
領域５３が、半導体チップ５１の辺５４に接近している
部分５３１に溝構造１５を設けている。なお、溝構造
は、ボンディングパッドがチップの辺に近づいている部
分の周辺、あるいは配線がチップの辺に近づいている部
分の周辺に設けてもよい。また、通常ボンディングパッ
ドは、半導体チップの辺に沿ってほぼ等間隔に形成され
る。しかし、カスタム製品などの中には部分的に高密度
に配置する場合もあるので、そのような高密度に配置さ
れた部分にもこの溝構造を重点的に配置すれば、その効
果は十分認められる。とくに、１層目のアルミニウム配
線に対する腐食保護は、十分成されなければならないの
で、他の配線などの金属に対する腐食保護よりも注意す
る必要がある。
チップ全周に形成される場合に限られない。例えば、図
１１のように、半導体チップ５１の辺５４に特に接近し
ている機能領域５３の突出部５３１を水分の侵入から保
護するために、この機能領域５３の周辺にのみ溝構造１
５を設けてもよい。この突出部分５３１には、他の機能
領域の部分と同様に、トランジスタやキャパシタ等の素
子あるいは配線などが形成されている。これら素子や配
線は、ボンディングパッド５２より微細であるので、こ
れらが、ボンディングパッド５２が形成されている付近
まで突出している場合は、ボンディングパッドの保護が
必要無い場合でもこの突出部分付近は、前記した様に溝
構造を形成する必要がある。ボンディングパッドと機能
領域は配線５７によって接続されている。また、図１２
は、図１１のように部分的に設けられた溝構造１５が、
複数設けられている様子を示している。ここでも、機能
領域５３が、半導体チップ５１の辺５４に接近している
部分５３１に溝構造１５を設けている。なお、溝構造
は、ボンディングパッドがチップの辺に近づいている部
分の周辺、あるいは配線がチップの辺に近づいている部
分の周辺に設けてもよい。また、通常ボンディングパッ
ドは、半導体チップの辺に沿ってほぼ等間隔に形成され
る。しかし、カスタム製品などの中には部分的に高密度
に配置する場合もあるので、そのような高密度に配置さ
れた部分にもこの溝構造を重点的に配置すれば、その効
果は十分認められる。とくに、１層目のアルミニウム配
線に対する腐食保護は、十分成されなければならないの
で、他の配線などの金属に対する腐食保護よりも注意す
る必要がある。
【００２２】また、図１３に示しているとおり、溝構造
１５は、図の下部に形成されているように半導体チップ
５１の辺５４と完全に平行である必要はない。さらに、
スリット状ではなく、図の左辺に形成されているよう
に、非素子領域の幅一杯に設けても良く余裕があればさ
らに大きくしても良い。３０μｍ程度が、その実用的な
上限であり、下限は、２μｍ程度あれば十分な効果が得
られる。勿論その範囲を越えても水分の侵入を防止する
能力は十分認められる。
１５は、図の下部に形成されているように半導体チップ
５１の辺５４と完全に平行である必要はない。さらに、
スリット状ではなく、図の左辺に形成されているよう
に、非素子領域の幅一杯に設けても良く余裕があればさ
らに大きくしても良い。３０μｍ程度が、その実用的な
上限であり、下限は、２μｍ程度あれば十分な効果が得
られる。勿論その範囲を越えても水分の侵入を防止する
能力は十分認められる。
【００２３】次に、図１６を参照して第７の実施例を説
明する。図は、ダイシング前の半導体ウエハの部分平面
図である。ダイシングライン６０に沿って形成されたチ
ップ５１は、素子領域５８とその外側の非素子領域５９
からなり、環状の溝領域１５が、非素子領域５９に形成
されている。半導体ウエハは溝構造間のダイシングライ
ン６０に沿って切断されるので、この溝構造１５は、ダ
イシングマ−クとして利用することができる。
明する。図は、ダイシング前の半導体ウエハの部分平面
図である。ダイシングライン６０に沿って形成されたチ
ップ５１は、素子領域５８とその外側の非素子領域５９
からなり、環状の溝領域１５が、非素子領域５９に形成
されている。半導体ウエハは溝構造間のダイシングライ
ン６０に沿って切断されるので、この溝構造１５は、ダ
イシングマ−クとして利用することができる。
【００２４】図１５は、参照例である。シリコン半導体
基板１０に形成されたフィ−ルド酸化膜１１とポリシリ
コン電極１２上に層間絶縁膜であるＢＰＳＧ／ＣＶＤＳ
ｉＯ2 膜１３を形成し、その後、絶縁膜１３をエッチン
グしてポリシリコン電極１２上にコンタクトホ−ル１４
を形成するまでは図４（ａ）と同様である。ついで、絶
縁膜１３上にアルミニウムをスパッタリングにより蒸着
し、フォトマスク（図示せず）を利用して所望の形にパ
タ−ニングすることにより１層目のアルミニウム配線１
６を形成してポリシリコン電極１２と接続する。このと
き、このパタ−ニングを利用してアルミニウム金属膜２
５を絶縁膜１３上に半導体チップの辺に沿うように環状
に形成する（図１５（ａ））。図の右側面Ａは、その辺
を示している。ついで、層間絶縁膜であるＰＣＶＤＳｉ
Ｏ2 膜１７を形成し、この膜をエッチングしてアルミニ
ウム配線１６上にビアホ−ル１８を形成する。ＰＣＶＤ
ＳｉＯ2 膜１７上に２層目のアルミニウム配線１９を形
成して１層目のアルミニウム配線１６と接続する。つい
で、表面保護層としてＳｉ３Ｎ４膜２０を形成してアル
ミニウム配線１９を被覆する（図１５（ｂ））。図のよ
うに、金属膜２５は半導体チップの１辺から半導体基板
内部のボンディングパッド（図示せず）の間の非素子領
域に形成される。
基板１０に形成されたフィ−ルド酸化膜１１とポリシリ
コン電極１２上に層間絶縁膜であるＢＰＳＧ／ＣＶＤＳ
ｉＯ2 膜１３を形成し、その後、絶縁膜１３をエッチン
グしてポリシリコン電極１２上にコンタクトホ−ル１４
を形成するまでは図４（ａ）と同様である。ついで、絶
縁膜１３上にアルミニウムをスパッタリングにより蒸着
し、フォトマスク（図示せず）を利用して所望の形にパ
タ−ニングすることにより１層目のアルミニウム配線１
６を形成してポリシリコン電極１２と接続する。このと
き、このパタ−ニングを利用してアルミニウム金属膜２
５を絶縁膜１３上に半導体チップの辺に沿うように環状
に形成する（図１５（ａ））。図の右側面Ａは、その辺
を示している。ついで、層間絶縁膜であるＰＣＶＤＳｉ
Ｏ2 膜１７を形成し、この膜をエッチングしてアルミニ
ウム配線１６上にビアホ−ル１８を形成する。ＰＣＶＤ
ＳｉＯ2 膜１７上に２層目のアルミニウム配線１９を形
成して１層目のアルミニウム配線１６と接続する。つい
で、表面保護層としてＳｉ３Ｎ４膜２０を形成してアル
ミニウム配線１９を被覆する（図１５（ｂ））。図のよ
うに、金属膜２５は半導体チップの１辺から半導体基板
内部のボンディングパッド（図示せず）の間の非素子領
域に形成される。
【００２５】以上、図面を用いて説明したように、本発
明においては、チップ外周部の非素子領域にコンタクト
ホール形成工程等に合わせて形成された溝構造を有して
いるので、密着性の悪い２つの絶縁膜の接合部分が寸断
され、また、溝構造の部分では密着性の良い２つの絶縁
膜が接合されるようになっている。その結果半導体チッ
プの側面から侵入した水分がチップ内部へ侵入するのを
阻止されるので、素子領域内部における腐食は十分防止
される。
明においては、チップ外周部の非素子領域にコンタクト
ホール形成工程等に合わせて形成された溝構造を有して
いるので、密着性の悪い２つの絶縁膜の接合部分が寸断
され、また、溝構造の部分では密着性の良い２つの絶縁
膜が接合されるようになっている。その結果半導体チッ
プの側面から侵入した水分がチップ内部へ侵入するのを
阻止されるので、素子領域内部における腐食は十分防止
される。
【００２６】テストチップを用いた本発明の信頼性テス
トの結果を以下に示す。面積８．１ｍｍ2 のチップをＲ
Ｈ１００％、温度１２７℃の条件下にＰＣＴ実験を行っ
たところ、第１、第２、第３の実施例によるチップは、
１６０時間まで全て損傷が無かった。しかし、水の侵入
を防止する手段のない従来のチップは、１６０時間まで
に、４０個中１１個まで破損してしまった。
トの結果を以下に示す。面積８．１ｍｍ2 のチップをＲ
Ｈ１００％、温度１２７℃の条件下にＰＣＴ実験を行っ
たところ、第１、第２、第３の実施例によるチップは、
１６０時間まで全て損傷が無かった。しかし、水の侵入
を防止する手段のない従来のチップは、１６０時間まで
に、４０個中１１個まで破損してしまった。
【００２７】本発明は、実施例においてシリコン半導体
を中心に説明したが、半導体はこれに限定されず、Ｇ
ｅ、ＧａＡｓ、ＩｎＰなど既存の材料すべてに適用可能
である。また、３次元構造やＳＯＳ構造などにも当然対
象となる。本発明は、すべての半導体装置に対して適用
できるが、ＬＳＩ、ＶＬＳＩなど半導体装置の高集積度
化が進むほど有効になってくる。また、図１０に示すマ
イクロコントロ−ラは、１例であって、ＲＡＭ、ＲＯＭ
などのメモリ、マイクロプロセッサ、ゲ−トアレイ等へ
適用できるなど用途は広い。
を中心に説明したが、半導体はこれに限定されず、Ｇ
ｅ、ＧａＡｓ、ＩｎＰなど既存の材料すべてに適用可能
である。また、３次元構造やＳＯＳ構造などにも当然対
象となる。本発明は、すべての半導体装置に対して適用
できるが、ＬＳＩ、ＶＬＳＩなど半導体装置の高集積度
化が進むほど有効になってくる。また、図１０に示すマ
イクロコントロ−ラは、１例であって、ＲＡＭ、ＲＯＭ
などのメモリ、マイクロプロセッサ、ゲ−トアレイ等へ
適用できるなど用途は広い。
【００２８】
【発明の効果】以上説明したように、本発明は、チップ
側面からの水分の侵入を防ぎ、半導体装置の耐湿性を向
上させることが可能となる。また、溝構造からなる水分
の侵入を防止する手段が半導体装置を製造する通常の工
程を利用して形成されているので製造工程が複雑になら
ない。
側面からの水分の侵入を防ぎ、半導体装置の耐湿性を向
上させることが可能となる。また、溝構造からなる水分
の侵入を防止する手段が半導体装置を製造する通常の工
程を利用して形成されているので製造工程が複雑になら
ない。
【図１】本発明の半導体装置の製造工程を示す断面図。
【図２】本発明の半導体装置の製造工程を示す断面図。
【図３】本発明の半導体装置の製造工程を示す断面図。
【図４】本発明の半導体装置の製造工程を示す断面図。
【図５】本発明の半導体装置の製造工程を示す断面図。
【図６】本発明の半導体装置の製造工程を示す断面図。
【図７】本発明の半導体装置を示す断面図。
【図８】本発明の半導体装置を示す断面図。
【図９】本発明の半導体装置を示す平面図。
【図１０】本発明の半導体装置を示す平面図。
【図１１】本発明の半導体装置を示す平面図。
【図１２】本発明の半導体装置を示す平面図。
【図１３】本発明の半導体装置を示す平面図。
【図１４】本発明の半導体装置の製造工程を示す断面
図。
図。
【図１５】参照例の半導体装置の製造工程を示す断面
図。
図。
【図１６】本発明の半導体ウエハの１部を示す平面図。
【図１７】従来の技術による半導体装置を示す断面図。
【図１８】従来の技術による半導体装置を示す平面図。
１０ シリコン半導体基板 １１ フィールド酸化膜 １２ ポリシリコン電極 １３ ＢＰＳＧ／ＣＶＤＳｉＯ2 膜 １４ コンタクトホール １５ 溝構造 １６ １層目のアルミニウム配線 １７ ＰＣＶＤＳｉＯ2 膜 １８ ビア（Ｖｉａ）ホール １９ ２層目のアルミニウム配線 ２０ Ｓｉ３Ｎ４膜（表面保護膜） ２１ Ｓｉ３Ｎ４／ＰＳＧ膜（表面保護膜） ２２ 溝構造に埋め込まれた金属 ２３ コンタクトホ−ルに埋め込まれた金属 ２４ ビアホ−ルに埋め込まれた金属 ２５ 絶縁膜の間の金属膜 ５１ 半導体チップ ５２ ボンディングパッド ５３ 機能領域 ５３１ 機能領域の突出部分 ５４ 半導体チップの１辺 ５７ 配線 ５８ 素子領域 ５９ 非素子領域 ６０ ダイシングライン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−108752（ＪＰ，Ａ) 特開 昭59−43557（ＪＰ，Ａ) 実開 昭57−29151（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/29,23/31,21/316
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板の少なくとも１つの辺に沿って配列され
た複数のボンディングパッドと、 前記半導体基板の少なくとも１つの辺とその辺に対向す
る前記ボンディングパッドとの間に設けられ、水分の侵
入を防止する手段を備えた少なくとも２層を含む絶縁膜
とを具備し、 前記水分の侵入を防止する手段は、前記絶縁膜の前記２
層の接合部分を分断するように形成された溝構造及び少
なくともこの溝構造内に埋め込まれた絶縁物もしくは金
属からなる膜から構成されており、前記溝構造内に埋め
込まれた絶縁物もしくは金属からなる膜と前記溝構造の
内底面との接合部分の密着性が前記２層の接合部分の密
着性より良いことを特徴とする半導体装置。 - 【請求項２】 前記溝構造の幅が２μｍ〜３０μｍであ
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記溝構造には、Ｗ、ＣｕおよびＡｌの
うちの少なくとも１つから選ばれた金属膜が埋設されて
いることを特徴とする請求項１又は請求項２に記載の半
導体装置。 - 【請求項４】 前記溝構造は、前記半導体基板表面にま
で達していないことを特徴とする請求項１乃至請求項３
のいずれかに記載の半導体装置。 - 【請求項５】 前記溝構造は、前記半導体基板の各辺に
沿って形成され互いに繋がっていることを特徴とする請
求項１乃至請求項４のいずれかに記載の半導体装置。 - 【請求項６】 前記溝構造は、半導体基板の辺に沿っ
て、前記ボンディングパッドが他の部分より高密度に配
列している部分と前記半導体基板の辺との間にのみ形成
されていること特徴とする請求項１乃至請求項５のいず
れかに記載の半導体装置。 - 【請求項７】 前記溝構造は、互いに隣接する前記ボン
ディングパッド間にまで突出している前記半導体基板の
中央部分に形成された素子および配線からなる機能領域
と前記半導体基板の辺との間に形成されていることを特
徴とする請求項１乃至請求項５のいずれかに記載の半導
体装置。 - 【請求項８】 前記絶縁膜が、半導体基板表面に形成さ
れたフィ−ルド酸化膜と、このフィ−ルド酸化膜の上に
形成され、第１の層間絶縁膜であるＢＰＳＧ／ＣＶＤＳ
ｉＯ2 膜と、このＢＰＳＧ／ＣＶＤＳｉＯ2 膜の上に形
成された第２の層間絶縁膜であるプラズマＣＶＤＳｉＯ
2 膜およびその上の表面保護膜であるＳｉ３Ｎ４膜から
なり、前記溝構造が、その溝構造の底部において前記プ
ラズマＣＶＤＳｉＯ2 膜と前記ＢＰＳＧ／ＣＶＤＳｉＯ
2 膜を構成するＢＰＳＧとの接触を断つように、前記Ｂ
ＰＳＧ／ＣＶＤＳｉＯ2 膜と前記フィ−ルド酸化膜に形
成されていることを特徴とする請求項１に記載の半導体
装置。
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