JPH02137364A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02137364A JPH02137364A JP63291958A JP29195888A JPH02137364A JP H02137364 A JPH02137364 A JP H02137364A JP 63291958 A JP63291958 A JP 63291958A JP 29195888 A JP29195888 A JP 29195888A JP H02137364 A JPH02137364 A JP H02137364A
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- JP
- Japan
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- gate electrode
- transfer gate
- integration density
- transistor
- region
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体記憶装置に関し、特にメモリセルをチ
ャネル長方向に互いに１／２ｎ （但し、ｎは２以上
の自然数を示す。）ずらして配置された１トランジスタ
１キャパシタにより構成されるダイナミック型メモリセ
ルに関する。
ャネル長方向に互いに１／２ｎ （但し、ｎは２以上
の自然数を示す。）ずらして配置された１トランジスタ
１キャパシタにより構成されるダイナミック型メモリセ
ルに関する。
（従来の技術）
以下、第２図（ａ）乃至第２図（ｄ）を参照して、従来
技術によるメモリセルをチャネル長方向に互いに１／２
’ （但し、ｎは２以上の自然数を示す。）ずらして
配置された１トランジスタ１キャパシタにより構成され
るダイナミック型メモリセルについて説明する。このよ
うな構成は、例えば特開昭６１−２７４３５７号明細書
に開示されている。
技術によるメモリセルをチャネル長方向に互いに１／２
’ （但し、ｎは２以上の自然数を示す。）ずらして
配置された１トランジスタ１キャパシタにより構成され
るダイナミック型メモリセルについて説明する。このよ
うな構成は、例えば特開昭６１−２７４３５７号明細書
に開示されている。
第２図（ａ）は、セルプレートを形成した時の状態を示
す平面図、第２図（ｂ）は、トランスファー・ゲートを
形成した時の状態を示す平面図、ｆｆ１２図（Ｃ）は、
トランジスタのソース／ドレイン領域に接続されるビッ
ト線を形成した時の状態を示す平面図、第２図（ｄ）は
、ワード線を形成した時の状態を示す平面図である。
す平面図、第２図（ｂ）は、トランスファー・ゲートを
形成した時の状態を示す平面図、ｆｆ１２図（Ｃ）は、
トランジスタのソース／ドレイン領域に接続されるビッ
ト線を形成した時の状態を示す平面図、第２図（ｄ）は
、ワード線を形成した時の状態を示す平面図である。
まず、第２図（ａ）において、例えばｐ型の半導体基板
表面にフィールド絶縁膜が形成され素子分離が行われて
いる。このフィールド絶縁膜により素子分離された領域
に２つのメモリセルを構成するための素子領域１が形成
されている。この素子領域１は、２つのキャパシタ形成
領域と、トランジスタ形成領域と、ビット線と接続する
ためのコンタクト孔の開孔領域にて構成されている。ま
た素子領域１は、チャネル長方向に互いに１／４ピツチ
ずらして配置されている＝さらに各素子領域１上には図
示しないキャパシタ絶縁膜を介してセルプレート電極２
が斜めにまたがって形成されている。１つのセルプレー
ト電極２と、これに隣接するセルプレート電極２との間
には、素子領域のトランジスタ形成領域に対応して階段
状に形成された溝部３が形成されている。また、キャパ
シタは、素子領域１とセルプレート電極２に挟まれて形
成される。
表面にフィールド絶縁膜が形成され素子分離が行われて
いる。このフィールド絶縁膜により素子分離された領域
に２つのメモリセルを構成するための素子領域１が形成
されている。この素子領域１は、２つのキャパシタ形成
領域と、トランジスタ形成領域と、ビット線と接続する
ためのコンタクト孔の開孔領域にて構成されている。ま
た素子領域１は、チャネル長方向に互いに１／４ピツチ
ずらして配置されている＝さらに各素子領域１上には図
示しないキャパシタ絶縁膜を介してセルプレート電極２
が斜めにまたがって形成されている。１つのセルプレー
ト電極２と、これに隣接するセルプレート電極２との間
には、素子領域のトランジスタ形成領域に対応して階段
状に形成された溝部３が形成されている。また、キャパ
シタは、素子領域１とセルプレート電極２に挟まれて形
成される。
次に第２図（ｂ）において、図示されない絶縁膜を介し
てマスク合せによりトランスファーφゲート電極４が形
成されている。このトランスファーゲート電極４は、ワ
ード線と接続するためのコンタクト孔の開孔領域と素子
領域１上のゲート電極領域により構成されている。
てマスク合せによりトランスファーφゲート電極４が形
成されている。このトランスファーゲート電極４は、ワ
ード線と接続するためのコンタクト孔の開孔領域と素子
領域１上のゲート電極領域により構成されている。
次に第２図（Ｃ）において、図示しない絶縁膜を介して
、マスク合せにより素子領域１のコンタクト孔の開孔予
定領域に対してコンタクト孔５を開孔形成する。次に同
様にマスク合せによりビット線６をチャネル幅方向に縞
状に形成する。このビット線６と、素子領域１とは、前
記コンタクト孔５を通じて接続されている。
、マスク合せにより素子領域１のコンタクト孔の開孔予
定領域に対してコンタクト孔５を開孔形成する。次に同
様にマスク合せによりビット線６をチャネル幅方向に縞
状に形成する。このビット線６と、素子領域１とは、前
記コンタクト孔５を通じて接続されている。
次に第２図（ｄ）において、図示しない絶縁膜を介して
、マスク合せによりトランスファー・ゲート電極４のコ
ンタクト孔の開孔予定領域に対してコンタクト孔７を開
孔形成する。次に同様にマスク合せによりワード線８を
チャネル長方向に縞状に形成する。このワード線８と、
トランスファ−１ゲート電極４とは、前記コンタクト孔
７を通じて接続されている。
、マスク合せによりトランスファー・ゲート電極４のコ
ンタクト孔の開孔予定領域に対してコンタクト孔７を開
孔形成する。次に同様にマスク合せによりワード線８を
チャネル長方向に縞状に形成する。このワード線８と、
トランスファ−１ゲート電極４とは、前記コンタクト孔
７を通じて接続されている。
このような構成のダイナミック型メモリによると、メモ
リセルをチャネル長方向に１／２ピツチずらして配置し
たダイナミック型メモリに比べ、キャパシタのセルプレ
ート電極２の最小幅が広くなり、セルサイズが縮小され
てもセルプレート電極２の加工が容易になる。このこと
から、メモリセルをチャネル長方向に１／４ずらして配
置する方法は、集積度の向上にを利である。
リセルをチャネル長方向に１／２ピツチずらして配置し
たダイナミック型メモリに比べ、キャパシタのセルプレ
ート電極２の最小幅が広くなり、セルサイズが縮小され
てもセルプレート電極２の加工が容易になる。このこと
から、メモリセルをチャネル長方向に１／４ずらして配
置する方法は、集積度の向上にを利である。
しかしながら、第２図（Ｃ）に示した如くセルプレート
電極２の上部に形成されるトランスファー・ゲート電極
４の形状は複雑であり、かつ島状に分離されていること
から、微細なゲート電極パターンを形成する必要がある
。従って、セルプレート電極２の最小幅が広くなり加工
が容易になった反面、トランスファー・ゲート電極２の
加工が難かしくなり、集積度の向上は結果的に相殺され
てしまうような形となる。またトランスファーφゲート
電極４と、ワード線８を接続するためのコンタクト孔７
の開孔も、合せ余裕をトランスファー・ゲート電極２に
必要なことから、これも集積度の向上に不都合である。
電極２の上部に形成されるトランスファー・ゲート電極
４の形状は複雑であり、かつ島状に分離されていること
から、微細なゲート電極パターンを形成する必要がある
。従って、セルプレート電極２の最小幅が広くなり加工
が容易になった反面、トランスファー・ゲート電極２の
加工が難かしくなり、集積度の向上は結果的に相殺され
てしまうような形となる。またトランスファーφゲート
電極４と、ワード線８を接続するためのコンタクト孔７
の開孔も、合せ余裕をトランスファー・ゲート電極２に
必要なことから、これも集積度の向上に不都合である。
（発明が解決しようとする課ｒＪＩＪ）この発明は上記
のような点に鑑み為されたもので、メモリセルをチャネ
ル長方向に１／２ｎピツチずらして配置する方法では、
そのトランスファー・ゲート電極において、その形状が
複雑で微細な電極パターンを必要とし、かつ合せ余裕を
必要とするワード線とのコンタクト領域も必要とするこ
とから、集積度の向上のネックとなっていた点を改善し
、半導体記憶装置の集積度をさらに向上させることを目
的とする。
のような点に鑑み為されたもので、メモリセルをチャネ
ル長方向に１／２ｎピツチずらして配置する方法では、
そのトランスファー・ゲート電極において、その形状が
複雑で微細な電極パターンを必要とし、かつ合せ余裕を
必要とするワード線とのコンタクト領域も必要とするこ
とから、集積度の向上のネックとなっていた点を改善し
、半導体記憶装置の集積度をさらに向上させることを目
的とする。
［発明の構成］
（課題を解決するための手段およびその作用）この発明
による半導体記憶装置によれば、ワード線の電位を素子
領域に伝える場合、従来は、トランスファー・ゲート電
極を介していた点を、この発明ではトランスファー・ゲ
ート電極を介することなく、直接ワード線の電位を素子
領域に伝えるようにする。このようにすれば、複雑、が
っ微細なパターンのトランスファー・ゲート電極を形成
することはないので、集積度の向上に有利となる。さら
にワード線とトランスファ一会ゲートとを接続するコン
タクト孔を開孔する工程もなくなることから、工程も簡
略化され集積度の向上、および低コスト化にも有利であ
り、さらにはワード線においてコンタクト抵抗の減少も
図られ、動作の高速化も可能となる。
による半導体記憶装置によれば、ワード線の電位を素子
領域に伝える場合、従来は、トランスファー・ゲート電
極を介していた点を、この発明ではトランスファー・ゲ
ート電極を介することなく、直接ワード線の電位を素子
領域に伝えるようにする。このようにすれば、複雑、が
っ微細なパターンのトランスファー・ゲート電極を形成
することはないので、集積度の向上に有利となる。さら
にワード線とトランスファ一会ゲートとを接続するコン
タクト孔を開孔する工程もなくなることから、工程も簡
略化され集積度の向上、および低コスト化にも有利であ
り、さらにはワード線においてコンタクト抵抗の減少も
図られ、動作の高速化も可能となる。
（実施例）
以下、第１図（ａ）乃至第１図（Ｃ）を参照して、この
発明の実施例に係わる半導体記憶装置について説明する
。ここで第１図と対応する部分は同様の符号を付して＃
ある。
発明の実施例に係わる半導体記憶装置について説明する
。ここで第１図と対応する部分は同様の符号を付して＃
ある。
第１図（ａ）乃至第１（Ｃ）は、この発明の実施例に係
わるメモリセルをチャネル長方向に１／４ピツチずらし
て配置したダイナミック型メモリである。
わるメモリセルをチャネル長方向に１／４ピツチずらし
て配置したダイナミック型メモリである。
第１図（ａ）は、セルプレートを形成した時の状態を示
す平面図、第１図（ｂ）は、ワード線を形成した時の状
態を示す平面図、第１図（ｃ）は、トランジスタのソー
ス／ドレイン領域に接続されるビット線を形成した時の
状態を示す平面図である。
す平面図、第１図（ｂ）は、ワード線を形成した時の状
態を示す平面図、第１図（ｃ）は、トランジスタのソー
ス／ドレイン領域に接続されるビット線を形成した時の
状態を示す平面図である。
まず、第１図（ａ）において、例えばｐ型の半導体基板
表面にフィールド絶縁膜が形成され素子分離が行われて
いる。このフィールド絶縁膜により素子分離された領域
に２つのメモリセルを構成するための素子領域１が形成
されている。この素子領域１は、２つのキャパシタ形成
領域と、トランジスタ形成領域と、ビット線と接続する
ためのコンタクト孔の開孔領域にて構成されている。ま
た素子領域１は、第１図（ａ）に示すようにチャネル長
方向に１／４ピツチずらして配置されている。さらに素
子領域１上には図示しないキャパシタ絶縁膜を介してセ
ルプレート電極２が形成されている。このセルプレート
電極２相互間には素子領域のトランジスタ形成領域に対
応して階段状に形成された溝部３が形成されている。ま
たキャパシタは、素子領域１とセルプレート電極２に挟
まれて形成される。
表面にフィールド絶縁膜が形成され素子分離が行われて
いる。このフィールド絶縁膜により素子分離された領域
に２つのメモリセルを構成するための素子領域１が形成
されている。この素子領域１は、２つのキャパシタ形成
領域と、トランジスタ形成領域と、ビット線と接続する
ためのコンタクト孔の開孔領域にて構成されている。ま
た素子領域１は、第１図（ａ）に示すようにチャネル長
方向に１／４ピツチずらして配置されている。さらに素
子領域１上には図示しないキャパシタ絶縁膜を介してセ
ルプレート電極２が形成されている。このセルプレート
電極２相互間には素子領域のトランジスタ形成領域に対
応して階段状に形成された溝部３が形成されている。ま
たキャパシタは、素子領域１とセルプレート電極２に挟
まれて形成される。
次に第１図（ｂ）において、図示しない絶縁膜を介して
、マスク合せによりワード線８′をチャネル幅方向に縞
状に形成する。このワード線８′は、直接素子領域１に
電位を与えるゲート電極の役目も果たす。
、マスク合せによりワード線８′をチャネル幅方向に縞
状に形成する。このワード線８′は、直接素子領域１に
電位を与えるゲート電極の役目も果たす。
次に第１図（Ｃ）において、図示しない絶縁膜を介して
、マスク合せにより素子領域１のコンタクト孔の開孔予
定領域に対してコンタクト孔５゛を開孔形成する。次に
同様にマスク合せによりビット線６゛をチャネル長方向
に縞状に形成する。
、マスク合せにより素子領域１のコンタクト孔の開孔予
定領域に対してコンタクト孔５゛を開孔形成する。次に
同様にマスク合せによりビット線６゛をチャネル長方向
に縞状に形成する。
このビット線６′と、素子領域１とは、前記フンタクト
孔５″を通じて接続されている。
孔５″を通じて接続されている。
このような構成の半導体記憶装置によれば、ワード線８
゛の電位をトランスファー・ゲートを介さずに素子領域
１に伝える構造としたことにより、チャネル幅方向に伸
びた線状のワード線８″を形成するだけで、複雑、かつ
微細なパターンのトランスファー・ゲート電極を形成し
ないことから集積度の向上に有利となる。またトランス
ファー・ゲート電極がないことから、ワード線８″との
コンタクト孔を開孔する工程もないので、開孔の際の合
せ余裕による面積的ロスもなく、さらに工程の数の減少
から、歩留りの向上による低コスト化も達成される。ま
たワード線８゛においてコンタクト抵抗の減少も図られ
ることから、その動作も高速となる。
゛の電位をトランスファー・ゲートを介さずに素子領域
１に伝える構造としたことにより、チャネル幅方向に伸
びた線状のワード線８″を形成するだけで、複雑、かつ
微細なパターンのトランスファー・ゲート電極を形成し
ないことから集積度の向上に有利となる。またトランス
ファー・ゲート電極がないことから、ワード線８″との
コンタクト孔を開孔する工程もないので、開孔の際の合
せ余裕による面積的ロスもなく、さらに工程の数の減少
から、歩留りの向上による低コスト化も達成される。ま
たワード線８゛においてコンタクト抵抗の減少も図られ
ることから、その動作も高速となる。
［発明の効果］
以上説明したようにこの発明によれば、トランスファー
・ゲートを形成しないことにより高集積化、さらに大容
量化、工程数の減少から歩留りの向上による低コスト化
、およびコンタクト抵抗の減少による動作の高速化が可
能となり、低コストで高集積度、大容量、および高速性
に優れた半導体記憶装置が提供できる。
・ゲートを形成しないことにより高集積化、さらに大容
量化、工程数の減少から歩留りの向上による低コスト化
、およびコンタクト抵抗の減少による動作の高速化が可
能となり、低コストで高集積度、大容量、および高速性
に優れた半導体記憶装置が提供できる。
第１図（ａ）乃至第１図（ｃ）は、この発明の一実施例
に係わる半導体記憶装置の平面図、第２図（ａ）乃至第
２図（ｄ）は、従来技術による半お 導体記憶装置の平面図ぞ１゜ １・・・素子領域、２・・・セルプレート電極、３・・
・溝部、４・・・トランスファー会ゲート電極、５．５
″・・・コンタクト孔、６． ６−・・ビット線、７・
・・コンタクト孔、８．８”・・・ワード線。 出願人代理人 弁理士 鈴江武彦
に係わる半導体記憶装置の平面図、第２図（ａ）乃至第
２図（ｄ）は、従来技術による半お 導体記憶装置の平面図ぞ１゜ １・・・素子領域、２・・・セルプレート電極、３・・
・溝部、４・・・トランスファー会ゲート電極、５．５
″・・・コンタクト孔、６． ６−・・ビット線、７・
・・コンタクト孔、８．８”・・・ワード線。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- メモリセルがトランジスタのチャネル長方向に互いに１
／２ｎ（但しｎは２以上の自然数を示す。）ピッチずら
して配置された１トランジスタ１キャパシタにより構成
されるダイナミック型メモリセルにおいて、セル・トラ
ンジスタのゲート電極はチャネル幅方向に延長されメモ
リセル・アレーを横切っていることを特徴とする１トラ
ンジスタ１キャパシタにより構成される半導体記憶装置
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291958A JPH02137364A (ja) | 1988-11-18 | 1988-11-18 | 半導体記憶装置 |
| US07/403,870 US5016071A (en) | 1988-11-18 | 1989-09-07 | Dynamic memory device |
| EP89116870A EP0369132A1 (en) | 1988-11-18 | 1989-09-12 | Dynamic memory device and method for manufacturing the same |
| KR1019890016771A KR920010848B1 (ko) | 1988-11-18 | 1989-11-18 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291958A JPH02137364A (ja) | 1988-11-18 | 1988-11-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137364A true JPH02137364A (ja) | 1990-05-25 |
Family
ID=17775664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291958A Pending JPH02137364A (ja) | 1988-11-18 | 1988-11-18 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5016071A (ja) |
| EP (1) | EP0369132A1 (ja) |
| JP (1) | JPH02137364A (ja) |
| KR (1) | KR920010848B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0423468A (ja) * | 1990-05-18 | 1992-01-27 | Sharp Corp | 半導体メモリ |
Families Citing this family (8)
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|---|---|---|---|---|
| US5701022A (en) * | 1989-05-22 | 1997-12-23 | Siemens Aktiengesellschaft | Semiconductor memory device with trench capacitor |
| JP2974252B2 (ja) * | 1989-08-19 | 1999-11-10 | 富士通株式会社 | 半導体記憶装置 |
| JPH0713864B2 (ja) * | 1989-09-27 | 1995-02-15 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP3144817B2 (ja) * | 1990-03-23 | 2001-03-12 | 株式会社東芝 | 半導体装置 |
| JPH04328860A (ja) * | 1991-04-30 | 1992-11-17 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| DE19813169A1 (de) | 1998-03-25 | 1999-10-07 | Siemens Ag | Halbleiterspeicher mit streifenförmiger Zellplatte |
| TW417290B (en) * | 1998-06-26 | 2001-01-01 | Texas Instruments Inc | Relaxed layout for storage nodes for dynamic random access memories |
| US6621129B1 (en) * | 2002-05-24 | 2003-09-16 | Macronix International Co., Ltd. | MROM memory cell structure for storing multi level bit information |
Citations (1)
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| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1134681B (it) * | 1979-12-13 | 1986-08-13 | Western Electric Co | Gruppo a cella di memoria senza contatti a metallo-ossido semiconduttore |
| JPS59124156A (ja) * | 1982-12-28 | 1984-07-18 | Toshiba Corp | 半導体装置 |
| KR900000170B1 (ko) * | 1984-06-05 | 1990-01-23 | 가부시끼가이샤 도오시바 | 다이내믹형 메모리셀과 그 제조방법 |
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPH0714006B2 (ja) * | 1985-05-29 | 1995-02-15 | 株式会社東芝 | ダイナミツク型メモリ |
| JPS6265300A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 半導体記憶装置 |
| US4860070A (en) * | 1987-01-09 | 1989-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device comprising trench memory cells |
-
1988
- 1988-11-18 JP JP63291958A patent/JPH02137364A/ja active Pending
-
1989
- 1989-09-07 US US07/403,870 patent/US5016071A/en not_active Expired - Lifetime
- 1989-09-12 EP EP89116870A patent/EP0369132A1/en not_active Ceased
- 1989-11-18 KR KR1019890016771A patent/KR920010848B1/ko not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0423468A (ja) * | 1990-05-18 | 1992-01-27 | Sharp Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5016071A (en) | 1991-05-14 |
| KR920010848B1 (ko) | 1992-12-19 |
| KR900008675A (ko) | 1990-06-03 |
| EP0369132A1 (en) | 1990-05-23 |
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|---|---|---|
| US5032882A (en) | Semiconductor device having trench type structure | |
| KR100221115B1 (ko) | 반도체 장치의 제조 방법 | |
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