JP3144918B2 - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、スカラ、ベクトルの２
つのプロセッサから構成されるベクトル処理装置に係
り、特にスカラプロセッサからベクトルプロセッサへの
命令とデータの転送を同期化することにより、ベクトル
プロセッサの起動及びベクトル命令の処理を高速化した
ベクトル処理装置に関する。
つのプロセッサから構成されるベクトル処理装置に係
り、特にスカラプロセッサからベクトルプロセッサへの
命令とデータの転送を同期化することにより、ベクトル
プロセッサの起動及びベクトル命令の処理を高速化した
ベクトル処理装置に関する。
【０００２】
【従来の技術】一般に、ベクトル処理装置では、スカラ
処理を行なうスカラ命令とベクトル処理を行なうベクト
ル命令をそれぞれの命令列に分け、該ベクトル命令列を
ベクトルプロセッサが処理するのに必須な情報を、スカ
ラプロセッサがベクトルプロセッサに与える方式がとら
れる。このような方式をとるベクトル処理装置において
性能を向上させるには、ベクトルプロセッサによるベク
トル命令列の処理と、スカラプロセッサによる次ベクト
ル命令列処理に必要な情報のセットアップを並列に行
い、ベクトルプロセッサの処理が空くことなくスカラプ
ロセッサからベクトルプロセッサへ命令を発行すること
と、スカラ、ベクトル両プロセッサ間の情報転送におい
て、十分なスループットを確保することが必要である。
処理を行なうスカラ命令とベクトル処理を行なうベクト
ル命令をそれぞれの命令列に分け、該ベクトル命令列を
ベクトルプロセッサが処理するのに必須な情報を、スカ
ラプロセッサがベクトルプロセッサに与える方式がとら
れる。このような方式をとるベクトル処理装置において
性能を向上させるには、ベクトルプロセッサによるベク
トル命令列の処理と、スカラプロセッサによる次ベクト
ル命令列処理に必要な情報のセットアップを並列に行
い、ベクトルプロセッサの処理が空くことなくスカラプ
ロセッサからベクトルプロセッサへ命令を発行すること
と、スカラ、ベクトル両プロセッサ間の情報転送におい
て、十分なスループットを確保することが必要である。
【０００３】これらを実現するため、スカラデータを保
持するスカラレジスタ、及びベクトルデータのアドレス
を保持するアドレスレジスタのコピーを持つことや、特
開昭６１−２３１６６４号公報に記載されるように、ス
カラプロセッサから発行されるベクトル命令、及びベク
トルデータのアドレスを格納するバッファをベクトルプ
ロセッサ内に持つことが知られている。
持するスカラレジスタ、及びベクトルデータのアドレス
を保持するアドレスレジスタのコピーを持つことや、特
開昭６１−２３１６６４号公報に記載されるように、ス
カラプロセッサから発行されるベクトル命令、及びベク
トルデータのアドレスを格納するバッファをベクトルプ
ロセッサ内に持つことが知られている。
【０００４】これらの構成要素によるベクトル命令列の
処理では、先行するベクトル命令列の処理開始を指示す
るベクトルプロセッサ起動命令（以下ＥＸＶＰ命令）実
行時に、スカラレジスタ及びアドレスレジスタの内容が
それぞれのコピーに書き込まれ、スカラプロセッサから
のベクトル命令発行時に、命令及びアドレスは、順次ベ
クトルプロセッサ内の命令バッファ及びアドレスバッフ
ァに取り込まれる。但し、スカラレジスタ及びアドレス
レジスタのベクトルプロセッサへの読み出しは、該スカ
ラレジスタのコピー及びアドレスレジスタのコピーから
行われる。よって、ベクトルプロセッサにおける、先行
ベクトル命令列処理と並列に、スカラプロセッサにおい
て後続のベクトル命令列で使用するスカラレジスタ及び
アドレスレジスタへの書き込みを行う事が可能である。
処理では、先行するベクトル命令列の処理開始を指示す
るベクトルプロセッサ起動命令（以下ＥＸＶＰ命令）実
行時に、スカラレジスタ及びアドレスレジスタの内容が
それぞれのコピーに書き込まれ、スカラプロセッサから
のベクトル命令発行時に、命令及びアドレスは、順次ベ
クトルプロセッサ内の命令バッファ及びアドレスバッフ
ァに取り込まれる。但し、スカラレジスタ及びアドレス
レジスタのベクトルプロセッサへの読み出しは、該スカ
ラレジスタのコピー及びアドレスレジスタのコピーから
行われる。よって、ベクトルプロセッサにおける、先行
ベクトル命令列処理と並列に、スカラプロセッサにおい
て後続のベクトル命令列で使用するスカラレジスタ及び
アドレスレジスタへの書き込みを行う事が可能である。
【０００５】ここで、後続ベクトル命令列の処理開始を
指示するＥＸＶＰ命令の実行は、先行ベクトル命令列の
命令及びベクトルデータのアドレスが、先行ベクトル命
令発行終了によりすべてベクトルプロセッサ内のバッフ
ァに取り込まれているので、先行ベクトル命令列中にス
カラデータを使用する命令が存在しなければ、先行ベク
トル命令列の命令発行終了後即座に実行可能となる。
指示するＥＸＶＰ命令の実行は、先行ベクトル命令列の
命令及びベクトルデータのアドレスが、先行ベクトル命
令発行終了によりすべてベクトルプロセッサ内のバッフ
ァに取り込まれているので、先行ベクトル命令列中にス
カラデータを使用する命令が存在しなければ、先行ベク
トル命令列の命令発行終了後即座に実行可能となる。
【０００６】しかし、先行ベクトル命令列中にスカラデ
ータを使用する命令が存在する場合、後続ベクトル命令
列のＥＸＶＰ命令の実行は、ベクトルプロセッサにおけ
る該スカラデータを使用する命令の開始を待たなければ
ならない。すなわち、スカラデータのベクトルプロセッ
サへの取り込みは、スカラプロセッサからベクトルプロ
セッサへのベクトル命令発行時ではなく、ベクトルプロ
ッセサにおける該ベクトル命令の開始時であるため、該
ベクトル命令の実行開始までは、後続ベクトル命令列の
ＥＸＶＰ命令によるスカラレジスタのコピーへの書き込
みは待たなければならない。
ータを使用する命令が存在する場合、後続ベクトル命令
列のＥＸＶＰ命令の実行は、ベクトルプロセッサにおけ
る該スカラデータを使用する命令の開始を待たなければ
ならない。すなわち、スカラデータのベクトルプロセッ
サへの取り込みは、スカラプロセッサからベクトルプロ
セッサへのベクトル命令発行時ではなく、ベクトルプロ
ッセサにおける該ベクトル命令の開始時であるため、該
ベクトル命令の実行開始までは、後続ベクトル命令列の
ＥＸＶＰ命令によるスカラレジスタのコピーへの書き込
みは待たなければならない。
【０００７】また、ベクトルプロセッサにおいて、スカ
ラデータを使用するベクトル命令が存在する場合、スカ
ラデータのスカラプロセッサからの読み出しは、ベクト
ルプロセッサにおける命令実行開始時に行なわれるた
め、該ベクトル命令処理において、スカラ、ベクトル両
プロセッサ間のスカラデータ転送オーバーヘッドが見え
てしまう。
ラデータを使用するベクトル命令が存在する場合、スカ
ラデータのスカラプロセッサからの読み出しは、ベクト
ルプロセッサにおける命令実行開始時に行なわれるた
め、該ベクトル命令処理において、スカラ、ベクトル両
プロセッサ間のスカラデータ転送オーバーヘッドが見え
てしまう。
【０００８】
【発明が解決しようとする課題】上記従来技術では、先
行ベクトル命令列中に、スカラデータを使用するベクト
ル命令が存在する場合、後続ベクトル命令列のＥＸＶＰ
命令実行、及び後続ベクトル命令列のスカラプロセッサ
からベクトルプロセッサへの命令発行は、先行ベクトル
命令列中のスカラデータを使用する命令のベクトルプロ
セッサにおける処理開始時まで待たされる。さらに、ベ
クトルプロセッサにおけるスカラデータの読み出しにお
いて、両プロセッサ間のスカラデータ転送オーバヘッド
が大きく、ベクトルプロセッサを効率良く動作させるこ
とができないという問題点がある。
行ベクトル命令列中に、スカラデータを使用するベクト
ル命令が存在する場合、後続ベクトル命令列のＥＸＶＰ
命令実行、及び後続ベクトル命令列のスカラプロセッサ
からベクトルプロセッサへの命令発行は、先行ベクトル
命令列中のスカラデータを使用する命令のベクトルプロ
セッサにおける処理開始時まで待たされる。さらに、ベ
クトルプロセッサにおけるスカラデータの読み出しにお
いて、両プロセッサ間のスカラデータ転送オーバヘッド
が大きく、ベクトルプロセッサを効率良く動作させるこ
とができないという問題点がある。
【０００９】本発明の目的は、スカラプロセッサからベ
クトルプロセッサへのスカラデータ転送論理を工夫する
ことにより、ベクトルプロセッサ起動時間の短縮と、ベ
クトル命令処理における、スカラデータ転送オーバーヘ
ッドの短縮を可能にしたベクトル処理装置を提供するこ
とにある。
クトルプロセッサへのスカラデータ転送論理を工夫する
ことにより、ベクトルプロセッサ起動時間の短縮と、ベ
クトル命令処理における、スカラデータ転送オーバーヘ
ッドの短縮を可能にしたベクトル処理装置を提供するこ
とにある。
【００１０】また、本発明の他の目的は、１チップＬＳ
ｉからなるＣＰＵで構成されるマルチプロセッサにおけ
るＣＰＵ間の処理要求、およびデータの転送に適用し、
ＣＰＵ間の転送効率の向上を可能にしたマルチプロセッ
サを提供することにある。
ｉからなるＣＰＵで構成されるマルチプロセッサにおけ
るＣＰＵ間の処理要求、およびデータの転送に適用し、
ＣＰＵ間の転送効率の向上を可能にしたマルチプロセッ
サを提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明では、スカラプロセッサからベクトルプロセッ
サへの命令発行と同期してスカラデータの転送を行うた
め、スカラプロセッサが、ベクトル命令と、そのベクト
ル命令で必要なスカラデータまたはベクトルデータの主
記憶アドレスを同期して送出するベクトル命令発行手段
を有し、ベクトルプロセッサが、送出されてくるベクト
ル命令とスカラデータまたはベクトルデータの主記憶ア
ドレスを、それぞれ対応する領域に格納する命令バッフ
ァ、スカラデータバッファ及びアドレスバッファと、こ
れらのバッファからベクトル命令とスカラデータまたは
ベクトルデータを読み出し、各ベクトル命令を処理する
ベクトル命令実行手段を有する構成とする。
に本発明では、スカラプロセッサからベクトルプロセッ
サへの命令発行と同期してスカラデータの転送を行うた
め、スカラプロセッサが、ベクトル命令と、そのベクト
ル命令で必要なスカラデータまたはベクトルデータの主
記憶アドレスを同期して送出するベクトル命令発行手段
を有し、ベクトルプロセッサが、送出されてくるベクト
ル命令とスカラデータまたはベクトルデータの主記憶ア
ドレスを、それぞれ対応する領域に格納する命令バッフ
ァ、スカラデータバッファ及びアドレスバッファと、こ
れらのバッファからベクトル命令とスカラデータまたは
ベクトルデータを読み出し、各ベクトル命令を処理する
ベクトル命令実行手段を有する構成とする。
【００１２】さらに、１チップＬＳｉからなるＣＰＵで
構成されるマルチプロセッサにおいては、互いのＣＰＵ
に対する処理要求パスとデータパスを独立に備え、各Ｃ
ＰＵ内に、処理要求を格納するバッファと、処理要求を
格納するバッファに対応したデータバッファを備えるも
のである。
構成されるマルチプロセッサにおいては、互いのＣＰＵ
に対する処理要求パスとデータパスを独立に備え、各Ｃ
ＰＵ内に、処理要求を格納するバッファと、処理要求を
格納するバッファに対応したデータバッファを備えるも
のである。
【００１３】
【作用】上述した本発明の構成によれば、スカラプロセ
ッサからベクトルプロセッサへの命令発行と同期してス
カラデータはベクトルプロセッサへ送出され、取り込ま
れる。よって、スカラプロセッサは、ベクトルプロセッ
サにおけるベクトル命令実行開始を待たずに後続ベクト
ル命令列のＥＸＶＰ命令の実行、及びベクトル命令の送
出が可能になる。
ッサからベクトルプロセッサへの命令発行と同期してス
カラデータはベクトルプロセッサへ送出され、取り込ま
れる。よって、スカラプロセッサは、ベクトルプロセッ
サにおけるベクトル命令実行開始を待たずに後続ベクト
ル命令列のＥＸＶＰ命令の実行、及びベクトル命令の送
出が可能になる。
【００１４】さらに、ベクトルプロセッサにおいてスカ
ラデータを使用するベクトル命令実行時にスカラデータ
はこのベクトルプロセッサ内のスカラデータ格納バッフ
ァより読み出されるので、スカラデータ転送によるオー
バーヘッドを削減することが可能になる。
ラデータを使用するベクトル命令実行時にスカラデータ
はこのベクトルプロセッサ内のスカラデータ格納バッフ
ァより読み出されるので、スカラデータ転送によるオー
バーヘッドを削減することが可能になる。
【００１５】また、１チップＬＳｉからなるＣＰＵで構
成されるマルチプロセッサにおいては、互いのＣＰＵに
対する処理要求パスと、データパスを独立に備え、各Ｃ
ＰＵ内に処理要求格納バッファと、処理要求格納バッフ
ァと対応したデータバッファを備えることにより、ＣＰ
Ｕ間の処理要求と、その処理に必要なデータは同期して
転送され、ＣＰＵ間のデータ転送によるオーバーヘッド
を削減することが可能になる。
成されるマルチプロセッサにおいては、互いのＣＰＵに
対する処理要求パスと、データパスを独立に備え、各Ｃ
ＰＵ内に処理要求格納バッファと、処理要求格納バッフ
ァと対応したデータバッファを備えることにより、ＣＰ
Ｕ間の処理要求と、その処理に必要なデータは同期して
転送され、ＣＰＵ間のデータ転送によるオーバーヘッド
を削減することが可能になる。
【００１６】
【実施例】以下、本発明によるベクトル処理装置の一実
施例を、下記のような、ＦＯＲＴＲＡＮプログラムの処
理を例に図面により詳細に説明する。
施例を、下記のような、ＦＯＲＴＲＡＮプログラムの処
理を例に図面により詳細に説明する。
【００１７】 上記プログラムをコンパイルすると以下のような命令列
が得られる。
が得られる。
【００１８】 スカラ命令列 ： Ａｄｄｒｅｓｓ Ｌｏａｄ：ベクトルデータＢ，Ｄのアドレスセット アップ Ｓｃａｉａｒ Ｌｏａｄ ：スカラデータｋ，ｌのロード ＥＸＶＰ ：ベクトルプロセッサ起動 ： ベクトル命令列 Ｖｅｃｔｏｒ Ｌｏａｄ ：ベクトルデータＢのロード Ｖｅｃｔｏｒ Ｌｏａｄ ：ベクトルデータＤのロード Ｖｅｃｔｏｒ Ａｄｄ ：Ｂ（ｉ）＋ｋ→Ａ（ｉ） Ｖｅｃｔｏｒ Ａｄｄ ：Ｄ（ｉ）＋ｌ→Ｃ（ｉ） Ｖｅｃｔｏｒ Ｓｔｏｒ ：ベクトルデータＡのストア Ｖｅｃｔｏｒ Ｓｔｏｒ ：ベクトルデータＣのストア 10 Ｖｅｃｔｏｒ Ｌｉｎｋ ：ベクトル命令列の終了。但し、ベクト ルプロセッサが動作中でも後続ベクト ル命令列の処理が可能であることを示 す。
【００１９】以下、上記命令列の処理を本発明のベクト
ル処理装置の主要部の一実施例の構成を示す図１を用い
て説明する。
ル処理装置の主要部の一実施例の構成を示す図１を用い
て説明する。
【００２０】ベクトル処理装置が起動されると、スカラ
命令実行制御論理部１は、主記憶メモリ２上に格納され
ているスカラ命令列を記憶制御装置３を介し読み出す。
命令実行制御論理部１は、主記憶メモリ２上に格納され
ているスカラ命令列を記憶制御装置３を介し読み出す。
【００２１】スカラ命令実行制御論理部１では、この命
令列をデコードし、スカラ命令の処理であるベクトル
データＢ，Ｄの主記憶メモリ２上の開始アドレスをアド
レスレジスタ４にセットする。同様に、スカラ命令の
処理であるスカラデータｋ，ｌをスカラレジスタ５にセ
ットする。
令列をデコードし、スカラ命令の処理であるベクトル
データＢ，Ｄの主記憶メモリ２上の開始アドレスをアド
レスレジスタ４にセットする。同様に、スカラ命令の
処理であるスカラデータｋ，ｌをスカラレジスタ５にセ
ットする。
【００２２】スカラ命令実行制御論理部１がスカラ命令
のＥＸＶＰ命令をデコードすると、アドレスレジスタ
４、及びスカラレジスタ５の全ての内容を、それぞれワ
ークアドレスレジスタ６、及びワークスカラレジスタ７
にコピーする。この時点で、上記ベクトル命令列で使用
されるアドレス、及びスカラデータは、ワーク上にコピ
ーされているため、後続するベクトル命令列に必要なア
ドレス、スカラデータのアドレスレジスタ４、スカラレ
ジスタ５への書き込みが可能となる。
のＥＸＶＰ命令をデコードすると、アドレスレジスタ
４、及びスカラレジスタ５の全ての内容を、それぞれワ
ークアドレスレジスタ６、及びワークスカラレジスタ７
にコピーする。この時点で、上記ベクトル命令列で使用
されるアドレス、及びスカラデータは、ワーク上にコピ
ーされているため、後続するベクトル命令列に必要なア
ドレス、スカラデータのアドレスレジスタ４、スカラレ
ジスタ５への書き込みが可能となる。
【００２３】これと同時に、スカラ命令実行制御論理部
１は、ベクトル命令発行制御論理部８に対しベクトル命
令列の読み出し要求を発行する。この要求により、ベク
トル命令発行制御論理部８は、スカラ命令のＥＸＶＰ
命令で指定された上記ベクトル命令列を主記憶メモリ２
上から記憶制御装置３を介し読み出す。ベクトル命令発
行制御論理部８は、このベクトル命令列を順次デコード
し、ベクトルプロセッサ内のベクトル命令実行制御論理
部９へ、ベクトル命令〜10 に対するベクトル命令有
効指示信号を１サイクルピッチでパス１０を介し送出す
る。この信号と同期させ、ベクトル命令発行制御論理部
８は、ベクトル命令コードをデータパス１１を介しベク
トルプロセッサへ送出し、さらにその命令で必要なスカ
ラデータ、アドレスをセレクタ１２、１３によりワーク
スカラレジスタ７、ワークアドレスレジスタ６からセレ
クトし、データパス１４、１５を介し命令コードと同期
して、ベクトルプロセッサに送出する。
１は、ベクトル命令発行制御論理部８に対しベクトル命
令列の読み出し要求を発行する。この要求により、ベク
トル命令発行制御論理部８は、スカラ命令のＥＸＶＰ
命令で指定された上記ベクトル命令列を主記憶メモリ２
上から記憶制御装置３を介し読み出す。ベクトル命令発
行制御論理部８は、このベクトル命令列を順次デコード
し、ベクトルプロセッサ内のベクトル命令実行制御論理
部９へ、ベクトル命令〜10 に対するベクトル命令有
効指示信号を１サイクルピッチでパス１０を介し送出す
る。この信号と同期させ、ベクトル命令発行制御論理部
８は、ベクトル命令コードをデータパス１１を介しベク
トルプロセッサへ送出し、さらにその命令で必要なスカ
ラデータ、アドレスをセレクタ１２、１３によりワーク
スカラレジスタ７、ワークアドレスレジスタ６からセレ
クトし、データパス１４、１５を介し命令コードと同期
して、ベクトルプロセッサに送出する。
【００２４】ベクトル命令実行制御論理部９は、ベクト
ル命令有効指示信号により、インポインタ１６を更新
し、図２に示す様にスカラプロセッサより送出されたベ
クトル命令〜10の命令コードをベクトル命令バッファ
１７に、スカラデータをスカラデータバッファ１８に、
アドレスをアドレスバッファ１９に順次セットする。こ
の際、ベクトル命令、、、、10 の様に、スカ
ラデータを使用しない命令や、ベクトル命令、、10
のようにアドレスデータを使用しない命令の場合で
も、インポインタ１６は更新されるので何らかのデータ
がセットされる。
ル命令有効指示信号により、インポインタ１６を更新
し、図２に示す様にスカラプロセッサより送出されたベ
クトル命令〜10の命令コードをベクトル命令バッファ
１７に、スカラデータをスカラデータバッファ１８に、
アドレスをアドレスバッファ１９に順次セットする。こ
の際、ベクトル命令、、、、10 の様に、スカ
ラデータを使用しない命令や、ベクトル命令、、10
のようにアドレスデータを使用しない命令の場合で
も、インポインタ１６は更新されるので何らかのデータ
がセットされる。
【００２５】この時点で、ベクトル命令、で使用さ
れるスカラデータも、命令コード、アドレス同様全てベ
クトルプロセッサ内に取り込まれているので、次のＥＸ
ＶＰ命令の実行及び後続ベクトル命令列のベクトルプロ
セッサへのベクトル命令発行を、ベクトルプロセッサに
おけるベクトル命令の実行開始を待たずに行うことが
可能になる。
れるスカラデータも、命令コード、アドレス同様全てベ
クトルプロセッサ内に取り込まれているので、次のＥＸ
ＶＰ命令の実行及び後続ベクトル命令列のベクトルプロ
セッサへのベクトル命令発行を、ベクトルプロセッサに
おけるベクトル命令の実行開始を待たずに行うことが
可能になる。
【００２６】ベクトル命令実行制御論理部９は、ベクト
ル命令のベクトル命令有効指示信号を受けると、セレ
クタ２０を介し命令コードをベクトル命令バッファ１７
より読み出し、ベクトルロード／ストアリクエスタ２１
が空いていれば、ベクトル命令実行指示信号をベクトル
ロード／ストアリクエスタ２１へ発行する。ベクトルロ
ード／ストアリクエスタ２１は、ベクトル命令実行指示
信号を受けるとセレクタ２２を介しアドレスバッファ１
９よりベクトルデータＢの主記憶メモリ２上の開始アド
レスを取り込み、ベクトルデータＢを主記憶メモリ２か
らベクトルレジスタ２３へロードする。この際スカラデ
ータもセレクタ２４を介しベクトルロード／ストアリク
エスタ２１へ送出されているが使用されない。
ル命令のベクトル命令有効指示信号を受けると、セレ
クタ２０を介し命令コードをベクトル命令バッファ１７
より読み出し、ベクトルロード／ストアリクエスタ２１
が空いていれば、ベクトル命令実行指示信号をベクトル
ロード／ストアリクエスタ２１へ発行する。ベクトルロ
ード／ストアリクエスタ２１は、ベクトル命令実行指示
信号を受けるとセレクタ２２を介しアドレスバッファ１
９よりベクトルデータＢの主記憶メモリ２上の開始アド
レスを取り込み、ベクトルデータＢを主記憶メモリ２か
らベクトルレジスタ２３へロードする。この際スカラデ
ータもセレクタ２４を介しベクトルロード／ストアリク
エスタ２１へ送出されているが使用されない。
【００２７】ベクトル命令実行制御論理部９は、ベクト
ル命令のベクトル命令実行指示信号発行と同時にアウ
トポインタ２５を更新し、ベクトル命令の命令コード
を読み出し、スカラデータ、アドレスをベクトルロード
／ストアリクエスタ２１へ送出する。ベクトル命令実行
制御論理部９は、ベクトル命令の処理が終了した時点
で、ベクトル命令のベクトル命令実行指示信号をベク
トルロード／ストアリクエスタ２１へ発行し、ベクトル
命令の処理と同様に、ベクトルデータＤをベクトルレ
ジスタ２３へロードする。
ル命令のベクトル命令実行指示信号発行と同時にアウ
トポインタ２５を更新し、ベクトル命令の命令コード
を読み出し、スカラデータ、アドレスをベクトルロード
／ストアリクエスタ２１へ送出する。ベクトル命令実行
制御論理部９は、ベクトル命令の処理が終了した時点
で、ベクトル命令のベクトル命令実行指示信号をベク
トルロード／ストアリクエスタ２１へ発行し、ベクトル
命令の処理と同様に、ベクトルデータＤをベクトルレ
ジスタ２３へロードする。
【００２８】ベクトル命令のベクトル命令実行指示信
号が発行されると再びアウトポインタ２５は更新され、
ベクトル命令実行制御論理部９は、ベクトル命令の命
令コードを読み出し、ベクトル演算器２６が空いていれ
ば、ベクトル命令実行指示信号をベクトル演算器２６へ
発行する。この時点で、スカラデータｋは、スカラデー
タバッファ１８よりセレクタ２４を介し、ベクトル演算
器２６へ送出されているのでスカラデータのプロセッサ
間転送によるオーバーヘッドは見えない。
号が発行されると再びアウトポインタ２５は更新され、
ベクトル命令実行制御論理部９は、ベクトル命令の命
令コードを読み出し、ベクトル演算器２６が空いていれ
ば、ベクトル命令実行指示信号をベクトル演算器２６へ
発行する。この時点で、スカラデータｋは、スカラデー
タバッファ１８よりセレクタ２４を介し、ベクトル演算
器２６へ送出されているのでスカラデータのプロセッサ
間転送によるオーバーヘッドは見えない。
【００２９】ベクトル演算器２６はスカラデータｋとベ
クトルレジスタ２３より読み出したベクトルデータＢと
を加算しベクトルデータＡを求め、ベクトルレジスタ２
３ヘ書き込む。ベクトル命令のベクトル命令実行指示
信号は、ベクトル演算器２６におけるベクトル命令の
終了後発行され、ベクトル命令の処理と同様に、ベク
トルデータＣを求めベクトルレジスタ２３へ書き込む。
以下同様にベクトル命令、の命令コード、アドレス
はベクトルプロセッサ内の各バッファからベクトル命令
実行指示信号により送出され、ベクトルロード／ストア
リクエスタ２１により、ベクトルレジスタ２３から主記
憶メモリ２へベクトルデータＡ，Ｃがストアされる。
クトルレジスタ２３より読み出したベクトルデータＢと
を加算しベクトルデータＡを求め、ベクトルレジスタ２
３ヘ書き込む。ベクトル命令のベクトル命令実行指示
信号は、ベクトル演算器２６におけるベクトル命令の
終了後発行され、ベクトル命令の処理と同様に、ベク
トルデータＣを求めベクトルレジスタ２３へ書き込む。
以下同様にベクトル命令、の命令コード、アドレス
はベクトルプロセッサ内の各バッファからベクトル命令
実行指示信号により送出され、ベクトルロード／ストア
リクエスタ２１により、ベクトルレジスタ２３から主記
憶メモリ２へベクトルデータＡ，Ｃがストアされる。
【００３０】上記命令列の終了を示すベクトル命令10
は、ベクトルプロセッサが動作中でも後続ベクトル命令
列の処理が可能であることを示す。前述した様に、命令
バッファ１７と対応したスカラデータバッファ１８を持
つことにより、先行ベクトル命令列内にスカラデータを
使用する命令がある場合でも後続ベクトル命令列のベク
トルプロセッサに対する命令発行が可能になるので、ベ
クトルプロセッサを効率よく使用することが出来る。さ
らに、ベクトルプロセッサにおいて、スカラデータを使
用する命令のベクトル命令実行指示信号が発行されると
き、スカラデータは既にスカラデータバッファ１８に格
納されているので、スカラデータのプロセッサ間転送時
間によるオーバヘッドは見えなくなり、ベクトルプロセ
ッサにおけるベクトル命令列処理時間の短縮が可能とな
る。
は、ベクトルプロセッサが動作中でも後続ベクトル命令
列の処理が可能であることを示す。前述した様に、命令
バッファ１７と対応したスカラデータバッファ１８を持
つことにより、先行ベクトル命令列内にスカラデータを
使用する命令がある場合でも後続ベクトル命令列のベク
トルプロセッサに対する命令発行が可能になるので、ベ
クトルプロセッサを効率よく使用することが出来る。さ
らに、ベクトルプロセッサにおいて、スカラデータを使
用する命令のベクトル命令実行指示信号が発行されると
き、スカラデータは既にスカラデータバッファ１８に格
納されているので、スカラデータのプロセッサ間転送時
間によるオーバヘッドは見えなくなり、ベクトルプロセ
ッサにおけるベクトル命令列処理時間の短縮が可能とな
る。
【００３１】次に、本発明を用いた１チップからなるＣ
ＰＵで構成されるマルチプロセッサの一実施例を図３，
図４を用いて説明する。図３はその概念図を示してい
る。
ＰＵで構成されるマルチプロセッサの一実施例を図３，
図４を用いて説明する。図３はその概念図を示してい
る。
【００３２】図３において、ＣＰＵ０からＣＰＵ１への
処理要求は、パス２９ａを介し送出され、ＣＰＵ１内の
処理要求格納バッファキュー２７ｂに格納される。この
処理要求に同期して処理に必要なデータがＣＰＵ０から
ＣＰＵ１へパス３０ａを介し送出され、ＣＰＵ１内のデ
ータバッファキュー２８ｂに格納される。同様にして、
ＣＰＵ１からＣＰＵ０への処理要求は、パス２９ｂを介
し送出され、ＣＰＵ０内の処理要求格納バッファキュー
２７ａに格納される。この処理要求と同期して処理に必
要なデータがＣＰＵ１からＣＰＵ０へパス３０ｂを介し
送出され、ＣＰＵ０内のデータバッファキュー２８ａに
格納される。ＣＰＵ０からＣＰＵ１への処理要求パス２
９ａとＣＰＵ１からＣＰＵ０への処理要求パス２９ｂ、
及びＣＰＵ０からＣＰＵ１へのデータパス３０ａとＣＰ
Ｕ１からＣＰＵ０へのデータパス３０ｂはそれぞれ独立
なのでそれぞれのＣＰＵ間の転送は、並列に動作可能で
ある。
処理要求は、パス２９ａを介し送出され、ＣＰＵ１内の
処理要求格納バッファキュー２７ｂに格納される。この
処理要求に同期して処理に必要なデータがＣＰＵ０から
ＣＰＵ１へパス３０ａを介し送出され、ＣＰＵ１内のデ
ータバッファキュー２８ｂに格納される。同様にして、
ＣＰＵ１からＣＰＵ０への処理要求は、パス２９ｂを介
し送出され、ＣＰＵ０内の処理要求格納バッファキュー
２７ａに格納される。この処理要求と同期して処理に必
要なデータがＣＰＵ１からＣＰＵ０へパス３０ｂを介し
送出され、ＣＰＵ０内のデータバッファキュー２８ａに
格納される。ＣＰＵ０からＣＰＵ１への処理要求パス２
９ａとＣＰＵ１からＣＰＵ０への処理要求パス２９ｂ、
及びＣＰＵ０からＣＰＵ１へのデータパス３０ａとＣＰ
Ｕ１からＣＰＵ０へのデータパス３０ｂはそれぞれ独立
なのでそれぞれのＣＰＵ間の転送は、並列に動作可能で
ある。
【００３３】さらに、処理要求を受けたＣＰＵでは、処
理に必要なデータを自ＣＰＵ内のデータ格納バッファキ
ュー２８ａ，２８ｂより読み出すので、処理要求を送出
するＣＰＵは、処理要求を受けたＣＰＵでの処理が終了
するのを待たずに次の処理要求及びデータを送出するこ
とが可能になり、ＣＰＵ間の転送によるオーバーヘッド
を削減することが可能となる。
理に必要なデータを自ＣＰＵ内のデータ格納バッファキ
ュー２８ａ，２８ｂより読み出すので、処理要求を送出
するＣＰＵは、処理要求を受けたＣＰＵでの処理が終了
するのを待たずに次の処理要求及びデータを送出するこ
とが可能になり、ＣＰＵ間の転送によるオーバーヘッド
を削減することが可能となる。
【００３４】本実施例を１チップＬＳｉからなるＣＰＵ
で構成されるマルチベクトルプロセッサに用いた具体的
実施例を図４に示す。同図において、図３と同様、２７
ａ，２７ｂは処理要求格納バッファキュー、２８ａ，２
８ｂはデータバッファキューを示している。
で構成されるマルチベクトルプロセッサに用いた具体的
実施例を図４に示す。同図において、図３と同様、２７
ａ，２７ｂは処理要求格納バッファキュー、２８ａ，２
８ｂはデータバッファキューを示している。
【００３５】例えばＣＰＵ０で求めたベクトルデータの
総和などの演算結果をＣＰＵ１での演算に使用するケー
スを考える。まず、ＣＰＵ０内命令実行制御論理部３１
ａは、主記憶メモリ２より命令列を読み出す。ＣＰＵ０
内命令実行制御論理部３１ａは、セレクタ３２ａを介
し、ＣＰＵ０内ベクトル演算器２６ａへベクトルデータ
の総和を示す命令コードを発行する。ＣＰＵ０内ベクト
ル演算器２６ａは、ベクトルデータをＣＰＵ０内ベクト
ルレジスタ２３ａより読み出し総和を求め、結果のスカ
ラデータをパス３３ａ、セレクタ３４ａを介し、ＣＰＵ
０内スカラレジスタ５ａに格納する。次に、ＣＰＵ０内
命令実行制御論理部３１ａは、ＣＰＵ１内命令実行制御
論理部３１ｂへパス３５ａを介し、処理要求有効指示信
号を送出する。この信号と同期させて、ＣＰＵ０内命令
実行制御論理部３１ａから処理要求をパス２９ａへ、Ｃ
ＰＵ０内スカラレジスタ５ａから総和結果のスカラデー
タをセレクタ３６ａを介し、パス３０ａへ送出する。処
理要求有効指示信号を受けたＣＰＵ１内命令実行制御論
理部３１ｂは、同期して送られてきた処理要求をＣＰＵ
１内処理要求格納バッファキュー２７ｂへ、スカラデー
タを処理要求格納バッファキュー２７ｂに対応したＣＰ
Ｕ１内データ格納バッファキュー２８ｂへ格納する。
総和などの演算結果をＣＰＵ１での演算に使用するケー
スを考える。まず、ＣＰＵ０内命令実行制御論理部３１
ａは、主記憶メモリ２より命令列を読み出す。ＣＰＵ０
内命令実行制御論理部３１ａは、セレクタ３２ａを介
し、ＣＰＵ０内ベクトル演算器２６ａへベクトルデータ
の総和を示す命令コードを発行する。ＣＰＵ０内ベクト
ル演算器２６ａは、ベクトルデータをＣＰＵ０内ベクト
ルレジスタ２３ａより読み出し総和を求め、結果のスカ
ラデータをパス３３ａ、セレクタ３４ａを介し、ＣＰＵ
０内スカラレジスタ５ａに格納する。次に、ＣＰＵ０内
命令実行制御論理部３１ａは、ＣＰＵ１内命令実行制御
論理部３１ｂへパス３５ａを介し、処理要求有効指示信
号を送出する。この信号と同期させて、ＣＰＵ０内命令
実行制御論理部３１ａから処理要求をパス２９ａへ、Ｃ
ＰＵ０内スカラレジスタ５ａから総和結果のスカラデー
タをセレクタ３６ａを介し、パス３０ａへ送出する。処
理要求有効指示信号を受けたＣＰＵ１内命令実行制御論
理部３１ｂは、同期して送られてきた処理要求をＣＰＵ
１内処理要求格納バッファキュー２７ｂへ、スカラデー
タを処理要求格納バッファキュー２７ｂに対応したＣＰ
Ｕ１内データ格納バッファキュー２８ｂへ格納する。
【００３６】この時点でＣＰＵ０内の総和結果を格納し
ていたスカラレジスタ５ａは後続命令で使用可能とな
る。さらに後続のＣＰＵ０からＣＰＵ１への処理要求及
びその処理に必要なデータは、ＣＰＵ１での先行処理要
求の実行終了を待つことなく順次送出され、ＣＰＵ１の
処理要求格納バッファキュー２７ｂ、データ格納バッフ
ァキュー２８ｂへ格納される。
ていたスカラレジスタ５ａは後続命令で使用可能とな
る。さらに後続のＣＰＵ０からＣＰＵ１への処理要求及
びその処理に必要なデータは、ＣＰＵ１での先行処理要
求の実行終了を待つことなく順次送出され、ＣＰＵ１の
処理要求格納バッファキュー２７ｂ、データ格納バッフ
ァキュー２８ｂへ格納される。
【００３７】ＣＰＵ１では、ＣＰＵ０からの処理要求を
ＣＰＵ１内処理要求格納バッファキュー２７ｂより読み
出し、セレクタ３７ｂ、３２ｂを介しＣＰＵ１内ベクト
ル演算器２６ｂへ送出する。これと同時にスカラデータ
をＣＰＵ１内データ格納バッファキュー２８ｂより読み
出し、セレクタ３８ｂを介しベクトル演算器２６ｂへ送
出する。同様に後続のＣＰＵ０からＣＰＵ１への処理要
求は、先行する処理要求の実行終了後順次処理される。
すなわち、後続の処理要求に必要なスカラデータは、処
理実行時には、既にＣＰＵ１内データ格納バッファキュ
ー２８ｂに格納されているのでＣＰＵ間のデータ転送に
よるオーバーヘッドは見えない。
ＣＰＵ１内処理要求格納バッファキュー２７ｂより読み
出し、セレクタ３７ｂ、３２ｂを介しＣＰＵ１内ベクト
ル演算器２６ｂへ送出する。これと同時にスカラデータ
をＣＰＵ１内データ格納バッファキュー２８ｂより読み
出し、セレクタ３８ｂを介しベクトル演算器２６ｂへ送
出する。同様に後続のＣＰＵ０からＣＰＵ１への処理要
求は、先行する処理要求の実行終了後順次処理される。
すなわち、後続の処理要求に必要なスカラデータは、処
理実行時には、既にＣＰＵ１内データ格納バッファキュ
ー２８ｂに格納されているのでＣＰＵ間のデータ転送に
よるオーバーヘッドは見えない。
【００３８】さらに、ＣＰＵ１からＣＰＵ０への処理要
求転送パス２９ｂ、データ転送パス３０ｂは、ＣＰＵ０
からＣＰＵ１への処理要求転送パス２９、データ転送パ
ス３０ａと独立しているので、ＣＰＵ１からＣＰＵ０へ
の処理要求も並列して動作可能であり、ＣＰＵ間の転送
を効率良く行なうことが可能である。
求転送パス２９ｂ、データ転送パス３０ｂは、ＣＰＵ０
からＣＰＵ１への処理要求転送パス２９、データ転送パ
ス３０ａと独立しているので、ＣＰＵ１からＣＰＵ０へ
の処理要求も並列して動作可能であり、ＣＰＵ間の転送
を効率良く行なうことが可能である。
【００３９】
【発明の効果】本発明によれば、スカラ、ベクトルの２
つのプロセッサから構成されるベクトル処理装置におい
て、ベクトルプロセッサ内にベクトル命令バッファと対
応したスカラデータバッファを持つことにより、ベクト
ルプロセッサにおけるスカラデータ使用命令の処理開始
を待たずに後続ベクトル命令列の命令発行が可能になる
ため、ベクトルプロセッサ起動時間を短縮でき、さらに
スカラデータを使用するベクトル命令列の処理におい
て、スカラデータのプロセッサ間転送によるオーバーヘ
ッドを削減するという効果がある。
つのプロセッサから構成されるベクトル処理装置におい
て、ベクトルプロセッサ内にベクトル命令バッファと対
応したスカラデータバッファを持つことにより、ベクト
ルプロセッサにおけるスカラデータ使用命令の処理開始
を待たずに後続ベクトル命令列の命令発行が可能になる
ため、ベクトルプロセッサ起動時間を短縮でき、さらに
スカラデータを使用するベクトル命令列の処理におい
て、スカラデータのプロセッサ間転送によるオーバーヘ
ッドを削減するという効果がある。
【００４０】また、１チップＬＳｉからなるＣＰＵで構
成されるマルチプロセッサにおいては、ＣＰＵ間の処理
要求、及びその処理に必要なデータの転送パスを独立に
持ち、各ＣＰＵ内に処理要求格納バッファキューとこれ
に対応したデータ格納バッファキューを持つことによ
り、ＣＰＵ間の転送オーバヘッドを削減するという効果
がある。
成されるマルチプロセッサにおいては、ＣＰＵ間の処理
要求、及びその処理に必要なデータの転送パスを独立に
持ち、各ＣＰＵ内に処理要求格納バッファキューとこれ
に対応したデータ格納バッファキューを持つことによ
り、ＣＰＵ間の転送オーバヘッドを削減するという効果
がある。
【図１】本発明によるスカラデータバッファを持つベク
トル処理装置の主要部の一実施例の構成を示すブロック
図である。
トル処理装置の主要部の一実施例の構成を示すブロック
図である。
【図２】本発明におけるベクトル命令バッファとスカラ
データバッファ、アドレスバッファとの対応を示す図で
ある。
データバッファ、アドレスバッファとの対応を示す図で
ある。
【図３】本発明を用いた１チップＬＳｉからなるＣＰＵ
で構成されたマルチプロセッサの概念図である。
で構成されたマルチプロセッサの概念図である。
【図４】本発明を用いた１チップＬＳｉからなるＣＰＵ
で構成されたマルチベクトルプロセッサの主要部の一実
施例を示すブロック図である。
で構成されたマルチベクトルプロセッサの主要部の一実
施例を示すブロック図である。
１…スカラ命令実行制御論理部、 ２…主記憶メモリ、 ３…記憶制御装置、 ４…アドレスレジスタ、 ５…スカラレジスタ、 ６…ワークアドレスレジスタ、 ７…ワークスカラレジスタ、 ８…ベクトル命令発行制御論理部、 ９…ベクトル命令実行制御論理部、 １２、１３、２０、２２、２４、３２ａ、３２ｂ、３４
ａ、３４ｂ、３６ａ、３６ｂ、３７ａ、３７ｂ、３８
ａ、３８ｂ…セレクタ、 １６…インポインタ、 １７…ベクトル命令バッファ、 １８…スカラデータバッファ、 １９…アドレスバッファ、 ２１…ベクトルロード／ストアリクエスタ、 ２３…ベクトルレジスタ、 ２５…アウトポインタ、 ２６…ベクトル演算器、 ２７ａ、２７ｂ…処理要求格納バッファキュー、 ２８ａ、２８ｂ…データ格納バッファキュー、 ２９ａ、２９ｂ…処理要求転送パス、 ３０ａ、３０ｂ…データ転送パス、 ３１ａ、３１ｂ…命令実行制御論理部、 ３５ａ、３５ｂ…処理要求有効指示信号転送パス。
ａ、３４ｂ、３６ａ、３６ｂ、３７ａ、３７ｂ、３８
ａ、３８ｂ…セレクタ、 １６…インポインタ、 １７…ベクトル命令バッファ、 １８…スカラデータバッファ、 １９…アドレスバッファ、 ２１…ベクトルロード／ストアリクエスタ、 ２３…ベクトルレジスタ、 ２５…アウトポインタ、 ２６…ベクトル演算器、 ２７ａ、２７ｂ…処理要求格納バッファキュー、 ２８ａ、２８ｂ…データ格納バッファキュー、 ２９ａ、２９ｂ…処理要求転送パス、 ３０ａ、３０ｂ…データ転送パス、 ３１ａ、３１ｂ…命令実行制御論理部、 ３５ａ、３５ｂ…処理要求有効指示信号転送パス。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−231664（ＪＰ，Ａ) 特開 昭60−250476（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/16
Claims (2)
- 【請求項１】 スカラ命令列の処理を実行するスカラプロ
セッサとベクトル命令列の処理を実行するベクトルプロ
セッサとを組合せ、演算処理を実行するベクトル処理装
置において、 前記スカラプロセッサは、スカラ命令列を順次処理する
スカラ命令実行手段と、複数のスカラデータを保持する
スカラデータ保持手段と、複数のベクトルデータの主記
憶アドレスを保持するアドレス保持手段と、前記スカラ
命令実行手段におけるベクトルプロセッサ起動命令の処
理時に、前記スカラ命令実行手段からの要求に応じてベ
クトル命令列を順次前記ベクトルプロセッサに送出する
と共に、前記ベクトル命令列中の各ベクトル命令で必要
なスカラデータまたはベクトルデータの主記憶アドレス
を前記スカラデータ保持手段または前記アドレス保持手
段からセレクトし、各ベクトル命令の送出と同期して前
記ベクトルプロセッサに送出するベクトル命令発行手段
とを有し、 前記ベクトルプロセッサは、前記スカラプロセッサから
送出されてくる複数のベクトル命令を格納する命令バッ
ファと、前記スカラプロセッサから各ベクトル命令と同
期して送出されてくる、各ベクトル命令で必要なスカラ
データまたはベクトルデータの主記憶アドレスを、前記
命令バッファ中の各ベクトル命令の格納領域と対応する
領域にそれぞれ格納するスカラデータバッファとアドレ
スバッファと、前記命令バッファに格納された前記複数
のベクトル命令を順次読み出し、前記命令バッファ中の
各ベクトル命令の格納領域と対応する前記スカラデータ
バッファまたは前記アドレスバッファの格納領域から各
ベクトル命令で必要なスカラデータまたはベクトルデー
タの主記憶アドレスを取り出して各ベクトル命令を処理
するベクトル命令実行手段とを有することを特徴とする
ベクトル処理装置。 - 【請求項２】 請求項１記載のベクトル処理装置におい
て、前記スカラデータ保持手段は、前記スカラ命令実行
手段がスカラ命令列を処理することにより得られた複数
のスカラデータを保持する第一のスカラ保持手段と、前
記スカラ命令実行手段におけるベクトルプロセッサ起動
命令の処理時に、前記スカラ命令実行手段からの要求に
応じて前記第一のスカラ保持手段が保持する複数のスカ
ラデータのコピーを保持する第二のスカラ保持手段とを
有し、前記アドレス保持手段は、前記スカラ命令実行手
段がスカラ命令列を処理することにより得られた複数の
ベクトルデータの主記憶アドレスを保持する第一のアド
レス保持手段と、前記スカラ命令実行手段におけるベク
トルプロセッサ起動命令の処理時に、前記スカラ命令実
行手段からの要求に応じて前記第一のアドレス保持手段
が保持する複数のベクトルデータの主記憶アドレスのコ
ピーを保持する第二のアドレス保持手段とを有し、前記
ベクトル命令発行手段は、各ベクトル命令で必要なスカ
ラデータまたはベクトルデータの主記憶アドレスを前記
第二のスカラ保持手段または前記第二のアドレス保持手
段からセレクトし、前記ベクトルプロセッサに送出する
ことを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31169292A JP3144918B2 (ja) | 1992-11-20 | 1992-11-20 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31169292A JP3144918B2 (ja) | 1992-11-20 | 1992-11-20 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06162068A JPH06162068A (ja) | 1994-06-10 |
| JP3144918B2 true JP3144918B2 (ja) | 2001-03-12 |
Family
ID=18020321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31169292A Expired - Fee Related JP3144918B2 (ja) | 1992-11-20 | 1992-11-20 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144918B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7183657B2 (ja) * | 2018-09-21 | 2022-12-06 | 日本電気株式会社 | プロセッサ、情報処理方法、プログラム |
-
1992
- 1992-11-20 JP JP31169292A patent/JP3144918B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06162068A (ja) | 1994-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |