JPH0517588B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、ベクトル・レジスタの大きさを超え
る長さを有するベクトルの処理方法に関するもの
で、特に、各セクシヨンがベクトル・レジスタ中
のベクトル・エレメント即ちベクトル要素の数ま
で及んでいるベクトルのセクシヨンを、一部また
は全部が割込可能なベクトル命令により処理する
方法に関するものである。 Ｂ 従来の技術 米国特許第4128880号明細書には、複数のベク
トル・レジスタを用いるコンピユータでのベクト
ル処理方法が開示されている。ベクトル演算、ベ
クトル・レジスタから機能ユニツトへ、また、ベ
クトル・レジスタに戻ることにより行われる。ベ
クトル処理中は、１個または２個以上のベクト
ル・レジスタの要素が、オペランドとして順次機
能ユニツトへ伝送され、結果が機能ユニツトから
受信ベクトル・レジスタに伝送される。各機能ユ
ニツトは、オペランドを受信する入力端と、該機
能ユニツトが計算または処理した結果を送信する
出力端を有する。結果ベクトル・レジスタが結果
を受信するとただちにそれらの結果は、連鎖によ
り、他の機能ユニツトがオペランドとして使用可
能になる。処理されるベクトルは、多くてもベク
トル・レジスタと同じ大きさ、すなわち要素の数
と同じである。 欧州特許第44563号明細書は、ベクトル・レジ
スタの長さ(l)より大きい数のベクトル要素(k)によ
るベクトル処理方法を開示している。ベクトル・
プロセツサは、ｋがｌより大きい場合、１つのベ
クトル命令のシリーズによりｌ個の要素が処理さ
れた後、１つのベクトル演算の反復の必要性を検
出し、実行する。出願明細書の実施例では、３つ
の異なるベクトル・アドレス・レジスタ中のベク
トル・アドレスを更新するために、３つの異なる
ベクトル・アドレス・レジスタ回路を使用してい
る。換言すれば、各ベクトル・アドレス・レジス
タに対して、そのベクトル・アドレス・レジスタ
の内容を更新するベクトル・アドレス回路があ
る。さらに、ベクトル・アドレスは、ベクトル・
アドレス・レジスタ内で、ロードされ、記憶さ
れ、更新されるだけであるため、ベクトル・アド
レス・レジスタ内のベクトル・アドレスを演算す
るように、完全な算術および論理命令セツトを使
用することはできない。命令は、記憶されている
ベクトルについては実行されない。１つのプログ
ラムの実行中は、すべてのベクトルは同じベクト
ル長、すなわち、同数のベクトル要素を有し、ベ
クトル命令は割込可能ではない。 ベクトル処理方法は、1981年にマツクグロウ・
ヒルアンドヘミスフアイア パブリツシヤーから
発行されたピー・エム・コジエ著「パイプライ
ン・コンピユータのアーキテクチユア」に説明さ
れている。 アイ・ビー・エム・テクニカル・デイスクロジ
ヤ・ブレテイン第25巻第12号（1983年５月）に、
ガルシアが、「パイプライン実行装置の記憶アク
セス・列外検出」と題して、記憶アクセス・例外
状態は、前のベクトル要素の処理がすべて完了し
た後でのみ生じることを開示している。 Ｃ 発明が解決しようとする問題点 従来、ベクトル・レジスタの大きさより大きい
ことも小さいこともありうるあらゆる長さのベク
トルを、同じセツトのベクトル命令で処理するこ
とはできなかつた。 また、ベクトルにロードされたベクトルのセク
シヨン、およびメモリに記憶されたベクトルのセ
クシヨンについて、算術および論理演算を実行す
ることもできなかつた。 そして、メモリ中のベクトルを、直接オペラン
ドとして使用することもできなかつた。 さらに、ベクトルのアドレスを、汎用レジスタ
にロードし、記憶させて、各ベクトル命令がベク
トル・アドレスを参照した後、ベクトル命令が参
照した各ベクトル・アドレスを、ベクトル・ハー
ドウエアにより更新させることもできなかつた。 そして、ベクトルのアドレスを、汎用レジスタ
にロードし、記憶させて、ベクトル命令が参照し
た各ベクトル・アドレスを、算術および論理命令
により演算することもできなかつた。 その上、割込まれた場合、いくつかのレジスタ
の内容が割込み前の値に復元されれば、割込みの
時点から実行が再開できるように、再発行される
割込可能ベクトル命令により、ベクトルを処理す
ることもできなかつた。 Ｄ 問題点を解決するための手段 本発明の目的は、ベクトル・レジスタの大きさ
より大きいことも小さいこともありうる。あらゆ
る長さのベクトルを、同じセツトのベクトル命令
により処理する方法を提供することである。 本発明の方法を実施するためのデータ処理シス
テムは、記憶装置、少なくとも１つは、ベクト
ル・エレメント位置に再分割されたベクトル・レ
ジスタを有するレジスタ、少くとも１つのベクト
ルのベクトル・エレメントを含むオペランド、お
よび、一部はオペランドで実行される命令を実行
する少くとも１つの中央処理装置を含む。ベクト
ル・エレメントについての処理方法は、下記のと
おりである。 (1) 第１のレジスタに、命令の１つによつて処理
されるベクトル・エレメントの数をロードす
る。 (2) 命令により処理される次のベクトル・エレメ
ントを連続的に識別するため、少くとも１つの
ポインタ・レジスタを更新する。 (3) 命令が割込まれた場合、またはベクトル・エ
レメントの最後のものが、第１のレジスタによ
り指示されるように処理された場合、ベクト
ル・エレメントのそれぞれの処理を停止する。 (4) 命令が割込まれた後に命令を再発行し、そし
て、少くとも１つのポインタ・レジスタにより
識別される少くとも１つのベクトルにおけるベ
クトル・エレメントの１つの処理を再開する。 Ｅ 実施例 ハードウエア 第１図は、ベクトル処理装置（VPU）１２を
含むデータ処理装置１０のブロツク線図である。
第１図の、VPU１２を除く部分は、メモリ１４、
中央処理装置（CPU）１６（たとえばIBMシス
テム370−XAモードで処理するもの）、コンソー
ル１９およびチヤネル１８を含む「ベース」のデ
ータ処理装置である。コンソールは、各種コンソ
ール、たとえば初期化プログラムと対話するた
め、システム・オペレータが使用する。 メモリ１４は、プロセツサ記憶装置２０および
プロセツサ記憶制御機構（PSCF）２２を含む。
メモリはプログラム命令、およびVPU１２によ
り処理されるベクトル・オペランドを含むオペラ
ンドの記憶に利用される。PSCFはメモリ１４か
ら連続した命令を受けて、CPU１６へのオペラ
ンドの転送を開示する。（「オペランド」にはデー
タおよびデータ処理の結果が含まれる。） CPU１６は命令を復号する命令前処理装置
（IPPF）２４と、IPPFから転送された命令を実
行するＥ機能装置２６を含む。これらの装置は、
ベース・データ処理装置とともに、米国特許第
4200927号明細書に詳細に述べられている。IPPF
２４は、Ｅ機能装置２６により実行される命令及
びVPU１２により実行される命令を含むすべて
の命令を取出し、復号する。上記の明細書に述べ
ているように、Ｅ機能装置２６は、命令実行のた
め、データ・バス２８を経由して、メモリ１４に
接続されており、命令実行制御信号を発生させる
ためのマイクロプログラム制御ストアを含む。Ｅ
機能装置２６における命令実行の結果はIPPF２
４に戻され、IPPF２４はこれに応答して命令実
行の順序を制御する。 VPU１２と、ベース・データ処理装置との相
互接続は、VPU１２とＥ機能装置２６との間の
インターフエース・バス３０およびVPU１２と
IRPE２４との間のインターフエース・バス３２
により行われる。 インターフエース・バス３２は、IPPF２４中
の待ち行列から、VPU中の命令レジスタ３４お
よびベクトル命令バツフア３６へ、ベクトル命令
実行コード（opコード）を転送する（第２図参
照）。双方向インターフエース・バス３２はまた、
ALUプツトアウエイ・レジスタ５８と汎用スラ
イド（stride）・レジスタ４０との間のアドレス
情報の転送にも使用される。ストライド・レジス
タ（第１図参照）は、配列したエレメントを有す
るベクトルのエレメント間のメモリ・アドレス分
離を指定する情報を含む。換言すれば、ストライ
ドは、処理が１つのエレメントから次のエレメン
トに進むときに操作を進めるエレメント位置の数
である。（ストライドについては後の詳述する。） VPU１２とメモリ１４との間のデータ転送は、
データ・バスに沿つて行われる。特に、メモリ１
４からのデータは、データ・バス２８を通じてＥ
機能装置２６へ、さらに双方向インターフエー
ス・バス３０を通じてVPU１２中のデータ・レ
ジスタ４２に送られる。データ・レジスタ４２
（第２図）は、インターフエース・バス３０を通
じてＥ機能装置２６から送られたデータのバツフ
アとして作用する。VPU１２からメモリ１４に
転送されたデータは、VPU１２中のステージＡ
レジスタ４４（またはラムダ・レジスタ４６）か
ら、インターフエース・バス３０を通じてＥ機能
装置２６へ送られる。 第２図は、一部上に述べVPU１２中の経路、
レジスタおよび機能ユニツトを示す。第２図には
また、第３ａ図および第３ｂ図に詳細に示すベク
トル・レジスタ・アレイ（VRA）４８も含まれ
ている。 特に、第３ａ図は、０から15までの番号（順
序）を付け、それぞれが０からＺ−１（Ｚはたと
えば128等の数）の番号を付けたエレメント位置
を有し、特定のデータ処理装置に固定された16個
の物理ベクトル・レジスタを示す、汎用レジスタ
や浮動小数点レジスタと異なり、ベクトル・レジ
スタは多目的で、二進（算術または論理）および
浮動小数点の両方のデータのベクトルを記憶する
ことができる。ベクトル・レジスタは、１つまた
は２つ以上の、算術、比較、論理、ロードおよび
記憶の操作についてベクトル・オペランドを保留
するのに用いる。操作により、対応するエレメン
トが結合される物理レジスタがダブルワード（64
ビツト）のオペランドを形成する場合、１つのベ
クトルはそれぞれが32ビツト幅のＺ個のエレメン
トを有する単一ベクトル・レジスタ、またはレジ
スタの奇偶対（ベクトル・レジスタ対）を占有す
る。ベクトル・レジスタは、ベクトル・マスク・
レジスタ（後述）および、ベクトル・オペランド
を含むベクトル・レジスタ、すなわちベクトル・
データ・レジスタを含む。 第３ｂ図は、各ベクトル・レジスタ（VR）が
128個の４バイト・エレメントからなる。第３ａ
図に示す16個のベクトル・レジスタを示す。ハー
ドウエアの立場からはアレイ全体は64アレイのチ
ツプからなる。各チツプは幅が９ビツト、すなわ
ち８ビツトおよび１つのパリテイー・ビツトであ
る。各アレイ・チツプは、１サイクル当たり１回
の読み書きに限定されているため、ベクトル・レ
ジスタは４方向にインターリーブされている。各
アレイ列は、４個ずつに分けた16個のチツプから
なる１つのインターリーブを表わす。ベクトル・
レジスタは、VPU１２におけるベクトル演算の
１サイクル当たり２個のエレメントを与え、ベク
トル演算またはＥ機能装置２６のいずれかから、
１サイクル当たり１個のエレメントを受取る。 ベクトル・レジスタ・アレイ（VRA）４８中
のベクトルのアドレス指定には、アドレス・レジ
スタ５９を使用する（下記のVEARの説明参
照）。ベクトル・レジスタ・アレイ中のベクト
ル・アドレスに書込まれたデータ・ベクトルは、
ベクトル・レジスタ・アレイ・プツトアウエイ・
レジスタ６０に送られる。このレジスタへの入力
は、データ・レジスタ４２からライン６４へ、お
よび各ソースからプツトアウエイ・バス６２へ行
われる。記憶中のベクトル・アドレスのベクト
ル・エレメントは、通常の順序のアドレスにより
アクセスされることが多い。命令（ベクトル・エ
レメントにアクセスする）は、記憶中のベクトル
の開始アドレスを含むため、CPU１６中の汎用
レジスタを指定するが、ストライドを含むため、
他の汎用レジスタ（ストライド・レジスタ４０）
を指定することもできる。汎用レジスタに含まれ
る開始アドレスは、記憶中の後続のエレメントが
アクセスされると自動的に更新される。割込みが
生じると、汎用レジスタの内容は、割込みの後処
理すべき次のベクトル・エレメントの記憶アドレ
スになる。 （これは、すでに処理されたエレメントが割込
みを生じないようにする。）このようなベクト
ル・アドレスの自動更新は、下記に示すセクシヨ
ン中のベクトルの処理に用いられる。 第２図で、ベクトル・レジスタ・アレイから読
出されたベクトル・オペランド（データ）は、ス
テージＡレジスタ４４およびステージＢレジスタ
５０に送られる。（ステージＡレジスタ４４はま
た、ベクトル・マスク・レジスタ（VMR）から
ライン５２に送られたデータも受信する。ベクト
ル・マスク・レジスタ（Ｚビツトを有する）は、
ベクトル比較操作の結果のターゲツト、ビツト・
ベクトルの論理演算のソースおよびターゲツト、
ならびにマスクされた制御演算用のマスクのソー
スとして用いられる。）ステージＡレジスタから
のデータは、インターフエース３０を通じてＥ機
能装置２６に送られる。ラムダ・レジスタ４６
は、ステージＡレジスタのデータを受信し、ステ
ージＡレジスタ４４からＥ機能装置２６に送られ
たデータの、データ・デイレイ・レジスタとし
て、またバツクアツプ・レジスタとして用いられ
る。データデイレイは、ベクトル・レジスタ・ア
レイ４８に正しくアクセスするために必要であ
る。浮動小数点演算のため（ALUシフトレジス
タ５３Ａおよび５３Ｂ、ならびにALU入力レジ
スタ５５Ａおよび５５Ｂを通して正しくシフトさ
れ、整列されたデータは、次に処理のため算術論
理ユニツト（ALU）５４に送られる。ALU（算
術手段）は、二進の短精度および長精度ベクト
ル・オペランドの加算および減算を行う並列二進
加算器である。ALUはまた、論理AND、ORお
よびEXOR演算も行い、オペランドを左に１、
２または３ビツト論理的にシフトすることもでき
る。ALUレジスタ５６は、ALU５４の出力を保
持する。ALUプツトアウエイ・レジスタ５８は、
ラインク７１を通じてALUに循環すべきALUレ
ジスタ５６から送られたデータのデイレイ・レジ
スタとしても作用する。VRA４８に戻されるデ
ータは、データ・バス７０を通じてVRAプツト
アウエイ６０にゲートされる。（ALUプツトアウ
エイ・レジスタおよびVRAプツトアウエイは、
浮動小数点演算の結果として、正規化された論理
入力を受信する。） ベクトル命令バツフア３６は、命令実行の間、
VPU１２中の他の復号回路が使用するため、イ
ンターフエース・バス３２に受信したベクトル命
令opコード、およびベクトル・レジスタ・アド
レスを保持する。 第２図に示すように、ベクトル・オペランド・
データは、ベクトル・レジスタ・アレイ４８、ま
たはデータ・レジスタ４２を通じてCPU１６の
いずれかから得られる。２つのオペランドが、ベ
クトル・レジスタ・アレイから得られた場合は、
取出された第１のベクトル・エレメントは、ステ
ージＡレジスタ４４に送られ、次にALU５４で
算術または論理命令により演算された後、ALU
プツトアウエイ・レジスタ５８およびVRAプツ
トアウエイ・レジスタ６０（Ａ側のデータ経路）
に送られる。取出された第のベクトル・エレメン
トは、ステージＢレジスタ５０に送られ、次に
ALU５４で算術または論理演算で演算された後、
ALUプツトアウエイ・レジスタ５８およびVRA
プツトアウエイ・レジスタ６０（Ｂ側データ経
路）に送られる。特に、Ａ側データ経路上のオペ
ランドの第１のエレメントは、Ｂ側データ経路上
のオペランドの第１のエレメントより１マシン・
サイクル早く、ベクトル・レジスタ・アレイ４８
から読出される。したがつて、２マシン・サイク
ル後は、Ａ側オペランドの第１のエレメントはラ
ムダ・レジスタ４６内にあり、Ｂ側オペランドの
第１のエレメントはステージＢレジスタ５０にあ
り、Ａ側オペランドの第２のエレメントはステー
ジＡレジスタ４４にある。Ａ側およびＢ側データ
経路のエレメントのこの初期オフセツトは、ベク
トル・レジスタ・アレイの入出力（Ｉ／Ｏ）イン
ターフエース・チツプに適応される。このオフセ
ツトにより、所定サイクル中いかなるアレイ・チ
ツプからも、１回のみの読出しが行われることが
保証される。したがつて、VRAプツトアウエ
イ・レジスタ６０中のベクトル、すなわちベクト
ル演算の結果は、各マシン・サイクル中、ベクト
ル・レジスタ・アレイ４８に記憶される。（VPU
１２も、多分割ユニツト、ならびにＡ側およびＢ
側データ経路に接続され、本明細書に引用した参
照文献に説明された付属レジスタ（図示されてい
ない）を含む。） メモリ１４（第１図）からの１つのベクトルオ
ペランドについて、ベクトル・レジスタ・アレイ
４８のベクトル・レジスタからの１つのベクト
ル・オペランドと同時に演算が行われると、アレ
イからのベクトル・オペランドはＢ側のデータ経
路を送られる。メモリ１４から（Ｅ機能装置２６
を通じて）ベクトル・オペランドは、先ずデー
タ・レジスタ４２へ、次にＡ側のデータ経路に送
られる。演算のベクトル結果は、ベクトル・レジ
スタ・アレイ４８中の宛先ベクトル・レジスタに
書込まれる。（「演算」には、記憶装置からのデー
タの取出し、ならびに記憶装置へのデータおよび
結果のロードおよび記憶が含まれる。「結果」に
はベクトル・レジスタおよびベクトル・マスク・
レジスタの内容についての算術および論理演算の
結果、ならびにベクトル・レジスタおよびベクト
ル・マスク・レジスタのロードが含まれる。結果
はスカラ、またはベクトル・レジスタにも、記憶
装置にも記憶させることができる。ベクトル・レ
ジスタにロードしたベクトル・エレメントは、記
憶装置に戻すことができる。） ベクトル・オペランドの１連のベクトル・エレ
メントをメモリ１４からVPU１２へ転送する場
合、ベクトル・ロード命令のデータ転送路は
CPU１６中のレジスタに始まり、インターフエ
ース・バス３０を通じてデータ・レジスタ４２へ
と続く。次にエレメントはライン６４およびベク
トル・レジスタ・アレイ・プツトアウエイ・レジ
スタ６０を通じてベクトル・レジスタ・アレイ４
８中のベクトル・レジスタに記憶される（書込ま
れる）。エレメントがベクトル・レジスタに書込
まれると、ハードウエアは、レジスタ５９中のベ
クトル・エレメント・アドレスをエレメントのバ
イト数すなわち２、４または８だけ増分する。同
時に、後述するベクトル割込みインデクス
（VIX）は、ベクトル命令により処理（演算）さ
れるベクトル・レジスタ中のエレメント数を含
む。VIXはまた、すでに演算されたベクトル・
エレメント数も示す。ベクトル命令は割込可能で
ある。ストライドを使用するロード命令について
は、エレメントのバイト数、すなわち２、４また
は８以外の増分だけベクトル・アドレスが増分さ
れる。換言すれば、CPU１６は取出された各ベ
クトル・エレメントの記憶アドレスを計算し、デ
ータを各サイクルの１エレメントの最高速度で計
算されたエレメント位置に転送する。間接アドレ
ス指定を用いるデータ命令については、ALU５
４は更新されたアドレスを計算し、インターフエ
ース・バス３２を通じてCPU１６へ送る（第１
図および第２図）、次にCPU１６は、他の取出し
要求を行ない、（新しい）データをインターフエ
ース・バスを通じて、VPU１２すなわちVRA４
８中のベクトル・レジスタに転送する。 ベクトル記憶命令の実行中に、VPU１２は、
ベクトル・レジスタ・アレイ４８中のベクトル・
レジスタからのデータをステージＡレジスタ４８
を通じて、双方向インターフエース・バス３０か
らCPU１６に転送する。 レジスタ（本明細書ではベクトル・カウント・
レジスタ（VCT）とも称する）は、ベクトルま
たはセクシヨン内で処理すべきベクトル・エレメ
ント数を指示する。VCTは、ベクトル命令実行
中は増分も減分もされない。ベクトル・カウント
の範囲は、０からセクシヨンの大きさまでの値で
ある。上に述べたように、VIXは次の処理すべ
きエレメントを指示する。このレジスタはまた割
込みを生じ特定のベクトル命令のために処理を再
開する場合、ベクトル・レジスタで処理すべき
（次の）エレメントを指示する必要が生じる状態
でも利用される。VIXは、ベクトル命令の開始
時では通常０（ベクトル・レジスタの第１のエレ
メントがエレメント０であることを示す）であ
り、ベクトル命令実行後は０にリセツトされる。
次に、VIXはベクトル処理操作を再開するため、
ベクトル・レジスタ中に開始位置を与える。
VCTレジスタは、VIXとともに、すなわちVCT
−VIXとして、ベクトル演算中に処理されるベ
クトル・レジスタのエレメント数を決定する。 第２図に示し、上に述べる機能ユニツトに関し
て、記憶している１つのベクトルのエレメントを
下記のようにベクトル・レジスタの他のベクトル
のエレメントに加えることができる。 １ ベクトル・オペランドの第１のエレメント
は、ベクトル・レジスタ・アレイ４８のソース
（第１）ベクトル・レジスタから読出され、続
いて、ステツピング後、ステージＡレジスタ４
４を通してラムダ・レジスタ４６に記憶され
る。 ２ 他のベクトル・オペランドの第１のエレメン
トは、メモリ１４からステージＢレジスタ５０
に読出される。 ３ 両エレメントは並列にALUシフト・レジス
タ５３Ａおよび５３Ｂにゲートされる。浮動小
数点データの場合、正規化が生じ、エレメント
はALU入力レジスタ５５Ａおよび５５Ｂにゲ
ートされる。 ４ 次に両ベクトル・エレメントは、ALUで演
算（加算）され、結果は第１にALUレジスタ
５６に、第２にALUプツトアウエイ・レジス
タ５８に、またライン７０を通してVRAプツ
トアウエイ・レジスタ６０にゲートされる。
VRAプツトアウエイ・レジスタは結果をベク
トル・レジスタ・アレイ４８の（宛先レジス
タ・ベクトル中の）合計位置に置く。（ALUレ
ジスタはまた、ALU５４の（ステージＡ）シ
フト・レジスタに結果を送る。） ５ 上記の操作が繰返される。加算の結果は第１
のベクトル・レジスタ中のベクトルのエレメン
トの合計が、所定の第１のベクトル・エレメン
トを、メモリ内の第２のベクトルの所定のエレ
メントに加えることによつて得られることであ
る。メモリ内の第２のベクトルのアドレスは、
汎用レジスタにより指示される。 ベクトル・レジスタは、ベクトル演算の１サイ
クル毎に２つのエレメントを与え、ベクトル演算
の結果としてまたはCPU１６から、１サイクル
毎に１つのエレメントを受取ることができる。 第３Ｃ図は、ベクトル・レジスタ・アレイ４８
のアドレス指定を示す。第３ｂ図中の各列は、単
独にアドレスすることができる。１つの列に書込
み、他の３つの列のいずれか１つから読取ること
ができるように、列中の16のアレイ・チツプのす
べてに同じアドレスが示される。ベクトル・エレ
メント・アドレス・レジスタ（VEAR）には、
VEAR１、VEAR２およびVEAR３の３つがあ
る。VEAR２およびVEAR３は通常、所定のサ
イクルの間に読出されているソース・ベクトルの
エレメント（位置）の数を含んでいる。VEAR
１は通常宛先ベクトル・レジスタに書込まれるエ
レメント（位置）の数（結果）を含む。VEAR
１はまた、結果をベクトル・レジスタに書込むほ
とんどのベクトル命令に対するベクトル命令割込
みインデクス（VIX）でもある。各VEARは、
それ自身のハードウエア増分器により更新され、
第２図に示すデータ（データ・イン）レジスタ４
２中のデータからロードされる。（VEARは記憶
タイプ命令のためのVIXである。）VIXは、VRA
プツトアウエイ・レジスタ６０に伴うデータ有効
ビツトが、ベクトル・レジスタに更新された書込
みをさせるためにセツトされるときにのみ増分さ
れる。したがつて、割込みが、ベクトル・レジス
タが更新されるべきではないことを示した場合
は、VIXは増分されず、割込み前に特定の命令
の実行中に処理される次のベクトル・エレメント
の現在の指示を行う。VIXの内容は、VIXが割
込み後に再実行される命令によつて処理される次
のエレメントを指示するため、任意のフイツク
ス・アツプ・ルーチンが実行された後、割込まれ
た命令が再発行されたときに利用することができ
る。（VIXはまた、ベクトル・レジスタ（および
ベクトル・マスク・レジスタ）の現在の状態を示
す状態レジスタ（VSR）のフイールドでもあ
る。） ベクトル・レジスタ・アレイ４８中のベクトル
のアドレス指定はまた、第３ｃ図でビツト８３と
して示す３つのベクトル・アドレス・レジスタ
（VAR）を含む。このVARビツトは、VAR１、
VAR２およびVAR３である。VAR２および
VAR３は通常データが読出されているソース・
ベクトル・レジスタ番号を含んでいる。VAR１
は通常データが書込まれている。宛先ベクトル・
レジスタ番号含んでいる。これらのVARは、そ
の実行サイクルの始めに、命令自体により初期化
される。 各VERのビツト５および６は、ライン８４に
カラム・セレクト（CS）を、各VEARのビツト
２および３は、ライン８６にロウ・セレクト
（RS）を与える。７ビツトのベクトル・レジス
タ・アレイ・アドレス８８は、アレイ中のベクト
ル・レジスタの１つに、Ｚの位置（エレメント）
の所定の１つをアドレスする。 VPU１２は、短精度および長精度浮動小数点
数および二進整数のベクトルの演算を行う。個々
のビツトのベクトルについての演算もあり、これ
らは一般にマスク・ビツトとして使用される。演
算はベクトル・レジスタ（またはベクトル・レジ
スタ対）、もしくはスカラ（汎用または浮動小数
点）レジスタ、もしくはこれらを組合わせたもの
に記憶されたオペランドについて行われる。すな
わち、演算は、記憶されたベクトルと、ベクト
ル・レジスタ・オペランドとの間で、または２つ
のベクトル・レジスタ・オペランドの間で行われ
る。１つのソース・オペランドはスケーラであ
り、他のソース・オペランドはベクトルであるこ
とが可能である。スカラは、同じ数のエレメント
をベクトル・オペランドとして有するベクトルと
して扱うことが可能で、これによりベクトル結果
を与え、または、スカラ結果が得られる。マス
ク・ビツトを使用する命令は、一般に、ベクト
ル・マスク・レジスタに暗黙オペランドを指定す
る。これらは記憶およびベクトル・レジスタ・オ
ペランドを指定することもできる。 データ処理装置１０におけるVPU１２の説明
は、米国特許出願番号第544674号に記載されてい
る。 ベクトルのセクシヨン化 ベクトルのセクシヨン化は、上記のハードウエ
アを用いて、長さがセクシヨンの大きさ、すなわ
ちベクトル・レジスタ中のエレメント位置の数を
超えるベクトルを処理する方法である。ベクトル
命令それ自身以外に、分岐ステートメントで終る
セクシヨニング・ループを形成することによりベ
クトル処理を制御するために、新しい命令は１つ
だけしか必要としない。レジスタの初期化（セツ
トアツプ命令）は、汎用レジスタおよび、（スカ
ラ浮動小数点オペランドの場合は）浮動小数点レ
ジスタをロードする既存の命令により行われる。 ベクトル・レジスタの大きさ（セクシヨン・サ
イズ）より大きいベクトルは、一般に次のように
処理される。 (1) ベクトルは、大きくてもベクトル・レジスタ
中のエレメント位置の数に等しいセクシヨンに
分割すると考える。（ベクトル・レジスタより
エレメントの数が少い。または同じベクトル
は、分割されない。） (2) ループ（セクシヨニング・ループ）は、セク
シヨンに分割したベクトルのすべてのセクシヨ
ンを連続して処理するため、適当な一連のベク
トル命令を繰返す。 (3) 汎用レジスタに含まれるベクトルのアドレス
は、汎用レジスタ中のベクトル・アドレスを参
照する各ベクトル命令が実行されると、ベクト
ル・ハードウエアにより自動的に更新される。
（ベクトルのアドレスを含む任意の汎用レジス
タにアクセスするために、ベクトル命令は単に
汎用レジスタを参照（指示）するだけである。
汎用レジスタはすでに設けられ、CPU１６に
サポートされているため、各汎用レジスタに対
応する回路は必要でない。このような汎用レジ
スタの使用の結果、汎用レジスタ中のベクト
ル・アドレスを処理するために、完全な算術お
よび論理命令セツトが得られる。） ベクトル命令を含むプログラムは、セクシヨ
ン・サイズとは無関係である。このプログラム
は、大きさの異なるベクトルを処理することがで
きる。すなわち、ベクトル・エレメント数は、セ
クシヨン・サイズより小さくても、等しくても、
大きくてもよい。 下記のプログラム例は、ベクトル・エレメント
が主記憶装置に表わされるベクトル・セクシヨニ
ングを含むベクトル全体の処理を説明する。記憶
されたベクトルは、順次アドレス指定によりアク
セスされる。 隣接ベクトルの使用例 主記憶装置中の２つの隣接ベクトルＡおよびＢ
を加算し、その結果を隣接ベクトルＣに記憶させ
るとする。各ベクトル中のエレメント位置数をＮ
で表わす。ベクトルはすべて長精度（64ビツト）
浮動小数点形式であり、これは、長精度浮動小数
点数を保つために、ベクトル・レジスタ対を結合
させることを意味する。 Ｌ G0，Ｎ LA G1，Ａ LA G2，Ｂ LA G3，Ｃ LP VLVCU G0 VLD V0，G1 VAD V0，V0，G2 VSTD V0，G3 BC ２，LP 命令Ｌ Ｇ０，Ｎは、各ベクトルの全長（エレ
メントＮの数）を、長さレジスタとして作用する
汎用レジスタ（G0）の主記憶装置に、二進形式
でロードする。 命令LA Ｇ１，ＡはベクトルＡのアドレスを、
アドレス・レジスタの１つとして作用する汎用レ
ジスタ１（G1）にロードする。 命令LA Ｇ２、Ｂは、ベクトルＢのアドレス
を、汎用（アドレス）レジスタ２（G2）にロー
ドする。 命令LA Ｇ３、Ｃは、ベクトルＣのアドレス
を、汎用（アドレス）レジスタ３（G3）にロー
ドする。 命令VLVCU GOは、ラベルLPが割当てられ
ており、新しいLOAD VCT AND UPDATE命
令である。これは、 (1) セクシヨン・サイズＺ（ベクトル・レジスタ
中のエレメント位置数）またはレジスタ内の長
さレジスタＧ０の内容のいずれか小さい方をロ
ードする。（これは、Ｇ０中のオペランドが正
の場合のみ生じる。オペランドが負または０の
場合は、VCTレジスタは０にセツトされる。）
VCTは、VLVCU命令および条件付分岐
（BC）ステートメントにより形成されるセクシ
ヨニンクグ・ループの各繰返しの間に、各ベク
トル命令により処理されるべき最後のベクト
ル・エレメントを決定するのに用いる。レジス
タＧ０の内容は、32ビツトの符号付き二進整数
として扱われる。ベクトル・カウントおよびセ
クシヨン・サイズは、16ビツトの符号無し二進
整数として扱われる。（VCTはまた、ベクトル
状態レジスタ（VSR）のフイールドでもあ
る。） (2) 長さレジスタＧ０の内容から、VCTの内容
を差引き、結果を長さレジスタＧ０に記憶させ
る。このようにして、長さレジスタＧ０は更新
され、残つたベクトル長、すなわち、処理すべ
き残りのベクトル・エレメント数を含む。
VLVCU命令は、レジスタＧ０を更新する前
に、Ｇ０の内容を反映させるため、条件コード
（CC）をセツトする。CCは、完全なベクトル
がループの終りで処理されているかどうかを示
す。（G0は常に処理されるべき残りのエレメン
ト数を含み、VCTは、VLVCUおよび次の分
岐命令により形成されるループの次の繰返しの
間、処理されるべきエレメント数を含む。
VIXはベクトル命令により処理すべきベクト
ル・レジスタ中の、次のエレメント数を含む。
VCTおよびVIXは、ベクトル演算の間に処理
すべきベクトル・レジスタ番号を決定する。） ほとんどのベクトル命令では、VSRは命令
の最初に（後の操作のため、VPU１２中のレ
ジスタに）読込まれ、双方向バス３０を通じて
ベクトル・ハードウエア（VPU１２）に送ら
れる。VCTが更新されると常に、「新しい」
VCT値がVSRの適切なフイールドに書込まれ
る。次に、VSR値はVPU１２中のシフタ（64
ビツト）を通してゲートされ、CPU１６中の
アレイに書戻される。 下記に詳細に説明するように、次のベクトル命
令のそれぞれにより参照される各汎用（アドレ
ス）レジスタの内容は（命令実行中は）主記憶装
置中のベクトルをアドレスするが、セクシヨニン
グ・ループの次の繰返しの間に各ベクトル命令に
より識別するため、ベクトル・ハードウエアによ
り自動的に更新される。（更新はまた、処理の結
果が記憶される次の宛先セクシヨンを識別する。） VSRは、Ｅ機能ユニツト２６中のアレイ内に
ある。このアレイは、予備作業用記憶域と呼ばれ
る。ベクトル命令には、VSRの全部または一部
をオペランドとして使用するものがある。VSR
はCPU１６内にあるため、CPUはこれらの命令
を実行する。 命令VLD Ｖ０，Ｇ１は、レジスタＧ１に記憶
されるベクトル命令Ａのアドレスにより指示され
るベクトルＡのセクシヨンを、ベクトル・レジス
タＶ０にロードする。ロードされるベクトルＡの
セクシヨンの長さは、現在のベクトル・カウンタ
VCTにより決定される。 命令VAD Ｖ０，Ｖ０，Ｇ２は、レジスタＧ２
に記憶されたベクトルＢのアドレスにより指示さ
れるベクトルＢのセクシヨンと、前にベクトル・
レジスタＶ０にロードされたベクトルＡのセクシ
ヨンとを加算し、結果をベクトル・レジスタＶ０
に記憶させる。ベクトルＢのセクシヨンは、エレ
メントごとに（ベクトル・レジスタV0中の）ベ
クトルＡのセクシヨンに加算され、結果がベクト
ル・レジスタＶ０に記憶される。（VAD命令は、
明確に３つのオペランド、すなわち２つのソー
ス・オペランド（V0，G2）、および１つのター
ゲツト・オペランド（V0）を指定することに注
目されたい。）この場合、割込可能の算術演算が
レジスタ内のベクトルについて行われる。命令
VSTD Ｖ０，Ｇ３は、その結果を記憶させる。
各ベクトル・オペランド・セクシヨンと結果セク
シヨンの長さは、VCTおよびVIXにより決定さ
れる。（他の命令については、VADと同様オペラ
ンドは記憶中のものでよい。この場合、割込可能
の算術および論理演算は、主記憶装置内のベクト
ルについて行われる。） 命令BC ２、LPは、長さレジスタＧ０の内容
がなお０より大きいかどうかを決定するために条
件コード（CC）を試験する。Ｇ０が０であれば、
各ベクトル命令のセクシヨンはすべて処理されて
おり、VLVCUおよびBC命令で形成されるルー
プは終了されている。それ以外の場合は、他のベ
クトル・セクシヨンの処理を続けるため、LPの
ラベルを付けたVLCU命令の分岐が生じる。BC
命令は、ループ中の条件付分岐のための、条件付
分岐命令である。本実施例で、条件コード２がセ
ツトされた場合は、VLVCU命令はVCTレジス
タをセクシヨン・サイズにセツトしていることに
なる。これは、ベクトル・エレメントの全セクシ
ヨンが、セクシヨニング・ループ内で処理され、
さらに処理すべきものが残つていることを意味す
る。 本明細書に開示するベクトル・セクシヨニング
の操作を図示したフロー・チヤートを第４図に示
す。このフロー・チヤートで、Ｇ０は長さ（ベク
トルのエレメント数Ｎ）レジスタ、VCTAはベ
クトル・カウント・レジスタ、CCは条件コード、
Ｚはセクシヨン・サイズ、Ｇ１〜Ｇ３はベクト
ル・アドレスを含む汎用レジスタを示す。
VLVCU命令により実行されるハードウエアの動
作は、点線で囲まれたブロツク８１内に示され
る。条件付分岐（BC）命令は、判定ブロツク８
５に示す。このフロー・チヤートは、本明細書の
説明により自明であるので、これ以上の説明は行
なわない。 上記の例をさらに説明するために、セクシヨ
ン・サイズは８、主記憶装置中の各ベクトルのエ
レメント数は２０と仮定する。VLVCU命令およ
びBC命令により形成されるループには、各ベク
トル中の３つのセクシヨン、すなわち８エレメン
トの完全なセクシヨン２つおよび４エレメントの
部分セクシヨン１つが、ループが完了する前に、
介入するベクトル命令により処理されるように、
３回の繰返しを必要とする。特に、第１の繰返し
の間に、ベクトルＡの第１の８エレメントのセク
シヨンと、ベクトルＢの第１の８エレメントのセ
クシヨンが、８エレメント・ベクトル・レジスタ
（長いベクトル・エレメントを保持するため、対
になつたベクトル・レジスタ０および１を有す
る）で加算され、結果が順次主記憶装置のベクト
ルＣの第１の８エレメントのセクシヨンに記憶さ
れる。第２の繰返しの間には、ベクトルＡの第２
の８エレメントのセクシヨンと、ベクトルＢの第
２の８エレメントのセクシヨンが、ベクトル・レ
ジスタＶ０で加算され、結果が順次主記憶装置の
ベクトルＣのエレメントのセクシヨンに記憶され
る。第３の繰返しの間には、ベクトルＡの部分セ
クシヨンとベクトルＢの部分セクシヨンがベクト
ル・レジスタＶ０で加算され、結果が主記憶装置
のベクトルＣの残つた４つのエレメントに記憶さ
れる。これでループが終了する。 第５図は、ループが終了した後のこのベクトル
Ｃを示す各エレメントには８バイトが含まれ、し
たがつて完全な８エレメントのセクシヨンは記憶
された64バイトを占有する。第１の８エレメント
のセクシヨンは、ベクトルＣのアドレスから始ま
り、SA＋63バイトへの第１の繰返し60の後記憶
される。第２の８エレメントのセクシヨン（64バ
イト）は、SA＋64からSA＋127への第２の繰返
し62の後記憶される。４エレメントの部分セクシ
ヨンは、SA＋128からSA＋159の第３の繰返し65
の後記憶される。 後記の表は、上例で、VLVCU命令の第１の実
行前、３回のループの繰返しのそれぞれの終りに
おける条件コード（CC）のセツト状態、VCTレ
ジスタの内容、および汎用（長さおよびアドレ
ス）レジスタの内容をまとめた表である。ループ
の実行の間、VCTレジスタは０からセクシヨ
ン・サイズまでの範囲の数を含む。後記の表で、
VLVCU命令が実行される前は、CCのセツトと
VCTの内容は無関係である。汎用レジスタＧ０
は、主記憶装置中の各ベクトルのエレメント数を
示す20を含み、汎用レジスタＧ１は、ベクトルＡ
の開始アドレス（SA Ａ）を含み、汎用レジスタ
Ｇ２は、ベクトルＢの開始アドレス（SAB）を
含み、汎用レジスタＧ３は、ベクトルＣの位置の
開始アドレス（SA Ｃ）を含む。VLVCUで始ま
りBCで終る命令のループの最初の実行（第１の
繰返し）の開始時には、長さレジスタＧ０の内容
は正である。第４図のフローチヤートにさらに詳
細に示すように、セクシヨン・サイズ８と長さレ
ジスタの内容20の小さいほうがベクトル・カウン
ト（VCT）レジスタに記憶されるため、後記の
表でVCTレジスタは８を含む。条件コードは２
にセツトされる。次に長さレジスタＧ０は、長さ
レジスタＧ０の内容20からVCTレジスタの内容
８を差引き、結果12を長さレジスタＧ０に記憶さ
せることにより更新する。各エレメントは８バイ
トを表わすため、ベクトル・ハードウエアは自動
的に各汎用（アドレス）レジスタＧ１，Ｇ２およ
びＧ３を、それぞれの開始アドレス（SA）プラ
ス６４（バイト）に更新する。これは各ベクトル
の８つのベクトル・エレメントがループの第１の
繰返しの間に処理が終るからである。条件コード
（CC）は、長さレジスタＧ０がなお０より大きい
かどうかを決定するため、BC命令によりテスト
される。（CCはまだ２であることは、ループが繰
返されるべきであることを示す。）命令のループ
の第２の実行（第２の繰返し）の開始時に、セク
シヨン・サイズ８と、長さレジスタＧ０の現在の
内容12との小さいほうがベクトル・カウント
（VCT）レジスタに記憶されるので、VCTレジ
スタは８を含む。CCは変らない。次に長さレジ
スタは４（G0−VCT）に更新され、各汎用レジ
スタは再び６４を前の内容に加えることにより自
動的に更新される。これは、各ベクトル中でさら
に８つのベクトル・エレメントがループの第２に
繰返しの間に処理を終るためである。条件コード
（CC）はBC命令によりテストされる。CCはまだ
２で、レジスタＧ０の内容がなお０より大きいこ
とを示す。命令のループの第３の（この場合は最
後）実行（第３の繰返し）の開始時に、セクシヨ
ン・サイズ８と、長さレジスタＧ０の内容４との
小さいほうがベクトル・カウント（VCT）レジ
スタに記憶されるので、VCTレジスタは４を含
む。条件コードは３にセツトされ、レジスタＧ０
は０にセツトされる。各汎用レジスタは８×４
（４つの８バイト・エレメントを表わす）すなわ
ち32を、内容が参照される各命令を実行する際、
最後の繰返し後の内容に加えることにより更新さ
れる。条件付分岐命令（BC）により分岐が生じ
ないので（分岐は条件コード（CC）が２のとき
にのみ生じるため）ループが終了する。（CCは古
いプログラム状況ワード（PSW）内に保存され、
プログラムの割込み（後述）後に古いPSWが再
ロードされれたとき自動的に復元される。） ループの繰返しの間に記憶されているベクトル
を参照する各ベクトル命令は、ベクトル・ハード
ウエアを通じて、ループの次の繰返しの間に更新
され、処理すべき次のベクトル・エレメントのセ
クシヨンの始めを指示する（下記のストライドの
説明参照）。ベクトル命令によつて参照される各
汎用レジスタは、CPUの１つの更新回路によつ
てのみ更新される。１つのベクトル命令は、１回
に１つの記憶されているベクトル命令のみを取扱
うため、セクシヨンニング・ループ内の複数のベ
クトルに、汎用性を失うことなくアドレスするた
めに、複数の汎用レジスタを使用する。たとえ
ば、SAAおよびSA ＢはそれぞれベクトルＡお
よびＢの開始アドレスを指示し、特に、ループの
最初の繰返しの間、ベクトル・レジスタＶ０に加
算され、次に主記憶装置中のベクトルＣの第１の
８エレメントのセクシヨンに記憶されるセクシヨ
ンを指示する。第１の繰返しの後、SA Ａ＋64と
SA Ｂ＋64はそれぞれベクトルＡおよびＢの第２
の８エレメントのセクシヨンの開始アドレスを指
示し、ループの第２の繰返しの間にベクトル・レ
ジスタＶ０に加算され、続いてベクトルＣの第２
の８エレメントのセクシヨンに記憶される。第２
の繰返しの後、SA Ａ＋128とSA Ｂ＋128はそれ
ぞれベクトルＡおよびＢの第３の８エレメントの
セクシヨンの開始アドレスを指示する。この場
合、ベクトルＡとベクトルＢの残りのセクシヨン
はそれぞれ４つのエレメントを有し、第３の（最
後の）繰返しの間に、ベクトル・レジスタＶ０に
加算され、続いて主記憶装置中のベクトルＣに記
憶される。（ベクトル・アドレス・レジスタは、
第３の繰返しの間に再び更新され、ベクトル演算
が続行された場合、次のセクシヨンとなるものの
開始アドレスを指示する。）前述のように、各ベ
クトル・アドレス・レジスタの内容は、そのベク
トル（前のセクシヨン）を参照する命令の実行に
続いて更新される（ベクトルの次のセクシヨンを
指示する）。ループ内でベクトル・アドレスが２
回以上必要な場合は、同じベクトル・アドレスを
使用するたびに別の汎用（アドレス）レジスタを
割当てることができる。たとえば、ベクトルＢが
ループ内の一連のベクトル命令中で２回以上使用
される場合は、LA・Ｇ２、Ｂ命令に続いてLR
Ｇ４、Ｇ２命令をプログラミニングすることがで
きる。その結果、レジスタＧ２およびＧ４はいず
れもベクトルＢの開始アドレスを含む。次にレジ
スタＧ２およびＧ４は、ループの１回の繰返しの
間にベクトルＢのアドレスが２回以上使用される
ように、２つの命令中に参照される。これによ
り、同一のベクトル・アドレス・レジスタが、２
回以上参照された場合にループの１回の繰返しの
間に２回以上不注意に更新される可能性が避けれ
る。 VLVCU命令は、条件コード（CC）が長さベ
クトルＧ０の現在の内容およびベクトル・カウン
トVCTを反映するようにセツトすることに注目
されたい。しかし、異なるプログラム中に介入す
る命令がCCを更更することができる場合、長さ
レジスタGOの内容をテストし、条件コードが２
であるか否かを効果的に再確証するために、別の
命令、たとえばLOAD AND TEST命令LTR
Ｇ０、Ｇ０が先行すべきである。 スカラ・レジスタ中のオペランド 浮動小数点または二進ベクトル演算は、１つの
ソース・オペランドとして、スカラ・レジスタの
内容を指定することができる。他のオペランドは
ベクトルである。スカラ・オペランドは長さ
VCTのベクトルと同様に、すなわちベクトル・
オペランドと長さは同じであるが、同一のエレメ
ントを持つものとして扱われる。したがつて、ス
カラ・オペランドはベクトル・レジスタにロード
することも、算術命令に用いることもできる。ス
カラおよびベクトル・オペランドの演算は、スカ
ラまたはベクトルのいずれかの結果が得られる。 ストライド ベクトルが隣接しない場合、すなわち隣接する
記憶位置に連続したエレメントが含まれない場合
は、ベクトル処理命令は２つの汎用レジスタ、す
なわち１つは前と同様開始アドレス用、１つはス
トライド用のレジスタを指定する。ストライドと
は、命令の処理が１つのエレメントから次のエレ
メントへ進むときに、演算が進められるエレメン
ト位置数である。もちろん、一時に、すなわちベ
クトル命令の１回の実用の間に処理されるベクト
ル・エレメントの最大数は、上記のようにベクト
ル・カウント（VCT）レジスタにより指定され
る。 すべてのベクトルが隣接する上の例では、３つ
のベクトル命令VLD、VADおよびVSTDのスト
ライド（汎用（ストライド）レジスタ40に含まれ
る）は「１」で、後続のベクトル・エレメントは
主記憶装置中の隣接する記憶位置にあることを示
す。このストライドのために汎用レジスタが指定
されない場合は、このストライドは省略される。
ストライドが「Ｔ」で、エレメント・サイズが
「Ｗ」（バイト）であれば、ベクトルＡの連続する
記憶エレメントのアドレスは、SA Ａ、SA Ａ＋
WT、SA Ａ＋2WT、……である。Ｗの値は、
ベクトル命令形式中の命令コードが、エレメント
がハーフワード、ワード、ダブルワードのどれを
指定するかによつて、２、４または８となる。 ある種のベクトル命令形式では、フイールド
（RT）がストライドを含む汎用レジスタを指定
する。RTフイールドが０であれば、１のストラ
イドが推定される。同じベクトル命令形式では、
フイールド（RS）は、処理すべき記憶中のベク
トル・オペランドの最初のエレメントの開始アド
レスを含む汎用レジスタ（GR）を指定する。次
にこの汎用レジスタが処理された各エレメントに
ついて更新され、ベクトルがベクトル命令に参照
されるときベクトル・アドレス（GR中の）が更
新される。また、ベクトル・アドレスは内部レジ
スタで更新し、ベクトル命令が完了し、または割
込まれたとき、GRは内部レジスタから更新され
たベクトル・アドレスを受取るだけとすることも
できる。 ベクトルの割込み 一般的な割込みについては公知のとおりで、プ
ログラム状況ワード（PSW）の古いPSWとして
の記憶、割込みの原因を識別する情報の記憶、お
よび新しいPSWの取出しが含まれる。その後の
処理は、新しいPSW中のアドレスにおける命令
により指定される。新しいPSW中のアドレスに
おける命令の機能の１つに、ベクトル・レジスタ
VCTおよびVIXを含むベクトル処理に使用する
レジスタの節約がある。各クラスの割込みは、古
いPSWが記憶され、新しいPSWが取出される記
憶位置により区別される。原因はさらに割込みコ
ードにより識別される。割込みの原因となる状態
は、割込みコードの最も右の７ビツトの位置に置
かれたコード化した値によつて示される。プログ
ラムの割込みの場合、プログラム割込みコードは
実の位置１４２から１４３に記憶される。 記憶された、またはベクトル・レジスタ中の算
術ベクトルの複数のエレメントで演算されるすべ
てのベクトル命令は、例外的状態が検出されたと
き、任意のエレメント位置でベクトル命令が実行
されると（エレメント間に）割込まれることがで
きる。例外的状態とは、入出力動作時の外部要
因、またはCPUにより実行されている現在のプ
ログラムへの内部要因等である。内部要因には、
ページ不在等のアクセス例外、正規化されないオ
ペランド等の算術例外、べき指数のオーバーフロ
ーおよびアンダーフロー、０による割り算等があ
る。セクシヨン中のすべてのエレメントの処理が
完了しないうちに命令が割込まれた場合は、古い
PSW中の命令のアドレスは更新されず、実行さ
れる次の命令を指示する。 例外によつて割込みが生じた場合は、ベクトル
割込み指標（VIX）は、割込み終了後処理すべ
きエレメント（ある場合）を含む適当なベクト
ル・レジスタ位置（ベクトル・レジスタ内、また
は、ベクトル・マスク・レジスタ中の）を指示す
る。記憶されたベクトル・エレメントのアドレス
を含む汎用レジスタが更新され、命令が再使用さ
れる場合、処理すべき記憶された次のベクトル・
エレメントのアドレスを含む（指示する）。同じ
命令が２回以上割込まれ、その都度命令は再発行
され、（残りの）エレメントの処理が再開される
ことがわかる。 ベクトル命令は順次実行され（またはされるよ
うに見え）、単一のベクトル命令のベクトル・オ
ペランドのエレメントは順次処理され（またはさ
れるように見え）、生じた例外は順次認識され
（またはされるように見え）る。実行が順次行わ
ず、一部の演算が長いパーフオーマンス期間重複
すると、ハードウエアは演算が純粋に順次行われ
るのと同様に、すべてのベクトルが割込みの正確
な点に複元されるのに十分な情報を保存する。プ
ログラムの割込みはすべて、認識され、割込みが
許される第１の例外によるものである。記憶位置
またはベクトル内容の変更は、割込まれたベクト
ル命令（または後続のベクトル命令）により割込
みの終了後行われ、割込みの時には行われない。 割込み処理が、割込まれたプログラムの再開が
可能なように新しいプログラムにより完了した
後、前に保管されたレジスタは、前の内容に復元
される。次に、割込まれた命令は再発行され（古
いPSW中の命令アドレスは、次の命令に進めら
れず、古いPSWは現在のPSWとして復旧するた
め）、ベクトル実行は割込みの点、すなわち、ベ
クトル・レジスタ（またはベクトル・マスク・レ
ジスタ）についてVIX、記憶装置については汎
用（アドレス）レジスタが示す、処理すべき次の
エレメントから再開される。公知のように現在の
PSW中の命令アドレスは、CPU１６により取出
されるワード（ハーフワード）を指定する。（割
込みの点からの実行は、割込まれたベクトル命令
が再発行されることはまれであるため、VIXお
よびVCTを含むすべてのベクトルの内容が復元
される限り再使用される。）前の割込まれたベク
トル命令の実行により得られた結果が記憶されて
いるため、命令実行の再開は前に得られた結果に
影響を与えることはない。事実、異なるエレメン
ト位置における単一の命令実行の間、前に得られ
た結果を失わない異なる理由により、複数の割込
みが可能になる。さらに、各例外状態すなわち算
術例外について、フイツクスアツプを事前にプロ
グラミングすることができ、割込まれた命令の実
行が再開される前に、前に得られた結果が交換さ
れ、すなわちプログラムが結果を回復させること
ができる。たとえば、プログラムはハードウエア
が作成するエレメントの結果を他の値により交換
し、次にベクトルの残りの部分について処理を続
ける。（後述の例外・延長コードが「フイツクス
アツプ」プログラムが結果のエレメントの位置決
めをするのを助ける。）この種の修復は、同じ命
令実行の間に複数の例外があつても行われる。
VIXの内容がベクトル・カウント（VCT）レジ
スタと等しい場合、ベクトル命令は完了する。最
後のベクトル・エレメントがベクトル命令により
処理された後、命令アドレスは自動的に次のベク
トル命令に更新され（進められ）、命令がベクト
ル割込み指標によるときは、VIXは０にセツト
される。 ベクトルは仮想記憶域に記憶されるため、１つ
または２つ以上のページ境界を横切り、ページ不
在がベクトル中のどのエレメントにも生じる。事
実、大きいストライドでは、最悪の場合はエレメ
ント全部のページ不在である。生じたページ不在
のすべてについて、演算装置は（実質的に公知の
方法で）失われたページを得た後、実行を続け
る。ページ不在が多すぎると、失われたページを
得るために時間のロスが多くなり、装置の性能が
低下する。それにもかかわらず、割込み可能なベ
クトル命令の実行によりベクトル命令が割込み可
能でなく、その実行が割込まれた点から再開でき
ない場合は、難しい問題が生じる。たとえば、ロ
ードおよび記憶命令は、ベクトル・セクシヨンの
始めから再び開始しなければならず、しかも成功
は保証されない。これは、さらにページ不在が生
ずる可能性があり、またはページを固定、すなわ
ちページ可能でなくしなければならないためであ
る。さらに、ベクトルの算術演算は、部分的な結
果が前のオペランド・エレメントに置換されてい
ることがあるため、例外の後、始めから再び開始
することが極めて困難である。 ベクトル命令の実行は一般に比較的長時間を要
する。しかし、ベクトル命令が割込可能であれ
ば、ベクトル命令の実行の終了を持たなければな
らない場合により、演算装置は外部例外状態（優
先度の高い要求）に速く応答できる。特に、演算
装置は、アアクシヨンがVPUの使用を必要とし
ない場合、ベクトル・レジスタは他のプログラム
が利用できるようにするため保管する必要がない
ため、速い中間アクシヨンをとることができる。 上記の説明のとおり、割込み可能なベクトル命
令はいくつかの目的に使用される。すなわち、 １ 例外の修複 ２ ページ不在の処理 ３ 応答性 である。 例外・拡張コード 割込み可能なベクトル命令が算術例外の原因と
なる場合、０以外の例外・拡張コード（EEC）
が、プログラム割込みコード（PIC）のビツト０
から７に記憶される。EECは、割込みが割込み
不能なスカラ命令または割込可能なベクトル命令
のいずれによるものか、結果がある場合は、スカ
ラ・ベクトルまたはベクトル・レジスタのいずれ
かに置かれるか、結果の幅、およびレジスタ番号
を示す。 PICのビツト０は、EECが記憶されていること
を示す。特に、算術例外が割込み可能なベクトル
命令によるものであり、命令の実行を部分的に終
了したままになる原因となる場合は、ビツト０は
１にセツトされ、ビツト１から７までは、次の情
報を含む。 ビツト：算術結果はビツトが１の場合はベクト
ル・レジスタに、ビツトが０の場合
はスカラ・レジスタにある。 ビツト２〜３：算術結果の幅（４バイトまたは８
バイト）を含む。 ビツト４〜７：結果レジスタのレジスタ番号を含
む。算術例外がスカラ（ノン・ベク
トル）命令によるものであれば、
PICのビツト０から７はすべて０に
なる。 Ｆ 発明の効果 本発明により、ベクトル・レジスタの大きさよ
り大きいことも小さいこともありうる。あらゆる
長さのベクトルを、同じセツトのベクトル命令に
より処理することができる。 また、レジスタにロードされたベクトルのセク
シヨン、およびメモリに記憶されたベクトルのセ
クシヨンについて、算術および論理演算を実行す
ることもできる。 そして、メモリ中のベクトルを、直接オペラン
ドとして使用することもできる。 さらに、ベクトルのアドレスを、汎用レジスタ
にロードし、記憶させて、各ベクトル命令がベク
トル・レジスタを参照した後、ベクトル命令が参
照した各ベクトルアドレスを、ベクトル・ハード
ウエアにより更新させることもできる。 そして、ベクトルのアドレスを、汎用レジスタ
にロードし、記憶させて、ベクトル命令が参照し
た各ベクトル・アドレスを、算術および論理命令
により操作することもできる。 その上、割込まれた場合、いくつかのレジスタ
の内容が割込み前の値に復元されれば、割込みの
時点から実行が再開できるように、再発行される
割込可能ベクトル命令により、ベクトルを処理す
ることもできる。 【表】

【図面の簡単な説明】

第１図は、本発明のベクトル処理方法を実施す
るための装置のブロツク線図、第２図は、第１図
の装置のハードウエア経路、ベクトル、および機
能ユニツトのブロツク線図、第３ａ図は、第１図
の装置中のベクトル・レジスタを示すブロツク線
図、第３ｂ図は、チツプを、インターリービング
するために４つに分類した第３ａ図のベクトル・
レジスタを示すブロツク線図、第３ｃ図は、第１
図の装置中のベクトル・レジスタのアドレス指定
を示すブロツク線図、第４図は、第１図の装置に
おけるベクトル命令実行中の、ベクトル・セクシ
ヨニング・ループの動作を示すフロー・チヤー
ト、第５図は、第４図のベクトル・セクシヨニン
グ・ループがそれぞれ完了した後の、セクシヨ
ン・サイズが８の、ベクトル長20のベクトルＣを
示す図である。 １０……データ処理装置、１２……ベクトル処
理装置、１４……メモリ、１６……中央処理装
置、１８……チヤネル、２０……プロセツサ記憶
域、２２……プロセツサ記憶域制御機構、２４…
…命令前処理装置、２６……Ｅ機能装置。

Claims (1)

1. 【特許請求の範囲】 １ 記憶装置、少なくとも１つの汎用レジスタお
   よびベクトル・エレメント記憶位置に分割された
   少なくとも１つのベクトル・レジスタを含むレジ
   スタ、前記記憶装置および前記ベクトル・レジス
   タに前記記憶装置の少なくとも１つのベクトルの
   ベクトル・エレメントをロードし、ストアする手
   段、少なくともその１つは前記ベクトル・エレメ
   ントで演算し、汎用レジスタを参照するベクトル
   命令であ命令を実行する少なくとも１つの中央処
   理装置を含むデータ処理装置において、 (a) 前記ベクトル命令の１以上の繰返し実行中、
   前記ベクトル命令によつて演算されるべき前記
   ベクトル・エレメントの全数を表わす数を第１
   のレジスタにロードし、 (b) 前記ベクトル命令の単一の繰返し実行中、処
   理されるべき前記ベクトルのエレメント数を示
   す数を第２のレジスタにロードし、 (c) 前記第１のレジスタの内容が前記ベクトル・
   レジスタのベクトル・エレメント記憶位置より
   大きくない場合、前記第１のレジスタの内容を
   前記第２のレジスタにロードし、かつ前記第１
   のレジスタの内容を示す条件コードを設定し、 (d) 前記第１のレジスタの内容から前記第２のレ
   ジスタの内容を減算し、 (e) 前記ベクトル命令で参照された前記ベクト
   ル・レジスタにロードされるべき前記記憶装置
   のベクトルのベクトル・エレメント群の第１の
   エレメントを識別するために自動的に更新され
   る前記汎用レジスタを参照する前記ベクトル信
   号命令を実行し、 (f) 前記ベクトル命令によつて演算されるべき前
   記ベクトル・レジスタの各ベクトル・エレメン
   トを連続的に識別するためのポインタ・レジス
   タを設定・更新し、 (g) 前記ベクトル命令が割込まれた場合、前記ベ
   クトル命令の割込み以前に行なわれた前記ベク
   トル・エレメントの演算結果を廃棄しないで、
   前記ベクトル・エレメントの後続エレメントが
   処理されないうちに演算を中止し、 (h) 前記ベクトル命令が割込まれた後、前記ベク
   トル命令を再発行し、前記ポインタ・レジスタ
   によつて識別された前記ベクトル・エレメント
   の残りのエレメントの演算を再開し、それによ
   つて前記割込みの正確な点で前記再発行された
   ベクトル命令を開始し、前記ベクトル命令が再
   度割込まれた場合、前記演算を中止するステツ
   プまで戻り、 (i) 前記ベクトル命令の前記単一の繰返し実行を
   終了後、前記第１のレジスタの内容を前記第２
   のレジスタにロードするステツプに戻り、前記
   ベクトル・エレメントの全てが前記第１のレジ
   スタの内容に基づいて前記ベクトル命令に処理
   されたことを指示する所定値に前記条件コード
   が設定されるまで前記(a)〜(h)のステツプを繰り
   返すようにしたことを特徴とするベクトル処理
   方法。