JP3147110B2

JP3147110B2 - Ａｔｍ通信制御装置

Info

Publication number: JP3147110B2
Application number: JP02462499A
Authority: JP
Inventors: 恭子浅野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-02-02
Filing date: 1999-02-02
Publication date: 2001-03-19
Anticipated expiration: 2019-02-02
Also published as: JP2000224174A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＴＭ通信制御装置
に係り、特に個々のＰＨＹデバイスに対するレジスタア
クセス、リセット及び個々のＰＨＹデバイスからの割り
込み検出を行うためのマネージメント・インタフェース
を有するＡＴＭ通信制御装置に関する。

【０００２】

【従来の技術】図９は従来のＡＴＭ通信制御装置の一例
のブロック図を示す。同図において、マイクロプロセッ
サ１がＡＴＭ（Asynchronous Transfer Model：非同期
転送モード）レイヤデバイス２と双方向バスを介して接
続されている。また、ＡＴＭデバイス２は複数（ここで
は、一例として３つ）のＰＨＹデバイス３ａ〜３ｃと接
続されている。ＡＴＭレイヤデバイス２とＰＨＹデバイ
ス３ａ〜３ｃとのインタフェースには、送受信セル・デ
ータを転送し合うためのＵＴＯＰＩＡ（Universal Test
& Operations PHY Interface for ATM）Ｌｅｖｅｌ２
インタフェース４が用いられている。また、マイクロプ
ロセッサ１及びＡＴＭレイヤデバイス２はアドレスデコ
ーダ６を介してＰＨＹデバイス３ａ〜３ｃに接続されて
いる。

【０００３】この従来のＡＴＭ通信制御装置では、ＰＨ
Ｙデバイス３ａ〜３ｃの内部レジスタのリード／ライト
による制御、あるいはステータスを取得するためには、
マイクロプロセッサ１よりＰＨＹデバイス３ａ〜３ｃの
レジスタアドレス、データ、その他“ＲＷ＿Ｂ”、“Ｃ
Ｓ＿Ｂ”、“ＯＥ＿Ｂ”の信号をドライブする。これら
の信号は、すべてのＰＨＹデバイス３ａ〜３ｃに対して
有効である。そのため、ＰＨＹデバイス３ａ〜３ｃを個
々に制御することができない。複数のＰＨＹデバイス３
ａ〜３ｃを個々に制御するためには、マイクロプロセッ
サ１からのアドレスをデコードするアドレスデコーダ６
を設け、１つのＰＨＹデバイスへのアクセスを行う必要
がある。

【０００４】また、複数のＰＨＹデバイス３ａ〜３ｃに
対するリセットは、信号“ＲＳＴ＿Ｂ”がバス上ですべ
てのＰＨＹデバイス３ａ〜３ｃに共通の信号になってい
るため、個々にリセットをかけることができず、すべて
のＰＨＹデバイス３ａ〜３ｃを同時にリセットをかける
ようになっている。

【０００５】また、複数のＰＨＹデバイス３ａ〜３ｃか
ら、割り込み信号があがったとき、どのＰＨＹデバイス
からの割り込みであるかを知るためには、アドレスデコ
ーダ６を用いて、順に個々のＰＨＹデバイス３ａ〜３ｃ
のレジスタアクセスを行う必要がある。

【０００６】

【発明が解決しようとする課題】このように、上記の従
来のＡＴＭ通信制御装置では、マイクロプロセッサ１か
ら複数のＰＨＹデバイス３ａ〜３ｃヘアクセスするため
には、アドレスをデコードするためのアドレスデコーダ
６が必要である。また、個別にＰＨＹデバイスのリセッ
トができないという問題がある。更に、ＰＨＹデバイス
３ａ〜３ｂのうちどのＰＨＹデバイスからの割り込み信
号であるかを認識するには、各ＰＨＹデバイスのレジス
タの確認が必要であり、そのため割り込み信号の認識に
長時間を要するという問題もある。

【０００７】本発明は以上の点に鑑みなされたもので、
マイクロプロセッサから複数のＰＨＹデバイスを、外部
回路を設けることなくアクセスし得るＡＴＭ通信制御装
置を提供することを目的とする。

【０００８】また、本発明の他の目的は、複数のＰＨＹ
デバイスからの割り込み信号を個別に検出し得、また、
複数のＰＨＹデバイスに対する個別にリセットを行い得
るＡＴＭ通信制御装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明は上記の目的を達
成するため、双方向バスにより互いに接続されたマイク
ロプロセッサ及びＡＴＭレイヤデバイスと、ＵＴＯＰＩ
Ａインタフェースにより前記ＡＴＭレイヤデバイスに接
続された複数のＰＨＹデバイスを備えたＡＴＭ通信装置
において、ＡＴＭレイヤデバイスは、マイクロプロセッ
サがＰＨＹデバイスに対するリード／ライト制御やリセ
ット制御やＰＨＹデバイスからの前記マイクロプロセッ
サに対する割り込み制御を司るマネージメント・インタ
フェースを内蔵していることを特徴とする。また、本発
明は、それぞれ内部レジスタを少なくとも有する複数の
ＰＨＹデバイスと、複数のＰＨＹデバイスの個別制御や
ステータスの取得、複数のＰＨＹデバイスからの割り込
み信号の個別検出、複数のＰＨＹデバイスのうち所望の
ＰＨＹデバイスに対するリセットを行うために、マイク
ロプロセッサから入力されたアドレスをデコードして複
数のＰＨＹデバイスに対する共通のアドレス信号と、複
数のＰＨＹデバイスに対する個別のチップセレクト信号
を出力すると共に、リード／ライト信号、複数のＰＨＹ
デバイスに個別のリセット信号、複数のＰＨＹデバイス
の出力ラインをアクティブにする信号をそれぞれ出力
し、複数のＰＨＹデバイスからの割り込み信号を検出す
る、複数のＰＨＹデバイスとＡＴＭレイヤデバイスとの
間に設けられたマネージメント・インタフェースを含む
ＡＴＭレイヤデバイスと、ＡＴＭレイヤデバイスへアド
レス信号を出力する機能と、ＡＴＭレイヤデバイスから
の信号に基づき複数のＰＨＹデバイスのうち、どのＰＨ
Ｙデバイスからの割り込み信号であるかを識別する機能
と、複数のＰＨＹデバイスのリード／ライトを制御する
機能を少なくとも含むマイクロプロセッサとを有する構
成としたものである。

【００１０】また、上記の目的を達成するため、本発
明は、それぞれ内部レジスタとアドレスデコーダを少な
くとも有する複数のＰＨＹデバイスと、複数のＰＨＹデ
バイスの個別制御やステータスの取得、複数のＰＨＹデ
バイスからの割り込み信号の個別検出、複数のＰＨＹデ
バイスのうち所望のＰＨＹデバイスに対するリセットを
行うために、複数のＰＨＹデバイスに対する共通のアド
レス信号、複数のＰＨＹデバイスに共通のチップセレク
ト信号、リード／ライト信号、複数のＰＨＹデバイスに
個別のリセット信号、複数のＰＨＹデバイスの出力ライ
ンを共通にアクティブにする信号、又は複数のＰＨＹデ
バイスを個別に選択する選択信号をそれぞれ出力すると
共に、複数のＰＨＹデバイスからの割り込み信号を検出
する、複数のＰＨＹデバイスとＡＴＭレイヤデバイスと
の間に設けられたマネージメント・インタフェースを含
むＡＴＭレイヤデバイスと、ＡＴＭレイヤデバイスへア
ドレス信号を出力する機能と、ＡＴＭレイヤデバイスか
らの信号に基づき複数のＰＨＹデバイスのうち、どのＰ
ＨＹデバイスからの割り込み信号であるかを識別する機
能と、複数のＰＨＹデバイスのリード／ライトを制御す
る機能を少なくとも含むマイクロプロセッサとを有する
構成としたものである。

【００１１】本発明では、ＡＴＭレイヤデバイスと複数
のＰＨＹデバイスとの間に、レジスタリード／ライトに
よるＰＨＹデバイスの制御やステータス情報の取得、Ｐ
ＨＹデバイスからの割り込み信号の検出、ＰＨＹデバイ
スに対するリセットを行うためのマネージメント・イン
タフェースを有しているため、アドレスデコーダで生成
されたＰＨＹデバイスへのチップセレクト信号を出力す
る、あるいはＰＨＹデバイスＩＤを出力し、ＰＨＹデバ
イス側でアドレスデコードすることで、複数のＰＨＹデ
バイスに対して個別にアクセスできる。

【００１２】

【発明の実施の形態】図１は本発明になるＡＴＭ通信制
御装置の第１の実施の形態のブロック図を示す。図１に
示すように、この実施の形態は、マイクロプロセッサ１
がＡＴＭレイヤデバイス２と双方向バスを介して接続さ
れている。また、ＡＴＭレイヤデバイス２は複数（ここ
では、一例として３つ）のＰＨＹデバイス３ａ〜３ｃと
接続されている。ＡＴＭレイヤデバイス２とＰＨＹデバ
イス３ａ〜３ｃとのインタフェースには、送受信セル・
データを転送し合うためのＵＴＯＰＩＡＬｅｖｅｌ２
インタフェース４が用いられている。

【００１３】以上は従来のＡＴＭ通信制御装置と同様の
構成であるが、この実施の形態は従来装置と異なり、Ｐ
ＨＹデバイス３ａ〜３ｃの内部レジスタのリード／ライ
トによるＰＨＹデバイス３ａ〜３ｃの制御や回線障害の
ステータス、パフォーマンス詳細要因の取得、個々のＰ
ＨＹデバイスからの割り込み信号検出、個々のＰＨＹデ
バイスに対するリセットを行うためのマネージメント・
インタフェース５が、ＡＴＭレイヤデバイス２に含まれ
ている。

【００１４】なお、ＵＴＯＰＩＡＬｅｖｅｌ２とは、
最大３１のＰＨＹデバイスに対してセル・データ転送可
能なインタフェースで、これはＡＴＭフォーラムで規定
されている。また、図１では図示の便宜上、マネージメ
ント・インタフェース５は、ＡＴＭレイヤデバイス２の
外部に図示してあるが、ＡＴＭレイヤデバイス２に含ま
れる。

【００１５】図２はマネージメント・インタフェースを
詳細に示した図１のＡＴＭ通信制御装置の回路系統図を
示す。同図中、図１と同一構成部分には同一符号を付し
てある。図２に示す信号で、“Ｂ”がつく信号は、アク
ティブ・ローである。マネージメント・インタフェース
５は、ＰＨＹデバイス３ａ〜３ｃの内部レジスタ８ａ〜
８ｃにアクセスするために、ＰＨＹデバイス３ａ〜３ｃ
の内部レジスタ８ａ〜８ｃのアドレス番地を示す“ＡＤ
ＤＲ”、その内部レジスタ８ａ〜８ｃへの書き込み値、
あるいは、読み出し値“ＤＡＴＡ”、ＡＴＭレイヤデバ
イス２内のアドレスデコーダ９によって生成された各Ｐ
ＨＹデバイス３ａ〜３ｃへのチップセレクト信号“ＣＳ
０＿Ｂ”〜“ＣＳ３０＿Ｂ”、ＰＨＹデバイス３ａ〜３
ｃへのリード／ライトするための信号“ＲＷ＿Ｂ”、Ｐ
ＨＹデバイス３ａ〜３ｃの出力ラインをアクティブにす
る信号“ＯＥ＿Ｂ”、各ＰＨＹデバイス３ａ〜３ｃから
割り込み信号“ＩＮＴ０＿Ｂ”〜“ＩＮＴ３０＿Ｂ”、
ＡＴＭレイヤデバイス２内のＲＳＴ＿Ｂ生成部１０で生
成された各ＰＨＹデバイス３ａ〜３ｃに対するリセット
信号“ＲＳＴ０＿Ｂ”〜“ＲＳＴ３０＿Ｂ”、及びそれ
らの信号によって可能となる機能を意味する。

【００１６】この実施の形態では、これらの信号を用い
て、ＡＴＭレイヤデバイス２に接続された最大３１の
ＰＨＹデバイスに対して、ＰＨＹデバイス３ａ〜３ｃの
内部レジスタ８ａ〜８ｃのリード／ライトによるＰＨＹ
デバイス３ａ〜３ｃの制御、あるいは、回線障害のステ
ータスやパフォーマンス詳細要因のステータスの取得
と、ＡＴＭレイヤデバイス２から、すべてのＰＨＹデ
バイス３ａ〜３ｃに対するリセット、あるいは、個々の
ＰＨＹデバイス３ａ〜３ｃに対するリセットと、複数
のＰＨＹデバイス３ａ〜３ｃからの割り込み信号を検出
可能とし、割り込み元のＰＨＹデバイスの認識とを行う
ことができる。

【００１７】次に、この実施の形態の動作について、図
３及び図４のＰＨＹデバイス３ａに対するレジスタのリ
ード／ライトのタイミングチャートを併せ参照して説明
する。ＡＴＭレイヤデバイス２から、ある一つのＰＨＹ
デバイス（ここでは＃０のＰＨＹデバイス３ａとする）
に対して、ＰＨＹデバイスの制御、あるいは回線障害の
ステータスやパフォーマンス詳細要因のステータス取得
のために、ＰＨＹデバイス３ａの内部レジスタ８ａのリ
ード／ライトを行う場合、ＡＴＭレイヤデバイス２内の
アドレスデコーダ９において、マイクロプロセッサ１か
らのアドレスをデコードし、アクセスするＰＨＹデバイ
ス３ａへのチップセレクト信号“ＣＳ０＿Ｂ”だけをア
クティブにする。これにより、複数のＰＨＹデバイス３
ａ〜３ｃの中にある所望の一つのＰＨＹデバイス３ａに
対して、アクセスが可能となる。

【００１８】ライト・オペレーションのときの動作につ
いて図３と共に説明するに、ＡＴＭレイヤデバイス２
は、図３の時刻ｔ１でリード／ライト信号“ＲＷ＿Ｂ”
をアクティブ（ライト時は”Ｌ”）にし、アドレス信号
“ＡＤＤＲ”、書き込み値“ＤＡＴＡ”をドライブす
る。続いて、図３の時刻ｔ２で、ＡＴＭレイヤデバイス
２内のアドレスデコーダ９は、ＰＨＹデバイス３ａに対
するチップセレクト信号“ＣＳ０＿Ｂ”をアクティブに
する。

【００１９】これにより、ＰＨＹデバイス３ａは、その
時刻ｔ２で、“ＡＤＤＲ”と“ＤＡＴＡ”をラッチし、
内蔵のレジスタ８ａに書き込みを行う。その後、ＡＴＭ
レイヤデバイス２内のアドレスデコーダ９は、図３の時
刻ｔ３で、ＰＨＹデバイス３ａに対するチップセレクト
信号“ＣＳ０＿Ｂ”をインアクティブにする。続いて、
図３の時刻ｔ４で、アドレス信号“ＡＤＤＲ”、書き込
み値“ＤＡＴＡ”及びリード／ライト信号“ＲＷ＿Ｂ”
をインアクティブにする。

【００２０】次に、リード・オペレーションのときの動
作について図４と共に説明するに、ＡＴＭレイヤデバイ
ス２は、図４の時刻ｔ１１で、リード／ライト信号“Ｒ
Ｗ＿Ｂ”をアクティブ（リード時は”Ｈ”）にし、アド
レス信号“ＡＤＤＲ”をドライブする。続いて、図４の
時刻ｔ１２で、ＡＴＭレイヤデバイス２内のアドレスデ
コーダ９はＰＨＹデバイス３ａに対するチップセレクト
信号“ＣＳ０＿Ｂ”をアクティブにする。これにより、
ＰＨＹデバイス３ａは、その時刻ｔ１２で、アドレス信
号“ＡＤＤＲ”をラッチする。

【００２１】次に、図４の時刻ｔ１３でＡＴＭレイヤデ
バイス２は、ＰＨＹデバイス３ａ〜３ｃの出力ラインを
アクティブにする信号である“ＯＥ＿Ｂ”をアクティブ
にする。ＰＨＹデバイス３ａは、その“ＯＥ＿Ｂ”のア
クティブを検出すると、内蔵のレジスタ８ａの読み出し
データをドライブする。この読み出しデータは、図４の
時刻ｔ１４で、信号“ＣＳ０＿Ｂ”及び“ＯＥ＿Ｂ”が
それぞれインアクティブにされるまで保持される。

【００２２】次に、ＡＴＭレイヤデバイス２からＰＨＹ
デバイス３ａ〜３ｃに対するリセットをかけるときの動
作について説明する。ＡＴＭレイヤデバイス２内にある
ＲＳＴ＿Ｂ生成部１０内のアドレス番地Ａ０に対して、
マイクロプロセッサ１から３１ビットデータを書き込
む。

【００２３】データの各ビットは、最大で３１接続可能
なＰＨＹデバイスに対する各リセット信号“ＲＳＴ０＿
Ｂ”〜“ＲＳＴ３０＿Ｂ”に対応しており、３１ビット
データに“１”を書き込むと、“ＲＳＴ０＿Ｂ”〜“Ｒ
ＳＴ３０＿Ｂ”のうち“１”を書き込んだビットに対応
するリセット信号が図５に示すようにアクティブ（”
Ｌ”）となる。

【００２４】従って、例えば上記の３１ビットデータの
すべてのビットに“１”を書き込むと（３１ビットすべ
て”１”の３１ビットデータをＲＳＴ＿Ｂ生成部１０内
のアドレス番地Ａ０に書き込むと）、ＰＨＹデバイス３
ａ〜３ｃを含むすべてのＰＨＹデバイスに対してリセッ
ト信号が同時に出力され、また、３１ビットデータの１
ビット目にのみ”１”を書き込むと、ＰＨＹデバイス３
ａに対するリセット信号“ＲＳＴ０＿Ｂ”のみがアクテ
ィブとなるというように、３１ビットデータのうち”
１”を書き込むビットを選択することで、リセットする
ＰＨＹデバイスを個別に選択することができる。

【００２５】次に、ＰＨＹデバイス３ａ〜３ｃからの割
り込み信号に対する動作について説明する。割り込み信
号検出のためにＡＴＭレイヤデバイス２内に設けられた
ＩＮＴ＿Ｂ検出部は、アドレス番地Ａ１の３１ビットの
ＩＮＴ＿Ｂレジスタ１１と、そのＩＮＴ＿Ｂレジスタ１
１の３１ビット出力信号がそれぞれ並列に入力される３
１入力ＮＡＮＤ回路１２とから構成されている。３１ビ
ットのＩＮＴ＿Ｂレジスタ１１に並列入力される割り込
み信号ＩＮＴ０＿Ｂ〜ＩＮＴ３０＿Ｂは、最大３１のＰ
ＨＹデバイスに１対１に対応した割り込み信号であり、
ＰＨＹデバイス３ａ〜３ｃからは割り込み信号ＩＮＴ０
＿Ｂ〜ＩＮＴ２＿ＢがＩＮＴ＿Ｂレジスタ１１にそれぞ
れ入力可能とされている。

【００２６】ここでは、ＰＨＹデバイスは３ａ〜３ｃの
３つで、残りの２８の接続可能なＰＨＹデバイスは存在
しないので、これらより出力可能な割り込み信号ＩＮＴ
３＿Ｂ〜ＩＮＴ３０＿Ｂは常時”Ｈ”で、対応するＩＮ
Ｔ＿Ｂレジスタ１１の２８ビットにはそれぞれ”１”が
書き込まれることとなる。

【００２７】ＮＡＮＤ回路１２はＩＮＴ＿Ｂレジスタ１
１の３１ビット出力信号がすべて”Ｈ”であるときは、
つまり割り込み信号がどのＰＨＹデバイスからも出力さ
れていない時は、”Ｌ”レベルの信号を出力し、ＩＮＴ
＿Ｂレジスタ１１の３１ビット出力信号のどれかが”
Ｌ”であるときは、つまり割り込み信号がどれか一つ以
上のＰＨＹデバイスから出力された時は、”Ｈ”レベル
の信号を出力する。マイクロプロセッサ１はこのＮＡＮ
Ｄ回路１２から入力される信号が”Ｈ”レベルであると
きは、割り込み信号が出力されていると判断して、アド
レス番地Ａ１のＩＮＴ＿Ｂレジスタ１１をリードし、ど
のＰＨＹデバイスからの割り込みであるかを認識する。

【００２８】また、このＩＮＴ＿Ｂレジスタ１１の値
は、マイクロプロセッサ１からのリードによってクリア
される。その後、その割り込み元のＰＨＹデバイス３ａ
〜３ｃの内部レジスタ８ａ〜８ｃをリードしにいくこと
で、何の要因による割り込み信号であるかを知ることが
できる。例えば、アドレス番地Ａ１のＩＮＴ＿Ｂレジス
タ１１をリードして１ビット目の値が”０”であるとき
は、割り込み元のＰＨＹデバイスが３ａであると判断し
て、ＰＨＹデバイス３ａの内部レジスタ８ａをリードし
にいくことで、何の要因による割り込み信号であるかを
知ることができる。

【００２９】次に、本発明の第２の実施の形態について
説明する。図６は本発明になるＡＴＭ通信制御装置の第
２の実施の形態のマネージメント・インタフェースを詳
細に示した回路系統図を示す。同図中、図１と同一構成
部分には同一符号を付し、その説明を省略する。

【００３０】図６において、マネージメント・インタフ
ェースには、ＰＨＹデバイス３ａ〜３ｃの内部レジスタ
１６ａ〜１６ｃにアクセスするために、ＰＨＹデバイス
３ａ〜３ｃの内部レジスタ１６ａ〜１６ｃのアドレス番
地を示す“ＡＤＤＲ”、その内部レジスタ８ａ〜８ｃへ
の書き込み値、あるいは読み出し値である“ＤＡＴ
Ａ”、３１個のＰＨＹデバイスを識別させるための５ビ
ット幅選択信号である“ＩＤ”、ＰＨＹデバイス３ａ〜
３ｃへのチップセレクト信号である“ＣＳ＿Ｂ”、ＰＨ
Ｙデバイス３ａ〜３ｃをリード／ライトするための信号
である“ＲＷ＿Ｂ”、ＰＨＹデバイス３ａ〜３ｃの出力
ラインをアクティブにする信号である“ＯＥ＿Ｂ”、Ｐ
ＨＹデバイス３ａ〜３ｃからの割り込み要求信号である
“ＩＮＴ０＿Ｂ”〜“ＩＮＴ３０＿Ｂ”、ＰＨＹデバイ
ス３ａ〜３ｃに対するリセット信号である“ＲＳＴ０＿
Ｂ”〜“ＲＳＴ３０＿Ｂ”がある。

【００３１】また、ＰＨＹデバイス３ａ〜３ｃは、“Ｉ
Ｄ”を識別するためのアドレスデコーダ１６ａ〜１６ｃ
を有する。なお、ＩＤ＝０は１番目（＃０）のＰＨＹデ
バイス３ａ、ＩＤ＝１は２番目（＃１）のＰＨＹデバイ
ス３ｂ、ＩＤ＝２は３番目（＃２）のＰＨＹデバイス３
ｃに対応し、以下同様にしてＩＤ＝３０は３１番目（＃
３０）のＰＨＹデバイス（図示せず）に対応する。な
お、ＡＴＭレイヤデバイス２には最大３１のＰＨＹデバ
イスが接続可能であるが、ここでは３ａ〜３ｃの３つの
ＰＨＹデバイスが接続されているものとする。

【００３２】この実施の形態では、これらの信号を用い
て、ＡＴＭレイヤデバイス２に接続されたＰＨＹデバ
イス３ａ〜３ｃの内部レジスタ８ａ〜８ｃのリード／ラ
イトによるＰＨＹデバイス３ａ〜３ｃの制御、あるい
は、回線障害のステータスやパフォーマンス詳細要因の
ステータスの取得と、ＡＴＭレイヤデバイス２からす
べてのＰＨＹデバイス３ａ〜３ｃに対するリセット、あ
るいは個々のＰＨＹデバイス３ａ〜３ｃに対するリセッ
トと、複数のＰＨＹデバイス３ａ〜３ｃからの割り込
み信号を検出可能とし、割り込み元のＰＨＹデバイスの
認識をすることができる。

【００３３】次に、この実施の形態の動作について、図
７及び図８のＰＨＹデバイス３ａに対するレジスタのリ
ード／ライトのタイミングチャートを併せ参照して説明
する。ＡＴＭレイヤデバイス２から、任意の一つのＰＨ
Ｙデバイス（ここでは３ａを例にとって説明する）に対
して、ＰＨＹデバイスの制御、あるいは、回線障害のス
テータスやパフォーマンス詳細要因のステータスの取得
のために内部レジスタのリード／ライトを行うとき、Ａ
ＴＭレイヤデバイス２から、そのＰＨＹデバイス３ａに
対応するＩＤ（ここでは、ＩＤ＝０）を出力する。

【００３４】ＰＨＹデバイス３ａ〜３ｃは、それぞれ５
ビット幅のバスを介して入力された上記のＩＤを内蔵の
アドレスデコーダ１６ａ〜１６ｃにおいてそれぞれデコ
ードし、そのデコードして得た値が自分のＩＤと一致す
るときのみ応答する。ここでは、アドレスデコーダ１６
ａ〜１６ｃのうち、アドレスデコーダ１６ａのみから応
答出力が取り出されるので、複数のＰＨＹデバイス３ａ
〜３ｃ中の任意の一つのＰＨＹデバイス３ａのみに対し
て、アクセスが可能となる。

【００３５】次に、ライト・オペレーションのときの動
作について図７と共に説明するに、ＡＴＭレイヤデバイ
ス２は、図７の時刻ｔ２１でリード／ライト信号“ＲＷ
＿Ｂ”をアクティブ（ライト時＝０）にし、“ＡＤＤ
Ｒ”、“ＤＡＴＡ”及び“ＩＤ”をそれぞれドライブす
る。続いて、ＡＴＭレイヤデバイス２は、図７の時刻ｔ
２２で、ＰＨＹデバイス３ａ〜３ｃのチップセレクト信
号“ＣＳ＿Ｂ”をアクティブにする。

【００３６】これにより、ＰＨＹデバイス３ａ〜３ｃ
は、その時刻ｔ２２で“ＩＤ”をアドレスデコーダ１６
ａ〜１６ｃにおいてそれぞれデコードし、そのデコード
して得た値がアドレスデコーダ１６ａのみにおいて自分
のＩＤと一致するので、アドレスデコーダ１６ａを有す
るＰＨＹデバイス３ａのみが、入力されるアドレス信号
“ＡＤＤＲ”と書き込み値“ＤＡＴＡ”をラッチし、内
部レジスタ８ａに書き込みを行う。

【００３７】その後、ＡＴＭレイヤデバイス２は、図７
の時刻ｔ２３でチップセレクト信号“ＣＳ＿Ｂ”をイン
アクティブにし、時刻ｔ２４で“ＡＤＤＲ”、“ＤＡＴ
Ａ”、“ＩＤ”及び“ＲＷ＿Ｂ”をそれぞれインアクテ
ィブにする。このように、ＡＴＭレイヤデバイス２は、
ＰＨＹデバイス３ａ〜３ｃのうち任意の一つのＰＨＹデ
バイスに対してのみデータを書き込むことができる。

【００３８】次に、リード・オペレーションのときの動
作について、図８と共に説明するに、ＡＴＭレイヤデバ
イス２は、図８の時刻ｔ３１で、リード／ライト信号
“ＲＷ＿Ｂ”をアクティブ（リード時＝１）にし、アド
レス信号“ＡＤＤＲ”及びバス“ＩＤ”をドライブす
る。続いて、ＡＴＭレイヤデバイス２は、図８の時刻ｔ
３２で、ＰＨＹデバイスのチップセレクト信号“ＣＳ＿
Ｂ”をアクティブにする。

【００３９】これにより、ＰＨＹデバイス３ａ〜３ｃ
は、その時刻ｔ３２で“ＩＤ”をアドレスデコーダ１６
ａ〜１６ｃにおいてそれぞれデコードし、そのデコード
して得た値がアドレスデコーダ１６ａのみにおいて自分
のＩＤと一致するので、アドレスデコーダ１６ａを有す
るＰＨＹデバイス３ａのみが、入力されるアドレス信号
“ＡＤＤＲ”をラッチする。

【００４０】次に、ＡＴＭレイヤデバイス２は、図８の
時刻ｔ３３で、ＰＨＹデバイス３ａ〜３ｃの出力ライン
をアクティブにする信号である“ＯＥ＿Ｂ”をアクティ
ブにする。ＰＨＹデバイス３ａは、上記の時刻ｔ３３で
信号“ＯＥ＿Ｂ”のアクティブを検出すると、内部レジ
スタ８ａのラッチしたアドレス“ＡＤＤＲ”から読み出
しデータをドライブする。この読み出しデータは、図８
の時刻ｔ３４で、“ＣＳ０＿Ｂ”、“ＯＥ＿Ｂ”をイン
アクティブにするまで保持される。

【００４１】ＡＴＭレイヤデバイス２から、ＰＨＹデバ
イス３ａ〜３ｃに対するリセットをかけるときの動作、
及びＰＨＹデバイス３ａ〜３ｃからＡＴＭレイヤデバイ
ス２への割り込み信号に対する動作については、前記の
第１の実施の形態と同様であるので説明を省略する。

【００４２】このように、上記の第２の実施の形態で
は、第１の実施の形態の効果に加え、３１本の“ＣＳ＿
Ｂ”信号が、５ビット幅の“ＩＤ”になることで、第１
の実施の形態よりも配線数が減るという効果がある。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
ＡＴＭレイヤデバイスと複数のＰＨＹデバイスとの間
に、レジスタリード／ライトによるＰＨＹデバイスの制
御やステータス情報の取得、ＰＨＹデバイスからの割り
込み信号の検出、ＰＨＹデバイスに対するリセットを行
うためのマネージメント・インタフェースを有している
ため、マイクロプロセッサから複数のＰＨＹデバイスヘ
アクセスするためのアドレスをデコードする外部回路を
不要にできると共に、アドレスデコーダで生成されたＰ
ＨＹデバイスへのチップセレクト信号を出力する、ある
いはＰＨＹデバイスＩＤを出力し、ＰＨＹデバイス側で
アドレスデコードすることで、複数のＰＨＹデバイスに
対して個別にアクセスができ、個別にリセットすること
ができる。

【００４４】また、本発明によれば、ＡＴＭレイヤデバ
イスに複数のＰＨＹデバイスからの割り込み信号を、個
々のＰＨＹデバイス毎に予め割り当てたビット位置に保
持するレジスタを有する割り込み信号検出部を有し、か
つ、マネージメント・インタフェースを介して複数のＰ
ＨＹデバイスからの割り込み信号をＡＴＭレイヤデバイ
スに入力するようにしているため、複数のＰＨＹデバイ
スからの割り込み信号を個別に検出できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のブロック図である。

【図２】本発明の第１の実施の形態の回路系統図であ
る。

【図３】図２の第１の実施の形態におけるライト・オペ
レーション時のタイミングチャートである。

【図４】図２の第１の実施の形態におけるリード・オペ
レーション時のタイミングチャートである。

【図５】図２の第１の実施の形態におけるＰＨＹデバイ
スに対するリセット信号の図である。

【図６】本発明の第２の実施の形態の回路系統図であ
る。

【図７】図６の第２の実施の形態におけるライト・オペ
レーション時のタイミングチャートである。

【図８】図６の第２の実施の形態におけるリード・オペ
レーション時のタイミングチャートである。

【図９】従来の一例のブロック図である。

【符号の説明】

１マイクロプロセッサ２ＡＴＭレイヤデバイス３ａ〜３ｃＰＨＹデバイス４ＵＴＯＰＩＡＬｅｖｅｌ２インタフェ−ス５マネージメント・インタフェ−ス８ａ〜８ｃ内部レジスタ９、１６ａ〜１６ｃアドレス・デコーダ１０ＲＳＴ＿Ｂ生成部１１３１ビットＩＮＴ＿Ｂレジスタ１２ＮＡＮＤ回路１６ａ〜１６ｃアドレス・デコーダ

Claims

(57)【特許請求の範囲】

【請求項１】双方向バスにより互いに接続されたマイ
クロプロセッサ及びＡＴＭレイヤデバイスと、ＵＴＯＰ
ＩＡインタフェースにより前記ＡＴＭレイヤデバイスに
接続された複数のＰＨＹデバイスを備えたＡＴＭ通信装
置において、前記ＡＴＭレイヤデバイスは、前記マイク
ロプロセッサが前記ＰＨＹデバイスに対するリード／ラ
イト制御やリセット制御や前記ＰＨＹデバイスからの前
記マイクロプロセッサに対する割り込み制御を司るマネ
ージメント・インタフェースを内蔵していることを特徴
とするＡＴＭ通信制御装置。
【請求項２】それぞれ内部レジスタを少なくとも有す
る複数のＰＨＹデバイスと、前記複数のＰＨＹデバイスの個別制御やステータスの取
得、前記複数のＰＨＹデバイスからの割り込み信号の個
別検出、前記複数のＰＨＹデバイスのうち所望のＰＨＹ
デバイスに対するリセットを行うために、前記マイクロ
プロセッサから入力されたアドレスをデコードして前記
複数のＰＨＹデバイスに対する共通のアドレス信号と、
前記複数のＰＨＹデバイスに対する個別のチップセレク
ト信号を出力すると共に、リード／ライト信号、前記複
数のＰＨＹデバイスに個別のリセット信号又は前記複数
のＰＨＹデバイスの出力ラインをアクティブにする信号
をそれぞれ出力し、前記複数のＰＨＹデバイスからの割
り込み信号を検出する、前記複数のＰＨＹデバイスと前
記ＡＴＭレイヤデバイスとの間に設けられたマネージメ
ント・インタフェースを含むＡＴＭレイヤデバイスと、前記ＡＴＭレイヤデバイスへアドレス信号を出力する機
能と、前記ＡＴＭレイヤデバイスからの信号に基づき前
記複数のＰＨＹデバイスのうち、どのＰＨＹデバイスか
らの割り込み信号であるかを識別する機能と、前記複数
のＰＨＹデバイスのリード／ライトを制御する機能を少
なくとも含むマイクロプロセッサとを有することを特徴
とするＡＴＭ通信制御装置。
【請求項３】前記マネージメント・インタフェース
は、前記ＡＴＭレイヤデバイスから出力されたアクティ
ブなライト信号によるライトオペレーション時は、前記
アドレスデコーダからのアドレス信号に基づき前記複数
のＰＨＹデバイスのうちアクセスする所望の一のＰＨＹ
デバイスに対する前記チップセレクト信号のみをアクテ
ィブにした後、前記ＡＴＭレイヤデバイスからのアドレ
ス信号及びデータを前記所望の一のＰＨＹデバイスにラ
ッチさせ、該所望の一のＰＨＹデバイスの内部レジスタ
に書き込みを行い、前記ＡＴＭレイヤデバイスから出力
されたアクティブなリード信号によるリードオペレーシ
ョン時は、前記アドレスデコーダからのアドレス信号に
基づき前記複数のＰＨＹデバイスのうちアクセスする所
望の一のＰＨＹデバイスに対する前記チップセレクト信
号のみをアクティブにして、ＡＴＭレイヤデバイスから
のアドレス信号を該所望の一のＰＨＹデバイスにラッチ
させた後、前記ＡＴＭレイヤデバイスからの該所望の一
のＰＨＹデバイスの出力ラインをアクティブにする信号
の出力後に該所望の一のＰＨＹデバイスの内部レジスタ
の前記アドレス信号に対応するデータを読み出させるこ
とを特徴とする請求項２記載のＡＴＭ通信制御装置。
【請求項４】それぞれ内部レジスタとアドレスデコー
ダを少なくとも有する複数のＰＨＹデバイスと、前記複数のＰＨＹデバイスの個別制御やステータスの取
得、前記複数のＰＨＹデバイスからの割り込み信号の個
別検出、前記複数のＰＨＹデバイスのうち所望のＰＨＹ
デバイスに対するリセットを行うために、前記複数のＰ
ＨＹデバイスに対する共通のアドレス信号、前記複数の
ＰＨＹデバイスに共通のチップセレクト信号、リード／
ライト信号、前記複数のＰＨＹデバイスに個別のリセッ
ト信号、前記複数のＰＨＹデバイスの出力ラインを共通
にアクティブにする信号、又は前記複数のＰＨＹデバイ
スを個別に選択する選択信号をそれぞれ出力すると共
に、前記複数のＰＨＹデバイスからの割り込み信号を検
出する、前記複数のＰＨＹデバイスと前記ＡＴＭレイヤ
デバイスとの間に設けられたマネージメント・インタフ
ェースを含むＡＴＭレイヤデバイスと、前記ＡＴＭレイヤデバイスへアドレス信号を出力する機
能と、前記ＡＴＭレイヤデバイスからの信号に基づき前
記複数のＰＨＹデバイスのうち、どのＰＨＹデバイスか
らの割り込み信号であるかを識別する機能と、前記複数
のＰＨＹデバイスのリード／ライトを制御する機能を少
なくとも含むマイクロプロセッサとを有することを特徴
とするＡＴＭ通信制御装置。
【請求項５】前記マネージメント・インタフェース
は、前記ＡＴＭレイヤデバイスから出力されたアクティ
ブなライト信号によるライトオペレーション時は、前記
マイクロプロセッサからのアドレス信号に基づき前記Ａ
ＴＭレイヤデバイスから取り出される前記複数のＰＨＹ
デバイスのうちアクセスする所望の一のＰＨＹデバイス
を指定する前記選択信号のバスをドライブし、前記チッ
プセレクト信号をアクティブにした後、前記選択信号を
前記複数のＰＨＹデバイス内のアドレスデコーダにより
それぞれデコードさせた値と自分のＩＤと一致する前記
所望の一のＰＨＹデバイスのみに前記ＡＴＭレイヤデバ
イスからのアドレス信号及びデータをラッチさせ、該所
望の一のＰＨＹデバイスの内部レジスタに書き込みを行
い、前記ＡＴＭレイヤデバイスから出力されたアクティ
ブなリード信号によるリードオペレーション時は、前記
ＡＴＭレイヤデバイスからのチップセレクト信号及び選
択信号に基づき前記複数のＰＨＹデバイスのうちアクセ
スする所望の一のＰＨＹデバイスに該ＡＴＭレイヤデバ
イスからのアドレス信号をラッチさせた後、前記ＡＴＭ
レイヤデバイスからの該所望の一のＰＨＹデバイスの出
力ラインをアクティブにする信号の出力後に該所望の一
のＰＨＹデバイスの内部レジスタの前記アドレス信号に
対応するデータを読み出させることを特徴とする請求項
４記載のＡＴＭ通信制御装置。
【請求項６】前記ＡＴＭレイヤデバイスは、前記マネ
ージメント・インタフェースを介して前記ＡＴＭレイヤ
デバイスに接続可能な最大数のＰＨＹデバイスに対応し
たビット数で、かつ、前記ＰＨＹデバイスに予め割り当
てられたビットが該ＰＨＹデバイスをリセットするとき
に所定値とされるデータを前記マイクロプロセッサから
書き込まれるリセット信号生成部を有し、該リセット信
号生成部は書き込まれた前記データが前記所定値である
ビットに対応した前記ＰＨＹデバイスにのみリセット信
号を出力することを特徴とする請求項１、２又は４記載
のＡＴＭ通信制御装置。
【請求項７】前記ＡＴＭレイヤデバイスは、前記複数
のＰＨＹデバイスから出力された所定値の割り込み信号
がそれぞれ予め割り当てられたビット位置に入力される
レジスタと、該レジスタの少なくともどれか一のビット
の出力信号が前記所定値のときに割り込み検出信号を出
力するゲート回路とよりなる割り込み信号検出部を有
し、前記マイクロプロセッサは、該割り込み検出信号入
力時は前記割り込み信号検出部のレジスタをリードして
どのＰＨＹデバイスからの割り込みかを認識することを
特徴とする請求項１、２又は４記載のＡＴＭ通信制御装
置。
【請求項８】マイクロプロセッサに対して双方向バス
により接続され、かつ、ＵＴＯＰＩＡインタフェースに
より複数のＰＨＹデバイスに接続されたＡＴＭレイヤデ
バイスにおいて、前記ＰＨＹデバイスに対するリード／ライト制御やリセ
ット制御や前記ＰＨＹデバイスからの前記マイクロプロ
セッサに対する割り込み制御を司るマネージメント・イ
ンタフェースを内蔵していることを特徴とするＡＴＭレ
イヤデバイス。