JPH02214958A

JPH02214958A - プロセツサのポートを拡張するためにそのプロセツサへ結合される装置

Info

Publication number: JPH02214958A
Application number: JP32618589A
Authority: JP
Inventors: Robert E Larsen; ロバート・イー・ラールセン; Khandker N Quader; カーンドカー・エヌ・クエーダー; Joseph H Salmon; ジヨセフ・エイチ・サーモン; Terry L Kendall; テリー・エル・ケンダル
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1988-12-30
Filing date: 1989-12-18
Publication date: 1990-08-27
Also published as: GB2227582A; GB2227582B; GB8924745D0; HK1000475A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリ装置の分野に関するもので１、とくにマ
イクロ制御器で構成される外部メモリに関するものであ
る。

〔従来の技術〕

半導体メモリの分野においては、消去可能なプログラマ
ブル読出し専用メモリ（ＥＰＲＯＭ）　　の設計と製造
は周知である。それらのＥＰＲＯＭ装置は半導体チップ
上に形成され、３２Ｋまたは６４にのような標準化され
た容量のメモリとして典型的に構成される。それらのメ
モリチップは典型的には標準的なパッケージ内に配置さ
れる。ｇＰＲＯＭのような半導体メモリ装置は他の半導
体装置とともに動作するために結合される。はとんどの
場合に、ＥＰＲＯＭとメモリ装置の間のデータの転送を
制御するプロセッサへＥＰＲＯＭが結合される。

基本的な構成においては、ｇＰＲＯＭのあるメモリ場所
は、プロセッサがメモリへ結合されているアドレス線に
アドレス信号を発生した時に、プロセッサによりアクセ
スされる。プロセッサにより供給される制御信号に応じ
て、データは、メモリへ書込まれる、すなわちプログラ
ムされ、またはメモリから読出される。メモリへ結合さ
れているデータバスに適切な情報を置くことによりデー
タ転送が行われる。ＥＰＲＯＭがプログラマブル論理ア
レイ装置のようなより大きい構造の一部でなければ、Ｅ
ＦＲＯＭは、アドレッシングおよびデータ転送を行うた
めに必要な回路以外の処理回路を含壕ない。

ｇＰＲＯＭとともに動作するために用いられる１つのプ
ロセッサ群がマイクロ制御器として知られている。マイ
クロ制御器は、特注の応用を含めて、特別な応用に応え
るために用いられる特殊化されたプロセッサである。そ
れらの制御器は動作必要なものを全て含んでおり、プロ
セッサ、論理回路、タイミング回路、制御回路、バッフ
ァ、ラッチおよびオンチップメモリを典型的に含むこと
ができる。ｔｌとんどの場合に、制御器チップに特定の
アプリケーションソフトウェアが埋込まれる。それらの
制御器は、情報をやシとシするための入力／出力（Ｉ　
／Ｏ　）ポートも含む。

しかし、上記のＥＦＲＯＭ　　のような外部メモリが与
えられた制御器へ結合されると、それは制御器の１つま
たは複数のポートへ常に結合される。

すなわち、制御器の与えられた機能のために、与えられ
たマイクロ制御器オフチップメモリを必要としたとする
と、オフチップメモリが制御器の１つまたは複数のポー
トへ結合される。Ｉｌｏを使用するためにそれらのポー
トは失われる。別のオフチップ回路を用いないと、マイ
クロ制御器へ外部メモリを結合するにはそれのＩ／Ｏ性
能に厳しい制約が課される。その理由は、外部メモリが
マイクロ制御器の１つまたは複数のポートを独占するか
らである。

〔発明が解決しようとする課題〕

求められているのは、制御器のＩ／Ｏポートの数を減少
すること力しに、外部メモリをマイクロ制御器へ結合す
る技術である。

〔課題を解決するための手段〕

本発明は、マイクロ制御器へ結合すべき外部メモリを提
供するが、マイクロ制御器へポート拡張器を結合したこ
とにより使用されなくなったそれらのポートを再び使用
するようにするためのホト拡張器を提供するものである
。要するに、ホト拡張器はマイクロ制御器からのポート
の総数を増大し、しかも外部メモリをマイクロ制御器へ
結合するものである。本発明のポート拡張器は１つの半
導体装置で製造され、特殊な接着剤回路を使用すること
を要し力い。

好適な実施例のポート拡張器はマイクロ制御器の２つの
ポートへ結合される。各ポートは８ビツトポートである
。ポート拡張器をマイクロ制御器の２つのポートへ結合
するバスにおいて１６ビツトアドレス信号と８ビツトデ
一タ信号が多重化される。ポート拡張器は３２にパイ）
ＥＰＲＯＭと、不揮発性構成のレジスタと、外部メモリ
性能およびポート拡張性能をマイクロ制御器に持たせる
特殊機能レジスタ／ポート制御器とを含む。ポート拡張
器のＥＰＲＯＭは外部メモリをマイクロ制御器に提供す
る。しかし、Ｉ／Ｏ装置と占められたポートの間のデー
タ転送がポート拡張器の拡張ポートを介して行われる。

ポート拡張器はＩ／Ｏ装置とマイクロ制御器の間のデー
タ転送点としてほぼ動作する。したがって、マイクロ制
御器とホト拡張器のｇＰＲＯＭ　０間またはマイクロ制
御器とポート拡張器を介する外部装置の間でデータ転送
を行うことができる。構成レジスタは、マイクロ制御器
によｐ　ｌｉＥＰＲＯＭ　ｔたは特殊機能レジスタを指
図お↓びアドレスするためにプログラム可能なレジスタ
セットを構成する。本発明のポート拡張器は、試験モー
ドに不意に入ることを阻止する特殊な試験起動回路も含
む。試験モードに入るためには、妥当ガ試験モードコー
ドを、マイクロ制御器へ結合されているポートラッチの
１つへ書込まねばならない。第２の条件として、マイク
ロ制御器へ結合されている他のポートラッチへ妥当な試
験モード可能化コードを書込まねばならない。

次に、電圧が約１２ボルトである読出し信号を十分に長
い時間持続させねばならない。３つの条件の全てが満さ
れると、ポート拡張器はそれの試験モードに入る。グリ
ッチおよびノイズパルスのよウナ短いパルスが意図しな
いのに試験モードを起動しないように、読出し信号の持
続時間がパルス幅検出器により測定される。満さなけれ
ばならない３つの必要条件を設けることにより、意図し
ないのに試験モードに入ることを阻止するのに十分な安
全対策が講じられる。

以下の説明においてはポート拡張を行い、かつチップ外
部のメモリを提供する装置について説明する。本発明を
完全に理解できるようにするために、以下の説明におい
ては、特定のメモリ容量、信号線等のような特定の事項
の詳細について数多く述べである。しかし、そのよう々
特定の詳細事項なしに本発明を実施できることが当業者
には明らかであろう。その他の場合には、本発明を不必
要に詳しく説明して本発明をあいまいにしないようにす
るために、周矧の構造およびプロセスは詳しくは説明し
ない。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

オす、外部メモリをマイクロ制御器へ結合する従来の技
術が示されている第１図を参照する。マイクロ制御器１
２へ結合される外部メモリとしてＥＰＲＯＭ　１１が示
されている。マイクロ制御器１２は複数のポートを介し
て外部装置と通信する。第１図に示されている特定の例
は４つのポート０〜３を有するマイクロ制御器１２を示
す。第１図に特定の例が示されているが、入力／邑力（
Ｉ／Ｏ）ポートを有する各種のマイクロ制御器が従来の
技術において良く知られている。従来のマイクロ制御器
の特定の例が、アメリカ合衆国カリホルニア州すンタ・
クララ（Ｓａｎｔａ　Ｃ１ａｒａ）所在のインテルφコ
ーポレーション（Ｉｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎ
）　　にょシ製造されている８０５１　、８０９６　。

ｇｏｉｓｓマイクロ制御器ファミリイに関連する装置を
含む。

第１図に示す例においては、マイクロ制御器１２のポー
トのうちの２つのポー１−０と２がそれぞれバス１３．
１４により外部メモリＥＰＲＯＭ１１へ結合される。バ
ス１３．１４は双方向バスであって、ＥＰＩｔＯＭｌｌ
　　とマイクロ制御器１２の双方向ポー）０．２との間
で情報を転送するためのものである。アドレス信号とデ
ータ信号をバス１３と１４へ結合するために種々の従来
技術が知られている。更に、与えられたバス１３または
１４がマイクロ制御器１２からアドレス情報をＥＰＲＯ
Ｍ　１１へ結合するためにのみ用いられるものとすると
、それらのバスは双方向バスである必要はない。また、
マイクロ制御器１２とＦ、ＰＲＯＭ１１の間で制御信号
が制御線１５が結合される。

典型的な動作においては、マイクロ制御器１２はアドレ
ス信号を発生する。それらのアドレス信号は、ＥＰＲＯ
Ｍ１１のアドレス場所をアクセスするためにバス１３と
１４の少くとも一方を介してＥＰＲＯＭ　１１へ結合さ
れる。それからバス１３と１４の少くとも一方を介して
データがＥＰＲＯＭ１１　へ書込まれ、またはＥＰＲＯ
Ｍ　１１から読出される。与えられたバスへアドレス信
号とデータ信号を結合できるように、アドレス信号とデ
ータ信号を多重化できることを認めるべきである。

ＥＰＲＯＭ　１１のような外部メモリを使用するには、
第１図に示されている例において２つのポートを専用す
ることを必要とする。マイクロ制御器１２にはそれのＩ
／Ｏ通信のためにポート１と３だけが残される。Ｉｌｏ
　データ転送を行うためにバス１６と１７がポート１と
３へそれぞれ結合される。第１図に示すように、外部メ
モリを４ポートマイクロ制御器１２へ結合するために２
つのホトを用いると、マイクロ制御器１２は他の２つの
ポート１と３を利用できるだけである。ポートＯと２を
回復するために特殊化された「接着剤」回路を用いてＩ
ｌｏとＥＰＲＯＭ　１１をポートＯと２へ必要な結合を
行うことを必要とする。

次に、第１図のマイクロ制御器１２に等しい４ポートマ
イクロ制御器１２ａへ本発明のポート拡張器２０が結合
されている状態が示されている第２図を参照する。ポー
ト拡張器２０はＥＰＲＯＭ２１を含む。このＥＰＲＯＭ
２１は第１図に示されているＥＰＲＯＭ１１に等しい。

ポート拡張器２０はバス１３ａ、１４ａを介してマイク
ロ制御器１２ａのポート０と２へ結合される。制御信号
がマイクロ制御器１２ａとポート拡張器２０の間で制御
線１５ａを介して結合される。ポート１と３はバス１６
ａ。

１７ａをそれぞれ介して種々のＩ／Ｏ装置へ結合される
。第１図に示されている部分と同じ部分を他の図で示す
ために、第１図に示されている部分を表す参照番号に添
字ｒａＪをつけて、他の図の対応する部分を表すことに
する。

アドレス情報とデータ情報がマイクロ制御器１２ａのポ
ートＯと２から供給され、ＥＰＲＯＭ　２１が第１図を
参照して説明したようにしてアクセスされる。ＥＰＲＯ
Ｍ　２１に加えて、ポート拡張器２０はポートＡとＢを
含む。ポートＡとＢを有することの目的は、外部メモリ
２１がポートＯと２へ結合される時に、Ｉｌｏのために
ポー）０と２を使用を再び行うことでおる。どれを行う
ために、本発明のポート拡張器２０はポートＯと２から
信号を受け、それらの信号の宛先を選択する。

マイクロ制御器１２ａのポート０．２とＥＰＲＯＭ２１
の態様の外部メモリの間でデータ転送を行う場合には、
ポート拡張器２０はバス１３ａ、１４ａを介して信号を
ＥＰＲＯＭ２１へ送らせ、またはＥＰＲＯＭ２１　から
送らせる。しかし、Ｉｌｏのためにポート０と２を用い
るものとすると、信号はバス１３ａ、１４ａ　を介して
ポート拡張器２０のポートＡ、Ｂへ結合される。ポート
ＡとＢへそれぞれ結合されているバス１８．１９により
、Ｉ／Ｏ装置とボー）Ａ、Ｈの間でデータ転送を行える
ようにする。バス１３ａ、１４ａで動作するようにＥＰ
ＲＯＭ２１　またはボー）Ｂと八を選択することにより
、マイクロ制御器１２ａのポート０と２は、ＥＰＲＯＭ
２１　の態様の外部メモリをアクセスでき、またはボー
）ＢとＡを介してＩ／Ｏ装置をアクセスできる。したが
って、本発明のポート拡張器は、外部メモリがマイクロ
制御器のそれらの同じポートへ結合される時に失われた
ポートを回復する。

次に、本発明のポート拡張器２０が詳しく示されている
第３図を参照する。マイクロ制御器１２ａのポート２が
バス１４ｍを介してポート拡張器２０のアドレスバッフ
ァ２５へ結合される。そのアドレスバッファ２５はアド
レスラッチ２７へ結合される。マイクロ制御器１２ａ　
のポートＯがバス１３ａを介してポート拡張器２０のア
ドレスバッファ２６へ結合され、このアドレスバッファ
２６はアドレスラッチ２８へ結合される。アドレスラッ
チ２７と２８の出力端子は特殊機能レジスタ／ホト制御
（ＳＦＲ，／ＰＣ）器３１へ結合される。

アドレッシングとデータ転送な行うために種々の技術を
使用できるが、本発明の好適ガ実施例は、先に述べたマ
イクロ制御器に主として適する下記の技術を利用する。

第１の期間中にマイクロ制御器１２ａ　からアドレスビ
ットＡＱ〜７がバス１３ａへ供給され、アドレスビット
Ａ８〜１５がバス１４ａへ供給される。次に、アドレス
ラッチ２７．２８から出力させるために１６のアドレス
ビットがそれらのラッチへ供給される。第２の期間中に
、データビットＤＱ〜７　がバス１３ａと、Ｉ／Ｏバッ
ファ３２を介して内部双方向データバス３９へ供給され
る。そのデータバス３９はデータバスマルチプレクサ３
３へ結合される。このデータバスマルチプレクサはＥ’
ＦＲＯＭ　２１　、構成レジスタ３０またはＳ　ＦＲ／
ＰＣ３１を選択してバス３９へ接続し、データ転送を行
う。アドレスラッチ２Ｔの出力端子は、ＥＰＲＯＭ２１
に加えて、主制御回路３６へも結合される。アドレス信
号へ８〜．５の一部が構成レジスタ３０内の予めプログ
ラムされているビットと比較され、ＥＰＲＯＭ　２１　
　と、構成レジスタ３゜と、ＳＦＲ／ＰＣ３１とのどれ
をアクセスするかを決定する。好適な実施例においては
、上位５ビツトが用いられるが、用いるビット数は設計
上の選択の問題である。また、マイクロ制御器１２ａ　
からの制御信号は線１５ａを介して主制御回路３６へも
加えられる。主制御回路３６は制御信号をアトｖ、ｘ、
ラッｆ２７．２８と、Ｉ／Ｏバッファ３２と、ＥＰＲＯ
Ｍ２１と、構成レジスタ３０と、Ｓ　ＦｖＰｃ３１と、
マルチプレクサ３３と、ポートバッファ３４．３５とへ
加える。ポットバッファ３４．３５はボー）Ａ、Ｂへそ
れぞれ結合される。ポートバッフ７３４．３５は、ＳＦ
Ｒ／ＰＣ３１とポートＡ。

Ｂの間でデータを転送するために、８ＦＲ／ＰＣ３１へ
も双方向的に結合される。ポートバッファ３４゜３５は
双方向バス１９．１８へも結合される。信号を保持する
ためにＩ／Ｏバツフア３２とポートバッファ３４，３５
へ結合されるラッチのような他の周知の回路は図示して
いない。

各種の制御信号を使用できるが、好適な実施例のポート
拡張器２０により用いられる制御信号の代表的な例が第
３図に示されている。チップ可能化信号ＣＥ／（記号／
は低い起動された状態を示すために用いることにする）
が、アサートされた時に主装置を可能状態にする。信号
ＣＥ／がアサートされないと、ポート拡張器２１は待機
状態にあるから、アクセスでき寿い。しかし、ポートは
それの現在の起動状態を保つ。Ｓ　Ｆ　Ｒ／Ｐ　Ｃ器３
１からの読出し状態を示すためにＲＤ／が用いられる。

ポート拡張器２１に書込むため、すなわち、プログラム
するために（ＷＲ／ＣＰＧＭ／）が用いられる。アドレ
スがラッチ２７．２８を流れることができるようにする
ためにＡＬＥ信号が用いられる。ＶＰＰ（Ｒ８Ｔ）が、
プログラミング中に供給電圧をプログラムし、他のモー
ド中はリセットを行う。ＥＰＲＯＭ　２１　　ま友は構
成レジスタ３０からの読出し状態を示すためにプログラ
ム格納可能化信号ＰＳＥＮ／が用いられ、かつ、その信
号は、ＲＤ／信号とともにある条件において用いられて
ポート拡張器２１に読出し動作を行わせる。

次に動作を説明する。ポート拡張器２０は、マイクロ制
御器１２ａからの１６ビツトアドレス信号により３つの
メモリプレーンをアクセスさせる。

ポート拡張器２０のマツプされる適切なユニット２１．
３０４たは３１を選択するために、メモリマツピングが
マイクロ制御器１２ａにより実際に行われる。３つのメ
モリプレーンはＥＰＲＯＭ　２１、構成レジスタ３０お
よびＳ　Ｆ　Ｒ／Ｐ　Ｃ器３１に対応する。マツプされ
る３つのプレーンが第４図に示されている。それら３つ
のメモリプレーンはＥＰＲＯＭプレーン４０、ＳＦＲ／
ＲＡＭプレーン４１および構成プレーン４２によりそれ
ぞれ構成される。

ＳＦＲ／ＲＡＭプレーンが選択されると、ＳＦＲ／ＰＣ
器３１の命令がプレーン内の２にバイトプレーンを占め
ることができる。好適な実施例においては、ＳＦＲ／Ｐ
Ｃ器の命令のために５バイトだけが実際に用いられる。

使用されない部分はＲＡＭ用に用いることができる。他
のアドレス場所は、マイクロ制御器１２ａ内部または外
部に設けられるＲＡＭをアクセスするために利用できる
。第４図ではアドレス場所は１６進法で示されている。

オた、ポート拡張器２０に関する、製造者名、製品の型
式等のような情報を供給するために、プレーンのアドレ
ス００００に識別子が用いられる。

正常な動作モードにおいては構成プレーン４２はアクセ
スできない。ＥＰＲＯＭプレーン４０とＳＦＲ／ＲＡＭ
プレーン４１だけをアクセスできる。

しかし、プログラミング／照合モード中はＥＰＲＯＭプ
レーン４０と構成プレーン４２をアクセスできる。好適
な実施例のＥＰＲＯＭ２１は３２ＫＸ８バイトの素子で
ある。１６ピツトアドレスは６４にバイトをアクセスで
きるから、好適力実施例の３２バイトをＥＰＲＯＭプレ
ーン４０の種々の場所にマツプできる。不揮発性レジス
タとして示されている構成レジスタ３０の１つが、プレ
ーン４０内のＥＰＲＯＭ２１をマツプするための開始ア
ドレスを供給する。省略時場所がＥＰＲＯＭプレーン４
０の下半分、アドレス００００−７　ＦＥＴで示されて
いる、にあるのが示されている。ＥＰＲＯＭプレーン４
０は２つの３２にバイトＦＪＰＲＯＭ　　をマツプでき
る。

好適な実施例においては、特殊機能レジスタ（８ＦＲ）
はＳＦＲ／ＲＡＭプレーン４１の２にバイト場所に設け
られる。省略時場所はＳＦＲ／ＲＡＭフレーンの上側の
２にバイト場所にある。別の構成レジスタ３０は２にバ
イトＳＦＲブロックの場所を決定する。ポート拡張器２
０のポー）ＡとＢはＳＦＲに対する読出しまたは書込み
によりアクセスされる。Ｓ　Ｆ　Ｒ／Ｐ　Ｃ器３１はそ
れとポートＡ。

Ｂの間の情報の転送をＳＦＨに従って制御する。

初めに、本発明のポート拡張器２０がマイクロ制御器１
２ａへ結合されると、構成レジスタ３゜はポート拡張器
２０の動作を構成するためにプログラムされる。この実
施例においては、３つの不揮発性レジスタが構成レジス
タ３０を構成する。

第１のレジスタはブレーン４０内の３２にバイトＥＰＲ
ＯＭ２１をマツプするために用いられる。省略時位置は
アドレス場所ｏｏｏｏにある。　この実施例では、この
第１のレジスタは、ＰＳｇＮ／信号とＲＤ／信号を内部
で組合わせることにより、ＥＰＲＯＭプレーンとＳＦＲ
／ＲＡＭブレーンを組合わせるためにも用いられる。第
２の構成レジスタは特殊機能レジスタにベースアドレス
を供給するためにも用いられる。先に述べたように、こ
の実施例は、ＳＦＲ／ＲＡＭブレーン４１の任意の２に
バイト境界にＳＦＲを設けることができるように、２に
バイト境界を用いる。デフオールドはアドレスＦ８００
にある。第３の構成レジスタは、トランジスタートラン
ジスターロジック（ＴＴＬ）または相補金属−酸化物一
半導体（０ＭＯ８）に適合するレベルのＩ　／Ｏ性能を
得るために、各ボー）ＡとＢを構成するために用いられ
る。更に、この第３のレジスタは、プログラム可能なり
ビットを行うためにＲ８Ｔの極性を補うことも許す。

構成レジスタがプログラムされると、ＥＰＲＯＭ２１と
特殊機能レジスタ３１をアクセスするアドレスはプログ
ラムされている。マイクロ制御器１２ａがＥＰＲＯＭを
アクセスすることを望んだとすると、マイクロ制御器１
２ａ　からのアドレス信号をマツプされるアドレスに一
致させねば々らない。たとえば、ＥＰＲＯＭがそれのデ
フオールド場所にあるとすると、００００−７ＦＦＦ　
　のアドレスがｇＰＲＯＭ　２１をアクセスできる。あ
るいは、ボー）ＡとＢの少くとも一方がデータ転送を行
うものとすると、マイクロ制御器１２ａはＳＦＲ／ＲＡ
Ｍブレーン４１内のＳＦＨに対応するアドレスを供給す
る。そのＳＦＲは、ＳＦＲ／ＲＡＭプレーン４１にある
とすると、Ｆ２Ｏ３−ＦＦＦＦの間に存在する。マイク
ロ制御器１２ａと、ポートＡとＢの少くとも一方との間
のデータ転送が、ＳＦＲ場所のアクセスと、ＳＦＲにデ
ータを格納することによって行われる。ポートは双方向
性であって、読出しと書込みを行うことができる。

ＳＦＲ／ＲＡＭプレーン４１の他のアドレス場所が、マ
イクロ制御器１２ａまたは他のメモリマツプされる装置
のＲＡＭ場所をアドレスするために用いられる。したが
って、本発明のポート拡張器２０は外部ＥＰＲＯＭメモ
リを関連するマイクロ制御器へ提供でき、しかもそれと
同時に特殊機能レジスタがマイクロ制御器と拡張された
２つのボー）Ａ、Ｂの間でデータを転送できるようにす
る。

特殊機能レジスタとＢＰＲＯＭ　２１を種々の場所にマ
ツプできるように構成プログラム３０がプログラムされ
る。このプログラムされるマツピング技術によυ、ｇＰ
ＲＯＭ２１　と拡張されたポートＡ２Ｂｅアドレッシン
グする際の融通性を高くできる。

この好適な実施例においては１つのマツピング技術につ
いて説明したが、ｇＰＲＯＭ２１とＳＦＲ／ＰＣ器３１
をア器上１するために各洩のマツピング技術をオＵ用で
きることを理解すべきである。たとえば、ＥＰＲＯＭプ
レーンの未使用部分にＳＦＲレジスタをマツプできるよ
うに、またはＥＰＲＯＭとＳＦＲレジスタを上に置くこ
とができるように重畳技術を使用できる。更に、第２図
に糸す４ポートマイクロ制御器装置では、ボー）０と２
が第２のポート拡張器で動作してポートＯと２を拡張Ｌ
、Ｅ：ＦＲＯＭの６４にバイトをアクセススルホトを形
成するように、第２のポート拡張器をバス１３ａと１４
ａに結合できることを理解すべきである。その場合には
、第４図のアドレス８０００−　ＦＦＦＦ０間のアドレ
ス信号によりアクセスするためＫＭ２（７）　ＥＰＲＯ
Ｍをマツプできるように、２つのマツピング技術を組合
わせることができる。

３２にバイトのＥＰＲＯＭを使用することにより、その
ようなｉＲＯＭを２つ１６ビツトアドレツシンク技術で
アクセスできる。

以上述べた種々のマツピング技術は説明のためであって
、本発明を限定するだめのものではないことを理解すべ
きである。本発明の要旨を逸脱することなしに他の種々
の技術を容易に夾現できる。

更に、既存の装置の代シに、ＥＰＲＯＭ　２１の代シに
スタチックＲＡＭを用いるというように、本発明の要旨
を逸脱することなしに他のユニットを容易に用いること
ができる。また、ｇＰＲＯＭの容量、アドレス線および
データ線のビット数を特定の値として好適な実施例を説
明したが、それらの例は説明のためだけのものであって
、実際の値は設計上の選択の問題である。

試験モード可能化試験モードというのは、部品にストレスを加えたり、部
品の余裕を判定するために用いるのが普逆である非ユー
ザーモードである。試験モードは、製造された部品を試
験するために厳密に用いられるものであるから、部品の
使用者がその試験モトに部品を入れることがないように
注意すべきである。意図すると否とを問わず、部品を試
験モトで使用すると、その部品に関連する装置に損傷を
加えることがある。いくつかの試験モード可能化技術は
、部品を特定の試験モードに置くために高電圧検出器を
利用する。ある場合には、ノイズの多い状態のために装
置が試験モードに置かれることがあシ、それによってそ
の装置自体または関連する装置が損傷を受けたυ、不正
確な情報を読出させられたり、書込ませられたシするこ
ともある。

意図しないのに試験モードにさせられることを阻止する
ために、本発明のポート拡張器２０はそれを阻止する特
殊な回路を利用する。特殊な試験起動回路が、試験モー
ドを可能にする試験モード可能化信号を発生するために
ポート拡張器２０に設けられる。ここで第５図を参照す
る。２つのホトラッチ５１．５２がＩ／Ｏバッファ３２
の出力を受けるために結合される。ラッチ５２の出力端
子が試験モード可能化回路５５へ結合され、ラッチ５１
の出力端子が、特定の試験を行うために試験モードコー
ドを必要とする各種の回路へ結合される。高電圧検出器
回路５３への入力として読出し信号ＲＤ／が結合される
。高電圧検出器回路５３は、試験モードに入るために必
要な高電圧の存在を検出する。高電圧検出信号がフィル
タ５４へ加えられ、そのフィルタによＪＪＦ波された信
号が試験モード可能化回路５５へ加えられる。動作時に
は、好適な実施例のポート拡張器２０がそれの試験モ・
−ドに入るまでに３つの条件が存在せねばならない。第
１の条件は、特定の試験を行うために適正な試験モード
（ＴＭ）コードをラッチ５１に書込まなければならない
ことである。第２の条件は、試験モード可能イしくＴＭ
Ｅ）コードを他のラッチ５２に書込まなければならない
ことである。

ポートラッチ５１．５２への入力はマイクロ制御器また
は他の信号発生器（試験用）によりバス１４ａ、１３ａ
を介して供給される。好適力実旋例においては、ラッチ
５１と５２はボー）Ａ、Ｂのためのラッチによりそれぞ
れドライブされる。しかし、ランチ５１と５２はポート
ラッチの使用に限定されるものでは々いことを理解すべ
きである。

適切なＴＭＥコードがラッチ５２により供給された時だ
け試験モード可能化「１路５５が起動されるように、そ
の回路５５は予めプログラムされる。

第３の条件は、高電圧検出器回路５３へ高電圧を供給せ
ねばならないことである。電源電圧■ＣＣより高い電圧
のような高い電圧状態にＲＤ／信号がなった時に高電圧
が存在する。好適な実施例においては直流の１２Ｖが用
いられる。ＲＤ／信号が１２ボルトの時は、ＲＤ／信号
は高電圧検出器回路５３に検出信号を発生させる。その
検出信号はフィルタ５４を介して試験モード可能化回路
５５へ結合される。高電圧検出信号が試験モード可能化
回路５５へ加えられ、かつ適切なＴＭコードが存在する
時に、試験モード可能化回路は試験モードを可能にする
試験モード可能化信号を常に発生する。

フィルタ回路５４は、直列結合された一連のインバータ
（第５図には２つのインバータ５７．５８だけが示され
ている）とナントゲート５９で構成されたパルス幅検出
器５６を含む。ナントゲート５９の入力端子は第１のイ
ンバータ５了の入力端子でアシ、ナントゲート５９の出
力端子は最後のインバータ５８の出力端子である。意図
しないのに高電圧が発生されることが起きないように、
グリッチのよう々短いパルスを除去するためにノくルス
幅検出器５６は動作する。すなわち、電圧スノくイクの
ために信号ＲＤ／が電源電圧ｖＣＣよシ高くなったり、
電源電圧■ＣＣが低くなって、高電圧検出回路５３から
高電圧検出信号が発生されたとすると、所定のパルス幅
より狭いノくルスを通過させないように存在するパルス
幅検出器５６のために、その高電圧検出信号はフィルタ
５４を介して結合することはできない。パルス幅検出器
５６を通過できる最小パルス幅は直列インバータ列にお
ける遅延により決定される。パルス幅検出器５６を通過
できる信号のパルス幅は、インバータ５７と５８で表さ
れているインバータ列の遅延を受けた後で、パルスがイ
ンバータ５Ｔの入力端子にいぜんとして存在するように
十分な幅でなければならない。

したがって、正しい試験を行うために試験モードに入る
ためには、３つの条件が存在せねばならない。すなわち
、ポート拡張器２０が特定の試験を行うために有効な試
験モードコードを受けること、予めプログラムされたコ
ードに一致する有効な試験モード可能化コードを受ける
こと、および、１２Ｖの読出し信号を十分に長い間有す
ること、がそれである。それら３つの条件が存在する時
だけ、このポート拡張器は正しい試験を行うことができ
る。別の実施例においては、試験モード可能化回路５５
からの試験モード可能化信号を用いてＴＭコードをラッ
チ５１に保持させることができる。すなわち、ラッチ５
１は、試験モード可能化信号が発生されるまでは７Ｍコ
ードを受けることができない。

本発明の試験モード可能化技術をポート拡張器について
説明したが、試験モード可能（？、核技術他の装置で容
易に実現できる。たとえば、ＥＰＲＯＭまたはスタチッ
クＲＡＭのようなメモリを、有効なコードをそれのラッ
チに岩、込むことを要求することにより、それの試験モ
ードに入れることができ、それから、読出し信号のよう
な制御信号を十分カ時間だけ所定レベルへ移行させるこ
とができる。それら３つの条件がととのった時だけポー
ト拡張器は希望の試験を行う。更に、本発明の「保持可
能化」技術を実行するために他の装置をラッチの代シに
使用できる。

以上、内部メモリと、意図しないのに試験モードに入る
ことを禁止する特殊な保護回路とを有するポート拡張器
について説明した。関連する装置に外部メモリを設ける
ことにより関連するプロセッサすなわち装置とともに動
作するためにポート拡張器が結合されるが、外部メモリ
へ結合したことにより失われたポートの使用も回復する
。別の接着回路は不要である。本発明のポート拡張器は
１つの半導体チップで製造されるが、本発明の実施のた
めにはそうすることは重要では々い。

【図面の簡単な説明】

第１図は外部メモリがマイクロ制御器へ結合された時に
２つのポートが失われる様子を示す略図、第２図は本発
明のポート拡張器に含まれるＥＰＲＯＭの態様の外部メ
モリがマイクロ制御器の２つのポートへ結合される時に
失われるポートを再び使用できるようにした様子を示す
略図、第３図は本発明のポート拡張器を示すブロック図
、第４図は本発明のポート拡張器を用いる時に利用でき
る３つのメモリマツピングプレーンを示す略図、第５図
は本発明のポート拡張器の試験モードの起動を示すブロ
ック図である。２０・１１１トポート拡張器、２５．２６−−−φアド
レスバツフア、２７．２８−・・−アドレスラッチ、３
０・Φｅ−構成レジスタ、３１・−・・特殊機能レジス
タおよびポート制御器、３２・・・・Ｉ／Ｏバッファ、
３４，３５・・・・ホトバッファ、３６・・・・主制御
回路、５１゜５２−・・・ポートラッチ、５３・・・・
高電圧検出器　５４＊＊ｓ争フイルタ、５５・・・−Ｅ
験モード可能化回路、５６・・・・パルス幅検出器。

Claims

【特許請求の範囲】

（１）プロセッサのポートへ結合されて前記プロセッサ
との間で情報を転送する第１のポートと、この第１のポ
ートへ結合されて外部メモリを前記プロセツサへ供給す
るメモリと、前記メモリへ結合することにより前記プロセッサの前記
ポートが占められた時に開放ポートを供給する第２のポ
ートと、前記第１のポートと前記第２のポートへ結合され、前記
第１のポートと前記第２のポートの間で転送する情報を
格納する機能レジスタと、前記第１のポートへ結合され、前記メモリと前記機能レ
ジスタをアクセスするマッピングアドレスを構成する構
成レジスタと、を備え、前記プロセッサにより第１の所定アドレスが供
給された時に前記プロセッサは前記メモリをアクセスし
、第１の所定アドレスが供給された時に前記プロセッサ
はデータ転送のために前記第２のポートをアクセスする
ことを特徴とする外部メモリが前記プロセッサの前記第
１のポートへ結合された時にプロセッサのポートを拡張
するためにプロセツサへ結合される装置。
（２）外部メモリへ結合されるプロセッサポートを有す
ることにより前記プロセッサポートが占められた時に前
記プロセツサへ開放ポートを供給するためにプロセツサ
へ結合されるポート拡張器において、前記プロセツサポートへ結合されて前記プロセッサとの
間で情報を転送する第１のポートと、この第１のポート
へ結合されるアドレスバスと、このアドレスバスへ結合
されて前記外部メモリを前記プロセツサへ供給するメモ
リと、前記開放ポートを前記プロセツサへ供給する入力／出力
（Ｉ／Ｏ）ポートと、前記第１のポートと、前記メモリと、前記Ｉ／Ｏポート
とへ結合されてデータを転送するデータバスと、を備え、前記データバスは前記プロセッサと前記メモリ
の間でデータ転送を行うために前記メモリをアドレスし
、前記プロセッサと前記Ｉ／Ｏポートの間でデータ転送を
行うために前記プロセッサは前記Ｉ／Ｏポートをアクセ
スすることを特徴とするプロセツサへ結合されるポート
拡張器。
（３）外部メモリへ結合されるプロセッサポートを有す
ることにより前記プロセッサポートが占められた時に前
記プロセツサへ少くとも１つの開放ポートを供給するた
めにプロセツサへ結合されるポート拡張器において、前記プロセツサポートへ結合されて前記プロセッサとの
間で情報を転送する第１のポートと、第２のプロセツサ
ポートへ結合されて前記プロセッサとの間で情報を転送
する第２のポートと、前記第１のポートへ結合されるア
ドレスバスと、前記第２のポートへ結合されるデータバ
スと、前記アドレスバスと前記データバスへ結合されて
前記外部メモリを前記プロセツサへ供給するメモリと、第１の入力／出力（Ｉ／Ｏ）ポートと、第２のＩ／Ｏポートと、前記アドレスバスと、前記データバスと、前記第１のＩ
／Ｏポートと、前記第２のＩ／Ｏポートとへ結合されて
前記Ｉ／Ｏポートと前記データバスの間で情報を転送す
る機能レジスタと、を備え、前記プロセッサは前記プロセッサと前記メモリ
の間でデータ転送を行うために前記メモリをアドレスし
、前記プロセッサと前記Ｉ／Ｏポートの間でデータ転送を
行うために前記プロセッサは前記Ｉ／Ｏポートをアクセ
スすることを特徴とするプロセツサへ結合されるポート
拡張器。