JP3147843B2 - Method for manufacturing field effect semiconductor device - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は電界効果型半導体装置お
よびその製造方法、特にGaAs MESF−ETおよ
びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect semiconductor device and a method of manufacturing the same, and more particularly, to a GaAs MESF-ET and a method of manufacturing the same.
【0002】[0002]
【従来の技術】一般にGaAsを半導体材料とする電界
効果型トランジスタ(FET)はゲートがソースとドレ
インの中央にある対称リセス構造であるが、非対称リセ
ス構造を採用し、ソース電極側のリセス底部の距離より
ドレイン電極側のリセス底部の距離を長くすることで、
ソース抵抗Rsが低減し、相互コンダクタンスgmの増
加およびゲート逆方向耐圧の向上が実現し、マイクロ波
特性においても出力電力、効率の向上や低歪み化が図れ
る。このため、非対称リセスを有するFETの製造方法
が種々検討されている。2. Description of the Related Art Generally, a field effect transistor (FET) using GaAs as a semiconductor material has a symmetrical recess structure in which a gate is located at the center between a source and a drain. By making the distance at the bottom of the recess on the drain electrode side longer than the distance,
The source resistance Rs is reduced, the transconductance gm is increased, the gate reverse breakdown voltage is improved, and output power, efficiency, and distortion are reduced even in microwave characteristics. For this reason, various methods for manufacturing an FET having an asymmetric recess have been studied.
【0003】それらの製造方法の第1の例として、特開
昭61−154177に記載の製造方法が知られてい
る。この技術は、まず、図2(a)に示すように、Ga
As基板21上に、低温成長プラズマ窒化膜22を形成
し、次に、CVD酸化膜23およびプラズマ窒化膜24
を成長する。次に、フォトレジスト膜(以下、PRと称
す)25を形成し、このPR25をマスクとして、上記
プラズマ窒化膜24とCVD酸化膜23をドライエッチ
ングする。次に、図2(b)に示すように、低温成長プ
ラズマ窒化膜22をウェットエッチングにより除去し、
また上記PR25も除去した後に、リセスエッチングを
行う。次に、図3(c)に示すように、金属膜28を被
着して、リフトオフ法により、ゲート電極29を形成
し、FETが完成する。As a first example of such a production method, a production method described in JP-A-61-154177 is known. In this technique, first, as shown in FIG.
A low-temperature growth plasma nitride film 22 is formed on an As substrate 21, and then a CVD oxide film 23 and a plasma nitride film 24 are formed.
Grow. Next, a photoresist film (hereinafter, referred to as PR) 25 is formed, and the plasma nitride film 24 and the CVD oxide film 23 are dry-etched using the PR 25 as a mask. Next, as shown in FIG. 2B, the low temperature growth plasma nitride film 22 is removed by wet etching.
After the PR 25 is also removed, recess etching is performed. Next, as shown in FIG. 3C, a metal film 28 is applied, and a gate electrode 29 is formed by a lift-off method, thereby completing the FET.
【0004】また、従来の製造方法の第2の例として、
特開平3−145140に記載の製造方法が知られてい
る。As a second example of the conventional manufacturing method,
A manufacturing method described in JP-A-3-145140 is known.
【0005】この技術は、まず、図3(a)に示すよう
に、GaAs基板31上に、酸化膜32を形成し、この
酸化膜32の上に、3つの開口部を有するPR38を形
成する。次に、PR33をマスクとして、上記酸化膜3
2をドライエッチングした後に、開口部34を有するP
R35を形成する。次に、図3(b)に示すように、P
B33とPR35をマスクとして酸化膜32をエッチン
グにより除去し、この部分にリセス36を形成する。次
に、図3(c)に示すように、金属膜37を被着して、
リフトオフ法により、上記リセス36上にゲート電極3
8を形成し、FETが完成する。In this technique, first, as shown in FIG. 3A, an oxide film 32 is formed on a GaAs substrate 31, and a PR 38 having three openings is formed on the oxide film 32. . Next, using PR33 as a mask, the oxide film 3
2 after dry etching, P
Form R35. Next, as shown in FIG.
The oxide film 32 is removed by etching using B33 and PR35 as a mask, and a recess 36 is formed in this portion. Next, as shown in FIG. 3C, a metal film 37 is deposited.
The gate electrode 3 is formed on the recess 36 by a lift-off method.
8 is formed, and the FET is completed.
【0006】[0006]
【発明が解決しようとする課題】このような従来の技術
によると、第1の例では、低温成長プラズマ窒化膜22
に対して、ゲート電極を形成するための開口部26を高
精度に位置合わせする必要がある。ところが、現在のリ
ソグラフィー技術における位置合わせの精度は、約0.
1μmが限界であり、この位置合わせのばらつきは、R
s及びBVgdのばらつきが生じるという問題があっ
た。According to such a conventional technique, in the first example, a low-temperature-grown plasma nitride film 22 is used.
However, it is necessary to position the opening 26 for forming the gate electrode with high precision. However, the accuracy of alignment in the current lithography technology is about 0.
1 μm is the limit, and the variation in alignment is R
There is a problem that variations in s and BVgd occur.
【0007】また、第2の例では、半導体基板31上の
酸化膜32に形成した3つの開口部間の間隔は、ある距
離以上短くできない。実際には、リソグラフィー技術と
エッチング技術の限界により、開口部間の間隔は、約
0.4μm以下には出来ない。よって、ソース電極側の
リセス底部の距離を短縮することが出来ず、Rsの低減
が図れないという問題があった。In the second example, the distance between the three openings formed in the oxide film 32 on the semiconductor substrate 31 cannot be reduced more than a certain distance. In practice, the spacing between openings cannot be less than about 0.4 μm due to the limitations of lithography and etching techniques. Therefore, there is a problem that the distance of the recess bottom on the source electrode side cannot be reduced and Rs cannot be reduced.
【0008】本発明は、このような従来の問題点を有効
に解消し得る電界効果型半導体装置を提供することを目
的とする。An object of the present invention is to provide a field effect type semiconductor device capable of effectively solving such a conventional problem.
【0009】[0009]
【課題を解決するための手段】本発明は、上記の目的を
達成するために、半導体基板上に、絶縁膜を被着した後
に、この絶縁膜の一部分に開口部を形成し、この絶縁膜
上およびその開口部に、この絶縁膜の関口部から少しず
れた位置に同様の開口部を有するフォトレジストを形成
し、このフォトレジストをマスクとして、上記絶縁膜
を、片側は上記絶縁膜の開口部に位置するフォトレジス
トまで、かつ、もう一方側は設計寸法までエッチングし
た後に、上記フォトレジストと絶縁膜をマスクとして上
記半導体基板上にリセスし、ついで、このリセス上にリ
フトオフ法によりゲート電極を形成してなることを特徴
としている。According to the present invention, in order to achieve the above object, an insulating film is formed on a semiconductor substrate, and an opening is formed in a part of the insulating film. A photoresist having a similar opening at a position slightly deviated from the entrance of the insulating film is formed on and above the opening, and the insulating film is used as a mask with the photoresist as a mask, and the opening of the insulating film is formed on one side. To the photoresist located in the area, and the other side is etched to the design dimensions, then recessed on the semiconductor substrate using the photoresist and the insulating film as a mask, and then a gate electrode is formed on the recess by a lift-off method. It is characterized by being formed.
【0010】[0010]
【発明の実施の形態】次に、添付図面を参照しながら、
本発明の実施例をより具体的に説明する。図1(a)〜
(e)は本発明の実施例を説明するものである。まず図
1(a)に示すように、GaAs基板1上に、ソース電
極2とドレイン電極3を形成した後に、その上にCVD
法により絶縁膜としての酸化膜4を形成する。次に、こ
の酸化膜4に、リソグラフィー技術とドライエッチング
技術により、開口部5を形成する。次に、上記酸化膜4
上に、ゲート形成窓6aを有するPR6を形成する。こ
のゲート形成窓6aは、上記開口部5よりもドレイン側
の位置に形成する。次に図1(b)に示すように、上記
PR6をマスクとして、酸化膜4をフッ酸によりエッチ
ングする。このときサイドエッチングにより、ソース側
はPR6がエッチングストッパーとなり、ドレイン側は
設計寸法までエッチングする。こうして、リセス形成窓
7を形成する。次に図1(c)に示すように、上記酸化
膜4とPR6をマスクとして、リセス8を形成する。次
に図1(d)に示すように、ゲート金属としてA19を
蒸着し、次に図1(e)に示すように、リフトオフ法に
より、ゲート電極9aを形成し、FETが完成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, referring to the attached drawings,
Examples of the present invention will be described more specifically. FIG. 1 (a)-
(E) illustrates an embodiment of the present invention. First, as shown in FIG. 1A, after a source electrode 2 and a drain electrode 3 are formed on a GaAs substrate 1, a CVD electrode is formed thereon.
An oxide film 4 as an insulating film is formed by a method. Next, an opening 5 is formed in the oxide film 4 by a lithography technique and a dry etching technique. Next, the oxide film 4
A PR 6 having a gate forming window 6a is formed thereon. The gate forming window 6a is formed at a position closer to the drain than the opening 5. Next, as shown in FIG. 1B, the oxide film 4 is etched with hydrofluoric acid using the PR6 as a mask. At this time, due to side etching, PR6 serves as an etching stopper on the source side, and the drain side is etched to the designed size. Thus, the recess forming window 7 is formed. Next, as shown in FIG. 1C, a recess 8 is formed using the oxide film 4 and PR6 as a mask. Next, as shown in FIG. 1D, A19 is deposited as a gate metal, and then, as shown in FIG. 1E, a gate electrode 9a is formed by a lift-off method to complete the FET.
【0011】このように本実施形態では、ゲート形成窓
6aは、開口部5よりもドレイン側の位置に形成出来れ
ば良く、リセスパターンとゲートパターンの高精度な重
ね合わせを必要とすることなく、容易に非対称リセスを
形成することができる。As described above, in the present embodiment, the gate forming window 6a only needs to be formed at a position closer to the drain than the opening 5, and the recess pattern and the gate pattern need not be superimposed with high accuracy. An asymmetric recess can be easily formed.
【0012】[0012]
【発明の効果】以上説明したように、本発明によれば、
高精度な重ね合わせ工程を必要とすることなく、確実に
非対称リセスを形成することができることにより、ソー
ス抵抗Rsが低減し、相互コンダクタンスgmの増加お
よびゲート逆方向耐圧の向上を実現することができ、マ
イクロ波特性においても出力電力、効率の向上や低歪み
化が図れる。As described above, according to the present invention,
Since the asymmetric recess can be reliably formed without the necessity of a high-accuracy superposition process, the source resistance Rs can be reduced, the transconductance gm can be increased, and the gate reverse breakdown voltage can be improved. Also, the output power and efficiency can be improved and the distortion can be reduced in the microwave characteristics.
【図1】本発明の一実施形態の主要工程を示す断面図で
ある。FIG. 1 is a cross-sectional view showing main steps of one embodiment of the present invention.
【図2】従来の第1例の主要工程を示す断面図である。FIG. 2 is a cross-sectional view showing main steps of a first conventional example.
【図3】従来の第2例の主要工程を示す断面図である。FIG. 3 is a sectional view showing main steps of a second conventional example.
1 GaAs基板(半導体基板) 2 ソース電極 3 ドレイン電極 4 酸化膜(絶縁膜) 5 開口部 6 PR(フォトレジスト膜) 6a ゲート形成窓 7 リセス形成窓 8 リセス 9 Al膜 9a ゲート電極 DESCRIPTION OF SYMBOLS 1 GaAs substrate (semiconductor substrate) 2 Source electrode 3 Drain electrode 4 Oxide film (insulating film) 5 Opening 6 PR (photoresist film) 6a Gate formation window 7 Recess formation window 8 Recess 9 Al film 9a Gate electrode
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/338 H01L 29/812 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/338 H01L 29/812
Claims (2)
この絶縁膜の一部分を開ロする工程と、この絶縁膜上お
よびその開口部内に、この絶縁膜の開口部から少しずれ
た位置に、上記絶縁膜を露出させる開口部を有するフォ
トレジストを形成する工程と、このフォトレジストをマ
スクとして、上記絶縁膜をサイドエッチングすることに
より、この絶縁膜を、ソース電極側は上記絶縁膜の開口
部に位置するフォトレジストによって規制される位置ま
で除去し、また、ドレイン電極側はエッチング処理を、
設計寸法までエッチングした時点でエッチング処理を停
止することにより除去する工程と、上記フォトレジスト
と絶縁膜をマスクとして上記半導体基板上にリセスを形
成する工程と、このリセス上にリフトオフ法によりゲー
ト電極を形成する工程とを含むことを特徴とする電界効
果型半導体装置の製造方法。1. After depositing an insulating film on a semiconductor substrate,
Opening a part of the insulating film;
A little from the opening of this insulating film
At a position with an opening exposing the insulating film.
Forming the photoresist and masking the photoresist.
Side etching the insulating film
Therefore, this insulating film is formed on the source electrode side by opening the insulating film.
To the position regulated by the photoresist
And the drain electrode side is etched,
Stop etching when etching to the design dimensions
Removing by stopping, and the photoresist
A recess is formed on the semiconductor substrate using the
And a lift-off method on this recess.
Forming a gate electrode.
A method for manufacturing a fruit-shaped semiconductor device .
イン電極を形成する工程と、これらを覆って絶縁膜を被
着する工程と、この絶縁膜の一部分を開ロする工程と、
この絶縁膜上およびその開口部に、この絶縁膜の開口部
から少しずれた位置に上記絶縁膜を露出させる開口部を
有するフォトレジストを形成する工程と、このフォトレ
ジストをマスクとして、この絶縁膜を、ソース電極側は
上記絶縁膜の開口部に位置するフォトレジストによって
規制される位置まで除去し、また、ドレイン電極側はエ
ッチング処理を、設計寸法までエッチングした時点でエ
ッチング処理を停止することにより除去する工程と、上
記フォトレジストと絶縁膜をマスクとして上記半導体基
板上にリセスを形成する工程と、このリセス上にリフト
オフ法によりゲート電極を形成する工程とを含むことを
特徴とする電界効果型半導体装置の製造方法。 A source electrode and a drain electrode on the semiconductor substrate;
A step of forming the in-electrodes and covering them with an insulating film.
Attaching, and opening a part of the insulating film;
The opening of the insulating film is formed on the insulating film and the opening thereof.
An opening that exposes the insulating film at a position slightly deviated from
Forming a photoresist having
Using the dist as a mask, this insulating film is
By the photoresist located at the opening of the insulating film
Removed to the regulated position, and drain electrode side
When the etching process has been etched to the design dimensions,
Removing by stopping the etching process;
The above semiconductor substrate is formed by using the photoresist and the insulating film as a mask.
Forming a recess on the plate and lifting on the recess
Forming a gate electrode by an off method.
A method for manufacturing a field-effect semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36692097A JP3147843B2 (en) | 1997-12-26 | 1997-12-26 | Method for manufacturing field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36692097A JP3147843B2 (en) | 1997-12-26 | 1997-12-26 | Method for manufacturing field effect semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11195656A JPH11195656A (en) | 1999-07-21 |
| JP3147843B2 true JP3147843B2 (en) | 2001-03-19 |
Family
ID=18488020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36692097A Expired - Fee Related JP3147843B2 (en) | 1997-12-26 | 1997-12-26 | Method for manufacturing field effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147843B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351367B1 (en) | 1997-09-30 | 2002-02-26 | Shin-Etsu Chemical Co., Ltd. | Electrostatic holding apparatus having insulating layer with enables easy attachment and detachment of semiconductor object |
-
1997
- 1997-12-26 JP JP36692097A patent/JP3147843B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351367B1 (en) | 1997-09-30 | 2002-02-26 | Shin-Etsu Chemical Co., Ltd. | Electrostatic holding apparatus having insulating layer with enables easy attachment and detachment of semiconductor object |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11195656A (en) | 1999-07-21 |
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