JP3147843B2 - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電界効果型半導体装置お
よびその製造方法、特にＧａＡｓ ＭＥＳＦ−ＥＴおよ
びその製造方法に関する。
よびその製造方法、特にＧａＡｓ ＭＥＳＦ−ＥＴおよ
びその製造方法に関する。
【０００２】
【従来の技術】一般にＧａＡｓを半導体材料とする電界
効果型トランジスタ（ＦＥＴ）はゲートがソースとドレ
インの中央にある対称リセス構造であるが、非対称リセ
ス構造を採用し、ソース電極側のリセス底部の距離より
ドレイン電極側のリセス底部の距離を長くすることで、
ソース抵抗Ｒｓが低減し、相互コンダクタンスｇｍの増
加およびゲート逆方向耐圧の向上が実現し、マイクロ波
特性においても出力電力、効率の向上や低歪み化が図れ
る。このため、非対称リセスを有するＦＥＴの製造方法
が種々検討されている。
効果型トランジスタ（ＦＥＴ）はゲートがソースとドレ
インの中央にある対称リセス構造であるが、非対称リセ
ス構造を採用し、ソース電極側のリセス底部の距離より
ドレイン電極側のリセス底部の距離を長くすることで、
ソース抵抗Ｒｓが低減し、相互コンダクタンスｇｍの増
加およびゲート逆方向耐圧の向上が実現し、マイクロ波
特性においても出力電力、効率の向上や低歪み化が図れ
る。このため、非対称リセスを有するＦＥＴの製造方法
が種々検討されている。
【０００３】それらの製造方法の第１の例として、特開
昭６１−１５４１７７に記載の製造方法が知られてい
る。この技術は、まず、図２（ａ）に示すように、Ｇａ
Ａｓ基板２１上に、低温成長プラズマ窒化膜２２を形成
し、次に、ＣＶＤ酸化膜２３およびプラズマ窒化膜２４
を成長する。次に、フォトレジスト膜（以下、ＰＲと称
す）２５を形成し、このＰＲ２５をマスクとして、上記
プラズマ窒化膜２４とＣＶＤ酸化膜２３をドライエッチ
ングする。次に、図２（ｂ）に示すように、低温成長プ
ラズマ窒化膜２２をウェットエッチングにより除去し、
また上記ＰＲ２５も除去した後に、リセスエッチングを
行う。次に、図３（ｃ）に示すように、金属膜２８を被
着して、リフトオフ法により、ゲート電極２９を形成
し、ＦＥＴが完成する。
昭６１−１５４１７７に記載の製造方法が知られてい
る。この技術は、まず、図２（ａ）に示すように、Ｇａ
Ａｓ基板２１上に、低温成長プラズマ窒化膜２２を形成
し、次に、ＣＶＤ酸化膜２３およびプラズマ窒化膜２４
を成長する。次に、フォトレジスト膜（以下、ＰＲと称
す）２５を形成し、このＰＲ２５をマスクとして、上記
プラズマ窒化膜２４とＣＶＤ酸化膜２３をドライエッチ
ングする。次に、図２（ｂ）に示すように、低温成長プ
ラズマ窒化膜２２をウェットエッチングにより除去し、
また上記ＰＲ２５も除去した後に、リセスエッチングを
行う。次に、図３（ｃ）に示すように、金属膜２８を被
着して、リフトオフ法により、ゲート電極２９を形成
し、ＦＥＴが完成する。
【０００４】また、従来の製造方法の第２の例として、
特開平３−１４５１４０に記載の製造方法が知られてい
る。
特開平３−１４５１４０に記載の製造方法が知られてい
る。
【０００５】この技術は、まず、図３（ａ）に示すよう
に、ＧａＡｓ基板３１上に、酸化膜３２を形成し、この
酸化膜３２の上に、３つの開口部を有するＰＲ３８を形
成する。次に、ＰＲ３３をマスクとして、上記酸化膜３
２をドライエッチングした後に、開口部３４を有するＰ
Ｒ３５を形成する。次に、図３（ｂ）に示すように、Ｐ
Ｂ３３とＰＲ３５をマスクとして酸化膜３２をエッチン
グにより除去し、この部分にリセス３６を形成する。次
に、図３（ｃ）に示すように、金属膜３７を被着して、
リフトオフ法により、上記リセス３６上にゲート電極３
８を形成し、ＦＥＴが完成する。
に、ＧａＡｓ基板３１上に、酸化膜３２を形成し、この
酸化膜３２の上に、３つの開口部を有するＰＲ３８を形
成する。次に、ＰＲ３３をマスクとして、上記酸化膜３
２をドライエッチングした後に、開口部３４を有するＰ
Ｒ３５を形成する。次に、図３（ｂ）に示すように、Ｐ
Ｂ３３とＰＲ３５をマスクとして酸化膜３２をエッチン
グにより除去し、この部分にリセス３６を形成する。次
に、図３（ｃ）に示すように、金属膜３７を被着して、
リフトオフ法により、上記リセス３６上にゲート電極３
８を形成し、ＦＥＴが完成する。
【０００６】
【発明が解決しようとする課題】このような従来の技術
によると、第１の例では、低温成長プラズマ窒化膜２２
に対して、ゲート電極を形成するための開口部２６を高
精度に位置合わせする必要がある。ところが、現在のリ
ソグラフィー技術における位置合わせの精度は、約０．
１μｍが限界であり、この位置合わせのばらつきは、Ｒ
ｓ及びＢＶｇｄのばらつきが生じるという問題があっ
た。
によると、第１の例では、低温成長プラズマ窒化膜２２
に対して、ゲート電極を形成するための開口部２６を高
精度に位置合わせする必要がある。ところが、現在のリ
ソグラフィー技術における位置合わせの精度は、約０．
１μｍが限界であり、この位置合わせのばらつきは、Ｒ
ｓ及びＢＶｇｄのばらつきが生じるという問題があっ
た。
【０００７】また、第２の例では、半導体基板３１上の
酸化膜３２に形成した３つの開口部間の間隔は、ある距
離以上短くできない。実際には、リソグラフィー技術と
エッチング技術の限界により、開口部間の間隔は、約
０．４μｍ以下には出来ない。よって、ソース電極側の
リセス底部の距離を短縮することが出来ず、Ｒｓの低減
が図れないという問題があった。
酸化膜３２に形成した３つの開口部間の間隔は、ある距
離以上短くできない。実際には、リソグラフィー技術と
エッチング技術の限界により、開口部間の間隔は、約
０．４μｍ以下には出来ない。よって、ソース電極側の
リセス底部の距離を短縮することが出来ず、Ｒｓの低減
が図れないという問題があった。
【０００８】本発明は、このような従来の問題点を有効
に解消し得る電界効果型半導体装置を提供することを目
的とする。
に解消し得る電界効果型半導体装置を提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明は、上記の目的を
達成するために、半導体基板上に、絶縁膜を被着した後
に、この絶縁膜の一部分に開口部を形成し、この絶縁膜
上およびその開口部に、この絶縁膜の関口部から少しず
れた位置に同様の開口部を有するフォトレジストを形成
し、このフォトレジストをマスクとして、上記絶縁膜
を、片側は上記絶縁膜の開口部に位置するフォトレジス
トまで、かつ、もう一方側は設計寸法までエッチングし
た後に、上記フォトレジストと絶縁膜をマスクとして上
記半導体基板上にリセスし、ついで、このリセス上にリ
フトオフ法によりゲート電極を形成してなることを特徴
としている。
達成するために、半導体基板上に、絶縁膜を被着した後
に、この絶縁膜の一部分に開口部を形成し、この絶縁膜
上およびその開口部に、この絶縁膜の関口部から少しず
れた位置に同様の開口部を有するフォトレジストを形成
し、このフォトレジストをマスクとして、上記絶縁膜
を、片側は上記絶縁膜の開口部に位置するフォトレジス
トまで、かつ、もう一方側は設計寸法までエッチングし
た後に、上記フォトレジストと絶縁膜をマスクとして上
記半導体基板上にリセスし、ついで、このリセス上にリ
フトオフ法によりゲート電極を形成してなることを特徴
としている。
【００１０】
【発明の実施の形態】次に、添付図面を参照しながら、
本発明の実施例をより具体的に説明する。図１（ａ）〜
（ｅ）は本発明の実施例を説明するものである。まず図
１（ａ）に示すように、ＧａＡｓ基板１上に、ソース電
極２とドレイン電極３を形成した後に、その上にＣＶＤ
法により絶縁膜としての酸化膜４を形成する。次に、こ
の酸化膜４に、リソグラフィー技術とドライエッチング
技術により、開口部５を形成する。次に、上記酸化膜４
上に、ゲート形成窓６ａを有するＰＲ６を形成する。こ
のゲート形成窓６ａは、上記開口部５よりもドレイン側
の位置に形成する。次に図１（ｂ）に示すように、上記
ＰＲ６をマスクとして、酸化膜４をフッ酸によりエッチ
ングする。このときサイドエッチングにより、ソース側
はＰＲ６がエッチングストッパーとなり、ドレイン側は
設計寸法までエッチングする。こうして、リセス形成窓
７を形成する。次に図１（ｃ）に示すように、上記酸化
膜４とＰＲ６をマスクとして、リセス８を形成する。次
に図１（ｄ）に示すように、ゲート金属としてＡ１９を
蒸着し、次に図１（ｅ）に示すように、リフトオフ法に
より、ゲート電極９ａを形成し、ＦＥＴが完成する。
本発明の実施例をより具体的に説明する。図１（ａ）〜
（ｅ）は本発明の実施例を説明するものである。まず図
１（ａ）に示すように、ＧａＡｓ基板１上に、ソース電
極２とドレイン電極３を形成した後に、その上にＣＶＤ
法により絶縁膜としての酸化膜４を形成する。次に、こ
の酸化膜４に、リソグラフィー技術とドライエッチング
技術により、開口部５を形成する。次に、上記酸化膜４
上に、ゲート形成窓６ａを有するＰＲ６を形成する。こ
のゲート形成窓６ａは、上記開口部５よりもドレイン側
の位置に形成する。次に図１（ｂ）に示すように、上記
ＰＲ６をマスクとして、酸化膜４をフッ酸によりエッチ
ングする。このときサイドエッチングにより、ソース側
はＰＲ６がエッチングストッパーとなり、ドレイン側は
設計寸法までエッチングする。こうして、リセス形成窓
７を形成する。次に図１（ｃ）に示すように、上記酸化
膜４とＰＲ６をマスクとして、リセス８を形成する。次
に図１（ｄ）に示すように、ゲート金属としてＡ１９を
蒸着し、次に図１（ｅ）に示すように、リフトオフ法に
より、ゲート電極９ａを形成し、ＦＥＴが完成する。
【００１１】このように本実施形態では、ゲート形成窓
６ａは、開口部５よりもドレイン側の位置に形成出来れ
ば良く、リセスパターンとゲートパターンの高精度な重
ね合わせを必要とすることなく、容易に非対称リセスを
形成することができる。
６ａは、開口部５よりもドレイン側の位置に形成出来れ
ば良く、リセスパターンとゲートパターンの高精度な重
ね合わせを必要とすることなく、容易に非対称リセスを
形成することができる。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
高精度な重ね合わせ工程を必要とすることなく、確実に
非対称リセスを形成することができることにより、ソー
ス抵抗Ｒｓが低減し、相互コンダクタンスｇｍの増加お
よびゲート逆方向耐圧の向上を実現することができ、マ
イクロ波特性においても出力電力、効率の向上や低歪み
化が図れる。
高精度な重ね合わせ工程を必要とすることなく、確実に
非対称リセスを形成することができることにより、ソー
ス抵抗Ｒｓが低減し、相互コンダクタンスｇｍの増加お
よびゲート逆方向耐圧の向上を実現することができ、マ
イクロ波特性においても出力電力、効率の向上や低歪み
化が図れる。
【図１】本発明の一実施形態の主要工程を示す断面図で
ある。
ある。
【図２】従来の第１例の主要工程を示す断面図である。
【図３】従来の第２例の主要工程を示す断面図である。
１ ＧａＡｓ基板（半導体基板） ２ ソース電極 ３ ドレイン電極 ４ 酸化膜（絶縁膜） ５ 開口部 ６ ＰＲ（フォトレジスト膜） ６ａ ゲート形成窓 ７ リセス形成窓 ８ リセス ９ Ａｌ膜 ９ａ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (2)
- 【請求項１】 半導体基板上に、絶縁膜を被着した後、
この絶縁膜の一部分を開ロする工程と、この絶縁膜上お
よびその開口部内に、この絶縁膜の開口部から少しずれ
た位置に、上記絶縁膜を露出させる開口部を有するフォ
トレジストを形成する工程と、このフォトレジストをマ
スクとして、上記絶縁膜をサイドエッチングすることに
より、この絶縁膜を、ソース電極側は上記絶縁膜の開口
部に位置するフォトレジストによって規制される位置ま
で除去し、また、ドレイン電極側はエッチング処理を、
設計寸法までエッチングした時点でエッチング処理を停
止することにより除去する工程と、上記フォトレジスト
と絶縁膜をマスクとして上記半導体基板上にリセスを形
成する工程と、このリセス上にリフトオフ法によりゲー
ト電極を形成する工程とを含むことを特徴とする電界効
果型半導体装置の製造方法。 - 【請求項２】 半導体基板上に、ソース電極およびドレ
イン電極を形成する工程と、これらを覆って絶縁膜を被
着する工程と、この絶縁膜の一部分を開ロする工程と、
この絶縁膜上およびその開口部に、この絶縁膜の開口部
から少しずれた位置に上記絶縁膜を露出させる開口部を
有するフォトレジストを形成する工程と、このフォトレ
ジストをマスクとして、この絶縁膜を、ソース電極側は
上記絶縁膜の開口部に位置するフォトレジストによって
規制される位置まで除去し、また、ドレイン電極側はエ
ッチング処理を、設計寸法までエッチングした時点でエ
ッチング処理を停止することにより除去する工程と、上
記フォトレジストと絶縁膜をマスクとして上記半導体基
板上にリセスを形成する工程と、このリセス上にリフト
オフ法によりゲート電極を形成する工程とを含むことを
特徴とする電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36692097A JP3147843B2 (ja) | 1997-12-26 | 1997-12-26 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36692097A JP3147843B2 (ja) | 1997-12-26 | 1997-12-26 | 電界効果型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11195656A JPH11195656A (ja) | 1999-07-21 |
| JP3147843B2 true JP3147843B2 (ja) | 2001-03-19 |
Family
ID=18488020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36692097A Expired - Fee Related JP3147843B2 (ja) | 1997-12-26 | 1997-12-26 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147843B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351367B1 (en) | 1997-09-30 | 2002-02-26 | Shin-Etsu Chemical Co., Ltd. | Electrostatic holding apparatus having insulating layer with enables easy attachment and detachment of semiconductor object |
-
1997
- 1997-12-26 JP JP36692097A patent/JP3147843B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351367B1 (en) | 1997-09-30 | 2002-02-26 | Shin-Etsu Chemical Co., Ltd. | Electrostatic holding apparatus having insulating layer with enables easy attachment and detachment of semiconductor object |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11195656A (ja) | 1999-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |