JP3151966B2 - バス制御装置 - Google Patents
バス制御装置Info
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- JP3151966B2 JP3151966B2 JP28720892A JP28720892A JP3151966B2 JP 3151966 B2 JP3151966 B2 JP 3151966B2 JP 28720892 A JP28720892 A JP 28720892A JP 28720892 A JP28720892 A JP 28720892A JP 3151966 B2 JP3151966 B2 JP 3151966B2
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Description
【０００１】
【産業上の利用分野】本発明は、制御及び監視の目的で
バスによる内部通信を行うバス制御装置に関する。
バスによる内部通信を行うバス制御装置に関する。
【０００２】
【従来の技術】従来のバス制御装置は、装置内部の制御
監視情報とタイミング情報とを伝送する装置内部バス
と、前記内部バスが占有されている事を示すビジー（Ｂ
ＵＳＹ）信号を伝送するビジー信号線とに接続された複
数の装置ユニットを有し、各装置ユニットは、装置内部
バスと接続して情報を入出力する入出力ポートと、ビジ
ー信号線と接続してビジー信号を検出するビジー信号検
出回路と、自ユニットが装置内部バスを占有する際にビ
ジー信号線にビジー信号を出力するビジー信号出力回路
と、ビジー信号検出回路からのビジー信号状態情報を受
信し入出力ポートに制御情報を伝える入出力制御回路
と、入出力ポートからの入力情報の伝送誤り判定及び物
理アドレスによるアドレス判定を行い正しく受信された
情報のみを抽出する入力情報判定回路とを備えている。
監視情報とタイミング情報とを伝送する装置内部バス
と、前記内部バスが占有されている事を示すビジー（Ｂ
ＵＳＹ）信号を伝送するビジー信号線とに接続された複
数の装置ユニットを有し、各装置ユニットは、装置内部
バスと接続して情報を入出力する入出力ポートと、ビジ
ー信号線と接続してビジー信号を検出するビジー信号検
出回路と、自ユニットが装置内部バスを占有する際にビ
ジー信号線にビジー信号を出力するビジー信号出力回路
と、ビジー信号検出回路からのビジー信号状態情報を受
信し入出力ポートに制御情報を伝える入出力制御回路
と、入出力ポートからの入力情報の伝送誤り判定及び物
理アドレスによるアドレス判定を行い正しく受信された
情報のみを抽出する入力情報判定回路とを備えている。
【０００３】
【発明が解決しようとする課題】この従来のバス制御装
置は、ある装置内ユニットが装置内部バスを占有してい
るか否かの情報をビジー信号にて制御しているだけであ
るので、複数の装置内ユニットが同時刻に装置内部バス
を使用しようとした時に装置内部バスにて情報が衝突す
る可能性があり、これを回避するために装置内部バスを
使用するプライオリティが設定されている場合は、その
プライオリティの低い装置内ユニットは装置内部バスを
使用できるまでの待ち時間が長くなるという問題点があ
る。
置は、ある装置内ユニットが装置内部バスを占有してい
るか否かの情報をビジー信号にて制御しているだけであ
るので、複数の装置内ユニットが同時刻に装置内部バス
を使用しようとした時に装置内部バスにて情報が衝突す
る可能性があり、これを回避するために装置内部バスを
使用するプライオリティが設定されている場合は、その
プライオリティの低い装置内ユニットは装置内部バスを
使用できるまでの待ち時間が長くなるという問題点があ
る。
【０００４】
【課題を解決するための手段】本発明のバス制御装置
は、装置内部の制御監視情報及びタイミング情報を伝送
する装置内部バスと前記装置内部バスが占有されている
事を示すビジー信号を伝送するビジー信号線とにおのお
の接続されており、前記装置内部バスに接続され前記制
御監視情報及びタイミング情報を入出力する入出力ポー
トと、前記ビジー信号線に接続され前記ビジー信号を検
出するビジー信号検出回路と、自ユニットが前記装置内
部バスを占有する際に前記ビジー信号線に前記ビジー信
号を出力するビジー信号出力回路と、前記ビジー信号検
出回路から前記ビジー信号を受信し自ユニットからの前
記ビジー信号の出力待ちタイミングを指示するための制
御情報を発生する入出力制御回路と、前記入出力ポート
からの入力情報の伝送誤り判定及び物理アドレスによる
アドレス判定を行い正しく受信された情報のみを抽出す
る入力情報判定回路と、プロビジョニングにより設定さ
れた出力プライオリティ情報と前記入力情報判定回路か
らのレスポンス要求情報とに応じてプライオリティ指示
制御情報を発生するプライオリティ制御回路と、前記物
理アドレスに応じてアドレス制御情報を発生するアドレ
ス入力回路と、前記入出力制御回路と前記プライオリテ
ィ制御回路と前記アドレス入力回路とからの各制御情報
に応じて他ユニットが前記装置内部バスの占有を解除し
てから自ユニットが前記装置内部バスを占有することを
示す前記ビジー信号を出力するまでの時間を制御するタ
イマー回路とをそれぞれ有する複数の装置内ユニットを
備えている。
は、装置内部の制御監視情報及びタイミング情報を伝送
する装置内部バスと前記装置内部バスが占有されている
事を示すビジー信号を伝送するビジー信号線とにおのお
の接続されており、前記装置内部バスに接続され前記制
御監視情報及びタイミング情報を入出力する入出力ポー
トと、前記ビジー信号線に接続され前記ビジー信号を検
出するビジー信号検出回路と、自ユニットが前記装置内
部バスを占有する際に前記ビジー信号線に前記ビジー信
号を出力するビジー信号出力回路と、前記ビジー信号検
出回路から前記ビジー信号を受信し自ユニットからの前
記ビジー信号の出力待ちタイミングを指示するための制
御情報を発生する入出力制御回路と、前記入出力ポート
からの入力情報の伝送誤り判定及び物理アドレスによる
アドレス判定を行い正しく受信された情報のみを抽出す
る入力情報判定回路と、プロビジョニングにより設定さ
れた出力プライオリティ情報と前記入力情報判定回路か
らのレスポンス要求情報とに応じてプライオリティ指示
制御情報を発生するプライオリティ制御回路と、前記物
理アドレスに応じてアドレス制御情報を発生するアドレ
ス入力回路と、前記入出力制御回路と前記プライオリテ
ィ制御回路と前記アドレス入力回路とからの各制御情報
に応じて他ユニットが前記装置内部バスの占有を解除し
てから自ユニットが前記装置内部バスを占有することを
示す前記ビジー信号を出力するまでの時間を制御するタ
イマー回路とをそれぞれ有する複数の装置内ユニットを
備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は、本発明の一実施例のブロック図で
ある。本実施例のバス制御装置は、装置内部の制御及び
監視情報とタイミング情報とを伝送する装置内部バス１
と、前記装置内部バスが占有されている事を示すビジー
（ＢＵＳＹ）信号を伝送するビジー信号線２とに接続さ
れた複数の装置内ユニット１２を有し、各装置内ユニッ
ト１２は、装置内部バス１と接続して情報を入出力する
入出力ポート３と、ビジー信号線２と接続してビジー信
号を検出するビジー信号検出回路４と、装置内ユニット
１２が装置内部バス１を占有する際にビジー信号線２に
ビジー信号を出力するビジー信号出力回路５と、ビジー
信号検出回路からのビジー信号の状態情報を受信し入出
力ポート３とビジー信号出力待ちのタイミングを設定す
すタイマー回路１０とに制御情報を伝える入出力制御回
路６と、入出力ポート３からの入力情報の伝送誤り判定
及び物理アドレスによるアドレス判定を行い正しく受信
された情報のみを抽出する入力情報判定回路７と、プロ
ビジョニングにより設定された出力プライオリティ情報
と入力情報判定回路７からのレスポンス要求情報とに応
じてタイマー回路１０に制御情報を伝えるプライオイテ
ィ制御回路８と、物理アドレスからタイマー回路１０に
制御情報を伝えるアドレス入力回路９と、入出力制御回
路６とプライオリティ制御回路８とアドレス入力回路９
とからの制御情報に応じて他の装置内ユニット１２が装
置内部バス１の占有を解除してから自身が装置内部バス
１を占有することを示すビジー信号を出力するまでの時
間を制御するタイマー回路１０とを備えている。
ある。本実施例のバス制御装置は、装置内部の制御及び
監視情報とタイミング情報とを伝送する装置内部バス１
と、前記装置内部バスが占有されている事を示すビジー
（ＢＵＳＹ）信号を伝送するビジー信号線２とに接続さ
れた複数の装置内ユニット１２を有し、各装置内ユニッ
ト１２は、装置内部バス１と接続して情報を入出力する
入出力ポート３と、ビジー信号線２と接続してビジー信
号を検出するビジー信号検出回路４と、装置内ユニット
１２が装置内部バス１を占有する際にビジー信号線２に
ビジー信号を出力するビジー信号出力回路５と、ビジー
信号検出回路からのビジー信号の状態情報を受信し入出
力ポート３とビジー信号出力待ちのタイミングを設定す
すタイマー回路１０とに制御情報を伝える入出力制御回
路６と、入出力ポート３からの入力情報の伝送誤り判定
及び物理アドレスによるアドレス判定を行い正しく受信
された情報のみを抽出する入力情報判定回路７と、プロ
ビジョニングにより設定された出力プライオリティ情報
と入力情報判定回路７からのレスポンス要求情報とに応
じてタイマー回路１０に制御情報を伝えるプライオイテ
ィ制御回路８と、物理アドレスからタイマー回路１０に
制御情報を伝えるアドレス入力回路９と、入出力制御回
路６とプライオリティ制御回路８とアドレス入力回路９
とからの制御情報に応じて他の装置内ユニット１２が装
置内部バス１の占有を解除してから自身が装置内部バス
１を占有することを示すビジー信号を出力するまでの時
間を制御するタイマー回路１０とを備えている。
【０００７】図２は、図１の実施例における信号タイミ
ング図を示している。プライオリティ制御回路８及びア
ドレス入力回路９を介して、プロビジョニング或は物理
アドレス情報により異なったビジー信号出力待ちのタイ
マー値を設定されている二つの装置内ユニット１２のう
ち、長い方のタイマー値を設定されている装置内ユニッ
ト１２が、その二つの装置内ユニット１２以外の装置内
ユニット１２からレスポンスを要求される命令を受信し
たとき、命令を受信した装置内ユニット１２では、入力
情報判定回路７がレスポンス情報要求をプライオリティ
制御回路８に伝え出力プライオリティ制御回路８はビジ
ー信号出力待ちのタイマー値を短縮する情報をタイマー
回路１０に伝える。タイマー回路１０では、プロビジョ
ニング或は物理アドレス情報により設定されていたビジ
ー信号出力待ちのタイマー値（ｔ１）を、レスポンス要
求の命令を受信していないもう一方の装置内ユニット１
２で設定されたタイマー値（ｔ２）よりも短くすること
により、レスポンス要求の命令を受信していないもう一
方の装置内ユニット１２にて同時刻に装置内部バス１を
占有する要求があっても、命令を受信した方の装置内ユ
ニット１２のレスポンス出力を優先させている。また、
二つの装置内ユニット１２において同時刻に障害を検出
し、これを報告する場合には、プロビジョニング或は物
理アドレス情報により設定された異なったビジー信号出
力待ちタイマー値に応じて装置内部バス１を使用するの
で、装置内部バス１上にて情報が衝突することなく各装
置内ユニット１２の障害情報を他の装置内ユニット１２
へ報告できる。
ング図を示している。プライオリティ制御回路８及びア
ドレス入力回路９を介して、プロビジョニング或は物理
アドレス情報により異なったビジー信号出力待ちのタイ
マー値を設定されている二つの装置内ユニット１２のう
ち、長い方のタイマー値を設定されている装置内ユニッ
ト１２が、その二つの装置内ユニット１２以外の装置内
ユニット１２からレスポンスを要求される命令を受信し
たとき、命令を受信した装置内ユニット１２では、入力
情報判定回路７がレスポンス情報要求をプライオリティ
制御回路８に伝え出力プライオリティ制御回路８はビジ
ー信号出力待ちのタイマー値を短縮する情報をタイマー
回路１０に伝える。タイマー回路１０では、プロビジョ
ニング或は物理アドレス情報により設定されていたビジ
ー信号出力待ちのタイマー値（ｔ１）を、レスポンス要
求の命令を受信していないもう一方の装置内ユニット１
２で設定されたタイマー値（ｔ２）よりも短くすること
により、レスポンス要求の命令を受信していないもう一
方の装置内ユニット１２にて同時刻に装置内部バス１を
占有する要求があっても、命令を受信した方の装置内ユ
ニット１２のレスポンス出力を優先させている。また、
二つの装置内ユニット１２において同時刻に障害を検出
し、これを報告する場合には、プロビジョニング或は物
理アドレス情報により設定された異なったビジー信号出
力待ちタイマー値に応じて装置内部バス１を使用するの
で、装置内部バス１上にて情報が衝突することなく各装
置内ユニット１２の障害情報を他の装置内ユニット１２
へ報告できる。
【０００８】
【発明の効果】以上説明したように本発明によれば、装
置内部バスを占有する優先順位を装置内ユニット毎に設
定しておくことが可能となり、またレスポンス送出の場
合にはその装置内ユニット優先順位を上げることが可能
であるので、複数の装置内ユニットが同時刻に装置内部
バスを使用しようとした時に装置内部バス上にて情報が
衝突する可能性が無く、かつレスポンス送出の際に装置
内部バスを使用するプライオリティの低い装置内ユニッ
トであっても装置内部バスを使用できるまでの待ち時間
が長くならないという効果がある。
置内部バスを占有する優先順位を装置内ユニット毎に設
定しておくことが可能となり、またレスポンス送出の場
合にはその装置内ユニット優先順位を上げることが可能
であるので、複数の装置内ユニットが同時刻に装置内部
バスを使用しようとした時に装置内部バス上にて情報が
衝突する可能性が無く、かつレスポンス送出の際に装置
内部バスを使用するプライオリティの低い装置内ユニッ
トであっても装置内部バスを使用できるまでの待ち時間
が長くならないという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の一実施例の信号タイミング図である。
１ 装置内部バス ２ ビジー信号線 ３ 入出力ポート ４ ビジー信号検出回路 ５ ビジー信号出力回路 ６ 入出力制御回路 ７ 入力情報判定回路 ８ プライオリティ制御回路 ９ アドレス入力回路 １０ タイマー回路 １２ 装置内ユニット
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/362,13/368 G06F 13/372,13/376
Claims (1)
- 【請求項１】 装置内部の制御監視情報及びタイミング
情報を伝送する装置内部バスと前記装置内部バスが占有
されている事を示すビジー信号を伝送するビジー信号線
とにおのおの接続されており、前記装置内部バスに接続
され前記制御監視情報及びタイミング情報を入出力する
入出力ポートと、前記ビジー信号線に接続され前記ビジ
ー信号を検出するビジー信号検出回路と、自ユニットが
前記装置内部バスを占有する際に前記ビジー信号線に前
記ビジー信号を出力するビジー信号出力回路と、前記ビ
ジー信号検出回路から前記ビジー信号を受信し自ユニッ
トからの前記ビジー信号の出力待ちタイミングを指示す
るための制御情報を発生する入出力制御回路と、前記入
出力ポートからの入力情報の伝送誤り判定及び物理アド
レスによるアドレス判定を行い正しく受信された情報の
みを抽出する入力情報判定回路と、プロビジョニングに
より設定された出力プライオリティ情報と前記入力情報
判定回路からのレスポンス要求情報とに応じてプライオ
リティ指示制御情報を発生するプライオリティ制御回路
と、前記物理アドレスに応じてアドレス制御情報を発生
するアドレス入力回路と、前記入出力制御回路と前記プ
ライオリティ制御回路と前記アドレス入力回路とからの
各制御情報に応じて他ユニットが前記装置内部バスの占
有を解除してから自ユニットが前記装置内部バスを占有
することを示す前記ビジー信号を出力するまでの時間を
制御するタイマー回路とをそれぞれ有する複数の装置内
ユニットを備えていることを特徴とするバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28720892A JP3151966B2 (ja) | 1992-10-26 | 1992-10-26 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28720892A JP3151966B2 (ja) | 1992-10-26 | 1992-10-26 | バス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06139190A JPH06139190A (ja) | 1994-05-20 |
| JP3151966B2 true JP3151966B2 (ja) | 2001-04-03 |
Family
ID=17714461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28720892A Expired - Fee Related JP3151966B2 (ja) | 1992-10-26 | 1992-10-26 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3151966B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754803A (en) | 1996-06-27 | 1998-05-19 | Interdigital Technology Corporation | Parallel packetized intermodule arbitrated high speed control and data bus |
-
1992
- 1992-10-26 JP JP28720892A patent/JP3151966B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06139190A (ja) | 1994-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001226 |
|
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