JP3183264B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、容量コンタクトホールと共
にＮ＋コンタクトホールとＰ＋コンタクトホールとを備
えたスタックド・キャパシタ（Stacked Capacitor ）構
造を有する半導体装置の製造過程において、上記コンタ
クトホールのＮ＋及びＰ＋コンタクト抵抗を低減するた
めに必要であったフォトリソグラフィー工程の省略を可
能にするコンタクトホールの形成方法に関する。
その製造方法に係り、特に、容量コンタクトホールと共
にＮ＋コンタクトホールとＰ＋コンタクトホールとを備
えたスタックド・キャパシタ（Stacked Capacitor ）構
造を有する半導体装置の製造過程において、上記コンタ
クトホールのＮ＋及びＰ＋コンタクト抵抗を低減するた
めに必要であったフォトリソグラフィー工程の省略を可
能にするコンタクトホールの形成方法に関する。
【０００２】
【従来の技術】半導体基板表面等に形成されたＮ型高濃
度層（Ｎ＋）層又はＰ型高濃度層（Ｐ＋）層を半導体装
置の外に引き出すために、コンタクトホールとコンタク
トホール内に配置されたポリシリコン等から形成された
引き出し電極が多用されている。この引き出し電極とＮ
＋層又はＰ＋層との接触抵抗（以下、Ｎ＋コンタクト抵
抗およびＰ＋コンタクト抵抗）を低減するために、各コ
ンタクトホールに選択的にリンまたはボロンなどをイオ
ン注入することが行われている。
度層（Ｎ＋）層又はＰ型高濃度層（Ｐ＋）層を半導体装
置の外に引き出すために、コンタクトホールとコンタク
トホール内に配置されたポリシリコン等から形成された
引き出し電極が多用されている。この引き出し電極とＮ
＋層又はＰ＋層との接触抵抗（以下、Ｎ＋コンタクト抵
抗およびＰ＋コンタクト抵抗）を低減するために、各コ
ンタクトホールに選択的にリンまたはボロンなどをイオ
ン注入することが行われている。
【０００３】例えば、特開平７−２９９８９号公報に開
示された技術では、まず、Ｎ＋層に接続されたＮ＋コン
タクトホールおよびＰ＋層に接続されたＰ＋コンタクト
ホールを同時に開口する。次に、Ｎ＋コンタクト抵抗
（金属の引き出し層と半導体基板表面のＮ型高濃度領域
との間の接触抵抗）を低減するためにリンをＮ＋および
Ｐ＋コンタクトホール底へイオン注入する。その後、フ
ォトリソグラフィー工程を用いて、Ｎ＋コンタクトホー
ル上をフォトレジストで覆った後、Ｐ＋コンタクト抵抗
（金属の引き出し層と半導体基板表面のＰ型高濃度領域
との間の接触抵抗）を低減するために、ボロンを選択的
にＰ＋コンタクトホール底へイオン注入している。
示された技術では、まず、Ｎ＋層に接続されたＮ＋コン
タクトホールおよびＰ＋層に接続されたＰ＋コンタクト
ホールを同時に開口する。次に、Ｎ＋コンタクト抵抗
（金属の引き出し層と半導体基板表面のＮ型高濃度領域
との間の接触抵抗）を低減するためにリンをＮ＋および
Ｐ＋コンタクトホール底へイオン注入する。その後、フ
ォトリソグラフィー工程を用いて、Ｎ＋コンタクトホー
ル上をフォトレジストで覆った後、Ｐ＋コンタクト抵抗
（金属の引き出し層と半導体基板表面のＰ型高濃度領域
との間の接触抵抗）を低減するために、ボロンを選択的
にＰ＋コンタクトホール底へイオン注入している。
【０００４】また、特開平９−６４１７７号公報には、
半導体基板上にトランジスタを形成した後、第１の層間
絶縁膜を堆積し、第１の層間絶縁膜をエッチングして第
１のコンタクトホールと、配線部の上部の電極を形成す
る製造工程と、該製造工程の後の製造工程で、前記電極
を構成する導電膜の一部からなるポリシリコンプラグが
埋め込まれた形の第２のコンタクトホールを形成し、第
２のコンタクトホールの深さを実質的に浅く形成し得る
製造方法が開示されている。
半導体基板上にトランジスタを形成した後、第１の層間
絶縁膜を堆積し、第１の層間絶縁膜をエッチングして第
１のコンタクトホールと、配線部の上部の電極を形成す
る製造工程と、該製造工程の後の製造工程で、前記電極
を構成する導電膜の一部からなるポリシリコンプラグが
埋め込まれた形の第２のコンタクトホールを形成し、第
２のコンタクトホールの深さを実質的に浅く形成し得る
製造方法が開示されている。
【０００５】
【発明が解決しようとする課題】特開平７−２９９８９
号公報に開示された技術では、上記のとおり、Ｎ＋およ
びＰ＋コンタクト抵抗低減のためだけに、少なくとも１
回のフォトリソグラフィー工程が必要であり、工程数の
増加をもたらしていた。
号公報に開示された技術では、上記のとおり、Ｎ＋およ
びＰ＋コンタクト抵抗低減のためだけに、少なくとも１
回のフォトリソグラフィー工程が必要であり、工程数の
増加をもたらしていた。
【０００６】また、特開平９−６４１７７号公報に開示
された製造方法は、コンタクトホールの実質的な深さを
短縮することを目的とするが、容量コンタクトホール
と、Ｎ＋コンタクトホールと、Ｐ＋コンタクトホールと
を備えたスタックド・キャパシタ構造を有する半導体装
置におけるＮ＋およびＰ＋コンタクト抵抗を低減する手
法は開示していない。
された製造方法は、コンタクトホールの実質的な深さを
短縮することを目的とするが、容量コンタクトホール
と、Ｎ＋コンタクトホールと、Ｐ＋コンタクトホールと
を備えたスタックド・キャパシタ構造を有する半導体装
置におけるＮ＋およびＰ＋コンタクト抵抗を低減する手
法は開示していない。
【０００７】本発明は、上記問題点に鑑みてなされたも
のであり、スタックド・キャパシタ構造を有する半導体
装置の製造において、Ｎ＋とＰ＋のコンタクトホールを
形成するに際して、フォトリソグラフィー工程を省略す
ることを可能にすることを目的とする。また、本発明
は、コンタクト抵抗の小さいＮ＋とＰ＋のコンタクトホ
ールを簡単な工程で製造可能にすることを目的とする。
のであり、スタックド・キャパシタ構造を有する半導体
装置の製造において、Ｎ＋とＰ＋のコンタクトホールを
形成するに際して、フォトリソグラフィー工程を省略す
ることを可能にすることを目的とする。また、本発明
は、コンタクト抵抗の小さいＮ＋とＰ＋のコンタクトホ
ールを簡単な工程で製造可能にすることを目的とする。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の第１の観点にかかる半導体装置の製造方
法は、半導体基板上に、第１の絶縁層を形成する工程
と、前記第１の絶縁層に容量コンタクトホールと第１の
コンタクトホールを形成する工程と、前記容量コンタク
トホールを充填する一方の容量電極と、前記第１のコン
タクトホールを充填する導電層とを、第１導電型の不純
物が添加された導体で形成する工程と、前記一方の容量
電極に絶縁膜を介して対向する他方の容量電極を形成す
る工程と、前記他方の容量電極と前記第１のコンタクト
ホールとを覆って第２の絶縁層を形成する工程と、前記
第１と第２の絶縁膜に、前記導電層に至る第２のコンタ
クトホールと半導体基板に至る第３のコンタクトホール
を形成する工程と、前記第２及び第３のコンタクトホー
ルに第２導電型の半導体不純物をイオン注入する工程
と、を備えることを特徴とする。
めに、本発明の第１の観点にかかる半導体装置の製造方
法は、半導体基板上に、第１の絶縁層を形成する工程
と、前記第１の絶縁層に容量コンタクトホールと第１の
コンタクトホールを形成する工程と、前記容量コンタク
トホールを充填する一方の容量電極と、前記第１のコン
タクトホールを充填する導電層とを、第１導電型の不純
物が添加された導体で形成する工程と、前記一方の容量
電極に絶縁膜を介して対向する他方の容量電極を形成す
る工程と、前記他方の容量電極と前記第１のコンタクト
ホールとを覆って第２の絶縁層を形成する工程と、前記
第１と第２の絶縁膜に、前記導電層に至る第２のコンタ
クトホールと半導体基板に至る第３のコンタクトホール
を形成する工程と、前記第２及び第３のコンタクトホー
ルに第２導電型の半導体不純物をイオン注入する工程
と、を備えることを特徴とする。
【０００９】この製造方法によれば、第２及び第３のコ
ンタクトホールをＮ＋及びＰ＋のコンタクトホールとし
て形成するに際して、フォトリソグラフィー工程が省略
される。また、この製造方法によれば、半導体基板との
間のコンタクト抵抗が小さい第２及び第３のコンタクト
ホールが簡単な工程で製造される。
ンタクトホールをＮ＋及びＰ＋のコンタクトホールとし
て形成するに際して、フォトリソグラフィー工程が省略
される。また、この製造方法によれば、半導体基板との
間のコンタクト抵抗が小さい第２及び第３のコンタクト
ホールが簡単な工程で製造される。
【００１０】前記容量電極と前記導電層を形成する工程
は、例えば、前記容量コンタクトホールと前記第１のコ
ンタクトホールとを充填して前記第１の絶縁層上に第１
導電型の不純物が添加された前記導体を堆積する工程
と、前記導体をパターニングする工程と、を備える。こ
れにより、半導体基板の底面から第１のコンタクトを充
填する導電層の頂部までの高さは、最大で、ほぼ容量電
極頂部の高さまで確保できる。このため、導電層の厚み
が十分に確保され、導電層のうち第１のコンタクトホー
ルの底部に堆積された部分が、後に第２導電型の半導体
不純物のイオン注入により導電型を変化させる危険が回
避される。
は、例えば、前記容量コンタクトホールと前記第１のコ
ンタクトホールとを充填して前記第１の絶縁層上に第１
導電型の不純物が添加された前記導体を堆積する工程
と、前記導体をパターニングする工程と、を備える。こ
れにより、半導体基板の底面から第１のコンタクトを充
填する導電層の頂部までの高さは、最大で、ほぼ容量電
極頂部の高さまで確保できる。このため、導電層の厚み
が十分に確保され、導電層のうち第１のコンタクトホー
ルの底部に堆積された部分が、後に第２導電型の半導体
不純物のイオン注入により導電型を変化させる危険が回
避される。
【００１１】また、本発明の第２の態様の半導体装置の
製造方法は、半導体基板に、第１導電型の第１の表面領
域及び第２の導電型の第２の表面領域を形成する工程
と、前記第１と第２の表面領域上に絶縁層を形成する工
程と、前記絶縁層に、前記第１の表面領域の少なくとも
近傍に至る第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールの少なくとも底部に第１導
電型の不純物が添加された導電層を堆積する堆積工程
と、前記絶縁層に前記第２の表面領域の少なくとも近傍
に至る第２のコンタクトホールを形成する工程と、前記
第１のコンタクトホール内の前記導電層をマスクとし
て、前記第２のコンタクトホールの底部に第２導電型の
不純物をイオン注入するイオン注入工程と、を備えるこ
とを特徴とする。
製造方法は、半導体基板に、第１導電型の第１の表面領
域及び第２の導電型の第２の表面領域を形成する工程
と、前記第１と第２の表面領域上に絶縁層を形成する工
程と、前記絶縁層に、前記第１の表面領域の少なくとも
近傍に至る第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールの少なくとも底部に第１導
電型の不純物が添加された導電層を堆積する堆積工程
と、前記絶縁層に前記第２の表面領域の少なくとも近傍
に至る第２のコンタクトホールを形成する工程と、前記
第１のコンタクトホール内の前記導電層をマスクとし
て、前記第２のコンタクトホールの底部に第２導電型の
不純物をイオン注入するイオン注入工程と、を備えるこ
とを特徴とする。
【００１２】このような半導体装置の製造方法によれ
ば、第１及び第２のコンタクトホールをＮ＋及びＰ＋の
コンタクトホールとして形成するに際して、フォトリソ
グラフィー工程が省略される。また、このような半導体
装置の製造方法によれば、半導体基板との間のコンタク
ト抵抗が小さい第１及び第２のコンタクトホールが簡単
な工程で製造される。
ば、第１及び第２のコンタクトホールをＮ＋及びＰ＋の
コンタクトホールとして形成するに際して、フォトリソ
グラフィー工程が省略される。また、このような半導体
装置の製造方法によれば、半導体基板との間のコンタク
ト抵抗が小さい第１及び第２のコンタクトホールが簡単
な工程で製造される。
【００１３】前記イオン注入工程は、前記導電層をマス
クとして、前記導電層に添加された第１導電型の不純物
の濃度よりも濃度が小さい第２導電型の不純物をイオン
注入することにより、第２のコンタクトホールの底部に
第２導電型の高濃度領域を形成する工程を含み、さら
に、前記導電層から第１導電型の不純物を前記半導体基
板に拡散することにより、第１のコンタクトホールの底
部に第１導電型の高濃度領域を形成する工程を含むもの
であってもよい。この場合、第１のコンタクトの底部に
形成された高濃度領域は、後に第２導電型イオンの注入
によっても、導電型を変化させない。従って、第２導電
型イオンの注入による導電型の変化を回避するための工
程が省略される。
クとして、前記導電層に添加された第１導電型の不純物
の濃度よりも濃度が小さい第２導電型の不純物をイオン
注入することにより、第２のコンタクトホールの底部に
第２導電型の高濃度領域を形成する工程を含み、さら
に、前記導電層から第１導電型の不純物を前記半導体基
板に拡散することにより、第１のコンタクトホールの底
部に第１導電型の高濃度領域を形成する工程を含むもの
であってもよい。この場合、第１のコンタクトの底部に
形成された高濃度領域は、後に第２導電型イオンの注入
によっても、導電型を変化させない。従って、第２導電
型イオンの注入による導電型の変化を回避するための工
程が省略される。
【００１４】また、本発明の第３の態様の半導体装置の
製造方法は、半導体基板上に、容量コンタクトホール
と、第１のコンタクトホールと、第２のコンタクトホー
ルとを備えたスタックド・キャパシタ構造を有する半導
体装置の製造方法であって、前記容量コンタクトホール
及び前記第１のコンタクトホールを形成し、形成した前
記第１のコンタクトホールに第１導電型の不純物がドー
プされた導電層を形成し、前記容量コンタクトホールの
内部を前記導電層で充填すると共に容量下部電極を形成
し、さらに、容量絶縁膜を介して容量上部電極を形成す
る容量形成工程と、前記容量上部電極及び前記第１のコ
ンタクトホール上に絶縁膜を形成する工程と、前記絶縁
膜に前記第１のコンタクトホールを再開口すると共に前
記第２のコンタクトホールを開口し、開口された前記第
２のコンタクトホールに第２導電型の不純物をイオン注
入する工程と、を有することを特徴とする。
製造方法は、半導体基板上に、容量コンタクトホール
と、第１のコンタクトホールと、第２のコンタクトホー
ルとを備えたスタックド・キャパシタ構造を有する半導
体装置の製造方法であって、前記容量コンタクトホール
及び前記第１のコンタクトホールを形成し、形成した前
記第１のコンタクトホールに第１導電型の不純物がドー
プされた導電層を形成し、前記容量コンタクトホールの
内部を前記導電層で充填すると共に容量下部電極を形成
し、さらに、容量絶縁膜を介して容量上部電極を形成す
る容量形成工程と、前記容量上部電極及び前記第１のコ
ンタクトホール上に絶縁膜を形成する工程と、前記絶縁
膜に前記第１のコンタクトホールを再開口すると共に前
記第２のコンタクトホールを開口し、開口された前記第
２のコンタクトホールに第２導電型の不純物をイオン注
入する工程と、を有することを特徴とする。
【００１５】このような半導体装置の製造方法によれ
ば、第１及び第２のコンタクトホールをＮ＋及びＰ＋の
コンタクトホールとして形成するに際して、フォトリソ
グラフィー工程が省略される。また、このような半導体
装置の製造方法によれば、半導体基板との間のコンタク
ト抵抗が小さい第１及び第２のコンタクトホールが簡単
な工程で製造される。
ば、第１及び第２のコンタクトホールをＮ＋及びＰ＋の
コンタクトホールとして形成するに際して、フォトリソ
グラフィー工程が省略される。また、このような半導体
装置の製造方法によれば、半導体基板との間のコンタク
ト抵抗が小さい第１及び第２のコンタクトホールが簡単
な工程で製造される。
【００１６】前記第１導電型の不純物はリンであって、
該リンは前記導電層に濃度１Ｅ２０／ｃｍ２程度でドー
プされており、且つ、前記第２導電型の不純物はボロン
であり、該ボロンは前記第２のコンタクトホールに濃度
１Ｅ１３／ｃｍ２程度でイオン注入されているものであ
ってもよい。この場合、第１のコンタクト内の導電層は
Ｎ型高濃度層となる、このため、第１のコンタクト内の
導電層は、後にボロンイオンの注入を受けても、導電型
がＰ型になる事態は実質的に生じない。
該リンは前記導電層に濃度１Ｅ２０／ｃｍ２程度でドー
プされており、且つ、前記第２導電型の不純物はボロン
であり、該ボロンは前記第２のコンタクトホールに濃度
１Ｅ１３／ｃｍ２程度でイオン注入されているものであ
ってもよい。この場合、第１のコンタクト内の導電層は
Ｎ型高濃度層となる、このため、第１のコンタクト内の
導電層は、後にボロンイオンの注入を受けても、導電型
がＰ型になる事態は実質的に生じない。
【００１７】また、本発明の第４の態様の半導体装置
は、半導体基板上に、容量コンタクトホールと、Ｎ＋コ
ンタクトホールと、Ｐ＋コンタクトホールとを備えたス
タックド・キャパシタ（Stacked Capacitor ）構造を有
する半導体装置であって、半導体基板上に形成され、容
量のスイッチとなるトランジスタと、該トランジスタの
上に形成された第１の絶縁膜と、該第１の絶縁膜に形成
され、前記トランジスタの電流路の一端に接続された容
量コンタクトホールと、前記容量コンタクトホールを充
填し、かつ、第１導電型の不純物がドープされた導電体
から構成された導電層からなる容量下部電極と、該容量
下部電極に容量絶縁膜を介して対向して配置された容量
上部電極と、前記第１の絶縁膜に、前記半導体基板の表
面領域に達して形成され、前記第１導電型の不純物がド
ープされた導電体から構成された導電層がその少なくと
も底部に形成された前記第１のコンタクトホールと、前
記容量上部電極及び前記第１の絶縁膜上に形成された第
２の絶縁膜と、前記第１の絶縁膜と前記第２の絶縁膜を
貫通し、半導体基板の表面領域に達して形成された前記
第２のコンタクトホールと、前記半導体基板の前記第２
のコンタクトホールに対応する部分に前記第２導電型の
不純物がイオン注入された第２導電型の領域と、を備え
ることを特徴とする。
は、半導体基板上に、容量コンタクトホールと、Ｎ＋コ
ンタクトホールと、Ｐ＋コンタクトホールとを備えたス
タックド・キャパシタ（Stacked Capacitor ）構造を有
する半導体装置であって、半導体基板上に形成され、容
量のスイッチとなるトランジスタと、該トランジスタの
上に形成された第１の絶縁膜と、該第１の絶縁膜に形成
され、前記トランジスタの電流路の一端に接続された容
量コンタクトホールと、前記容量コンタクトホールを充
填し、かつ、第１導電型の不純物がドープされた導電体
から構成された導電層からなる容量下部電極と、該容量
下部電極に容量絶縁膜を介して対向して配置された容量
上部電極と、前記第１の絶縁膜に、前記半導体基板の表
面領域に達して形成され、前記第１導電型の不純物がド
ープされた導電体から構成された導電層がその少なくと
も底部に形成された前記第１のコンタクトホールと、前
記容量上部電極及び前記第１の絶縁膜上に形成された第
２の絶縁膜と、前記第１の絶縁膜と前記第２の絶縁膜を
貫通し、半導体基板の表面領域に達して形成された前記
第２のコンタクトホールと、前記半導体基板の前記第２
のコンタクトホールに対応する部分に前記第２導電型の
不純物がイオン注入された第２導電型の領域と、を備え
ることを特徴とする。
【００１８】このような半導体装置の第１及び第２のコ
ンタクトホールは、Ｎ＋及びＰ＋のコンタクトホールと
して形成され、これらのコンタクトホールと半導体基板
との間のコンタクト抵抗が小さくなる。第１及び第２の
コンタクトホールではフォトリソグラフィー工程が省略
され、製造の工程は簡単である。
ンタクトホールは、Ｎ＋及びＰ＋のコンタクトホールと
して形成され、これらのコンタクトホールと半導体基板
との間のコンタクト抵抗が小さくなる。第１及び第２の
コンタクトホールではフォトリソグラフィー工程が省略
され、製造の工程は簡単である。
【００１９】前記第１導電型の不純物はリンであって、
該リンは、前記第１導電型の不純物がドープされた導電
体から構成された導電層に濃度１Ｅ２０／ｃｍ２程度で
ドープされており、且つ、前記第２導電型の不純物はボ
ロンであって、該ボロンは前記第２導電型の領域に濃度
１Ｅ１３／ｃｍ２程度でイオン注入されているものであ
ってもよい。この場合、第１のコンタクト内の導電層は
Ｎ型高濃度層となる、このため、第１のコンタクト内の
導電層は、後にボロンイオンの注入を受けていた場合で
あっても、導電型がＰ型に変化しているといった状態に
なることはない。
該リンは、前記第１導電型の不純物がドープされた導電
体から構成された導電層に濃度１Ｅ２０／ｃｍ２程度で
ドープされており、且つ、前記第２導電型の不純物はボ
ロンであって、該ボロンは前記第２導電型の領域に濃度
１Ｅ１３／ｃｍ２程度でイオン注入されているものであ
ってもよい。この場合、第１のコンタクト内の導電層は
Ｎ型高濃度層となる、このため、第１のコンタクト内の
導電層は、後にボロンイオンの注入を受けていた場合で
あっても、導電型がＰ型に変化しているといった状態に
なることはない。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。始めに、この実施の形態の製造方
法により製造されるＣＯＢ構造のＤＲＡＭ(Dinamic Ran
dam Access Memory)の構造を説明する。
を参照して説明する。始めに、この実施の形態の製造方
法により製造されるＣＯＢ構造のＤＲＡＭ(Dinamic Ran
dam Access Memory)の構造を説明する。
【００２１】図１は、ＣＯＢ（Capacitor-Over-Bit-lin
e）構造のＤＲＡＭの構造断面構造を示す。図１におい
て、半導体基板１上には、メモリセルを構成する容量２
と容量スイッチとして機能するＭＯＳトランジスタ３と
が形成されている。例えば、半導体基板１は半絶縁性単
結晶シリコン基板から構成され、ＭＯＳトランジスタ３
はＮチャネルＭＯＳトランジスタから構成され、容量２
とＭＯＳトランジスタ３との対から構成されるメモリセ
ルは、半導体基板１上にアレイ状に配置されている（図
１ではそのうちの一対を示している）。
e）構造のＤＲＡＭの構造断面構造を示す。図１におい
て、半導体基板１上には、メモリセルを構成する容量２
と容量スイッチとして機能するＭＯＳトランジスタ３と
が形成されている。例えば、半導体基板１は半絶縁性単
結晶シリコン基板から構成され、ＭＯＳトランジスタ３
はＮチャネルＭＯＳトランジスタから構成され、容量２
とＭＯＳトランジスタ３との対から構成されるメモリセ
ルは、半導体基板１上にアレイ状に配置されている（図
１ではそのうちの一対を示している）。
【００２２】メモリセルアレイの同一行のＭＯＳトラン
ジスタ３のゲート電極は、ゲートライン（ワード線）に
より相互に接続されており、隣接する行のゲートライン
４がフィールド酸化膜５上に延在している状態が示され
ている。また、半導体基板１上の他の領域には、例え
ば、書き込み回路、読み出し回路等の制御回路等を形成
するＮチャネルＭＯＳトランジスタ６及びＰチャネルＭ
ＯＳトランジスタ７などが形成されている。
ジスタ３のゲート電極は、ゲートライン（ワード線）に
より相互に接続されており、隣接する行のゲートライン
４がフィールド酸化膜５上に延在している状態が示され
ている。また、半導体基板１上の他の領域には、例え
ば、書き込み回路、読み出し回路等の制御回路等を形成
するＮチャネルＭＯＳトランジスタ６及びＰチャネルＭ
ＯＳトランジスタ７などが形成されている。
【００２３】各トランジスタ３，６．７及びゲートライ
ン４を覆って保護酸化膜８が形成され、さらに、ＢＰＳ
Ｇなどからなる層間絶縁膜９が形成される。この層間絶
縁膜９上に図示せぬビット線が形成され、このビット線
を保護する保護酸化膜１１が形成され、さらに、ＢＰＳ
Ｇなどからなる層間絶縁膜１２が形成され、さらに、基
板全体に酸化膜１３が配置されている。
ン４を覆って保護酸化膜８が形成され、さらに、ＢＰＳ
Ｇなどからなる層間絶縁膜９が形成される。この層間絶
縁膜９上に図示せぬビット線が形成され、このビット線
を保護する保護酸化膜１１が形成され、さらに、ＢＰＳ
Ｇなどからなる層間絶縁膜１２が形成され、さらに、基
板全体に酸化膜１３が配置されている。
【００２４】容量２は、絶縁膜９，１１，１２，１３に
形成され、ＭＯＳトランジスタ３のソース又はドレイン
に接続された容量コンタクトホール１０と、容量コンタ
クトホール１０を充填し、容量下部電極となる導体層４
０と、容量絶縁膜５０と，容量上部電極６０と，層間絶
縁膜７０，８０から形成されている。導体層４０はリン
を含んでおり、このリンが半導体基板１中に拡散して、
半導体基板１の表面領域にＮ＋層を形成しており、導体
層４０と半導体基板１の表面領域との接触抵抗を低減
し、ひいては、導体層４０とＭＯＳトランジスタ３のソ
ース又はドレインとの間の抵抗も低減している。
形成され、ＭＯＳトランジスタ３のソース又はドレイン
に接続された容量コンタクトホール１０と、容量コンタ
クトホール１０を充填し、容量下部電極となる導体層４
０と、容量絶縁膜５０と，容量上部電極６０と，層間絶
縁膜７０，８０から形成されている。導体層４０はリン
を含んでおり、このリンが半導体基板１中に拡散して、
半導体基板１の表面領域にＮ＋層を形成しており、導体
層４０と半導体基板１の表面領域との接触抵抗を低減
し、ひいては、導体層４０とＭＯＳトランジスタ３のソ
ース又はドレインとの間の抵抗も低減している。
【００２５】また、Ｎ＋コンタクトホール２１にも、リ
ンなどのＮ型不純物を大量に含んだ導体層４０が形成さ
れ、ＮチャネルＭＯＳトランジスタ６のソース又はドレ
インに接続されている。この導体層４０は図示せぬ金属
層等により層間絶縁膜８０の外に電気的に引き出されて
いる。導体層４０はリンを含んでおり、このリンが半導
体基板１中に拡散して、半導体基板１の表面領域にＮ＋
層を形成しており、導体層４０と半導体基板１の表面領
域との接触抵抗を低減し、ひいては、導体層４０とＭＯ
Ｓトランジスタ８のソース又はドレインとの間の抵抗も
低減している。
ンなどのＮ型不純物を大量に含んだ導体層４０が形成さ
れ、ＮチャネルＭＯＳトランジスタ６のソース又はドレ
インに接続されている。この導体層４０は図示せぬ金属
層等により層間絶縁膜８０の外に電気的に引き出されて
いる。導体層４０はリンを含んでおり、このリンが半導
体基板１中に拡散して、半導体基板１の表面領域にＮ＋
層を形成しており、導体層４０と半導体基板１の表面領
域との接触抵抗を低減し、ひいては、導体層４０とＭＯ
Ｓトランジスタ８のソース又はドレインとの間の抵抗も
低減している。
【００２６】さらに、また、Ｐ＋コンタクトホール３０
にも、金属等から形成される引き出し電極が堆積され、
ＰチャネルＭＯＳトランジスタ７のソース又はドレイン
に接続されている。半導体基板１のＰ＋コンタクトホー
ル３０と対向する部分には、ボロンがイオン注入されて
おり、引き出し電極と半導体基板１の半導体基板表面と
の接触抵抗を低減し、ひいては、引き出し電極とＭＯＳ
トランジスタ９のソース又はドレインとの間の抵抗も低
減している。
にも、金属等から形成される引き出し電極が堆積され、
ＰチャネルＭＯＳトランジスタ７のソース又はドレイン
に接続されている。半導体基板１のＰ＋コンタクトホー
ル３０と対向する部分には、ボロンがイオン注入されて
おり、引き出し電極と半導体基板１の半導体基板表面と
の接触抵抗を低減し、ひいては、引き出し電極とＭＯＳ
トランジスタ９のソース又はドレインとの間の抵抗も低
減している。
【００２７】次に、本実施の形態に係る半導体装置の製
造方法を、図１の構造のＤＲＡＭを製造する場合を例に
説明する。図２（ａ）〜（ｃ）は、本実施の形態に係る
半導体装置の製造方法を説明するための図であって、Ｃ
ＯＢ構造のＤＲＡＭを製造する工程を順次示す断面図で
ある。
造方法を、図１の構造のＤＲＡＭを製造する場合を例に
説明する。図２（ａ）〜（ｃ）は、本実施の形態に係る
半導体装置の製造方法を説明するための図であって、Ｃ
ＯＢ構造のＤＲＡＭを製造する工程を順次示す断面図で
ある。
【００２８】まず、図２（ａ）に示すように、半導体基
板１の分離領域にフィールド酸化膜５が形成され、さら
に、スイッチ用ＭＯＳトランジスタ３と、ＮチャネルＭ
ＯＳトランジスタ６と、ＰチャネルＭＯＳトランジスタ
７、ゲートライン４等が形成される。
板１の分離領域にフィールド酸化膜５が形成され、さら
に、スイッチ用ＭＯＳトランジスタ３と、ＮチャネルＭ
ＯＳトランジスタ６と、ＰチャネルＭＯＳトランジスタ
７、ゲートライン４等が形成される。
【００２９】その後、保護酸化膜８，ＢＰＳＧ膜９，保
護酸化膜１１，ＢＰＳＧ膜１２，酸化膜１３が順次形成
される。
護酸化膜１１，ＢＰＳＧ膜１２，酸化膜１３が順次形成
される。
【００３０】続いて、フォトリソグラフィプロセスを用
いて、絶縁膜に容量コンタクトホール１０を開口する時
点で、将来のＮ＋コンタクトホールおよびＰ＋コンタク
トホールとなる領域２０，３０の内、Ｎ＋コンタクトホ
ールとなる領域２０だけを同時に開口する。
いて、絶縁膜に容量コンタクトホール１０を開口する時
点で、将来のＮ＋コンタクトホールおよびＰ＋コンタク
トホールとなる領域２０，３０の内、Ｎ＋コンタクトホ
ールとなる領域２０だけを同時に開口する。
【００３１】次に、基板全面に、ＣＶＤ法等により、例
えばリンが１Ｅ２０／ｃｍ２程度ドープされたポリシリ
コン層（ＤＯＰＯＳ）を開口１０，２０を充填するよう
に堆積する。次に、図２（ｂ）に示すように、このポリ
シリコン層をフォトリソグラフィプロセスを用いてパタ
ーニングし、リンがドープされたポリシリコン層（ＤＯ
ＰＯＳ）からなり、容量下部電極となる導体層４０を形
成する。この際、Ｎ＋コンタクトホール２０中の導体層
を若干オーバーエッチングする。
えばリンが１Ｅ２０／ｃｍ２程度ドープされたポリシリ
コン層（ＤＯＰＯＳ）を開口１０，２０を充填するよう
に堆積する。次に、図２（ｂ）に示すように、このポリ
シリコン層をフォトリソグラフィプロセスを用いてパタ
ーニングし、リンがドープされたポリシリコン層（ＤＯ
ＰＯＳ）からなり、容量下部電極となる導体層４０を形
成する。この際、Ｎ＋コンタクトホール２０中の導体層
を若干オーバーエッチングする。
【００３２】最後に、図２（ｃ）に示すように、容量絶
縁膜５０を形成し、さらに、容量上部電極となる導体層
６０をＣＶＤ法により成長した後、容量絶縁膜５０と導
体層６０とをパターニングして、容量２を形成し、さら
に、層間絶縁膜７０，８０を成長する。
縁膜５０を形成し、さらに、容量上部電極となる導体層
６０をＣＶＤ法により成長した後、容量絶縁膜５０と導
体層６０とをパターニングして、容量２を形成し、さら
に、層間絶縁膜７０，８０を成長する。
【００３３】続いて、Ｎ＋コンタクトホール２１及びＰ
＋コンタクトホール３０を、フォトリソグラフィプロセ
スを用いて、同時又は相次いで開口する。
＋コンタクトホール３０を、フォトリソグラフィプロセ
スを用いて、同時又は相次いで開口する。
【００３４】続いて、Ｐ＋コンタクト抵抗低減の為に、
例えばボロンを１Ｅ１３／ｃｍ２程度イオン注入する。
このイオンはコンタクトホール３０を介して半導体基板
１の表面領域に打ち込まれ、コンタクトホール３０の底
面には、Ｐ＋領域が形成され、トランジスタ７のソース
又はドレインとのコンタクトも良好に行われる。
例えばボロンを１Ｅ１３／ｃｍ２程度イオン注入する。
このイオンはコンタクトホール３０を介して半導体基板
１の表面領域に打ち込まれ、コンタクトホール３０の底
面には、Ｐ＋領域が形成され、トランジスタ７のソース
又はドレインとのコンタクトも良好に行われる。
【００３５】ボロンイオンはＮ＋コンタクトホール２１
にも注入される。しかし、Ｎ＋コンタクトホール２１内
には、導体層４０が埋め込まれているため、ボロンがＮ
＋コンタクトホール２１の底まで到達することない。し
かも、イオン注入されたボロンの濃度が１Ｅ１３／ｃｍ
２程度なのに対し、導体層４０に含まれているリンの濃
度が１Ｅ２０／ｃｍ２程度と非常に高い。このため、Ｎ
＋コンタクトホール２１に注入されたボロンをほとんど
無視することができる。
にも注入される。しかし、Ｎ＋コンタクトホール２１内
には、導体層４０が埋め込まれているため、ボロンがＮ
＋コンタクトホール２１の底まで到達することない。し
かも、イオン注入されたボロンの濃度が１Ｅ１３／ｃｍ
２程度なのに対し、導体層４０に含まれているリンの濃
度が１Ｅ２０／ｃｍ２程度と非常に高い。このため、Ｎ
＋コンタクトホール２１に注入されたボロンをほとんど
無視することができる。
【００３６】また、Ｎ＋コンタクトホール２１の界面、
即ち、ポリシリコン層４０と半導体基板１の界面では、
導体層４０に含まれている高濃度のリンが半導体基板１
に拡散され、Ｎ＋領域が形成される。このため、導体層
４０と半導体基板１との間のコンタクト抵抗が小さくな
り、さらに、導体層４０とトランジスタ３又は６のソー
ス又はドレインとの接続も良好に行われる。即ち、ボロ
ンイオンの注入及び活性化の過程で、Ｎ＋コンタクト抵
抗も低減される。
即ち、ポリシリコン層４０と半導体基板１の界面では、
導体層４０に含まれている高濃度のリンが半導体基板１
に拡散され、Ｎ＋領域が形成される。このため、導体層
４０と半導体基板１との間のコンタクト抵抗が小さくな
り、さらに、導体層４０とトランジスタ３又は６のソー
ス又はドレインとの接続も良好に行われる。即ち、ボロ
ンイオンの注入及び活性化の過程で、Ｎ＋コンタクト抵
抗も低減される。
【００３７】その後、コンタクトホール２１と３０を充
填して、基板全体に、金属ＣＶＤなどにより金属などの
導体を堆積し、これをパターニングし、トランジスタ
６，７の引き出し電極を形成する。この時、Ｎ＋コンタ
クトホール２１内では、高濃度の不純物を含んだ導体層
４０と金属の引き出し電極が接続することとなり、低接
触抵抗のオーミックコンタクトが得られる。また、Ｐ＋
コンタクトホール３０内では、金属の引き出し電極と半
導体基板１の表面領域に形成されたＰ＋領域が接触する
こととなり、低接触抵抗のオーミックコンタクトが得ら
れる。
填して、基板全体に、金属ＣＶＤなどにより金属などの
導体を堆積し、これをパターニングし、トランジスタ
６，７の引き出し電極を形成する。この時、Ｎ＋コンタ
クトホール２１内では、高濃度の不純物を含んだ導体層
４０と金属の引き出し電極が接続することとなり、低接
触抵抗のオーミックコンタクトが得られる。また、Ｐ＋
コンタクトホール３０内では、金属の引き出し電極と半
導体基板１の表面領域に形成されたＰ＋領域が接触する
こととなり、低接触抵抗のオーミックコンタクトが得ら
れる。
【００３８】上述したように、この実施の形態の製造方
法によれば、容量２とトランジスタ３との間の抵抗も小
さく、Ｎ＋コンタクトホールのコンタクト抵抗及びＰ＋
コンタクトホールのコンタクト抵抗を低減することがで
きる。しかも、リン又はボロンをコンタクトホールに注
入するためのマスクの形成のためだけに、フォトリソグ
ラフ工程を用いる必要がなく、工程を簡略化することが
できる。
法によれば、容量２とトランジスタ３との間の抵抗も小
さく、Ｎ＋コンタクトホールのコンタクト抵抗及びＰ＋
コンタクトホールのコンタクト抵抗を低減することがで
きる。しかも、リン又はボロンをコンタクトホールに注
入するためのマスクの形成のためだけに、フォトリソグ
ラフ工程を用いる必要がなく、工程を簡略化することが
できる。
【００３９】なお、図２（ｂ）に該当する製造工程で
は、図３に示すように、Ｎ＋コンタクトホールとなる領
域２０上にも、ポリシリコン層（ＤＯＰＯＳ）４０から
なる導体層４０を下部電極とせしめるようにパターニン
グしてもよい。この場合には、図２（ｃ）に示す工程の
代わりに、図４に示すように、Ｎ＋コンタクトホール２
１およびＰ＋コンタクトホール３０を開口する際に、Ｎ
＋コンタクトホール２１部での重ね合わせマージンを下
部電極の厚み分ｄだけ広げることができる。
は、図３に示すように、Ｎ＋コンタクトホールとなる領
域２０上にも、ポリシリコン層（ＤＯＰＯＳ）４０から
なる導体層４０を下部電極とせしめるようにパターニン
グしてもよい。この場合には、図２（ｃ）に示す工程の
代わりに、図４に示すように、Ｎ＋コンタクトホール２
１およびＰ＋コンタクトホール３０を開口する際に、Ｎ
＋コンタクトホール２１部での重ね合わせマージンを下
部電極の厚み分ｄだけ広げることができる。
【００４０】また、以上説明した実施の形態において
は、Ｎ＋コンタクトホールを形成する対象の領域にまず
Ｎ型半導体が堆積され、次いで、Ｐ＋コンタクトホール
を形成する対象の領域にＰ型不純物をイオン注入されて
いる。しかし、このような手法に代えて、まずＰ型半導
体を堆積し、次いでＮ型不純物をイオン注入するように
してもよい。ただし、この場合、容量の容量下部電極と
なる導体層は、Ｐチャネル型のＭＯＳトランジスタのソ
ース又はドレインに接触するものとする。
は、Ｎ＋コンタクトホールを形成する対象の領域にまず
Ｎ型半導体が堆積され、次いで、Ｐ＋コンタクトホール
を形成する対象の領域にＰ型不純物をイオン注入されて
いる。しかし、このような手法に代えて、まずＰ型半導
体を堆積し、次いでＮ型不純物をイオン注入するように
してもよい。ただし、この場合、容量の容量下部電極と
なる導体層は、Ｐチャネル型のＭＯＳトランジスタのソ
ース又はドレインに接触するものとする。
【００４１】具体的には、まず、絶縁膜に容量コンタク
トホールを開口する時点で、将来のＮ＋コンタクトホー
ルおよびＰ＋コンタクトホールとなる領域２０，３０の
内、Ｐ＋コンタクトホールとなる領域３０だけを同時に
開口する。
トホールを開口する時点で、将来のＮ＋コンタクトホー
ルおよびＰ＋コンタクトホールとなる領域２０，３０の
内、Ｐ＋コンタクトホールとなる領域３０だけを同時に
開口する。
【００４２】次に、基板全面に、例えばボロンがドープ
されたポリシリコン層を、容量コンタクトホール及び開
口３０を充填するように堆積する。そして、このポリシ
リコン層をパターニングして、ボロンがドープされたポ
リシリコン層からなり、Ｐチャネル型のＭＯＳトランジ
スタのソース又はドレインに接触する容量下部電極とな
る導体層を形成する。
されたポリシリコン層を、容量コンタクトホール及び開
口３０を充填するように堆積する。そして、このポリシ
リコン層をパターニングして、ボロンがドープされたポ
リシリコン層からなり、Ｐチャネル型のＭＯＳトランジ
スタのソース又はドレインに接触する容量下部電極とな
る導体層を形成する。
【００４３】次に、容量２を形成し、層間絶縁膜７０，
８０を成長させ、続いて、Ｎ＋コンタクトホール２１及
びＰ＋コンタクトホール３０を開口し、続いて、Ｎ＋コ
ンタクト抵抗低減の為に、例えばリンイオンをイオン注
入する。リンイオンがコンタクトホール２０を介して半
導体基板１の表面領域に打ち込まれると、コンタクトホ
ール２０の底面にＮ＋領域が形成される。
８０を成長させ、続いて、Ｎ＋コンタクトホール２１及
びＰ＋コンタクトホール３０を開口し、続いて、Ｎ＋コ
ンタクト抵抗低減の為に、例えばリンイオンをイオン注
入する。リンイオンがコンタクトホール２０を介して半
導体基板１の表面領域に打ち込まれると、コンタクトホ
ール２０の底面にＮ＋領域が形成される。
【００４４】リンイオンはＰ＋コンタクトホール２１に
も注入されるものの、Ｐ＋コンタクトホール３０内に
は、導体層４０が形成されると同時に埋め込まれた導体
層が存在するため、リンがＰ＋コンタクトホール２１の
底まで到達することない。このため、Ｐ＋コンタクトホ
ール３０に注入されたリンをほとんど無視することがで
きる。
も注入されるものの、Ｐ＋コンタクトホール３０内に
は、導体層４０が形成されると同時に埋め込まれた導体
層が存在するため、リンがＰ＋コンタクトホール２１の
底まで到達することない。このため、Ｐ＋コンタクトホ
ール３０に注入されたリンをほとんど無視することがで
きる。
【００４５】また、以上説明した実施の形態では、Ｎ＋
コンタクトホールとＰ＋コンタクトホールを形成する場
合に、Ｎ＋コンタクトホールとなる領域２０に、ＤＲＡ
Ｍの容量下部電極を形成する導体層と実質的に同一の導
体層を同時に形成して埋め込む方法を述べた。しかし、
Ｎ＋コンタクトホールとなる領域２０に埋め込まれる導
体層は、ＤＲＡＭの容量下部電極を形成するために堆積
する導体層である必要はなく、例えば、配線層を形成す
るために堆積する導体層であってもよい。この場合、こ
の発明に係る半導体装置の製造方法は、ＤＲＡＭとは限
らず、Ｎ＋およびＰ＋コンタクトホールを有する任意の
半導体装置の製造にも適用可能である。
コンタクトホールとＰ＋コンタクトホールを形成する場
合に、Ｎ＋コンタクトホールとなる領域２０に、ＤＲＡ
Ｍの容量下部電極を形成する導体層と実質的に同一の導
体層を同時に形成して埋め込む方法を述べた。しかし、
Ｎ＋コンタクトホールとなる領域２０に埋め込まれる導
体層は、ＤＲＡＭの容量下部電極を形成するために堆積
する導体層である必要はなく、例えば、配線層を形成す
るために堆積する導体層であってもよい。この場合、こ
の発明に係る半導体装置の製造方法は、ＤＲＡＭとは限
らず、Ｎ＋およびＰ＋コンタクトホールを有する任意の
半導体装置の製造にも適用可能である。
【００４６】
【発明の効果】以上に説明したとおり、本発明に係る半
導体装置の製造方法によれば、スタックド・キャパシタ
構造を有する半導体装置の製造に際して、Ｎ＋およびＰ
＋コンタクト抵抗を低減する機能を持ったＮ＋およびＰ
＋コンタクトホールを、フォトリソグラフィー工程を使
用することなく形成することができるので、例えばＣＯ
Ｂ構造ＤＲＡＭの製造プロセスを簡素化することが可能
となった。
導体装置の製造方法によれば、スタックド・キャパシタ
構造を有する半導体装置の製造に際して、Ｎ＋およびＰ
＋コンタクト抵抗を低減する機能を持ったＮ＋およびＰ
＋コンタクトホールを、フォトリソグラフィー工程を使
用することなく形成することができるので、例えばＣＯ
Ｂ構造ＤＲＡＭの製造プロセスを簡素化することが可能
となった。
【図１】本発明の実施の形態に係る半導体装置を説明す
るためのＣＯＢ構造のＤＲＡＭを示す断面図である。
るためのＣＯＢ構造のＤＲＡＭを示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方
法を説明するための図であって、ＣＯＢ構造ＤＲＡＭを
製造する工程順断面図である。
法を説明するための図であって、ＣＯＢ構造ＤＲＡＭを
製造する工程順断面図である。
【図３】図２（ｂ）に示す製造工程で使用される形成手
段の他の形成手段を説明するためのＣＯＢ構造ＤＲＡＭ
の断面図である。
段の他の形成手段を説明するためのＣＯＢ構造ＤＲＡＭ
の断面図である。
【図４】図３に示す形成手段において、Ｎ＋コンタクト
ホール２１およびＰ＋コンタクトホール３０を開口する
際に利用可能な、Ｎ＋コンタクトホール２１部の重ね合
わせマージンｄを説明する図である。
ホール２１およびＰ＋コンタクトホール３０を開口する
際に利用可能な、Ｎ＋コンタクトホール２１部の重ね合
わせマージンｄを説明する図である。
１ 半導体基板 ２ 容量 ３ ＭＯＳトランジスタ（トランジスタ） ４ ゲートライン ５ フィールド酸化膜 ６ ＮチャネルＭＯＳトランジスタ（トラン
ジスタ） ７ ＰチャネルＭＯＳトランジスタ（トラン
ジスタ） ８、１１ 保護酸化膜（絶縁膜） ９、１２ 層間絶縁膜（絶縁膜） １３ 酸化膜（絶縁膜） １０ 容量コンタクトホール ２０、２１ Ｎ＋コンタクトホール ３０ Ｐ＋コンタクトホール ４０ 導体層 ５０ 容量絶縁膜 ６０ 容量上部電極 ７０、８０ 層間絶縁膜
ジスタ） ７ ＰチャネルＭＯＳトランジスタ（トラン
ジスタ） ８、１１ 保護酸化膜（絶縁膜） ９、１２ 層間絶縁膜（絶縁膜） １３ 酸化膜（絶縁膜） １０ 容量コンタクトホール ２０、２１ Ｎ＋コンタクトホール ３０ Ｐ＋コンタクトホール ４０ 導体層 ５０ 容量絶縁膜 ６０ 容量上部電極 ７０、８０ 層間絶縁膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/768 H01L 21/8242
Claims (8)
- 【請求項１】半導体基板上に、第１の絶縁層を形成する
工程と、 前記第１の絶縁層に容量コンタクトホールと第１のコン
タクトホールを形成する工程と、 前記容量コンタクトホールを充填する一方の容量電極
と、前記第１のコンタクトホールを充填する導電層と
を、第１導電型の不純物が添加された導体で形成する工
程と、 前記一方の容量電極に絶縁膜を介して対向する他方の容
量電極を形成する工程と、 前記他方の容量電極と前記第１のコンタクトホールとを
覆って第２の絶縁層を形成する工程と、 前記第１と第２の絶縁膜に、前記導電層に至る第２のコ
ンタクトホールと半導体基板に至る第３のコンタクトホ
ールを形成する工程と、 前記第２及び第３のコンタクトホールに第２導電型の半
導体不純物をイオン注入する工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】前記容量電極と前記導電層とを形成する工
程は、 前記容量コンタクトホールと前記第１のコンタクトホー
ルとを充填して、前記第１の絶縁層上に第１導電型の不
純物が添加された前記導体を堆積する工程と、 前記導体をパターニングする工程と、 を備えることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】半導体基板に、第１導電型の第１の表面領
域及び第２の導電型の第２の表面領域を形成する工程
と、 前記第１と第２の表面領域上に絶縁層を形成する工程
と、 前記絶縁層に、前記第１の表面領域の少なくとも近傍に
至る第１のコンタクトホールを形成する工程と、 前記第１のコンタクトホールの少なくとも底部に第１導
電型の不純物が添加された導電層を堆積する堆積工程
と、 前記絶縁層に前記第２の表面領域の少なくとも近傍に至
る第２のコンタクトホールを形成する工程と、 前記第１のコンタクトホール内の前記導電層をマスクと
して、前記第２のコンタクトホールの底部に第２導電型
の不純物をイオン注入するイオン注入工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項４】前記イオン注入工程は、前記導電層をマス
クとして、前記導電層に添加された第１導電型の不純物
の濃度よりも濃度が小さい第２導電型の不純物をイオン
注入することにより、第２のコンタクトホールの底部に
第２導電型の高濃度領域を形成する工程を含み、 さらに、前記導電層から第１導電型の不純物を前記半導
体基板に拡散することにより、第１のコンタクトホール
の底部に第１導電型の高濃度領域を形成する工程を含
む、 ことを特徴とする請求項３に記載の半導体装置の製造方
法。 - 【請求項５】半導体基板上に、容量コンタクトホール
と、第１のコンタクトホールと、第２のコンタクトホー
ルとを備えたスタックド・キャパシタ構造を有する半導
体装置の製造方法であって、 前記容量コンタクトホール及び前記第１のコンタクトホ
ールを形成し、形成した前記第１のコンタクトホールに
第１導電型の不純物がドープされた導電層を形成し、前
記容量コンタクトホールの内部を前記導電層で充填する
と共に容量下部電極を形成し、さらに、容量絶縁膜を介
して容量上部電極を形成する容量形成工程と、 前記容量上部電極及び前記第１のコンタクトホール上に
絶縁膜を形成する工程と、 前記絶縁膜に前記第１のコンタクトホールを再開口する
と共に前記第２のコンタクトホールを開口し、開口され
た前記第２のコンタクトホールに第２導電型の不純物を
イオン注入する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項６】前記第１導電型の不純物はリンであって、
該リンは前記導電層に濃度１Ｅ２０／ｃｍ２程度でドー
プされており、且つ、前記第２導電型の不純物はボロン
であり、該ボロンは前記第２のコンタクトホールに濃度
１Ｅ１３／ｃｍ２程度でイオン注入されている、 ことを特徴とする請求項３、４又は５に記載の半導体装
置の製造方法。 - 【請求項７】半導体基板上に、容量コンタクトホール
と、Ｎ＋コンタクトホールと、Ｐ＋コンタクトホールと
を備えたスタックド・キャパシタ（Stacked Capacitor
）構造を有する半導体装置であって、 半導体基板上に形成され、容量のスイッチとなるトラン
ジスタと、 該トランジスタの上に形成された第１の絶縁膜と、 該第１の絶縁膜に形成され、前記トランジスタの電流路
の一端に接続された容量コンタクトホールと、 前記容量コンタクトホールを充填し、かつ、第１導電型
の不純物がドープされた導電体から構成された導電層か
らなる容量下部電極と、該容量下部電極に容量絶縁膜を
介して対向して配置された容量上部電極と、 前記第１の絶縁膜に、前記半導体基板の表面領域に達し
て形成され、前記第１導電型の不純物がドープされた導
電体から構成された導電層がその少なくとも底部に形成
された前記第１のコンタクトホールと、 前記容量上部電極及び前記第１の絶縁膜上に形成された
第２の絶縁膜と、 前記第１の絶縁膜と前記第２の絶縁膜を貫通し、半導体
基板の表面領域に達して形成された前記第２のコンタク
トホールと、前記半導体基板の前記第２のコンタクトホールに対応す
る部分に前記第２導電型の不純物がイオン注入された 第
２導電型の領域と、 を備えることを特徴とする半導体装置。 - 【請求項８】前記第１導電型の不純物はリンであって、
該リンは、前記第１導電型の不純物がドープされた導電
体から構成された導電層に濃度１Ｅ２０／ｃｍ２程度で
ドープされており、且つ、前記第２導電型の不純物はボ
ロンであって、該ボロンは前記第２導電型の領域に濃度
１Ｅ１３／ｃｍ２程度でイオン注入されていること、 ことを特徴とする請求項７に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22715298A JP3183264B2 (ja) | 1998-08-11 | 1998-08-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22715298A JP3183264B2 (ja) | 1998-08-11 | 1998-08-11 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000058787A JP2000058787A (ja) | 2000-02-25 |
| JP3183264B2 true JP3183264B2 (ja) | 2001-07-09 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP22715298A Expired - Fee Related JP3183264B2 (ja) | 1998-08-11 | 1998-08-11 | 半導体装置及びその製造方法 |
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|---|---|
| JP (1) | JP3183264B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10473257B2 (en) | 2015-11-26 | 2019-11-12 | Seiko Epson Corporation | Electronic device support stand |
-
1998
- 1998-08-11 JP JP22715298A patent/JP3183264B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US10473257B2 (en) | 2015-11-26 | 2019-11-12 | Seiko Epson Corporation | Electronic device support stand |
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| JP2000058787A (ja) | 2000-02-25 |
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