JP3204743B2 - 制御装置 - Google Patents
制御装置Info
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- JP3204743B2 JP3204743B2 JP19034592A JP19034592A JP3204743B2 JP 3204743 B2 JP3204743 B2 JP 3204743B2 JP 19034592 A JP19034592 A JP 19034592A JP 19034592 A JP19034592 A JP 19034592A JP 3204743 B2 JP3204743 B2 JP 3204743B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
よるメモリーなどの周辺Ｉ／Ｏの制御装置に関するもの
である。
よるメモリーなどの周辺Ｉ／Ｏの制御装置に関するもの
である。
【０００２】
【従来の技術】図３は従来例における制御装置のブロッ
ク図を示す。図３において、１は外部からウェイト信号
を入力することにより周辺Ｉ／Ｏへのアクセスタイミン
グ可変のマイクロプロセッサである。
ク図を示す。図３において、１は外部からウェイト信号
を入力することにより周辺Ｉ／Ｏへのアクセスタイミン
グ可変のマイクロプロセッサである。
【０００３】まずマイクロプロセッサ１が周辺Ｉ／Ｏを
アクセスする際の動作について図４を参照しながら説明
する。図４（Ａ）はノンウェイト状態におけるマイクロ
プロセッサのマシンサイクルの様子を示すタイミングチ
ャートであり、クロック信号に同期してＴ１，Ｔ２，Ｔ
３の３つのステートより成る。
アクセスする際の動作について図４を参照しながら説明
する。図４（Ａ）はノンウェイト状態におけるマイクロ
プロセッサのマシンサイクルの様子を示すタイミングチ
ャートであり、クロック信号に同期してＴ１，Ｔ２，Ｔ
３の３つのステートより成る。
【０００４】ウェイト信号はＴ２ステートのクロックの
立ち下がりでマイクロプロセッサにサンプリングさ
れ、”１”であればノンウェイト状態となりＴ２ステー
トの直後にＴ３ステートが来る。逆に”０”であれば図
４（Ｂ）（Ｃ）に示すようにＴｗステートがＴ２ステー
トの直後に挿入される。またＴｗステートのクロックの
立ち下がりにおいてもウェイト信号がサンプリングさ
れ、”０”であれば次もＴｗステートが挿入され、ウェ
イト信号が”１”であることが検出された次のステート
がＴ３ステートとなる。
立ち下がりでマイクロプロセッサにサンプリングさ
れ、”１”であればノンウェイト状態となりＴ２ステー
トの直後にＴ３ステートが来る。逆に”０”であれば図
４（Ｂ）（Ｃ）に示すようにＴｗステートがＴ２ステー
トの直後に挿入される。またＴｗステートのクロックの
立ち下がりにおいてもウェイト信号がサンプリングさ
れ、”０”であれば次もＴｗステートが挿入され、ウェ
イト信号が”１”であることが検出された次のステート
がＴ３ステートとなる。
【０００５】一般に、マイクロプロセッサはアクセスす
べき対象のアドレスを示すアドレス信号と、そのアドレ
ス信号が安定かつ有効であるタイミングを示すアドレス
イネーブル信号を出力するが、アドレス信号はＴ１ステ
ートのクロックの立ち上がりで変化するものとし、アド
レスイネーブル信号はＴ１ステートのクロックの立ち下
がりからＴ３ステートのクロックの立ち下がりまでがア
クティブとなるものとすると、上記のようにウェイト信
号のアクティブ時間幅をコントロールすることにより、
アドレス信号およびアドレスイネーブル信号のアクティ
ブ時間幅をコントロールすることができる。
べき対象のアドレスを示すアドレス信号と、そのアドレ
ス信号が安定かつ有効であるタイミングを示すアドレス
イネーブル信号を出力するが、アドレス信号はＴ１ステ
ートのクロックの立ち上がりで変化するものとし、アド
レスイネーブル信号はＴ１ステートのクロックの立ち下
がりからＴ３ステートのクロックの立ち下がりまでがア
クティブとなるものとすると、上記のようにウェイト信
号のアクティブ時間幅をコントロールすることにより、
アドレス信号およびアドレスイネーブル信号のアクティ
ブ時間幅をコントロールすることができる。
【０００６】アドレスイネーブル信号とアドレス信号の
ＡＮＤ条件をとった信号が周辺Ｉ／Ｏのチップセレクト
信号として用いられるので、結局、ウェイト信号のアク
ティブ時間幅をコントロールすることにより周辺Ｉ／Ｏ
のチップセレクト信号のアクティブ時間幅をコントロー
ルすることができる。
ＡＮＤ条件をとった信号が周辺Ｉ／Ｏのチップセレクト
信号として用いられるので、結局、ウェイト信号のアク
ティブ時間幅をコントロールすることにより周辺Ｉ／Ｏ
のチップセレクト信号のアクティブ時間幅をコントロー
ルすることができる。
【０００７】逆に言えば、アクセスタイムの変化する周
辺Ｉ／Ｏに対してマイクロプロセッサが正常にアクセス
を行うにはウェイト信号のアクティブ時間幅をコントロ
ールしてやればよい。
辺Ｉ／Ｏに対してマイクロプロセッサが正常にアクセス
を行うにはウェイト信号のアクティブ時間幅をコントロ
ールしてやればよい。
【０００８】さて図３において、２はメモリーなどの周
辺Ｉ／Ｏ、３はマイクロプロセッサから出力されるアド
レス信号とアドレスイネーブル信号のＡＮＤ条件をとり
周辺Ｉ／Ｏのチップセレクト信号を生成するアドレスデ
コーダ、４はマイクロプロセッサおよびウェイト信号発
生手段にクロック信号を供給する発振器、５は装置に電
源を供給する電池、６はクロック信号とチップセレクト
信号をもとにマイクロプロセッサが正常に周辺にＩ／Ｏ
にアクセスするためのウェイト信号を発生させるウェイ
ト信号発生手段である。
辺Ｉ／Ｏ、３はマイクロプロセッサから出力されるアド
レス信号とアドレスイネーブル信号のＡＮＤ条件をとり
周辺Ｉ／Ｏのチップセレクト信号を生成するアドレスデ
コーダ、４はマイクロプロセッサおよびウェイト信号発
生手段にクロック信号を供給する発振器、５は装置に電
源を供給する電池、６はクロック信号とチップセレクト
信号をもとにマイクロプロセッサが正常に周辺にＩ／Ｏ
にアクセスするためのウェイト信号を発生させるウェイ
ト信号発生手段である。
【０００９】以上を踏まえて従来例における制御装置の
動作を図３および図４（Ｂ）（Ｃ）を参照しながら説明
する。マイクロプロセッサ１には発振器４よりクロック
信号が供給されており、マイクロプロセッサ１はこのク
ロック信号に同期して周辺Ｉ／Ｏ２とのアクセスを行
う。マイクロプロセッサ１が周辺Ｉ／Ｏ２にアクセスし
ようとする際、マイクロプロセッサ１はＴ１ステートの
クロック信号の立ち上がりに同期してアドレス信号を出
力し、同クロック信号の立ち下がりに同期してアドレス
イネーブル信号を出力する。
動作を図３および図４（Ｂ）（Ｃ）を参照しながら説明
する。マイクロプロセッサ１には発振器４よりクロック
信号が供給されており、マイクロプロセッサ１はこのク
ロック信号に同期して周辺Ｉ／Ｏ２とのアクセスを行
う。マイクロプロセッサ１が周辺Ｉ／Ｏ２にアクセスし
ようとする際、マイクロプロセッサ１はＴ１ステートの
クロック信号の立ち上がりに同期してアドレス信号を出
力し、同クロック信号の立ち下がりに同期してアドレス
イネーブル信号を出力する。
【００１０】アドレスデコーダ３において、このアドレ
ス信号とアドレスイネーブル信号のＡＮＤ条件をとった
信号が生成され、これがチップセレクト信号として周辺
Ｉ／Ｏ２とウェイト信号発生手段６に出力される。チッ
プセレクト信号がアクティブとなることによりマイクロ
プロセッサ１のバスの専有権を周辺Ｉ／Ｏ２が有したこ
ととなりマイクロプロセッサ１とのアクセスが可能とな
る。そのときウェイト信号発生手段６では前記チップセ
レクト信号により周辺Ｉ／Ｏ２がアクセスされたことが
わかるので発振器４より供給されたクロック信号に同期
して必要とされる時間分ウェイト信号をアクティブとす
る。このためマイクロプロセッサ１のマシンサイクルに
Ｔｗステートが挿入されその結果チップセレクト信号の
アクティブ時間幅が延長され、周辺Ｉ／Ｏ２のアクセス
タイムが保証される。
ス信号とアドレスイネーブル信号のＡＮＤ条件をとった
信号が生成され、これがチップセレクト信号として周辺
Ｉ／Ｏ２とウェイト信号発生手段６に出力される。チッ
プセレクト信号がアクティブとなることによりマイクロ
プロセッサ１のバスの専有権を周辺Ｉ／Ｏ２が有したこ
ととなりマイクロプロセッサ１とのアクセスが可能とな
る。そのときウェイト信号発生手段６では前記チップセ
レクト信号により周辺Ｉ／Ｏ２がアクセスされたことが
わかるので発振器４より供給されたクロック信号に同期
して必要とされる時間分ウェイト信号をアクティブとす
る。このためマイクロプロセッサ１のマシンサイクルに
Ｔｗステートが挿入されその結果チップセレクト信号の
アクティブ時間幅が延長され、周辺Ｉ／Ｏ２のアクセス
タイムが保証される。
【００１１】ここでウェイト信号のアクティブ時間幅を
どのくらいに設定するかについて説明する。装置の電源
は電池５により供給されており、電池５の電圧は使用時
間が増大するとともに低下する。一方、メモリーなどに
代表される周辺Ｉ／Ｏ２は電源電圧が低下するとともに
アクセスタイムが増大することが知られている。したが
って、装置の使用時間の増大に伴い周辺Ｉ／Ｏ２のアク
セスタイムが増大する。
どのくらいに設定するかについて説明する。装置の電源
は電池５により供給されており、電池５の電圧は使用時
間が増大するとともに低下する。一方、メモリーなどに
代表される周辺Ｉ／Ｏ２は電源電圧が低下するとともに
アクセスタイムが増大することが知られている。したが
って、装置の使用時間の増大に伴い周辺Ｉ／Ｏ２のアク
セスタイムが増大する。
【００１２】このことから、たとえば装置の使用開始時
すなわち電池電圧最大時においては図４（Ｂ）に示すよ
うにウェイト信号のアクティブ時間幅をクロック信号の
１サイクル分としＴｗステートを１ステート挿入するだ
けでアクセスタイムが保証できたものが、装置を使用し
電池電圧が低下するに従い、ある電圧以下では図４
（Ｃ）に示すようにＴｗステートを２ステート挿入しな
ければならない場合がありうる。このような場合、従来
の制御装置は電池電圧の低下をウェイト信号発生手段に
知らしめる構成となっていないため、装置を使用する電
池電圧範囲の最小値における周辺Ｉ／Ｏ２のアクセスタ
イムに対応したＴｗステートの挿入数を実現するウェイ
ト信号のアクティブ時間幅を設定することになる。
すなわち電池電圧最大時においては図４（Ｂ）に示すよ
うにウェイト信号のアクティブ時間幅をクロック信号の
１サイクル分としＴｗステートを１ステート挿入するだ
けでアクセスタイムが保証できたものが、装置を使用し
電池電圧が低下するに従い、ある電圧以下では図４
（Ｃ）に示すようにＴｗステートを２ステート挿入しな
ければならない場合がありうる。このような場合、従来
の制御装置は電池電圧の低下をウェイト信号発生手段に
知らしめる構成となっていないため、装置を使用する電
池電圧範囲の最小値における周辺Ｉ／Ｏ２のアクセスタ
イムに対応したＴｗステートの挿入数を実現するウェイ
ト信号のアクティブ時間幅を設定することになる。
【００１３】
【発明が解決しようとする課題】このように従来の制御
装置では、装置を使用する電池電圧範囲の最小値におけ
る周辺Ｉ／Ｏのアクセスタイムに対応してウェイト信号
のアクティブ時間幅を設定しているため、電池電圧の高
い装置の使用開始当初でも必要以上にＴｗステートが挿
入され、マイクロプロセッサにおける処理の低速化をま
ねくという問題があった。
装置では、装置を使用する電池電圧範囲の最小値におけ
る周辺Ｉ／Ｏのアクセスタイムに対応してウェイト信号
のアクティブ時間幅を設定しているため、電池電圧の高
い装置の使用開始当初でも必要以上にＴｗステートが挿
入され、マイクロプロセッサにおける処理の低速化をま
ねくという問題があった。
【００１４】本発明は上記問題を解決するもので、マイ
クロプロセッサが電池の電圧に対応した適切なタイミン
グで周辺Ｉ／Ｏとのアクセスを行い、マイクロプロセッ
サにおける処理の高速化を図ることができる制御装置を
提供することを目的としている。
クロプロセッサが電池の電圧に対応した適切なタイミン
グで周辺Ｉ／Ｏとのアクセスを行い、マイクロプロセッ
サにおける処理の高速化を図ることができる制御装置を
提供することを目的としている。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の制御装置は、電池の出力から一定の基準電
圧を生成する基準電圧生成手段と、電池の出力電圧を一
定の比率で分圧する分圧手段と、基準電圧生成手段から
の出力電圧と前記分圧手段の出力電圧を比較し、その結
果に基づいてウェイト切換信号を出力する電圧比較手段
と、電圧比較手段からのウェイト切換信号に応じて前記
マイクロプロセッサに入力するウェイト信号のアクティ
ブ時間幅を変化させるウェイト信号発生手段を設けたも
のである。
に、本発明の制御装置は、電池の出力から一定の基準電
圧を生成する基準電圧生成手段と、電池の出力電圧を一
定の比率で分圧する分圧手段と、基準電圧生成手段から
の出力電圧と前記分圧手段の出力電圧を比較し、その結
果に基づいてウェイト切換信号を出力する電圧比較手段
と、電圧比較手段からのウェイト切換信号に応じて前記
マイクロプロセッサに入力するウェイト信号のアクティ
ブ時間幅を変化させるウェイト信号発生手段を設けたも
のである。
【００１６】
【作用】本発明は、上記した構成により、電池電圧に関
らず一定の基準電圧を生成する基準電圧生成手段の出力
電圧と電池の出力電圧を一定の比率で分圧する分圧手段
の出力電圧を電圧比較手段において比較しその結果をウ
ェイト信号発生手段に信号として伝達することにより、
ウェイト信号発生手段は電池電圧がある一定電圧以下に
低下したかどうかを検知することが可能となり、したが
って電池電圧の変化に応じてマイクロプロセッサに入力
するウェイト信号のアクティブ時間幅を変化させること
ができる。
らず一定の基準電圧を生成する基準電圧生成手段の出力
電圧と電池の出力電圧を一定の比率で分圧する分圧手段
の出力電圧を電圧比較手段において比較しその結果をウ
ェイト信号発生手段に信号として伝達することにより、
ウェイト信号発生手段は電池電圧がある一定電圧以下に
低下したかどうかを検知することが可能となり、したが
って電池電圧の変化に応じてマイクロプロセッサに入力
するウェイト信号のアクティブ時間幅を変化させること
ができる。
【００１７】
【実施例】以下本発明の一実施例について図を参照しな
がら説明する。図１は本発明における制御装置の一実施
例のブロック図である。図１において、１はマイクロプ
ロセッサ、２はメモリーなどの周辺Ｉ／Ｏ、３はアドレ
スデコーダ、４は発振器、５は電池であり、これらは従
来例と同様のものであるので同一の番号を付し説明を省
略する。
がら説明する。図１は本発明における制御装置の一実施
例のブロック図である。図１において、１はマイクロプ
ロセッサ、２はメモリーなどの周辺Ｉ／Ｏ、３はアドレ
スデコーダ、４は発振器、５は電池であり、これらは従
来例と同様のものであるので同一の番号を付し説明を省
略する。
【００１８】10はクロック信号とチップセレクト信号を
もとに後述の電圧比較手段９からのウェイト切換信号に
応じたウェイト信号を発生させるウェイト信号発生手
段、７は電池の出力から一定の基準電圧を生成する３端
子レギュレータなどの基準電圧生成手段、８は電池の出
力電圧を一定の比率で分圧する分圧手段、９は基準電圧
生成手段からの出力電圧と前記分圧手段からの出力電圧
を比較する電圧比較手段で、基準電圧生成手段７からの
出力電圧の方が高い場合は”０”、分圧手段８からの出
力電圧の方が高い場合は”１”となるウェイト切換信号
をウェイト信号発生手段10に対し出力する。これに対応
してウェイト信号発生手段10は、ウェイト切換信号が”
１”である場合にはクロック信号１サイクル分の時間ア
クティブとなるウェイト信号を出力し、ウェイト切換信
号が”０”である場合はクロック信号２サイクル分の時
間アクティブとなるウェイト信号を出力する。
もとに後述の電圧比較手段９からのウェイト切換信号に
応じたウェイト信号を発生させるウェイト信号発生手
段、７は電池の出力から一定の基準電圧を生成する３端
子レギュレータなどの基準電圧生成手段、８は電池の出
力電圧を一定の比率で分圧する分圧手段、９は基準電圧
生成手段からの出力電圧と前記分圧手段からの出力電圧
を比較する電圧比較手段で、基準電圧生成手段７からの
出力電圧の方が高い場合は”０”、分圧手段８からの出
力電圧の方が高い場合は”１”となるウェイト切換信号
をウェイト信号発生手段10に対し出力する。これに対応
してウェイト信号発生手段10は、ウェイト切換信号が”
１”である場合にはクロック信号１サイクル分の時間ア
クティブとなるウェイト信号を出力し、ウェイト切換信
号が”０”である場合はクロック信号２サイクル分の時
間アクティブとなるウェイト信号を出力する。
【００１９】次に本実施例の制御装置の動作を図１およ
び図２を参照しながら説明する。マイクロプロセッサに
は発振器４よりクロック信号が供給されており、マイク
ロプロセッサ１はこのクロック信号に同期して周辺Ｉ／
Ｏ２とのアクセスを行う。マイクロプロセッサ１が周辺
Ｉ／Ｏ２にアクセスしようとする際、マイクロプロセッ
サ１はＴ１ステートのクロック信号の立ち上がりに同期
してアドレス信号を出力し、同クロック信号の立ち下が
りに同期してアドレスイネーブル信号が出力される。
び図２を参照しながら説明する。マイクロプロセッサに
は発振器４よりクロック信号が供給されており、マイク
ロプロセッサ１はこのクロック信号に同期して周辺Ｉ／
Ｏ２とのアクセスを行う。マイクロプロセッサ１が周辺
Ｉ／Ｏ２にアクセスしようとする際、マイクロプロセッ
サ１はＴ１ステートのクロック信号の立ち上がりに同期
してアドレス信号を出力し、同クロック信号の立ち下が
りに同期してアドレスイネーブル信号が出力される。
【００２０】アドレスデコーダ３において、このアドレ
ス信号とアドレスイネーブル信号のＡＮＤ条件をとった
信号が生成され、これがチップセレクト信号として周辺
Ｉ／Ｏ２とウェイト信号発生手段10に出力される。チッ
プセレクト信号がアクティブとなることによりマイクロ
プロセッサ１のバスの専有権を周辺Ｉ／Ｏ２が有したこ
ととなり、マイクロプロセッサ１とのアクセスが可能と
なる。そのときウェイト信号発生手段10では前記チップ
セレクト信号により周辺Ｉ／Ｏ２がアクセスされたこと
がわかるので、発振器４より供給されたクロック信号に
同期してウェイト切換信号に対応した時間分アクティブ
なウェイト信号を発生させる。このためマイクロプロセ
ッサ１のマシンサイクルにＴｗステートが挿入されその
結果チップセレクト信号のアクティブ時間幅が延長さ
れ、周辺Ｉ／Ｏ２のアクセスタイムが保証される。
ス信号とアドレスイネーブル信号のＡＮＤ条件をとった
信号が生成され、これがチップセレクト信号として周辺
Ｉ／Ｏ２とウェイト信号発生手段10に出力される。チッ
プセレクト信号がアクティブとなることによりマイクロ
プロセッサ１のバスの専有権を周辺Ｉ／Ｏ２が有したこ
ととなり、マイクロプロセッサ１とのアクセスが可能と
なる。そのときウェイト信号発生手段10では前記チップ
セレクト信号により周辺Ｉ／Ｏ２がアクセスされたこと
がわかるので、発振器４より供給されたクロック信号に
同期してウェイト切換信号に対応した時間分アクティブ
なウェイト信号を発生させる。このためマイクロプロセ
ッサ１のマシンサイクルにＴｗステートが挿入されその
結果チップセレクト信号のアクティブ時間幅が延長さ
れ、周辺Ｉ／Ｏ２のアクセスタイムが保証される。
【００２１】図２（Ａ）は装置の使用開始当初で電池５
の電圧が高いときのマイクロプロセッサ１の周辺Ｉ／Ｏ
２へのアクセスの様子を示すタイミングチャートであ
り、この時点ではまだ分圧手段８からの出力電圧の方が
基準電圧生成手段７からの出力電圧より高くウェイト切
換信号は”１”である。したがって、ウェイト信号発生
手段10はクロック信号１サイクル分の時間アクティブと
なり、Ｔｗステートが１ステート挿入され、その分チッ
プセレクト信号のアクティブ時間幅が延長される。
の電圧が高いときのマイクロプロセッサ１の周辺Ｉ／Ｏ
２へのアクセスの様子を示すタイミングチャートであ
り、この時点ではまだ分圧手段８からの出力電圧の方が
基準電圧生成手段７からの出力電圧より高くウェイト切
換信号は”１”である。したがって、ウェイト信号発生
手段10はクロック信号１サイクル分の時間アクティブと
なり、Ｔｗステートが１ステート挿入され、その分チッ
プセレクト信号のアクティブ時間幅が延長される。
【００２２】図２（Ｂ）は装置の使用時間が相当経過し
電池５の電圧が低下したときのマイクロプロセッサ１の
周辺のＩ／Ｏ２へのアクセスの様子を示すタイミングチ
ャートであり、この時点では基準電圧生成手段７からの
出力電圧の方が分圧手段８からの出力電圧より高くウェ
イト切換信号は”０”である。したがって、ウェイト信
号発生手段10はクロック信号２サイクル分の時間アクテ
ィブとなり、Ｔｗステートが２ステート挿入され、その
分チップセレクト信号のアクティブ時間幅が延長され
る。
電池５の電圧が低下したときのマイクロプロセッサ１の
周辺のＩ／Ｏ２へのアクセスの様子を示すタイミングチ
ャートであり、この時点では基準電圧生成手段７からの
出力電圧の方が分圧手段８からの出力電圧より高くウェ
イト切換信号は”０”である。したがって、ウェイト信
号発生手段10はクロック信号２サイクル分の時間アクテ
ィブとなり、Ｔｗステートが２ステート挿入され、その
分チップセレクト信号のアクティブ時間幅が延長され
る。
【００２３】ここで、周辺Ｉ／Ｏ２のアクセスタイム
が、Ｔｗステートが１ステート挿入されたときのチップ
セレクト信号のアクティブ時間幅よりも大きくなる電池
電圧において、電圧比較手段９がちょうど”０”のウェ
イト切換信号を出力するように基準電圧生成手段７の基
準電圧と分圧手段８の分圧比を設定しておけば、マイク
ロプロセッサ１が電池の電圧に対応した適切なタイミン
グで周辺Ｉ／Ｏとのアクセスを行い、マイクロプロセッ
サ１における処理の高速化を図ることができる。
が、Ｔｗステートが１ステート挿入されたときのチップ
セレクト信号のアクティブ時間幅よりも大きくなる電池
電圧において、電圧比較手段９がちょうど”０”のウェ
イト切換信号を出力するように基準電圧生成手段７の基
準電圧と分圧手段８の分圧比を設定しておけば、マイク
ロプロセッサ１が電池の電圧に対応した適切なタイミン
グで周辺Ｉ／Ｏとのアクセスを行い、マイクロプロセッ
サ１における処理の高速化を図ることができる。
【００２４】
【発明の効果】以上のように本発明によれば、電池の出
力電圧から一定の基準電圧を生成する基準電圧生成手段
と、電池の出力電圧を一定の比率で分圧する分圧手段
と、基準電圧生成手段からの出力電圧と前記分圧手段の
出力電圧を比較し、その結果に基づいてウェイト切換信
号を出力する電圧比較手段と、電圧比較手段からのウェ
イト切換信号に応じてマイクロプロセッサに入力するウ
ェイト信号のアクティブ時間幅を変化させるウェイト信
号発生手段を設けたので、電池電圧の変化をウェイト発
生手段が検知し、電池電圧の変化に応じてマイクロプロ
セッサに入力するウェイト信号のアクティブ時間幅を変
化させることが可能となり、これによりマイクロプロセ
ッサが電池電圧に対応した適切なタイミングで周辺Ｉ／
Ｏとのアクセスを行い、マイクロプロセッサにおける処
理の高速化を図ることができる優れた制御装置が得られ
る。
力電圧から一定の基準電圧を生成する基準電圧生成手段
と、電池の出力電圧を一定の比率で分圧する分圧手段
と、基準電圧生成手段からの出力電圧と前記分圧手段の
出力電圧を比較し、その結果に基づいてウェイト切換信
号を出力する電圧比較手段と、電圧比較手段からのウェ
イト切換信号に応じてマイクロプロセッサに入力するウ
ェイト信号のアクティブ時間幅を変化させるウェイト信
号発生手段を設けたので、電池電圧の変化をウェイト発
生手段が検知し、電池電圧の変化に応じてマイクロプロ
セッサに入力するウェイト信号のアクティブ時間幅を変
化させることが可能となり、これによりマイクロプロセ
ッサが電池電圧に対応した適切なタイミングで周辺Ｉ／
Ｏとのアクセスを行い、マイクロプロセッサにおける処
理の高速化を図ることができる優れた制御装置が得られ
る。
【図１】本発明における制御装置の一実施例のブロック
図
図
【図２】本発明における制御装置の一実施例のタイミン
グチャート図
グチャート図
【図３】従来例における制御装置のブロック図
【図４】従来例における制御装置のタイミングチャート
図
図
１ マイクロプロセッサ ２ 周辺Ｉ／Ｏ ３ アドレスデコーダ ４ 発振器 ５ 電池 ７ 基準電圧生成手段 ８ 分圧手段 ９ 電圧比較手段 10 ウェイト信号発生手段
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/30 - 9/355 G06F 13/10 G06F 1/04 - 1/14
Claims (3)
- 【請求項１】 外部からウェイト信号を入力することに
より周辺Ｉ／Ｏへのアクセスタイミングを可変できるマ
イクロプロセッサと、装置に電源を供給する電池と、前
記電池の出力から一定の基準電圧を生成する基準電圧生
成手段と、前記電池の出力電圧を一定の比率で分圧する
分圧手段と、前記基準電圧生成手段からの出力電圧と前
記分圧手段の出力電圧を比較し、その結果に基づいてウ
ェイト切換信号を出力する電圧比較手段と、前記電圧比
較手段からのウェイト切換信号に応じて前記マイクロプ
ロセッサに入力するウェイト信号のアクティブ時間幅を
変化させるウェイト信号発生手段を備えたことを特徴と
する制御装置。 - 【請求項２】 ウェイト信号発生手段は、クロック信号
とチップセレクト信号をもとに、電圧比較手段からのウ
ェイト切換信号に応じたウェイト信号を発生させること
を特徴とする請求項１記載の制御装置。 - 【請求項３】 外部からウェイト信号を入力することに
より周辺Ｉ／Ｏへのアクセスタイミングを可変できるマ
イクロプロセッサと、メモリーなどの周辺Ｉ／Ｏと、装
置に電源を供給する電池と、前記電池の出力から一定の
基準電圧を生成する基準電圧生成手段と、前記電池の出
力電圧を一定の比率で分圧する分圧手段と、前記基準電
圧生成手段からの出力電圧と前記分圧手段の出力電圧を
比較し、その結果に基づいてウェイト切換信号を出力す
る電圧比較手段と、前記マイクロプロセッサから出力さ
れるアドレス信号とアドレスイネーブル信号に基づいて
周辺Ｉ／Ｏのチップセレクト信号を生成するアドレスデ
コーダと、前記マイクロプロセッサおよびウェイト信号
発生手段にクロック信号を供給する発振器と、前記発振
器より供給されたクロック信号とチップセレクト信号を
もとに、前記電圧比較手段からのウェイト切換信号に応
じたウェイト信号を発生させるウェイト信号発生手段と
を備え、前記ウェイト信号発生手段は、前記チップセレ
クト信号により周辺Ｉ／Ｏがアクセスされたことがわか
った時、前記クロック信号に同期してウェイト切換信号
に対応した時間分アクティブなウェイト信号を発生さ
せ、前記マイクロプロセッサからの信号に基づいたチッ
プセレクト信号のアクティブ時間幅を延長させることを
特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19034592A JP3204743B2 (ja) | 1992-07-17 | 1992-07-17 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19034592A JP3204743B2 (ja) | 1992-07-17 | 1992-07-17 | 制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0635696A JPH0635696A (ja) | 1994-02-10 |
| JP3204743B2 true JP3204743B2 (ja) | 2001-09-04 |
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ID=16256656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19034592A Expired - Fee Related JP3204743B2 (ja) | 1992-07-17 | 1992-07-17 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204743B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4564184A4 (en) * | 2022-07-29 | 2025-10-29 | Sony Group Corp | COMMUNICATION DEVICE, TRAINING DEVICE, DISPLAY DEVICE AND COMMUNICATION METHOD |
-
1992
- 1992-07-17 JP JP19034592A patent/JP3204743B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0635696A (ja) | 1994-02-10 |
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